JP2000269747A - 高周波パルス電力増幅器 - Google Patents
高周波パルス電力増幅器Info
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- JP2000269747A JP2000269747A JP11075159A JP7515999A JP2000269747A JP 2000269747 A JP2000269747 A JP 2000269747A JP 11075159 A JP11075159 A JP 11075159A JP 7515999 A JP7515999 A JP 7515999A JP 2000269747 A JP2000269747 A JP 2000269747A
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Abstract
(57)【要約】
【課題】 ＦＥＴを用いた高周波パルス電力増幅のドレ
ーン電圧のパルス立上りにおけるスパイク電圧を抑制す
る。 【解決手段】 ＦＥＴ６のゲートバイアス電圧供給回路
に電流制限抵抗器１を挿入する。これによりスパイク電
圧が生じようとして破壊領域に達しドレーンブレーク電
流が流れると電流制限抵抗器１の電圧降下分だけゲート
電圧が上昇しその結果ドレーン電流が増加する。ドレー
ン電流が増加するとパルス電源７からＦＥＴ６までの配
線抵抗によりドレーン電圧が降下し、従来のスパイク電
圧のように立ち上がらなくなる。
ーン電圧のパルス立上りにおけるスパイク電圧を抑制す
る。 【解決手段】 ＦＥＴ６のゲートバイアス電圧供給回路
に電流制限抵抗器１を挿入する。これによりスパイク電
圧が生じようとして破壊領域に達しドレーンブレーク電
流が流れると電流制限抵抗器１の電圧降下分だけゲート
電圧が上昇しその結果ドレーン電流が増加する。ドレー
ン電流が増加するとパルス電源７からＦＥＴ６までの配
線抵抗によりドレーン電圧が降下し、従来のスパイク電
圧のように立ち上がらなくなる。
Description
【０００１】
【発明の属する技術分野】本発明は、ＦＥＴを用いた高
周波パルス電力増幅器の技術分野に属する。
周波パルス電力増幅器の技術分野に属する。
【０００２】
【従来の技術】図３は、従来の高周波パルス電力増幅器
の回路構成図である。増幅素子はＦＥＴ６である。ＦＥ
Ｔ６のゲートへはゲートバイアス電源５からバイアスＴ
４のＢ端を経てバイアス電圧が印加されている。増幅す
べき高周波信号は入力端２へ入力されインピーダンス変
換器３を経た後バイアスＴ４のＡ端を経てＦＥＴ６のゲ
ートに入力される。
の回路構成図である。増幅素子はＦＥＴ６である。ＦＥ
Ｔ６のゲートへはゲートバイアス電源５からバイアスＴ
４のＢ端を経てバイアス電圧が印加されている。増幅す
べき高周波信号は入力端２へ入力されインピーダンス変
換器３を経た後バイアスＴ４のＡ端を経てＦＥＴ６のゲ
ートに入力される。
【０００３】一方、ＦＥＴ６のドレーンへはパルス電源
７からのパルス波形電圧がバイアスＴ８のＢ端を経て印
加される。このように、ドレーンへパルス波形電圧が印
加されることにより、ゲートへ入力した高周波信号が増
幅されてパルス状の高周波信号がドレーンに現れる。こ
のパルス状高周波信号はバイアスＴ８を経てそのＡ端か
ら出力されインピーダンス変換器９を経て出力端１０へ
出力される。
７からのパルス波形電圧がバイアスＴ８のＢ端を経て印
加される。このように、ドレーンへパルス波形電圧が印
加されることにより、ゲートへ入力した高周波信号が増
幅されてパルス状の高周波信号がドレーンに現れる。こ
のパルス状高周波信号はバイアスＴ８を経てそのＡ端か
ら出力されインピーダンス変換器９を経て出力端１０へ
出力される。
【０００４】
【発明が解決しようとする課題】しかしながら、上記従
来の増幅器には、ドレーンに印加したパルス電圧の立ち
上り部分に図４に示すようにスパイク電圧Ｖｄ２が発生
するという問題がある。このスパイク電圧は設計上のパ
ルス電圧Ｖｄ１を大きく上廻るものであり、このときド
レーンからゲートへ向けてドレーンブレークダウン電流
が流れ、ＦＥＴにダメージを与える。このためＦＥＴの
劣化が進み、ＦＥＴの寿命を縮めることとなり、増幅器
の信頼性が低下すると言う問題がある。そしてこの傾向
は増幅電力の大きいもの程顕著に現れる。
来の増幅器には、ドレーンに印加したパルス電圧の立ち
上り部分に図４に示すようにスパイク電圧Ｖｄ２が発生
するという問題がある。このスパイク電圧は設計上のパ
ルス電圧Ｖｄ１を大きく上廻るものであり、このときド
レーンからゲートへ向けてドレーンブレークダウン電流
が流れ、ＦＥＴにダメージを与える。このためＦＥＴの
劣化が進み、ＦＥＴの寿命を縮めることとなり、増幅器
の信頼性が低下すると言う問題がある。そしてこの傾向
は増幅電力の大きいもの程顕著に現れる。
【０００５】以上のようなスパイク電圧が発生するのは
以下のような理由による。図３のような構成の高周波パ
ルス電力増幅器では、前述のようにＦＥＴに対するパル
スドレーン電圧が供給されており、電圧はゼロと所望の
ドレーン電圧Ｖｄ との間で時間的にON/OFFする動作とな
る。ＦＥＴに電源が供給されないOFF状態では、ＦＥＴ
の温度は周囲温度に低下し、ON状態では、ＦＥＴの動作
温度となるよう急激に上昇する。一般的にはＦＥＴの動
作温度は、周囲温度に対して３０〜５０℃ほど高く設計
される。このため、パルス動作電力増幅器では、電源が
OFFからONに変化する瞬間的な時間において、ＦＥＴの
温度が低いため、ＦＥＴは半導体の特性上、低温状態で
は電子移動度が高いため動作温度条件に比べると大きな
ドレーン電流が流れ、結果的に大きなドレーンコンダク
タンスを持つため、ほとんどの電力増幅器において異常
発振を起こす。
以下のような理由による。図３のような構成の高周波パ
ルス電力増幅器では、前述のようにＦＥＴに対するパル
スドレーン電圧が供給されており、電圧はゼロと所望の
ドレーン電圧Ｖｄ との間で時間的にON/OFFする動作とな
る。ＦＥＴに電源が供給されないOFF状態では、ＦＥＴ
の温度は周囲温度に低下し、ON状態では、ＦＥＴの動作
温度となるよう急激に上昇する。一般的にはＦＥＴの動
作温度は、周囲温度に対して３０〜５０℃ほど高く設計
される。このため、パルス動作電力増幅器では、電源が
OFFからONに変化する瞬間的な時間において、ＦＥＴの
温度が低いため、ＦＥＴは半導体の特性上、低温状態で
は電子移動度が高いため動作温度条件に比べると大きな
ドレーン電流が流れ、結果的に大きなドレーンコンダク
タンスを持つため、ほとんどの電力増幅器において異常
発振を起こす。
【０００６】ＦＥＴが異常発振を起こした場合、供給し
ているドレーン電圧Ｖｄを中心として発振電圧を上長し
た波形となるため、ＦＥＴ６のドレーン電圧は、図４に
示すようなスパイク波形となる。ON状態の電圧の前半で
のみスパイク電圧となる理由は、ＦＥＴの温度は動作温
度まで上昇することで、ドレーン電流と伝達コンダクタ
ンスが低下することで発振現象が無くなるためである。
図４より、ＦＥＴの設計上のドレーン電圧は、異常発振
によりスパイクが発生している間は、設計上のドレーン
電圧Ｖｄを大幅に上回ることとなり、これがＦＥＴにダ
メージを与え、結果的に信頼性を大きく劣化させる原因
となっていた。
ているドレーン電圧Ｖｄを中心として発振電圧を上長し
た波形となるため、ＦＥＴ６のドレーン電圧は、図４に
示すようなスパイク波形となる。ON状態の電圧の前半で
のみスパイク電圧となる理由は、ＦＥＴの温度は動作温
度まで上昇することで、ドレーン電流と伝達コンダクタ
ンスが低下することで発振現象が無くなるためである。
図４より、ＦＥＴの設計上のドレーン電圧は、異常発振
によりスパイクが発生している間は、設計上のドレーン
電圧Ｖｄを大幅に上回ることとなり、これがＦＥＴにダ
メージを与え、結果的に信頼性を大きく劣化させる原因
となっていた。
【０００７】本発明の目的は、上記従来の問題点に鑑み
て、パルス立ち上り時に発生する異常発振現象によるス
パイク電圧の発生を除去した高周波パルス電力増幅器を
提供することにある。
て、パルス立ち上り時に発生する異常発振現象によるス
パイク電圧の発生を除去した高周波パルス電力増幅器を
提供することにある。
【０００８】
【課題を解決するための手段】本発明は上記の目的を達
成するために以下の構成を有する。即ち、本発明は、Ｆ
ＥＴのゲートにゲートバイアス電圧印加回路からバイア
ス電圧が印加され、ドレーンにパルス電源から予め定め
られたパルス幅のパルス波形電圧が印加されて、ゲート
に入力された高周波信号をパルス幅時間だけ増幅してド
レーンにパルス状高周波信号を出力する増幅器におい
て、パルス波形電圧の立上り時に発生するスパイク電圧
を制限するための制限抵抗器が、前記ゲートバイアス電
圧印加回路に直列に接続されていることを特徴とする。
成するために以下の構成を有する。即ち、本発明は、Ｆ
ＥＴのゲートにゲートバイアス電圧印加回路からバイア
ス電圧が印加され、ドレーンにパルス電源から予め定め
られたパルス幅のパルス波形電圧が印加されて、ゲート
に入力された高周波信号をパルス幅時間だけ増幅してド
レーンにパルス状高周波信号を出力する増幅器におい
て、パルス波形電圧の立上り時に発生するスパイク電圧
を制限するための制限抵抗器が、前記ゲートバイアス電
圧印加回路に直列に接続されていることを特徴とする。
【０００９】
【発明の実施の形態】本発明の実施の形態は、ＦＥＴの
ゲートへのバイアス電圧印加回路に直列に抵抗器を挿入
し、これによりドレーンにおけるスパイク電圧やドレー
ンブレークダウン電流を抑制し、ＦＥＴの劣化を防止し
ようとするものである。
ゲートへのバイアス電圧印加回路に直列に抵抗器を挿入
し、これによりドレーンにおけるスパイク電圧やドレー
ンブレークダウン電流を抑制し、ＦＥＴの劣化を防止し
ようとするものである。
【００１０】
【実施例】以下、本発明の実施例を図面を参照して説明
する。図１は、本発明の実施例の回路構成を示す図であ
る。図３の構成に対し電流制限抵抗器１が追加されたも
のとなっている。この回路構成の、増幅器としての動作
は図３の場合と同じである。以下に、従来回路で現れて
いたドレーン電圧の立ち上り時に発生する異常発振が原
因のスパイク電圧が制限されるメカニズムについて説明
する。図４に示すようなスパイク波形が発生した場合、
ドレーン電圧が設計値であるＶｄ１からＶｄ ２に変化す
る。この様子を図２に示した。図２はＦＥＴのＶ
ｄｓ（ドレーン・ソース間電圧）対Ｉｄｓ（ドレーン・
ソース間電流）特性をＶｇｓ（ゲート・ソース間電圧）
をパラメータとして示しており、更に、動作電圧におい
て、入力高周波（ＲＦ）正弦波電圧に依存したドレーン
電圧の１周期分の変化を交流負荷線として示している。
ここで、ＦＥＴの動作電圧がＶｄ２になった場合、交流
負荷線の一部は、ＦＥＴの破壊領域に達する、ＦＥＴの
破壊領域では、ＦＥＴの動作原理上ドレーンからゲート
に向かうドレーンブレークダウン電流が発生し、この電
流がゲートバイアス電源５に向かって流れる。そこで、
ゲートバイアス電源５と、直列に電流制限抵抗器１を接
続すれば、抵抗の両端では電圧降下が発生し、結果的に
マイナス電圧に設定してあるゲート電圧（この例ではＶ
ｇ＝−３Ｖ）を、ゼロ電圧方向に向かって変化させる作
用が働く。この結果、ゲート電圧は、図２に示した新し
いゲート電圧に変化する（この例ではＶｇ＝−２Ｖ）。
ゲート電圧がゼロボルト方向に変化した場合、図２に示
すようにドレーン電流が増加する。ドレーン電流が増加
すると、図１の回路構成において、パルス電源７からＦ
ＥＴ６間での配線が持つ内部抵抗によりドレーン電圧が
低下し、ドレーン電圧は新しいドレーン電圧Ｖｄ３とな
る。Ｖｄ３の条件では交流負荷線の最大値は破壊領域に
達しないため、ＦＥＴ６は安全に動作する。
する。図１は、本発明の実施例の回路構成を示す図であ
る。図３の構成に対し電流制限抵抗器１が追加されたも
のとなっている。この回路構成の、増幅器としての動作
は図３の場合と同じである。以下に、従来回路で現れて
いたドレーン電圧の立ち上り時に発生する異常発振が原
因のスパイク電圧が制限されるメカニズムについて説明
する。図４に示すようなスパイク波形が発生した場合、
ドレーン電圧が設計値であるＶｄ１からＶｄ ２に変化す
る。この様子を図２に示した。図２はＦＥＴのＶ
ｄｓ（ドレーン・ソース間電圧）対Ｉｄｓ（ドレーン・
ソース間電流）特性をＶｇｓ（ゲート・ソース間電圧）
をパラメータとして示しており、更に、動作電圧におい
て、入力高周波（ＲＦ）正弦波電圧に依存したドレーン
電圧の１周期分の変化を交流負荷線として示している。
ここで、ＦＥＴの動作電圧がＶｄ２になった場合、交流
負荷線の一部は、ＦＥＴの破壊領域に達する、ＦＥＴの
破壊領域では、ＦＥＴの動作原理上ドレーンからゲート
に向かうドレーンブレークダウン電流が発生し、この電
流がゲートバイアス電源５に向かって流れる。そこで、
ゲートバイアス電源５と、直列に電流制限抵抗器１を接
続すれば、抵抗の両端では電圧降下が発生し、結果的に
マイナス電圧に設定してあるゲート電圧（この例ではＶ
ｇ＝−３Ｖ）を、ゼロ電圧方向に向かって変化させる作
用が働く。この結果、ゲート電圧は、図２に示した新し
いゲート電圧に変化する（この例ではＶｇ＝−２Ｖ）。
ゲート電圧がゼロボルト方向に変化した場合、図２に示
すようにドレーン電流が増加する。ドレーン電流が増加
すると、図１の回路構成において、パルス電源７からＦ
ＥＴ６間での配線が持つ内部抵抗によりドレーン電圧が
低下し、ドレーン電圧は新しいドレーン電圧Ｖｄ３とな
る。Ｖｄ３の条件では交流負荷線の最大値は破壊領域に
達しないため、ＦＥＴ６は安全に動作する。
【００１１】実際の高周波パルス電力増幅器では、これ
らの電圧の振る舞いは、図２に示したような極端に大き
な電圧変動を示す訳ではなく、交流負荷線の最大値がド
レーンブレークダウン電圧が発生する条件に対して破壊
領域に達しないようにＶｄ１を選択することで、ほんの
少しのドレーン電圧のスパイクに対応してゲート電圧を
制御するように動作する。結果的に、ドレーン電圧のス
パイクがほとんど発生しないように制限抵抗値を選択す
ることが可能である。
らの電圧の振る舞いは、図２に示したような極端に大き
な電圧変動を示す訳ではなく、交流負荷線の最大値がド
レーンブレークダウン電圧が発生する条件に対して破壊
領域に達しないようにＶｄ１を選択することで、ほんの
少しのドレーン電圧のスパイクに対応してゲート電圧を
制御するように動作する。結果的に、ドレーン電圧のス
パイクがほとんど発生しないように制限抵抗値を選択す
ることが可能である。
【００１２】制限抵抗値の選択法としては、例えば、振
幅素子にＧａＡｓ ＦＥＴを使用する場合、デバイスを
破壊しない範囲でのドレーンブレークダウン電流はゲー
ト幅当りの電流で示され、１mA/mmであるので、この電
流値をもとに使用するＦＥＴのゲート幅から実際のブレ
ークダウン電流を換算し、図２に示したようなゲート電
圧をパラメータとしたドレーン電圧対ドレーン電流特性
から、必要なゲート電圧の変化量を求めることで、制限
抵抗値を最適に選択することが可能である。これらの振
る舞いは、電流制限抵抗器１には浮遊インダクタンス成
分がほとんど無いため、図４に示した時間領域上の変化
に対して、全く時間遅延無くゲート電圧が制御されるこ
とから理解できる。このような動作原理でスパイク電圧
を抑制することで、パルス動作電力増幅器特有の電源立
ち上り時の異常発振現象を抑圧することが可能となる。
幅素子にＧａＡｓ ＦＥＴを使用する場合、デバイスを
破壊しない範囲でのドレーンブレークダウン電流はゲー
ト幅当りの電流で示され、１mA/mmであるので、この電
流値をもとに使用するＦＥＴのゲート幅から実際のブレ
ークダウン電流を換算し、図２に示したようなゲート電
圧をパラメータとしたドレーン電圧対ドレーン電流特性
から、必要なゲート電圧の変化量を求めることで、制限
抵抗値を最適に選択することが可能である。これらの振
る舞いは、電流制限抵抗器１には浮遊インダクタンス成
分がほとんど無いため、図４に示した時間領域上の変化
に対して、全く時間遅延無くゲート電圧が制御されるこ
とから理解できる。このような動作原理でスパイク電圧
を抑制することで、パルス動作電力増幅器特有の電源立
ち上り時の異常発振現象を抑圧することが可能となる。
【００１３】一方、図４で示したスパイク電圧が発生し
ない時間領域では、図２のＶｄ１の動作点であり、ここ
ではドレーンブレークダウン電流は発生しない。更に、
一般的にはＦＥＴのゲートリーク電流はほとんどゼロな
ので、電流制限抵抗器１が接続されても回路の動作には
全く影響はないため、電流制限抵抗器１を接続すること
で、高周波パルス電力増幅器特性の劣化は無い。
ない時間領域では、図２のＶｄ１の動作点であり、ここ
ではドレーンブレークダウン電流は発生しない。更に、
一般的にはＦＥＴのゲートリーク電流はほとんどゼロな
ので、電流制限抵抗器１が接続されても回路の動作には
全く影響はないため、電流制限抵抗器１を接続すること
で、高周波パルス電力増幅器特性の劣化は無い。
【００１４】
【発明の効果】以上説明したようなメカニズムにより、
電流制限抵抗器１をゲートブレークダウン電流の発生
（破壊領域）に達しないように設計すれば、パルス電力
増幅器特有の問題であるドレーン電圧に発生するスパイ
ク電圧を無くし、増幅器特性を全く劣化させることな
く、ドレーン電圧を設計値に維持することが可能とな
り、電力増幅器の高信頼性が得られる。
電流制限抵抗器１をゲートブレークダウン電流の発生
（破壊領域）に達しないように設計すれば、パルス電力
増幅器特有の問題であるドレーン電圧に発生するスパイ
ク電圧を無くし、増幅器特性を全く劣化させることな
く、ドレーン電圧を設計値に維持することが可能とな
り、電力増幅器の高信頼性が得られる。
【図１】本発明の実施例の回路構成を示す図である。
【図２】ＦＥＴのドレーン・ソース間電圧（Ｖｄｓ）と
ドレーン・ソース間電流（Ｉｄ ｓ）特性を示す図であ
る。
ドレーン・ソース間電流（Ｉｄ ｓ）特性を示す図であ
る。
【図３】従来の高周波パルス電力増幅器の回路構成を示
す図である。
す図である。
【図４】従来の高周波パルス電力増幅器においてドレー
ン電圧に発生するスパイク電圧を示すドレーン電圧波形
図である。
ン電圧に発生するスパイク電圧を示すドレーン電圧波形
図である。
１ 電流制限抵抗器 ２ 入力端 ３ インピーダンス変換器 ４ バイアスＴ ５ ゲートバイアス電源 ６ ＦＥＴ ７ パルス電源 ８ バイアスＴ ９ インピーダンス変換器 １０ 出力端
フロントページの続き Ｆターム(参考） 5J069 AA01 AA41 CA50 FA10 FA20 HA09 HA25 HA29 HA33 KA00 KA12 KA47 MA21 TA02 TA06 5J091 AA01 AA41 CA50 FA10 FA20 HA09 HA25 HA29 HA33 KA00 KA12 KA47 MA21 TA02 TA06 UW08 5J092 AA01 AA41 CA50 FA10 FA20 HA09 HA25 HA29 HA33 KA00 KA12 KA47 MA21 TA02 TA06 VL08
Claims (1)
- 【請求項１】 ＦＥＴのゲートにゲートバイアス電圧印
加回路からバイアス電圧が印加され、ドレーンにパルス
電源から予め定められたパルス幅のパルス波形電圧が印
加されて、ゲートに入力された高周波信号をパルス幅時
間だけ増幅してドレーンにパルス状高周波信号を出力す
る増幅器において、パルス波形電圧の立上り時に発生す
るスパイク電圧を制限するための制限抵抗器が、前記ゲ
ートバイアス電圧印加回路に直列に接続されていること
を特徴とする高周波パルス電力増幅器。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP11075159A JP2000269747A (ja) | 1999-03-19 | 1999-03-19 | 高周波パルス電力増幅器 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP11075159A JP2000269747A (ja) | 1999-03-19 | 1999-03-19 | 高周波パルス電力増幅器 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2000269747A true JP2000269747A (ja) | 2000-09-29 |
Family
ID=13568157
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP11075159A Pending JP2000269747A (ja) | 1999-03-19 | 1999-03-19 | 高周波パルス電力増幅器 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2000269747A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6636087B2 (en) | 2001-07-06 | 2003-10-21 | Mitsubishi Denki Kabushiki Kaisha | Spike current reducing circuit |
| CN104426486A (zh) * | 2013-08-27 | 2015-03-18 | 特里奎恩特半导体公司 | 用于射频功率放大器的偏置升压偏置电路 |
-
1999
- 1999-03-19 JP JP11075159A patent/JP2000269747A/ja active Pending
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6636087B2 (en) | 2001-07-06 | 2003-10-21 | Mitsubishi Denki Kabushiki Kaisha | Spike current reducing circuit |
| CN104426486A (zh) * | 2013-08-27 | 2015-03-18 | 特里奎恩特半导体公司 | 用于射频功率放大器的偏置升压偏置电路 |
| CN104426486B (zh) * | 2013-08-27 | 2019-01-04 | Qorvo 美国公司 | 用于射频功率放大器的偏置升压偏置电路 |
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