JP5105083B2

JP5105083B2 - 広帯域電力増幅装置およびバイアス制御回路

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Publication number: JP5105083B2
Application number: JP2008146353A
Authority: JP
Inventors: 洋明河合
Original assignee: NEC Network and System Integration Corp
Current assignee: NEC Network and System Integration Corp
Priority date: 2008-06-04
Filing date: 2008-06-04
Publication date: 2012-12-19
Anticipated expiration: 2028-06-04
Also published as: JP2009296185A

Description

本発明は、広帯域電力増幅装置およびバイアス制御回路に関し、特にバイアス電圧としてバースト状電圧を印加する広帯域電力増幅装置およびバイアス制御回路に関する。

ＶＨＦ（ｖｅｒｙｈｉｇｈｆｒｅｑｕｅｎｃｙ）あるいはＵＨＦ（ｕｌｔｒａｈｉｇｈｆｒｅｑｕｅｎｃｙ）帯の無線通信システム（一例として、移動体広帯域無線通信システム）が知られている（たとえば、特許文献１参照）。

この無線通信システムでは、変調方式が多様化しているため、所要信号対雑音比（Ｃ／Ｎ：ｃａｒｒｉｅｒｔｏｎｏｉｓｅｒａｔｉｏ）も大きくなり、通信の通達性を確保するため、電力増幅器は高出力化が要求される。

しかし、移動体の電源は有限であるため、電力消費の低減を行う必要がある。

図６は本発明に関連する広帯域電力増幅器の一例の回路図である。

同図を参照すると、本発明に関連する広帯域電力増幅器の一例は、ゲートバイアス回路５と、電力増幅器１と、負帰還回路２と、インダクタ６と、電源７とを含んで構成される。

ゲートバイアス回路５は、ゲートバイアス部５１と、抵抗５２とを含んで構成される。ゲートバイアス部５１は所定のゲートバイアス電圧を発生する。抵抗５２は分圧抵抗である。

電力増幅器１は、入力端子８と、容量素子（以下、コンデンサと記す）１１と、トランジスタ１２と、コンデンサ１３と、出力端子９とを含んで構成される。

入力端子８には高周波信号が入力される。コンデンサ１１および１３は直流阻止用であり、高周波信号よりも十分低インピーダンスとなる値に設定される。

トランジスタ１２は一例として、ＶＨＦおよびＵＨＦの増幅に適するＤＭＯＳＦＥＴ（ｄｏｕｂｌｅｄｉｆｆｕｓｉｏｎｍｅｔａｌｏｘｉｄｅｓｅｍｉｃｏｎｄｕｃｔｏｒｆｉｅｌｄｅｆｆｅｃｔｔｒａｎｓｉｓｔｏｒ）である。

出力端子９からはトランジスタ１２で増幅された高周波信号が出力される。

負帰還回路２は、抵抗２１と、コンデンサ２２とを含んで構成される。

インダクタ６は高周波阻止用である。

電源７は電力増幅器１へ電力を供給するもので、一例として、移動体のバッテリーおよび電池等の直流電源である。

ゲートバイアス回路５は、常時電力増幅器１のトランジスタ１２のゲートに所定のゲートバイアス電圧を供給する。

負帰還回路２は、電力増幅器１のトランジスタ（一例として、ＤＭＯＳＦＥＴ）１２は低周波領域では利得が大きくなり、高周波領域では利得が低くなるため、周波数特性が平坦化するように、電力増幅器１のトランジスタ１２のドレインからゲートへ負帰還をかける。

インダクタ６は電力増幅器１のドレインに常時バイアス電圧を供給する。

しかし、図６記載の関連する広帯域電力増幅器では、常時電力増幅器１にバイアス電圧が供給されるため、送信時以外でも待機電流が流れ、省電力化が困難という課題がある。

そこで、この課題を解決するための発明の一例が特許文献１に開示されている。この文献記載の発明は、電源をバースト動作させ、電力消費を低減させるというものである。

また、この発明では電力増幅器の周波数帯域を拡大するため電力増幅器のＦＥＴのゲートとドレイン間に負帰還回路が接続されている。

しかし、電源をバースト動作させた場合、電力増幅器のＦＥＴのゲートとドレイン間に接続される負帰還を介して、電源のバースト動作によるサージ電圧がＦＥＴのゲートに入力され、ＦＥＴの特性劣化を及ぼすという課題がある。

この課題を解決するために特許文献１に記載の発明では、負帰還にさらにツェナーダイオードを設け、電源のバースト動作によるサージ電圧を抑えている。

すなわち、電源電圧の立ち上がりおよび立ち下がり時のサージ電圧のピークがツェナーダイオードによって所定電圧に抑えられる。

また、関連する発明の他の例が特許文献２に開示されている。

この発明は、ＭＯＳＦＥＴ等の電圧制御型スイッチング素子のゲート制御装置に関するものであり、インバータ運転時のスイッチング素子オフ時に発生するサージ電圧を低く抑えることを特徴としている。

特開２００５−２３６６７９号公報特開平０５−０９０９２８号公報

しかし、特許文献１開示の発明では、サージ電圧の抑制をツェナーダイオードで行っているため、ゲートバイアス電圧にツェナー電圧が加算され、ゲートバイアス電位がツェナー電位まで上昇するため、トランジスタの特性劣化を十分抑制できるとはいえない。

一方、特許文献２開示の発明は、スイッチング素子の破損を防止することを目的としたものであり、本発明の広帯域電力増幅器の省電力化およびトランジスタの特性劣化の抑制を目的とするものと目的が全く異なり、よって目的達成のための構成および効果も全く異なる。

そこで本発明の目的は、省電力化が可能で、かつ関連技術よりもトランジスタの特性劣化を抑制することが可能な広帯域電力増幅装置およびバイアス制御回路を提供することにある。

前記課題を解決するために本発明による広帯域電力増幅装置は、ＶＨＦおよびＵＨＦ用の広帯域電力増幅器と、前記広帯域電力増幅器の入力および出力間に設けられる負帰還回路と、前記広帯域電力増幅器の入力側または出力側にバイアス電圧としてバースト状電圧を印加するバースト制御回路と、前記バースト状電圧が前記広帯域電力増幅器に印加された際に前記広帯域電力増幅器の入力側に発生するサージ電圧を低減させるバイアス制御回路とを含み、前記バイアス制御回路はトランジスタを用いて前記サージ電圧を短絡させるサージ電圧短絡部を含むことを特徴とする。

また、本発明によるバイアス制御回路は、ＶＨＦおよびＵＨＦ用の広帯域電力増幅器と、前記広帯域電力増幅器の入力および出力間に設けられる負帰還回路と、前記広帯域電力増幅器の入力側または出力側にバイアス電圧としてバースト状電圧を印加するバースト制御回路と、前記バースト状電圧が前記広帯域電力増幅器に印加された際に前記広帯域電力増幅器の入力側に発生するサージ電圧を低減させるバイアス制御回路とを含む広帯域電力増幅装置における前記バイアス制御回路であって、トランジスタを用いて前記サージ電圧を短絡させるサージ電圧短絡部を含むことを特徴とする。

本発明によれば、省電力化が可能で、かつ関連技術よりもトランジスタの特性劣化を抑制することが可能となる。

まず、本発明の実施形態の説明に入る前に、本発明の動作原理について説明する。

図１は本発明に係る広帯域電力増幅装置の一例の動作原理を示す図である。なお、関連する広帯域電力増幅器の一例（図６参照）と同様の構成部分については同一番号を付し、その説明を省略する。

同図を参照すると、本発明に係る広帯域電力増幅装置の一例は、電力増幅器１と、電力増幅器１の入力および出力間に設けられる負帰還回路２と、電力増幅器１の入力側または出力側にバイアス電圧としてバースト状電圧を印加するバースト制御回路３とを含んでいる。

さらに本発明に係る広帯域電力増幅装置の一例は、電力増幅器１の入力側に発生するサージ電圧を低減させるバイアス制御回路４を含み、バイアス制御回路４はサージ電圧を短絡するサージ電圧短絡部４１を含んでいる。

電力増幅器１の入力側または出力側には、バースト制御回路３によりバイアス電圧としてバースト状電圧が印加される。また、電力増幅器１の入力および出力間には、周波数特性を平坦化するための負帰還回路２が接続される。

仮に、バイアス制御回路４が存在しないとすると、バースト状電圧が電力増幅器１に印加されると、電力増幅器１の入力側にサージ電圧が発生する。

しかし、本発明ではバイアス制御回路４が存在し、バースト状電圧が電力増幅器１に印加され、電力増幅器１の入力側にサージ電圧が発生すると、バイアス制御回路４内のサージ電圧短絡部４１が、サージ電圧が発生している間強制的に電力増幅器１の入力側を短絡させる。

以上説明したように、本発明によれば、電力増幅器１にバイアス電圧としてバースト状電圧が供給されるため、バイアス電圧が常時供給される場合に比べ、省電力化が可能となる。

また、バイアス制御回路４内のサージ電圧短絡部４１が、電源をバースト動作させた場合に電力増幅器１の入力側に発生するサージ電圧を短絡するため、サージ電圧を関連技術よりも抑制することが可能となる。

以下、本発明の実施形態について説明する。まず、第１実施形態について説明する。図２は本発明に係る広帯域電力増幅装置の第１実施形態の回路図である。なお、図１および図６と同様の構成部分には同一番号を付し、その説明を省略する。

図２を参照すると、本発明に係る広帯域電力増幅装置の第１実施形態は、電力増幅器１と、電力増幅器１内の後述するトランジスタ１２のゲートおよびドレイン間に接続される負帰還回路２とを含んで構成される。

さらに本発明に係る広帯域電力増幅装置の第１実施形態は、トランジスタ１２のドレインにバイアス電圧としてバースト状電圧を印加するバースト制御回路３を含んで構成される。

さらに本発明に係る広帯域電力増幅装置の第１実施形態は、電力増幅器１のゲートに発生するサージ電圧を低減させるゲートバイアス制御回路４と、所定のバイアス電圧を発生するゲートバイアス回路５とを含んで構成される。

さらに本発明に係る広帯域電力増幅装置の第１実施形態は、インダクタ６と、一定電圧を発生する電源７とを含んで構成される。

電力増幅器１は、入力端子８と、コンデンサ１１と、トランジスタ１２と、コンデンサ１３と、出力端子９とを含んで構成される。

トランジスタ１２は一例として、ＶＨＦおよびＵＨＦの増幅に適するＤＭＯＳＦＥＴである。

出力端子９からトランジスタ１２で増幅された高周波信号が出力される。

負帰還回路２は、抵抗２１と、コンデンサ２２とを含んで構成される。抵抗２１の一端とコンデンサ２２の一端とが直列に接続され、抵抗２１の他端は電力増幅器１内のトランジスタ１２のゲートに、コンデンサ２２の他端はドレインにそれぞれ接続される。

すなわち、トランジスタ１２は、低周波領域では利得が比較的大きく、高周波領域では利得が比較的低くなる傾向があるため、周波数特性が平坦化するように負帰還回路２を用いてトランジスタ１２のドレインからゲートへ負帰還をかける。

また、負帰還回路２は周波数特性を平坦化し増幅器の安定動作に寄与するが、抵抗２１とコンデンサ２２の直列接続であるため、バースト状の急峻な電圧をトランジスタ１２のドレインに入力すると、微分されたサージ電圧波形がトランジスタ１２のゲートに印加される。

バースト制御回路３はトランジスタ３１と、トランジスタ３１のゲートに接続され、トランジスタ３１のオン・オフを制御するバースト制御部３２とを含んで構成される。また、トランジスタ３１のソースには電源７が接続される。

バースト制御部３２は送信時のみ電源７の出力電圧を、インダクタ６を介して電力増幅器１内のトランジスタ１２のドレインに供給するようトランジスタ３１を制御する。

このため、トランジスタ３１として高速スイッチングかつ低損失で大電流が扱えるＦＥＴを用いることが好ましい。

ゲートバイアス制御回路４はサージ電圧短絡部４１を構成するトランジスタ４２と、トランジスタ４２のベースとバースト制御回路３内のトランジスタ３１のドレイン間に接続されるコンデンサ４３と、トランジスタ４２のコレクタと負帰還回路２の抵抗２１の他端間に接続されるインダクタ４４とを含んで構成される。また、トランジスタ４２のエミッタは接地される。

トランジスタ４２はバイポーラ形で構成する。これは、ＦＥＴはカットオフ電圧が比較的高いためゲートバイアスを短絡できない可能性があるためである。

トランジスタ４２は電力増幅器１内のトランジスタ１２のゲートに発生するサージ電圧を短絡する。

コンデンサ４３はサージ電圧を短絡する時間を設定する。インダクタ４４はサージ電圧を短絡した際、トランジスタ１２が高周波的に無負荷になるのを防止する。

ゲートバイアス回路５は、ゲートバイアス部５１と、抵抗５２とを含んで構成され、常時電力増幅器１のトランジスタ１２のゲートに所定のゲートバイアス電圧を供給する。

抵抗５２は分圧抵抗であり、トランジスタ１２のゲートインピーダンスに比べ十分大きな値とする。

インダクタ６は、電力増幅器１内のトランジスタ１２のドレインにバイアスを供給するものであり、大電流が流れるため、低インピーダンスでかつ、電源７への高周波の漏洩を阻止するため、高周波的には高インピーダンスである必要がある。

なお、本実施例では電力増幅器１のトランジスタ１２をシングル構成としたが、これに限定されるものではなく、プッシュプル構成の場合も本発明の適用が可能である。

また、負帰還回路２の抵抗２１とコンデンサ２２の配列については、逆でも本発明の適用が可能である。

バースト制御回路３により送信時のみ電源７が投入されると、電力増幅器１内のトランジスタ１２のゲートおよびドレイン間に接続された負帰還回路２を介してバースト動作によるサージ電圧が発生し、この電圧がトランジスタ１２のゲートに入力される。したがって、トランジスタ１２のゲートではゲートバイアス回路５が供給するゲートバイアス電圧にこのサージ電圧が重畳する。

これに対し、ゲートバイアス制御回路４はこのサージ電圧を短絡させる。

以下、第１実施形態の動作について詳細に説明する。

図２を参照すると、バースト制御回路３により送信時に電源７が投入されると、電源７からの電圧はトランジスタ３１およびインダクタ６を介して電力増幅器１内のトランジスタ１２のドレインに印加される。これにより、負帰還回路２を介してトランジスタ１２のゲートにはサージ電圧が重畳される。

一方、バースト制御回路３により送信時に電源７が投入されると、電源７からの電圧はゲートバイアス制御回路４のコンデンサ４３を介してトランジスタ４２のベースに入力される。

これにより、トランジスタ４２はオンとなり、トランジスタ１２のゲートに重畳されたサージ電圧はインダクタ４４およびトランジスタ４２を介して接地、すなわち短絡される。

また、トランジスタ４２のベースにコンデンサ４３が接続されているため、コンデンサ４３の容量を変更することによりサージ電圧を短絡する時間を適宜設定することが可能となる。

また、トランジスタ４２のコレクタとトランジスタ１２のゲート間にインダクタ４４が接続されているため、サージ電圧を短絡した際にトランジスタ１２が高周波的に無負荷になるのを防止することが可能となる。

次に、図３を参照しながら、第１実施形態の動作の具体例について説明する。図３は第１実施形態の動作の具体例を示すタイミングチャートである。

同図（Ａ）の電圧Ｖｂｓｔはバースト制御回路３内のバースト制御部３２の出力であるバースト制御電圧を示している。バースト制御部３２は送信時（時間ｔ１）にバースト制御電圧Ｖ４を発生する。

この電圧Ｖ４がバースト制御回路３内のトランジスタ３１のゲートに印加されると、トランジスタ３１はオンとなり、電源７の出力電圧Ｖ５が電力増幅器１内のトランジスタ１２のドレインに印加される。同図（Ｂ）はトランジスタ１２のドレインに印加されるドレイン電圧Ｖｄを示している。

同図（Ｃ）は電力増幅器１内のトランジスタ１２のゲート電圧を示している。電力増幅器１内のトランジスタ１２のゲートには常時ゲートバイアス回路５からのゲートバイアス電圧Ｖｇ（電圧Ｖ１）が印加されている。しかし、負帰還回路２によりサージ電圧が発生している時間ｔ１からｔ２の間、ゲートバイアス制御回路４によりゲートバイアス電圧Ｖｇは短絡され、その結果ゲートバイアス電圧ＶｇはＶ１からＶ３（０＜Ｖ３＜Ｖ１）に低下する。

同図（Ｅ）はトランジスタ１２のドレイン電流Ａｄを示している。電流Ａ１は通常のゲートバイアス電圧およびドレイン電圧が投入されたときの待機電流を示す。同図は電源７の出力電圧Ｖ５が立ち上がった際にトランジスタ１２のドレインに発生する突入電流は電流Ａ１以下に抑制されることを示している。

なお、同図（Ｄ）は関連技術における電力増幅器内のトランジスタのゲート電圧Ｖｇを示しており、通常のゲートバイアス電圧Ｖ１を超えるサージ電圧Ｖ２（Ｖ２＞Ｖ１）が時間ｔ１からｔ２間に電力増幅器内のトランジスタのゲートに入力される様子を示している。

また、関連技術ではサージ電圧Ｖ２が電力増幅器内のトランジスタのゲートに入力されるため、通常の待機電流Ａ１を遥かに超える突入電流Ａ２（Ａ２＞Ａ１）がそのトランジスタのドレインに流れ（同図（Ｆ）参照）、これがトランジスタの特性劣化の一因となっていた。

以上説明したように、本発明の第１実施形態によれば、電源をバースト動作させることによって発生するサージ電圧を短絡しているので、電力増幅器のトランジスタの特性劣化を適正に抑制することが可能となる。

また、電力増幅器の電源をバースト動作しているので、大幅な省電力化が可能となる。

さらに、サージ電圧が発生している間ゲートバイアス電圧を短絡しているので、バースト動作した際の突入電流も抑制することができ、これにより周辺回路の、瞬時電圧低下に伴う誤動作も防止することが可能となる。

次に、第２実施形態について説明する。図４は本発明に係る広帯域電力増幅装置の第２実施形態の回路図である。なお、図２と同様の構成部分には同一番号を付し、その説明を省略する。

同図を参照すると、第１実施形態（図２参照）との相違点はバースト電圧が電力増幅器１のゲートに印加される点と、ゲートバイアス制御回路４のトランジスタ４２のベースに、コンデンサ４３の代わりにタイマー回路４８が接続される点である。その他の構成は第１実施形態と同様である。

電力増幅器のトランジスタの種類によっては、ドレインバイアスのバースト動作を推奨しないものが存在する。このため、第２実施形態ではバースト制御についてさらに工夫している。

本実施形態では、電源７は常に電力増幅器１のトランジスタの１２のドレインに供給されている。

バースト制御回路３によりゲートバイアス回路５からのゲートバイアス電圧が電力増幅器１のトランジスタの１２のゲートに印加される。

ゲートバイアス制御回路４は、ゲートバイアス電圧が電力増幅器１のトランジスタの１２のゲートに印加されたとき、タイマー回路４８で設定した時間だけ電力増幅器１のトランジスタの１２のゲートを短絡させる。

すなわち、バースト制御回路３のバースト制御部３２はトランジスタ３１を制御するとともに、タイマー回路４８も制御するよう構成されている。

次に、図５を参照しながら、動作の具体例について説明する。図５は第２実施形態の動作の具体例を示すタイミングチャートである。

まず、時間ｔ１に、バースト制御部３２がバースト制御電圧Ｖｂｃをトランジスタ３１のゲートへ印加すると（同図（Ａ）のバースト制御Ｖｂｃ参照）、ゲートバイアス回路５からトランジスタ１２のゲートへゲート電圧Ｖｇが印加される。

また、時間ｔ１に、バースト制御部３２はタイマー回路４８を制御し、タイマー回路４８に予め設定した時間（時間ｔ１から時間ｔ２の間）だけ、トランジスタ４２をオンにさせる（同図（Ａ）のゲートバイアス制御Ｖｇｃ参照）。

このタイマー回路４８からゲートバイアス制御電圧Ｖｇｃが入力されている間（時間ｔ１から時間ｔ２の間）、ゲートバイアス制御回路４のトランジスタ４２はトランジスタ１２のゲートを短絡する。

同図（Ｂ）はトランジスタ１２のドレインバイアス電圧Ｖｄが常に電圧Ｖ５であることを示し、トランジスタ１２のゲートバイアス電圧Ｖｇは時間ｔ１からｔ２の間、ゲートが短絡されることによりゲート電圧がＶ３に低下することを示している。電圧Ｖ１は通常のゲートバイアス電圧である。

同図（Ｃ）は電力増幅器１のトランジスタ１２のドレイン電流Ａｄの変化を
示したものであり、電源が投入される前および電源投入後時間ｔ１からｔ２までの間は、ドレイン電流Ａｄは待機電流Ａ１よりも小さく、時間ｔ２以降は待機電流Ａ１となることを示している。同図に示すように時間ｔ１からｔ２までの間の突入電流も抑制されている。

以上説明したように、本発明の第２実施形態によれば、ドレインバイアスを常に投入し、ゲートバイアスをバースト制御によって制御しているので、ドレインバイアスのバースト動作を推奨しないトランジスタにおいても第１実施形態と同様の効果が得られる。

本発明に係る広帯域電力増幅装置の一例の動作原理を示す図である。本発明に係る広帯域電力増幅装置の第１実施形態の回路図である。第１実施形態の動作の具体例を示すタイミングチャートである。本発明に係る広帯域電力増幅装置の第２実施形態の回路図である。第２実施形態の動作の具体例を示すタイミングチャートである。本発明に関連する広帯域電力増幅器の一例の回路図である。

符号の説明

１電力増幅器
２負帰還回路
３バースト制御回路
４バイアス制御回路
５ゲートバイアス回路
６，４４インダクタ
７電源
８入力端子
９出力端子
１０
１１，１３コンデンサ
２２，４３コンデンサ
１２，３１トランジスタ
４２トランジスタ
２１，５２抵抗
３２バースト制御部
４１サージ電圧短絡部
４８タイマー回路
５１ゲートバイアス部

Claims

ＶＨＦおよびＵＨＦ用の広帯域電力増幅器と、
前記広帯域電力増幅器の入力および出力間に設けられる負帰還回路と、
前記広帯域電力増幅器の入力側または出力側にバイアス電圧としてバースト状電圧を印加するバースト制御回路と、
前記バースト状電圧が前記広帯域電力増幅器に印加された際に前記広帯域電力増幅器の入力側に発生するサージ電圧を低減させるバイアス制御回路とを含み、
前記バイアス制御回路はトランジスタを用いて前記サージ電圧を短絡させるサージ電圧短絡部を含むことを特徴とする広帯域電力増幅装置。
前記バイアス制御回路は前記サージ電圧を短絡する時間を設定する短絡時間設定部を含むことを特徴とする請求項１記載の広帯域電力増幅装置。
前記バースト制御回路により前記広帯域電力増幅器の出力側にバースト状電圧が印加され、前記広帯域電力増幅器の入力側に一定の電圧が印加されることを特徴とする請求項１または２記載の広帯域電力増幅装置。
前記バースト制御回路により前記広帯域電力増幅器の入力側にバースト状電圧が印加され、前記広帯域電力増幅器の出力側に一定の電圧が印加されることを特徴とする請求項１または２記載の広帯域電力増幅装置。
前記バイアス制御回路に含まれるサージ電圧短絡部はスイッチング用トランジスタであることを特徴とする請求項１から３いずれかに記載の広帯域電力増幅装置。
前記バイアス制御回路に含まれるサージ電圧短絡部はスイッチング用トランジスタであることを特徴とする請求項１、２、４いずれかに記載の広帯域電力増幅装置。
前記バイアス制御回路に含まれる短絡時間設定部は前記スイッチング用トランジスタの入力側に接続される容量素子であることを特徴とする請求項２、３、５いずれかに記載の広帯域電力増幅装置。
前記バイアス制御回路に含まれる短絡時間設定部は前記スイッチング用トランジスタの入力側に接続されるタイマー回路であることを特徴とする請求項２，４，６いずれかに記載の広帯域電力増幅装置。
前記バイアス制御回路は前記サージ電圧を短絡させる際に、前記広帯域電力増幅器が高周波的に無負荷になるのを防止するインダクタを含むことを特徴とする請求項１から８いずれかに記載の広帯域電力増幅装置。
ＶＨＦおよびＵＨＦ用の広帯域電力増幅器と、
前記広帯域電力増幅器の入力および出力間に設けられる負帰還回路と、
前記広帯域電力増幅器の入力側または出力側にバイアス電圧としてバースト状電圧を印加するバースト制御回路と、
前記バースト状電圧が前記広帯域電力増幅器に印加された際に前記広帯域電力増幅器の入力側に発生するサージ電圧を低減させるバイアス制御回路とを含む広帯域電力増幅装置における前記バイアス制御回路であって、
トランジスタを用いて前記サージ電圧を短絡させるサージ電圧短絡部を含むことを特徴とするバイアス制御回路。
前記サージ電圧を短絡する時間を設定する短絡時間設定部を含むことを特徴とする請求項１０記載のバイアス制御回路。
前記バースト制御回路により前記広帯域電力増幅器の出力側にバースト状電圧が印加され、前記広帯域電力増幅器の入力側に一定の電圧が印加されることを特徴とする請求項１０または１１記載のバイアス制御回路。
前記バースト制御回路により前記広帯域電力増幅器の入力側にバースト状電圧が印加され、前記広帯域電力増幅器の出力側に一定の電圧が印加されることを特徴とする請求項１０または１１記載のバイアス制御回路。
前記サージ電圧短絡部はスイッチング用トランジスタであることを特徴とする請求項１０から１２いずれかに記載のバイアス制御回路。
前記サージ電圧短絡部はスイッチング用トランジスタであることを特徴とする請求項１０、１１、１３いずれかに記載のバイアス制御回路。
前記バイアス制御回路に含まれる短絡時間設定部は前記スイッチング用トランジスタの入力側に接続される容量素子であることを特徴とする請求項１１、１２、１４いずれかに記載のバイアス制御回路。
前記バイアス制御回路に含まれる短絡時間設定部は前記スイッチング用トランジスタの入力側に接続されるタイマー回路であることを特徴とする請求項１１，１３、１５いずれかに記載のバイアス制御回路。
前記バイアス制御回路は前記サージ電圧を短絡させる際に、前記広帯域電力増幅器が高周波的に無負荷になるのを防止するインダクタを含むことを特徴とする請求項１０から１７いずれかに記載のバイアス制御回路。