JP2000138370A - Ｍｏｓｆｅｔ - Google Patents
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- JP2000138370A JP2000138370A JP10310046A JP31004698A JP2000138370A JP 2000138370 A JP2000138370 A JP 2000138370A JP 10310046 A JP10310046 A JP 10310046A JP 31004698 A JP31004698 A JP 31004698A JP 2000138370 A JP2000138370 A JP 2000138370A
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- 229920005591 polysilicon Polymers 0.000 claims abstract description 55
- 239000000758 substrate Substances 0.000 claims abstract description 15
- 239000004065 semiconductor Substances 0.000 claims abstract description 14
- 230000007423 decrease Effects 0.000 claims description 4
- 238000009413 insulation Methods 0.000 abstract 1
- 238000009792 diffusion process Methods 0.000 description 6
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 4
- 239000012535 impurity Substances 0.000 description 4
- 229910052710 silicon Inorganic materials 0.000 description 4
- 239000010703 silicon Substances 0.000 description 4
- 230000015572 biosynthetic process Effects 0.000 description 1
- 239000013078 crystal Substances 0.000 description 1
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- 238000005530 etching Methods 0.000 description 1
Landscapes
- Insulated Gate Type Field-Effect Transistor (AREA)
Abstract
(57)【要約】
【課題】 動作速度が遅くならないようにする。
【解決手段】 一方の表面にソース電極S が設けられる
とともに他方の表面にドレイン電極D が設けられた半導
体基板1 と、半導体基板1 の一方の表面から掘設されて
内方面に絶縁膜1bを有した凹部1aと、凹部1aに埋設され
たポリシリコン層2 と、ポリシリコン層2 の外表面に設
けられたゲート電極G と、ゲート電極G により制御され
てソース電極S とドレイン電極D との間を絶縁層1bに沿
って導通させるチャネル層3 と、を備えたＭＯＳＦＥＴ
において、ポリシリコン層2 は、ゲート電極G が外表面
に設けられた第１のポリシリコン層2a及びその第１のポ
リシリコン層2aとは導電型が異なり第１のポリシリコン
層2aよりも他方の表面寄りに設けられた第２のポリシリ
コン層2bを有した構成にしてある。
とともに他方の表面にドレイン電極D が設けられた半導
体基板1 と、半導体基板1 の一方の表面から掘設されて
内方面に絶縁膜1bを有した凹部1aと、凹部1aに埋設され
たポリシリコン層2 と、ポリシリコン層2 の外表面に設
けられたゲート電極G と、ゲート電極G により制御され
てソース電極S とドレイン電極D との間を絶縁層1bに沿
って導通させるチャネル層3 と、を備えたＭＯＳＦＥＴ
において、ポリシリコン層2 は、ゲート電極G が外表面
に設けられた第１のポリシリコン層2a及びその第１のポ
リシリコン層2aとは導電型が異なり第１のポリシリコン
層2aよりも他方の表面寄りに設けられた第２のポリシリ
コン層2bを有した構成にしてある。
Description
【０００１】
【発明の属する技術分野】本発明は、半導体基板の表面
に設けられた凹部にポリシリコン層がゲート領域として
埋設されられたＭＯＳＦＥＴに関するものである。
に設けられた凹部にポリシリコン層がゲート領域として
埋設されられたＭＯＳＦＥＴに関するものである。
【０００２】
【従来の技術】この種のＭＯＳＦＥＴとして、図３に示
したものが存在する。このものは、一方の表面にソース
電極S が設けられるとともに他方の表面にドレイン電極
D が設けられた半導体基板B と、半導体基板B の一方の
表面から掘設されて内方面に絶縁膜A1を有した凹部A
と、凹部A に埋設された同一導電型からなるポリシリコ
ン層P と、ポリシリコン層P の外表面に設けられたゲー
ト電極G と、ゲート電極Gにより制御されてソース電極S
とドレイン電極D との間を絶縁層A1に沿って導通させ
るチャネル層C と、を備えている。
したものが存在する。このものは、一方の表面にソース
電極S が設けられるとともに他方の表面にドレイン電極
D が設けられた半導体基板B と、半導体基板B の一方の
表面から掘設されて内方面に絶縁膜A1を有した凹部A
と、凹部A に埋設された同一導電型からなるポリシリコ
ン層P と、ポリシリコン層P の外表面に設けられたゲー
ト電極G と、ゲート電極Gにより制御されてソース電極S
とドレイン電極D との間を絶縁層A1に沿って導通させ
るチャネル層C と、を備えている。
【０００３】次に、このものの動作を説明する。ソース
電極S から注入された電子は、第１の表面寄りに設けら
れた拡散層E を通った後、ゲート電極G とソース電極S
との間に印加される電位差により絶縁層A1に沿って導通
状態が制御されるチャネル層C を通り、第２の表面寄り
の設けられた拡散層F を通って、ドレイン電極D に抜け
るようになる。
電極S から注入された電子は、第１の表面寄りに設けら
れた拡散層E を通った後、ゲート電極G とソース電極S
との間に印加される電位差により絶縁層A1に沿って導通
状態が制御されるチャネル層C を通り、第２の表面寄り
の設けられた拡散層F を通って、ドレイン電極D に抜け
るようになる。
【０００４】
【発明が解決しようとする課題】上記した従来のＭＯＳ
ＦＥＴにあっては、凹部A の内方面の絶縁膜A1のうち、
ポリシリコン層P と拡散層F との間に位置する部分A11
が、図３に示すようなゲートドレイン間静電容量を持つ
ようになり、その静電容量がＭＯＳＦＥＴの入力容量と
して働くことになって、動作速度を遅くするという問題
点があった。
ＦＥＴにあっては、凹部A の内方面の絶縁膜A1のうち、
ポリシリコン層P と拡散層F との間に位置する部分A11
が、図３に示すようなゲートドレイン間静電容量を持つ
ようになり、その静電容量がＭＯＳＦＥＴの入力容量と
して働くことになって、動作速度を遅くするという問題
点があった。
【０００５】本発明は、上記の点に着目してなされたも
ので、その目的とするところは、動作速度が遅くならな
いＭＯＳＦＥＴを提供することにある。
ので、その目的とするところは、動作速度が遅くならな
いＭＯＳＦＥＴを提供することにある。
【０００６】
【課題を解決するための手段】上記した課題を解決する
ために、請求項１記載の発明は、一方の表面にソース電
極が設けられるとともに他方の表面にドレイン電極が設
けられた半導体基板と、半導体基板の一方の表面から掘
設されて内方面に絶縁膜を有した凹部と、凹部に埋設さ
れたポリシリコン層と、ポリシリコン層の外表面に設け
られたゲート電極と、ゲート電極により制御されてソー
ス電極とドレイン電極との間を絶縁層に沿って導通させ
るチャネル層と、を備えたＭＯＳＦＥＴにおいて、前記
ポリシリコン層は、前記ゲート電極が外表面に設けられ
た第１のポリシリコン層及びその第１のポリシリコン層
とは導電型が異なり第１のポリシリコン層よりも前記他
方の表面寄りに設けられた第２のポリシリコン層を有し
た構成にしてある。
ために、請求項１記載の発明は、一方の表面にソース電
極が設けられるとともに他方の表面にドレイン電極が設
けられた半導体基板と、半導体基板の一方の表面から掘
設されて内方面に絶縁膜を有した凹部と、凹部に埋設さ
れたポリシリコン層と、ポリシリコン層の外表面に設け
られたゲート電極と、ゲート電極により制御されてソー
ス電極とドレイン電極との間を絶縁層に沿って導通させ
るチャネル層と、を備えたＭＯＳＦＥＴにおいて、前記
ポリシリコン層は、前記ゲート電極が外表面に設けられ
た第１のポリシリコン層及びその第１のポリシリコン層
とは導電型が異なり第１のポリシリコン層よりも前記他
方の表面寄りに設けられた第２のポリシリコン層を有し
た構成にしてある。
【０００７】請求項２記載の発明は、請求項１記載の発
明において、前記凹部は、前記一方の表面から遠ざかる
ほど開口面積が小さくなるよう掘設された構成にしてあ
る。
明において、前記凹部は、前記一方の表面から遠ざかる
ほど開口面積が小さくなるよう掘設された構成にしてあ
る。
【０００８】
【発明の実施の形態】本発明の第１実施形態を図１に基
づいて以下に説明する。
づいて以下に説明する。
【０００９】1 はｎ型の半導体基板で、その一方の表面
にソース電極S が設けられるとともに、他方の表面にド
レイン電極D が設けられている。この半導体基板1 は、
一方の表面から、例えば、ＲＩＥ等により掘設されて井
戸型の凹部1aが形成され、この凹部1aの内方面に絶縁膜
1bが形成された後に、ポリシリコン層2 が埋設される。
このポリシリコン層2 は、まず、ｐ型不純物が拡散さ
れ、続いて、浅い部分のみｎ型不純物が拡散されること
により、一方の表面寄りの上層部分が、ｐ型の第１のポ
リシリコン層2aとなり、他方の表面寄りの下層部分が、
ｎ型の第２のポリシリコン層2bとなっている。この第１
のポリシリコン層2aの外表面には、ゲート電極G が設け
られている。なお、この第１及び第２のポリシリコン層
2a,2b を形成するにあたって、初めに、ｐ型不純物を含
んだポリシリコン層を凹部1aに埋設してから、続いて、
ｎ型不純物を拡散させてもよい。
にソース電極S が設けられるとともに、他方の表面にド
レイン電極D が設けられている。この半導体基板1 は、
一方の表面から、例えば、ＲＩＥ等により掘設されて井
戸型の凹部1aが形成され、この凹部1aの内方面に絶縁膜
1bが形成された後に、ポリシリコン層2 が埋設される。
このポリシリコン層2 は、まず、ｐ型不純物が拡散さ
れ、続いて、浅い部分のみｎ型不純物が拡散されること
により、一方の表面寄りの上層部分が、ｐ型の第１のポ
リシリコン層2aとなり、他方の表面寄りの下層部分が、
ｎ型の第２のポリシリコン層2bとなっている。この第１
のポリシリコン層2aの外表面には、ゲート電極G が設け
られている。なお、この第１及び第２のポリシリコン層
2a,2b を形成するにあたって、初めに、ｐ型不純物を含
んだポリシリコン層を凹部1aに埋設してから、続いて、
ｎ型不純物を拡散させてもよい。
【００１０】また、この半導体基板1 は、第１の表面か
ら順に、ｎ型拡散層1c、ｐ型拡散層1d、ｎ型エピタキシ
ャル層1e、ｎ型シリコン層1fとなっており、ｐ型拡散層
1dにおける前述した絶縁層1bに沿った部分が、ゲート電
極G により制御されてソース電極S とドレイン電極D と
の間を導通させるチャネル層3 となっている。
ら順に、ｎ型拡散層1c、ｐ型拡散層1d、ｎ型エピタキシ
ャル層1e、ｎ型シリコン層1fとなっており、ｐ型拡散層
1dにおける前述した絶縁層1bに沿った部分が、ゲート電
極G により制御されてソース電極S とドレイン電極D と
の間を導通させるチャネル層3 となっている。
【００１１】次に、このものの動作を説明する。ソース
電極S から注入された電子は、ｎ型拡散層1cを通り、続
いてチャネル層3 を通過して、ｎ型エピタキシャル層1e
及びｎ型シリコン層1fを通過して、ドレイン電極D へ抜
けることとなる。
電極S から注入された電子は、ｎ型拡散層1cを通り、続
いてチャネル層3 を通過して、ｎ型エピタキシャル層1e
及びｎ型シリコン層1fを通過して、ドレイン電極D へ抜
けることとなる。
【００１２】かかるＭＯＳＦＥＴにあっては、ゲート電
極G が外表面に設けられた第１のポリシリコン層2aは、
第１のポリシリコン層2aよりも他方の表面寄りに設けら
れた第２のポリシリコン層2bとは導電型が異なるから、
第１のポリシリコン層2aと第２のポリシリコン層2bとの
界面のＰＮ接合面でもって、両ポリシリコン層2a,2bが
電気的に分離されているので、ゲートドレイン間静電容
量を持つ部分は、従来例とは異なって、第１のポリシリ
コン層2aとドレイン電極側の半導体層であるｎ型エピタ
キシャル層1eとの間の部分X だけになって小さくなるか
ら、動作速度が遅くならなくなる。
極G が外表面に設けられた第１のポリシリコン層2aは、
第１のポリシリコン層2aよりも他方の表面寄りに設けら
れた第２のポリシリコン層2bとは導電型が異なるから、
第１のポリシリコン層2aと第２のポリシリコン層2bとの
界面のＰＮ接合面でもって、両ポリシリコン層2a,2bが
電気的に分離されているので、ゲートドレイン間静電容
量を持つ部分は、従来例とは異なって、第１のポリシリ
コン層2aとドレイン電極側の半導体層であるｎ型エピタ
キシャル層1eとの間の部分X だけになって小さくなるか
ら、動作速度が遅くならなくなる。
【００１３】次に、本発明の第２実施形態を図２に基づ
いて以下に説明する。なお、第１実施形態と実質的に同
一の機能を有する部分には同一の符号を付し、第１実施
形態と異なるところのみ記す。第１実施形態では、凹部
1aは、井戸型に形成されているのに対し、本実施形態で
は、シリコン単結晶基板の＜１００＞面の異方性エッチ
ングにより、一方の表面から遠ざかるほど開口面積が小
さい断面Ｖ字型に形成されている。
いて以下に説明する。なお、第１実施形態と実質的に同
一の機能を有する部分には同一の符号を付し、第１実施
形態と異なるところのみ記す。第１実施形態では、凹部
1aは、井戸型に形成されているのに対し、本実施形態で
は、シリコン単結晶基板の＜１００＞面の異方性エッチ
ングにより、一方の表面から遠ざかるほど開口面積が小
さい断面Ｖ字型に形成されている。
【００１４】かかるＭＯＳＦＥＴにあっては、第１実施
形態の効果に加えて、一般に凹部1aを充填するとき、凹
部1aにおける隅部には、充填しにくくなるけれども、凹
部1aが、一方の表面から遠ざかるほど開口面積が小さく
なるよう掘設されているから、充填しにくくなるという
ことがなくなる。
形態の効果に加えて、一般に凹部1aを充填するとき、凹
部1aにおける隅部には、充填しにくくなるけれども、凹
部1aが、一方の表面から遠ざかるほど開口面積が小さく
なるよう掘設されているから、充填しにくくなるという
ことがなくなる。
【００１５】なお、第１及び第２実施形態では、ポリシ
リコン層2 は、第１のポリシリコン層及び第２のポリシ
リコン層からなるが、これらのポリシリコン層を有した
３層以上の構成であっても、同様の効果を奏することが
できる。
リコン層2 は、第１のポリシリコン層及び第２のポリシ
リコン層からなるが、これらのポリシリコン層を有した
３層以上の構成であっても、同様の効果を奏することが
できる。
【００１６】
【発明の効果】請求項１記載の発明は、ゲート電極が外
表面に設けられた第１のポリシリコン層は、第１のポリ
シリコン層よりも他方の表面寄りに設けられた第２のポ
リシリコン層とは導電型が異なるから、第１のポリシリ
コン層と第２のポリシリコン層との界面のＰＮ接合面で
もって、両ポリシリコン層が電気的に分離されているの
で、ゲートドレイン間静電容量を持つ部分は、従来例と
は異なって、第１のポリシリコン層とドレイン電極側の
半導体層との間だけになって小さくなるから、動作速度
が遅くならなくなる。
表面に設けられた第１のポリシリコン層は、第１のポリ
シリコン層よりも他方の表面寄りに設けられた第２のポ
リシリコン層とは導電型が異なるから、第１のポリシリ
コン層と第２のポリシリコン層との界面のＰＮ接合面で
もって、両ポリシリコン層が電気的に分離されているの
で、ゲートドレイン間静電容量を持つ部分は、従来例と
は異なって、第１のポリシリコン層とドレイン電極側の
半導体層との間だけになって小さくなるから、動作速度
が遅くならなくなる。
【００１７】請求項２記載の発明は、請求項１記載の発
明の効果に加えて、一般に凹部を充填するとき、凹部に
おける隅部には、充填しにくくなるけれども、凹部が、
一方の表面から遠ざかるほど開口面積が小さくなるよう
掘設されているから、充填しにくくなるということがな
くなる。
明の効果に加えて、一般に凹部を充填するとき、凹部に
おける隅部には、充填しにくくなるけれども、凹部が、
一方の表面から遠ざかるほど開口面積が小さくなるよう
掘設されているから、充填しにくくなるということがな
くなる。
【図１】本発明の第１実施形態の断面図である。
【図２】本発明の第２実施形態の断面図である。
【図３】従来例の断面図である。
【図４】同上の等価回路図である。
1 半導体基板 1a 凹部 1b 絶縁膜 2 ポリシリコン層 2a 第１のポリシリコン層 2b 第２のポリシリコン層 3 チャネル層 D ドレイン電極 G ゲート電極 S ソース電極
Claims (2)
- 【請求項１】 一方の表面にソース電極が設けられると
ともに他方の表面にドレイン電極が設けられた半導体基
板と、半導体基板の一方の表面から掘設されて内方面に
絶縁膜を有した凹部と、凹部に埋設されたポリシリコン
層と、ポリシリコン層の外表面に設けられたゲート電極
と、ゲート電極により制御されてソース電極とドレイン
電極との間を絶縁層に沿って導通させるチャネル層と、
を備えたＭＯＳＦＥＴにおいて、 前記ポリシリコン層は、前記ゲート電極が外表面に設け
られた第１のポリシリコン層及びその第１のポリシリコ
ン層とは導電型が異なり第１のポリシリコン層よりも前
記他方の表面寄りに設けられた第２のポリシリコン層を
有してなることを特徴とするＭＯＳＦＥＴ。 - 【請求項２】 前記凹部は、前記一方の表面から遠ざか
るほど開口面積が小さくなるよう掘設されたことを特徴
とする請求項１記載のＭＯＳＦＥＴ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10310046A JP2000138370A (ja) | 1998-10-30 | 1998-10-30 | Ｍｏｓｆｅｔ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10310046A JP2000138370A (ja) | 1998-10-30 | 1998-10-30 | Ｍｏｓｆｅｔ |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2000138370A true JP2000138370A (ja) | 2000-05-16 |
Family
ID=18000523
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP10310046A Pending JP2000138370A (ja) | 1998-10-30 | 1998-10-30 | Ｍｏｓｆｅｔ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2000138370A (ja) |
Cited By (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2001156288A (ja) * | 1999-11-25 | 2001-06-08 | Toyota Motor Corp | 半導体装置 |
| WO2002041404A3 (en) * | 2000-11-17 | 2002-10-10 | Koninkl Philips Electronics Nv | Trench-gate field-effect transistors and their manufacture |
| JP2009065150A (ja) * | 2007-09-07 | 2009-03-26 | Dongbu Hitek Co Ltd | トレンチトランジスタ及びその形成方法 |
| JP2013077613A (ja) * | 2011-09-29 | 2013-04-25 | Seiko Instruments Inc | 半導体装置及びその製造方法 |
| JP2014116399A (ja) * | 2012-12-07 | 2014-06-26 | Toyota Motor Corp | 半導体装置 |
| CN113437141A (zh) * | 2021-06-24 | 2021-09-24 | 电子科技大学 | 一种具有多晶硅二极管栅极结构的浮空p区cstbt器件 |
-
1998
- 1998-10-30 JP JP10310046A patent/JP2000138370A/ja active Pending
Cited By (8)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2001156288A (ja) * | 1999-11-25 | 2001-06-08 | Toyota Motor Corp | 半導体装置 |
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| KR100816253B1 (ko) | 2000-11-17 | 2008-03-21 | 엔엑스피 비 브이 | 트렌치 게이트 전계 효과 트랜지스터 및 그의 제조 방법 |
| JP2009065150A (ja) * | 2007-09-07 | 2009-03-26 | Dongbu Hitek Co Ltd | トレンチトランジスタ及びその形成方法 |
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| JP2014116399A (ja) * | 2012-12-07 | 2014-06-26 | Toyota Motor Corp | 半導体装置 |
| US9245999B2 (en) | 2012-12-07 | 2016-01-26 | Toyota Jidosha Kabushiki Kaisha | Semiconductor device |
| CN113437141A (zh) * | 2021-06-24 | 2021-09-24 | 电子科技大学 | 一种具有多晶硅二极管栅极结构的浮空p区cstbt器件 |
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