JPH0621468A - 絶縁ゲート型半導体装置 - Google Patents
絶縁ゲート型半導体装置Info
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
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Abstract
(57)【要約】
【目的】半導体基板の表面層に形成されたＮ+ ソース領
域の表面から縦方向に該領域およびＰベース領域を貫通
しＮドレイン領域内に止まる溝を掘り、溝の側壁に沿っ
てチャネルを形成する従来のトレンチ型縦型ＭＯＳＦＥ
Ｔは、ベース領域とソース領域の横方向の拡散差で基板
主面に沿ったチャネルを形成する二重拡散型縦型ＭＯＳ
ＦＥＴに比較して高集積性を有するが、ドレイン耐圧が
劣るという課題がある。 【構成】従来のトレンチ型縦型ＭＯＳＦＥＴは、ゲート
電極を埋めこんだ溝を高電位のＮドレイン領域内に終端
させたため溝の底部に電界が集中し耐圧を劣化させた
が、本発明では、溝を低電位のＰベース領域内に終端す
るようにし、溝の底部と直下のＮドレイン領域とをつな
ぐＮ領域を設ける構造とし課題を解決した。
域の表面から縦方向に該領域およびＰベース領域を貫通
しＮドレイン領域内に止まる溝を掘り、溝の側壁に沿っ
てチャネルを形成する従来のトレンチ型縦型ＭＯＳＦＥ
Ｔは、ベース領域とソース領域の横方向の拡散差で基板
主面に沿ったチャネルを形成する二重拡散型縦型ＭＯＳ
ＦＥＴに比較して高集積性を有するが、ドレイン耐圧が
劣るという課題がある。 【構成】従来のトレンチ型縦型ＭＯＳＦＥＴは、ゲート
電極を埋めこんだ溝を高電位のＮドレイン領域内に終端
させたため溝の底部に電界が集中し耐圧を劣化させた
が、本発明では、溝を低電位のＰベース領域内に終端す
るようにし、溝の底部と直下のＮドレイン領域とをつな
ぐＮ領域を設ける構造とし課題を解決した。
Description
【０００１】
【産業上の利用分野】本発明は、縦型ＭＯＳＦＥＴやＩ
ＧＢＴ等の絶縁ゲート型半導体装置に関するもので、特
に基板に掘られた溝の側壁に沿った縦方向にチャネルを
形成するＭＯＳ構造を有する半導体装置に使用されるも
のである。
ＧＢＴ等の絶縁ゲート型半導体装置に関するもので、特
に基板に掘られた溝の側壁に沿った縦方向にチャネルを
形成するＭＯＳ構造を有する半導体装置に使用されるも
のである。
【０００２】
【従来の技術】主電流が半導体チップの厚さ方向に流れ
る縦型ＭＯＳＦＥＴの構造として、現在は二重拡散型が
一般的である。
る縦型ＭＯＳＦＥＴの構造として、現在は二重拡散型が
一般的である。
【０００３】図５は、このようなＮチャネル二重拡散型
縦型ＭＯＳＦＥＴの従来例の断面図である。同図におい
て、半導体基板１０は、Ｎ+ シリコン基体１０ａおよび
Ｎ-エピタキシャル層１０ｂから成り、このＭＯＳＦＥ
Ｔのドレイン領域を形成する。基板１０の主表面に熱酸
化膜を形成し、その上にポリシリコン膜を堆積した後、
パターニングしてゲート酸化膜１３およびポリシリコン
ゲート電極１４をそれぞれ形成する。次にゲート電極１
４をマスクとして、Ｐ型およびＮ型の不純物をそれぞれ
拡散してＰベース領域１１およびＮ+ ソース領域１２を
形成する。チャネル領域１８はＰベース領域１１の表面
近傍に形成されるが、チャネル長が領域１１および１２
の横方向の拡散距離の差によって決められることが特徴
となっている。符号１５は層間絶縁膜、符号１６および
１７はそれぞれソース電極膜およびドレイン電極膜であ
る。
縦型ＭＯＳＦＥＴの従来例の断面図である。同図におい
て、半導体基板１０は、Ｎ+ シリコン基体１０ａおよび
Ｎ-エピタキシャル層１０ｂから成り、このＭＯＳＦＥ
Ｔのドレイン領域を形成する。基板１０の主表面に熱酸
化膜を形成し、その上にポリシリコン膜を堆積した後、
パターニングしてゲート酸化膜１３およびポリシリコン
ゲート電極１４をそれぞれ形成する。次にゲート電極１
４をマスクとして、Ｐ型およびＮ型の不純物をそれぞれ
拡散してＰベース領域１１およびＮ+ ソース領域１２を
形成する。チャネル領域１８はＰベース領域１１の表面
近傍に形成されるが、チャネル長が領域１１および１２
の横方向の拡散距離の差によって決められることが特徴
となっている。符号１５は層間絶縁膜、符号１６および
１７はそれぞれソース電極膜およびドレイン電極膜であ
る。
【０００４】このような構造、すなわちチャネル領域１
８が基板表面の横方向に形成される構造では、集積度を
あげるためゲート電極１４の幅Ｌg を縮めるには限界が
生じる。
８が基板表面の横方向に形成される構造では、集積度を
あげるためゲート電極１４の幅Ｌg を縮めるには限界が
生じる。
【０００５】そこでチップの厚さ方向にチャネルを形成
するようにしたのが図６に示すトレンチ型縦型ＭＯＳＦ
ＥＴである。同図においてシリコン基板１０へ、Ｐベー
ス領域２１およびＮ+ ソース領域２２を拡散形成した
後、Ｎ+ ソース領域２２の表面から該領域２２およびＰ
ベース領域２１を貫き、Ｎ- エピタキシャル層１０ｂに
達する溝を形成する。溝の内面には、ゲート酸化膜２３
が形成され、ポリシリコンゲート電極２４で埋められ
る。この構造ではチャネル領域２８は、溝の側壁に沿っ
て縦方向に形成される。シリコン基板１０は、このＭＯ
ＳＦＥＴのドレイン領域となる。
するようにしたのが図６に示すトレンチ型縦型ＭＯＳＦ
ＥＴである。同図においてシリコン基板１０へ、Ｐベー
ス領域２１およびＮ+ ソース領域２２を拡散形成した
後、Ｎ+ ソース領域２２の表面から該領域２２およびＰ
ベース領域２１を貫き、Ｎ- エピタキシャル層１０ｂに
達する溝を形成する。溝の内面には、ゲート酸化膜２３
が形成され、ポリシリコンゲート電極２４で埋められ
る。この構造ではチャネル領域２８は、溝の側壁に沿っ
て縦方向に形成される。シリコン基板１０は、このＭＯ
ＳＦＥＴのドレイン領域となる。
【０００６】このような構造ではチャネル領域が縦方向
に形成されるため、図５に示す二重拡散型縦型ＭＯＳＦ
ＥＴのＬg に対しチャネル形成に必要なチップの横幅は
大幅に縮少することが可能で、チップ表面の単位面積当
たりのチャネル幅を増加することができる。
に形成されるため、図５に示す二重拡散型縦型ＭＯＳＦ
ＥＴのＬg に対しチャネル形成に必要なチップの横幅は
大幅に縮少することが可能で、チップ表面の単位面積当
たりのチャネル幅を増加することができる。
【０００７】このようにトレンチ型縦型ＭＯＳＦＥＴは
高集積化が可能な構造であるが、欠点としてドレイン・
ソース間の耐圧が、図５に示す二重拡散型縦型ＭＯＳＦ
ＥＴほど得られないという問題が生じた。
高集積化が可能な構造であるが、欠点としてドレイン・
ソース間の耐圧が、図５に示す二重拡散型縦型ＭＯＳＦ
ＥＴほど得られないという問題が生じた。
【０００８】
【発明が解決しようとする課題】これまで述べたよう
に、図６に示すトレンチ型縦型ＭＯＳＦＥＴは、図５に
示す二重拡散型縦型ＭＯＳＦＥＴに比較して、高集積化
が可能な構造であるが、ドレイン・ソース間の耐圧がそ
れほど得られない。なお上記トレンチ型縦型ＭＯＳＦＥ
Ｔとほぼ等しいＭＯＳ構造を有するＩＧＢＴ等の半導体
装置においても同様の課題がある。
に、図６に示すトレンチ型縦型ＭＯＳＦＥＴは、図５に
示す二重拡散型縦型ＭＯＳＦＥＴに比較して、高集積化
が可能な構造であるが、ドレイン・ソース間の耐圧がそ
れほど得られない。なお上記トレンチ型縦型ＭＯＳＦＥ
Ｔとほぼ等しいＭＯＳ構造を有するＩＧＢＴ等の半導体
装置においても同様の課題がある。
【０００９】本発明の目的は、前記トレンチ型縦型ＭＯ
Ｓ構造の半導体装置の高集積性を有するとともに、さら
に図５に例示した二重拡散型縦型ＭＯＳＦＥＴとほぼ同
程度の高耐圧特性を有する絶縁ゲート型半導体装置を提
供することである。
Ｓ構造の半導体装置の高集積性を有するとともに、さら
に図５に例示した二重拡散型縦型ＭＯＳＦＥＴとほぼ同
程度の高耐圧特性を有する絶縁ゲート型半導体装置を提
供することである。
【００１０】
【課題を解決するための手段】本発明の絶縁ゲート型半
導体装置は、半導体基板（図１で使用する名称、シリコ
ン基板３０）に形成される一導電型の第１半導体領域
（Ｎ- ドレイン領域３０ｂ）と、第１半導体領域に連接
するとともに前記基板の一方の主表面に露出する反対導
電型の第２半導体領域（Ｐベース領域３１）と、第２半
導体領域の前記主表面から選択的に拡散形成される一導
電型の第３半導体領域（Ｎ+ ソース領域３２）と、第３
半導体領域の表面から前記基板の厚さ方向に向かって掘
られ第３半導体領域を貫き第２半導体領域内で止まる溝
と、絶縁膜（ゲート酸化膜３３）を介して前記溝の内面
に対向して埋め込まれたゲート電極（ポリシリコンゲー
ト電極３４）と、前記溝の底部から直下の第１半導体領
域につながる一導電型の第４半導体領域（Ｎドレイン領
域３９）とを具備することを特徴とするものである。
導体装置は、半導体基板（図１で使用する名称、シリコ
ン基板３０）に形成される一導電型の第１半導体領域
（Ｎ- ドレイン領域３０ｂ）と、第１半導体領域に連接
するとともに前記基板の一方の主表面に露出する反対導
電型の第２半導体領域（Ｐベース領域３１）と、第２半
導体領域の前記主表面から選択的に拡散形成される一導
電型の第３半導体領域（Ｎ+ ソース領域３２）と、第３
半導体領域の表面から前記基板の厚さ方向に向かって掘
られ第３半導体領域を貫き第２半導体領域内で止まる溝
と、絶縁膜（ゲート酸化膜３３）を介して前記溝の内面
に対向して埋め込まれたゲート電極（ポリシリコンゲー
ト電極３４）と、前記溝の底部から直下の第１半導体領
域につながる一導電型の第４半導体領域（Ｎドレイン領
域３９）とを具備することを特徴とするものである。
【００１１】
【作用】一般にＭＯＳＦＥＴのドレイン・ソース間の耐
圧は、ソース電極、ゲート電極およびベース領域を同一
電位（ＯＶ）としたピンチオフ状態で、ドレイン電極に
正または負の高電圧を印加したときの耐電圧であらわ
す。前述の従来のトレンチ型縦型ＭＯＳＦＥＴ（図６）
が二重拡散型縦型ＭＯＳＦＥＴ（図５）ほどのドレイン
・ソース間耐圧が得られない原因は、溝の底部に電界が
集中するためと考えられ、高耐圧素子を実現するために
は、溝の底部の電界を緩和する構造が必要である。
圧は、ソース電極、ゲート電極およびベース領域を同一
電位（ＯＶ）としたピンチオフ状態で、ドレイン電極に
正または負の高電圧を印加したときの耐電圧であらわ
す。前述の従来のトレンチ型縦型ＭＯＳＦＥＴ（図６）
が二重拡散型縦型ＭＯＳＦＥＴ（図５）ほどのドレイン
・ソース間耐圧が得られない原因は、溝の底部に電界が
集中するためと考えられ、高耐圧素子を実現するために
は、溝の底部の電界を緩和する構造が必要である。
【００１２】本発明においては、ゲート電極を埋めこん
だ溝を、これとほぼ同電位のベース領域内に終端するよ
うにした。このためバイアス印加時の第２半導体領域と
第１半導体領域とのＰＮ接合により形成される空乏層の
形状は、よりなだらかとなり、溝底部の電界集中がなく
なり、ドレイン・ソース間の耐圧を従来の二重拡散型縦
型ＭＯＳＦＥＴにほぼ等しくすることができる。
だ溝を、これとほぼ同電位のベース領域内に終端するよ
うにした。このためバイアス印加時の第２半導体領域と
第１半導体領域とのＰＮ接合により形成される空乏層の
形状は、よりなだらかとなり、溝底部の電界集中がなく
なり、ドレイン・ソース間の耐圧を従来の二重拡散型縦
型ＭＯＳＦＥＴにほぼ等しくすることができる。
【００１３】
【実施例】本発明の絶縁ゲート型半導体装置の実施例と
して、Ｎチャネルトレンチ型縦型ＭＯＳＦＥＴを取り上
げ、図面を参照して以下説明する。
して、Ｎチャネルトレンチ型縦型ＭＯＳＦＥＴを取り上
げ、図面を参照して以下説明する。
【００１４】図１は、該ＭＯＳＦＥＴの断面図である。
シリコン基板３０は、Ｎ+ シリコン基体３０ａと、その
上に堆積されたＮ- エピタキシャル層（第１半導体領
域）３０ｂとから成る。該ＭＯＳＦＥＴは、（ａ）Ｎ-
エピタキシャル層（第１半導体領域）３０ｂと、（ｂ）
この実施例の特徴であるが、底部がＮ- エピタキシャル
層３０ｂと平坦な接合を形成するとともに頂部が基板３
０の主表面に露出するＰベース領域（第２半導体領域）
３１と、（ｃ）Ｐベース領域３１の表面層に選択的に形
成されるＮ+ ソース領域（第３半導体領域）３２と、
（ｄ）Ｎ+ ソース領域３２の表面から基板３０の厚さ方
向に向かって掘られ、Ｎ+ ソース領域３２を貫きＰベー
ス領域３１内で止まる溝４０と、（ｅ）ゲート酸化膜３
３を介し溝４０の内面に対向して埋め込まれるポリシリ
コンから成るゲート電極３４と、（ｆ）溝４０の底部か
ら直下のＮ- エピタキシャル層３０ｂにつながるＮドレ
イン領域（第４半導体領域）３９を具備するこことを特
徴としている。上記構成でチヤネル領域３８は溝４０の
側壁に沿って基板の厚さ方向に形成され、またＮ- エピ
タキシャル層３０ｂおよびＮ+ シリコン基体３０ａはＮ
ドレイン領域３９とともに、このＭＯＳＦＥＴのドレイ
ン領域を形成する。なお符号３５は層間絶縁膜、符号３
６および３７はそれぞれソース電極膜およびドレイン電
極膜である。
シリコン基板３０は、Ｎ+ シリコン基体３０ａと、その
上に堆積されたＮ- エピタキシャル層（第１半導体領
域）３０ｂとから成る。該ＭＯＳＦＥＴは、（ａ）Ｎ-
エピタキシャル層（第１半導体領域）３０ｂと、（ｂ）
この実施例の特徴であるが、底部がＮ- エピタキシャル
層３０ｂと平坦な接合を形成するとともに頂部が基板３
０の主表面に露出するＰベース領域（第２半導体領域）
３１と、（ｃ）Ｐベース領域３１の表面層に選択的に形
成されるＮ+ ソース領域（第３半導体領域）３２と、
（ｄ）Ｎ+ ソース領域３２の表面から基板３０の厚さ方
向に向かって掘られ、Ｎ+ ソース領域３２を貫きＰベー
ス領域３１内で止まる溝４０と、（ｅ）ゲート酸化膜３
３を介し溝４０の内面に対向して埋め込まれるポリシリ
コンから成るゲート電極３４と、（ｆ）溝４０の底部か
ら直下のＮ- エピタキシャル層３０ｂにつながるＮドレ
イン領域（第４半導体領域）３９を具備するこことを特
徴としている。上記構成でチヤネル領域３８は溝４０の
側壁に沿って基板の厚さ方向に形成され、またＮ- エピ
タキシャル層３０ｂおよびＮ+ シリコン基体３０ａはＮ
ドレイン領域３９とともに、このＭＯＳＦＥＴのドレイ
ン領域を形成する。なお符号３５は層間絶縁膜、符号３
６および３７はそれぞれソース電極膜およびドレイン電
極膜である。
【００１５】次に上記ＭＯＳＦＥＴの製造方法の概要に
ついて説明する。図２に示すように、Ｎ+ シリコン基体
３０ａおよびＮ- エピタキシャル層３０ｂから成るシリ
コン基板３０を準備し、Ｎ- エピタキシャル層３０ｂの
表面から不純物を拡散してＰベース領域３１を形成し、
次に酸化膜４１をマスクとしてＮ+ ソース領域３２を選
択拡散により形成する。
ついて説明する。図２に示すように、Ｎ+ シリコン基体
３０ａおよびＮ- エピタキシャル層３０ｂから成るシリ
コン基板３０を準備し、Ｎ- エピタキシャル層３０ｂの
表面から不純物を拡散してＰベース領域３１を形成し、
次に酸化膜４１をマスクとしてＮ+ ソース領域３２を選
択拡散により形成する。
【００１６】次に図３に示すように酸化膜４１を除去し
た後、マスク４２を用い、ＲＩＥ法により溝（トレンチ
とも呼ぶ）４０を形成する。この際、従来はＰベース領
域３１を貫いていた溝は、本発明ではＰベース領域３１
内で止める。
た後、マスク４２を用い、ＲＩＥ法により溝（トレンチ
とも呼ぶ）４０を形成する。この際、従来はＰベース領
域３１を貫いていた溝は、本発明ではＰベース領域３１
内で止める。
【００１７】次に図４に示すように、溝４０の底面より
イオン注入法により不純物を注入、拡散してＮ- エピタ
キシャル層３０ｂにつながるＮドレイン領域３９を形成
する。なおＮドレイン領域３９の不純物濃度は、Ｎ- エ
ピタキシャル層３０ｂの不純物濃度より高くすること
が、オン抵抗を低減する点から望ましい実施態様であ
る。 その後、図１に示すように、従来のトレンチ型縦
型ＭＯＳＦＥＴと同じようにゲート酸化膜３３、ポリシ
リコンゲート電極３４を形成し、最後に表面にＡｌ等の
金属を蒸着し、パターニングしてソース電極膜３６、ド
レイン電極膜３７を形成し、図１に示すＮチャネルトレ
ンチ型縦型ＭＯＳＦＥＴが得られる。
イオン注入法により不純物を注入、拡散してＮ- エピタ
キシャル層３０ｂにつながるＮドレイン領域３９を形成
する。なおＮドレイン領域３９の不純物濃度は、Ｎ- エ
ピタキシャル層３０ｂの不純物濃度より高くすること
が、オン抵抗を低減する点から望ましい実施態様であ
る。 その後、図１に示すように、従来のトレンチ型縦
型ＭＯＳＦＥＴと同じようにゲート酸化膜３３、ポリシ
リコンゲート電極３４を形成し、最後に表面にＡｌ等の
金属を蒸着し、パターニングしてソース電極膜３６、ド
レイン電極膜３７を形成し、図１に示すＮチャネルトレ
ンチ型縦型ＭＯＳＦＥＴが得られる。
【００１８】上記ＭＯＳＦＥＴはトレンチ型のＭＯＳＦ
ＥＴ構造を持っているので、従来の例えば図６に示すト
レンチ型縦型ＭＯＳＦＥＴと同様の高集積性を有する。
さらに上記ＭＯＳＦＥＴでは、溝が、電位がソース電位
に等しいベース領域内に形成されるので、例えば図５に
示す一般的な二重拡散型縦型ＭＯＳＦＥＴとほぼ同程度
のドレイン・ソース間の耐圧を得ることが可能となる。
ＥＴ構造を持っているので、従来の例えば図６に示すト
レンチ型縦型ＭＯＳＦＥＴと同様の高集積性を有する。
さらに上記ＭＯＳＦＥＴでは、溝が、電位がソース電位
に等しいベース領域内に形成されるので、例えば図５に
示す一般的な二重拡散型縦型ＭＯＳＦＥＴとほぼ同程度
のドレイン・ソース間の耐圧を得ることが可能となる。
【００１９】また一般にＭＯＳＦＥＴのｇm 等の特性改
善には、短チャネル化が不可欠であるが、本発明はこの
点においても有利な構造となっている。すなわち図５に
示すＭＯＳＦＥＴでは、チャネル領域１８の長さは、Ｐ
ベース領域１１とＮ+ ソース領域１２との横方向の二重
拡散で形成される。また図６に示すトレンチ型縦型ＭＯ
ＳＦＥＴでは、チヤネル領域２８の長さは、Ｐベース領
域２１とＮ+ ソース領域２２との縦方向（基板の厚さ方
向と同じ）の二重拡散で形成される。横方向への拡散
は、縦方向に対し約 8割程度であり、同じＰベース領域
の深さを持つ図５に示す一般的な従来のＭＯＳＦＥＴと
図６に示す従来のトレンチ型縦型ＭＯＳＦＥＴとでは、
当然トレンチ型のほうがチャネル長が長くなる。図１に
示す本発明のＭＯＳＦＥＴにおいては、チャネル領域３
８の長さは、Ｐベース領域３１とＮ+ ソース領域３２に
よらず、溝４０の深さによって決定されるため、短チャ
ネル化が容易に実現できる。
善には、短チャネル化が不可欠であるが、本発明はこの
点においても有利な構造となっている。すなわち図５に
示すＭＯＳＦＥＴでは、チャネル領域１８の長さは、Ｐ
ベース領域１１とＮ+ ソース領域１２との横方向の二重
拡散で形成される。また図６に示すトレンチ型縦型ＭＯ
ＳＦＥＴでは、チヤネル領域２８の長さは、Ｐベース領
域２１とＮ+ ソース領域２２との縦方向（基板の厚さ方
向と同じ）の二重拡散で形成される。横方向への拡散
は、縦方向に対し約 8割程度であり、同じＰベース領域
の深さを持つ図５に示す一般的な従来のＭＯＳＦＥＴと
図６に示す従来のトレンチ型縦型ＭＯＳＦＥＴとでは、
当然トレンチ型のほうがチャネル長が長くなる。図１に
示す本発明のＭＯＳＦＥＴにおいては、チャネル領域３
８の長さは、Ｐベース領域３１とＮ+ ソース領域３２に
よらず、溝４０の深さによって決定されるため、短チャ
ネル化が容易に実現できる。
【００２０】前記実施例においては、Ｎチャネル型ＭＯ
ＳＦＥＴについて述べたが、一導電型をＰ型、反対導電
型をＮ型とするＰチャネル型ＭＯＳＦＥＴに対しても、
本発明を適用することができるのはもちろんである。
ＳＦＥＴについて述べたが、一導電型をＰ型、反対導電
型をＮ型とするＰチャネル型ＭＯＳＦＥＴに対しても、
本発明を適用することができるのはもちろんである。
【００２１】また図１の構成で、Ｎドレイン領域とドレ
イン電極膜との間にＰコレクタ領域を付加して構成され
るＩＧＢＴに対しても本発明を適用することができる。
イン電極膜との間にＰコレクタ領域を付加して構成され
るＩＧＢＴに対しても本発明を適用することができる。
【００２２】
【発明の効果】これまで述べたように、本発明により、
従来のトレンチ型縦型ＭＯＳ構造の半導体装置と同様の
高集積性を有するとともに、さらに図５に例示した二重
拡散型縦型ＭＯＳＦＥＴとほぼ同程度の高耐圧特性を有
する絶縁ゲート型半導体装置を提供することができた。
従来のトレンチ型縦型ＭＯＳ構造の半導体装置と同様の
高集積性を有するとともに、さらに図５に例示した二重
拡散型縦型ＭＯＳＦＥＴとほぼ同程度の高耐圧特性を有
する絶縁ゲート型半導体装置を提供することができた。
【図１】本発明の絶縁ゲート型半導体装置の実施例であ
るＮチャネルトレンチ型縦型ＭＯＳＦＥＴの断面図であ
る。
るＮチャネルトレンチ型縦型ＭＯＳＦＥＴの断面図であ
る。
【図２】図１に示すＭＯＳＦＥＴの製造工程を示す断面
図である。
図である。
【図３】図２に示す工程に続く製造工程を示す断面図で
ある。
ある。
【図４】図３に示す工程に続く製造工程を示す断面図で
ある。
ある。
【図５】従来のＮチャネル二重拡散型縦型ＭＯＳＦＥＴ
の断面図である。
の断面図である。
【図６】従来のＮチャネルトレンチ型縦型ＭＯＳＦＥＴ
の断面図である。
の断面図である。
１０，３０ シリコン基板 １０ａ，３０ａ Ｎ+ シリコン基体 １０ｂ，３０ｂ 第１半導体領域（Ｎ- エピタキシ
ャル領域） １１，２１，３１ 第２半導体領域（Ｐベース領域） １２，２２，３２ 第３半導体領域（Ｎ+ ソース領
域） １３，２３，３３ 絶縁膜（ゲート酸化膜） １４，２４，３４ ゲート電極 １５，２５，３５ 層間絶縁膜 １６，２６，３６ ソース電極膜 １７，２７，３７ ドレイン電極膜 １８，２８，３８ チャネル領域 ３９ 第４半導体領域（Ｎドレイン領
域） ４０ 溝
ャル領域） １１，２１，３１ 第２半導体領域（Ｐベース領域） １２，２２，３２ 第３半導体領域（Ｎ+ ソース領
域） １３，２３，３３ 絶縁膜（ゲート酸化膜） １４，２４，３４ ゲート電極 １５，２５，３５ 層間絶縁膜 １６，２６，３６ ソース電極膜 １７，２７，３７ ドレイン電極膜 １８，２８，３８ チャネル領域 ３９ 第４半導体領域（Ｎドレイン領
域） ４０ 溝
Claims (1)
- 【請求項１】半導体基板に形成される一導電型の第１半
導体領域と、第１半導体領域に連接すると共に前記基板
の一方の主表面に露出する反対導電型の第２半導体領域
と、第２半導体領域の前記主表面から選択的に拡散形成
される一導電型の第３半導体領域と、第３半導体領域の
表面から前記基板の厚さ方向に向かって掘られ第３半導
体領域を貫き第２半導体領域内で止まる溝と、絶縁膜を
介して前記溝の内面に対向して埋め込まれたゲート電極
と、前記溝の底部から直下の第１半導体領域につながる
一導電型の第４半導体領域とを具備することを特徴とす
る絶縁ゲート型半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4194917A JPH0621468A (ja) | 1992-06-29 | 1992-06-29 | 絶縁ゲート型半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4194917A JPH0621468A (ja) | 1992-06-29 | 1992-06-29 | 絶縁ゲート型半導体装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0621468A true JPH0621468A (ja) | 1994-01-28 |
Family
ID=16332496
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP4194917A Pending JPH0621468A (ja) | 1992-06-29 | 1992-06-29 | 絶縁ゲート型半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0621468A (ja) |
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-
1992
- 1992-06-29 JP JP4194917A patent/JPH0621468A/ja active Pending
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