JP2013077711A - 半導体装置および半導体装置の製造方法 - Google Patents

Abstract

【課題】貫通電極と配線との接続部位の抵抗のバラつきを低減させて、配線信頼性を向上させる。
【解決手段】貫通電極用の穴部を設け、配線層に対してオーバエッチングを施す。穴部に銅を埋め込むことにより、銅からなる貫通電極を形成させて、アルミニウムからなる配線と接続させた後、熱処理により貫通電極と配線とが接続される接触領域Ｇを合金化させることで、貫通電極と配線との抵抗バラつきを低減させて、配線信頼性を向上させる。本技術は、半導体装置と、その製造に適用することができる。
【選択図】図１２

Description

本技術は、半導体装置および半導体装置の製造方法に関し、特に、抵抗のばらつきを低減し、配線信頼性を向上できるようにした半導体装置および半導体装置の製造方法に関する。

近年、デジタルスチルカメラやスマートフォンへの応用で、小型カメラモジュールの市場が注目されている。カメラモジュールに使われるＣＣＤ（Charge Coupled Devices）、およびＣＭＯＳ（Complementary Metal Oxide Semiconductor）イメージセンサなどの固体撮像素子では半導体技術の微細化に伴い、イメージセンサ性能の向上やフットプリントの縮小、高集積化が向上してきた。そして、それらをさらに向上させる技術の一つとして、半導体集積回路の３次元化が挙げられている。この一例として、画素アレイを備えた半導体素子を備えた半導体素子と、ロジック回路を備えた半導体素子といった異なる機能を備えた半導体素子を接合させ、画素アレイおよびロジック回路間を、シリコン基板を貫通させて構成される貫通電極（ＴＳＶ：Through-Silicon Via）を使って電気的に接続し、裏面照射型の固体撮像装置を構成する半導体装置の製造方法が報告されている（特許文献１参照）。

特開２０１０−２４５５０６号公報

ところで、裏面照射型や表面照射型に関わらず、貫通電極ＴＳＶを用いた半導体装置を構成する場合、画素アレイを備えた半導体素子とロジック回路を備えた半導体素子とを電気的に接続するため、貫通電極ＴＳＶは、低抵抗で高い配線信頼性を確保する必要がある。また、貫通電極ＴＳＶの場合、特に電気的に確実に接続させるために、シリコン基板だけでなく接合面も貫通させて半導体素子深部にまで形成する必要がある。

しかしながら、半導体素子深部にまで貫通電極ＴＳＶを形成する技術は、エッチング量の上限が貫通電極ＴＳＶの径、深さ、レイアウト、および生産性などの条件で決まっているため制限される。そのため、層間膜が厚い場合、半導体素子深部にまで貫通電極ＴＳＶが達しない恐れがある。また、エッチングレートを大きくすると、貫通電極ＴＳＶの深さの制御性が悪くなり、最もエッチングレートが速い貫通電極ＴＳＶ（径が大きい、または浅い貫通電極ＴＳＶ）においては、過剰にエッチングが進行し、直下の配線を後退させるだけでなく、配線材料表面を酸化させる可能性がある。その結果、抵抗ばらつきの増大と配線信頼性の劣化を発生させる恐れがある。

これらの対策として、一般的に、貫通電極ＴＳＶ直下の配線に窒化タンタルＴａＮ膜や窒化チタンＴｉＮ膜などのバリアメタル膜をエッチングストッパ層として形成する方法が用いられてきた。しかしながら、径や深さが数μm乃至十数μmに達する貫通電極ＴＳＶに対して、数十nm乃至百数十nmのバリアメタル膜厚を形成するのでは、十分なエッチングストッパ層を得ることはエッチングの制御性および生産性の観点から困難である。

本技術は、このような状況に鑑みてなされたものであり、特に、貫通電極ＴＳＶと、配線との接触領域を合金化して接続することにより、抵抗のばらつきを低減し、配線信頼性を向上できるようにするものである。

本技術の一側面の半導体装置は、電極および配線の接触領域が合金化して接続されており、前記電極は、ロジック回路および配線を含む第１の半導体ウェハと、光電変換部および配線を含む第２の半導体ウェハとの電気的な接触領域が合金化して接続される電極とすることができる。

前記電極は、前記第１の半導体ウェハと前記第２のウェハとが貼り合わせられ、前記第１のウェハを貫通して、電気的な接触領域が合金化して接続される貫通電極とすることができる。

前記第１の半導体ウェハと前記第２のウェハとが貼り合わせられ、前記第１のウェハを貫通する前記貫通電極を構成するための貫通孔にバリアメタル膜を形成する工程において、前記第２のウェハに設けられたアルミニウムからなる配線表面のアルミニウム酸化膜が除去され、銅からなる前記貫通電極と前記アルミニウムからなる配線とが、その接触領域が合金化されることにより接続されるようにすることができる。

前記銅からなる前記貫通電極と前記アルミニウムからなる配線とは、加熱により、その接触領域が合金化されることにより接続されるようにすることができる。

本技術の裏面照射型固体撮像装置は、請求項１に記載の半導体装置を含ませるようにすることができる。

本技術の一側面の半導体装置の製造方法は、電極および配線の接触領域が合金化して接続される工程を含み、前記工程において、前記電極は、ロジック回路および配線を含む第１の半導体ウェハと、光電変換部および配線を含む第２の半導体ウェハとの電気的な接触領域が合金化して接続されるようにすることができる。

前記工程において、前記電極は、前記第１の半導体ウェハと前記第２のウェハとが貼り合わせられ、前記第１のウェハを貫通して、電気的な接触領域が合金化して接続される貫通電極として構成されるようにすることができる。

前記工程には、前記第１の半導体ウェハと前記第２のウェハとが貼り合わせられる第１の工程と、前記第１のウェハを貫通する前記貫通電極を構成するための貫通孔にバリアメタル膜を形成する第２の工程とを含ませるようにすることができ、前記第２の工程において、前記第２のウェハに設けられたアルミニウムからなる配線表面のアルミニウム酸化膜が除去され、銅からなる前記貫通電極と前記アルミニウムからなる配線とが、その接触領域が合金化されることにより接続されるようにすることができる。

前記第２の工程において、前記銅からなる前記貫通電極と前記アルミニウムからなる配線とは、加熱により、その接触領域が合金化されることにより接続されるようにすることができる。

本技術の裏面照射型固体撮像装置の製造方法は、請求項７に記載の半導体装置の製造方法を含ませるようにすることができる。

本技術の一側面においては、半導体装置における電極および配線の接触領域が合金化して接続され、前記電極が、ロジック回路および配線を含む第１の半導体ウェハと、光電変換部および配線を含む第２の半導体ウェハとの電気的な接触領域が合金化されて接続される電極とされる。

本技術によれば、半導体装置における抵抗のばらつきを低減し、配線信頼性を向上させることが可能となる。

従来の半導体装置の製造に用いられる２枚の半導体ウェハの構成例を示す図である。 図１の２枚の半導体ウェハを貼り合わせた構成を示す図である。 図１の貫通電極用の穴部を設けた処理を示す図である。 アンダーエッチングによる接触不良が発生する例を示す図である。 オーバエッチングによる配線後退または配線酸化が発生する例を示す図である。 エッチングストッパを用いる際の制御性の困難性を示す図である。 貫通電極と配線との接触領域の異なる状態を説明する図である。 本技術を適用した半導体装置の製造処理を説明するフローチャートである。 本技術を適用した貫通電極用の穴部を設けた処理を説明する図である。 図９の穴部にバリアメタル膜を設ける処理を説明する図である。 穴部に銅を満たして貫通電極を形成する処理を説明する図である。 貫通電極と配線との接触領域を合金化する処理を説明する図である。

［従来の半導体装置の構成例］
本技術を適用した半導体装置について説明するにあたり、従来の半導体装置と、その製造方法について、裏面照射型の固体撮像素子の半導体装置を例にして説明する。

まず、第１の工程において、図１の左部で示される、画素アレイを備えた第１の半導体ウェハ１（以下、ＣＩＳ基板１とも称する）と、図１の右部で示される、ロジック回路を備えた第２の半導体ウェハ２（以下、ロジック基板２とも称する）とが生成される。ＣＩＳ基板１は、図１の左部で示されるように、シリコン基板Ｆ１２上に、画素毎に設けられる、光電変換素子であるフォトダイオードＰＤおよび配線ＣＣの他、図示しない画素トランジスタや転送トランジスタのソース領域、ドレイン領域、および、その周辺には多層配線、並びに層間膜Ｆ１１が構成されている。また、ロジック基板２は、シリコン基板Ｆ２２上に、図示しない複数のMOSトランジスタ用の素子分離領域、ソース領域、およびドレイン領域、並びに層間膜Ｆ２１や多層の配線ＣＬなど信号処理の為のロジック回路が構成されている。尚、ＣＩＳ基板１の配線ＣＣは、銅Ｃｕから構成されており、ロジック基板２の配線ＣＬは、アルミニウムＡｌより構成されている。

第２の工程において、図２で示されるように、ＣＩＳ基板１とロジック基板２との層間膜Ｆ１１，Ｆ２１が、ＣＭＰ（Chemical Mechanical Polishing）によりその表面が平坦化されて、貼り合わせられることにより接合される。そして、ＣＩＳ基板１側が、削られて薄膜化される。図２においては、図１の左部で示されているＣＩＳ基板１が、上下反転された状態で、接合面Ｂに沿って、ロジック基板２に載せられた状態で貼り合わされている状態が示されている。

第３の工程において、図３で示されるように、貫通電極ＴＳＶを形成するために層間膜Ｆ１３がＣＩＳ基板１側に形成される。そして、ロジック基板２の配線ＣＬと接続するための、接合面Ｂを貫通する貫通電極用の穴部Ｈ１、およびＣＩＳ基板１の配線ＣＣと接続するための貫通電極用の穴部Ｈ２が、それぞれ電極ＣＬ，ＣＣの手前位置、または配線ＣＬ，ＣＣの位置まで開口形成される。さらに、穴部Ｈ１，Ｈ２の内壁は、ＣＩＳ基板１に対して絶縁するための絶縁膜が形成される。

このとき、穴部Ｈ１，Ｈ２の径は、例えば１乃至５μmで形成され、その深さは３乃至１５μmで形成される。また穴部Ｈ１，Ｈ２を介する配線ＣＬ，ＣＣの幅は１μm以上で形成され、厚さは１００nm乃至１μmで形成される。

第４の工程において、穴部Ｈ１，Ｈ２の底部の酸化膜がエッチングにより除去される。ところで、穴部Ｈ１，Ｈ２のうち、特により深い穴部Ｈ１については、その深さの制御が難しいため、底部の酸化膜のバラつきが大きくなり易い。このため、理想的には、図３の一点鎖線で囲まれた部位として示されるように、穴部Ｈ１の底部は、配線ＣＬに到達した深さとなることが望ましいが、実際には、ずれが生じる。すなわち、例えば、図４の一点鎖線で囲まれた部位として示されるように、穴部Ｈ１の底部が配線ＣＬに到達しない、いわゆる、アンダーエッチングとなり、接続オープン不良となる恐れがある。

そこで、オーバエッチングを過度に適用する必要があるが、例えば、図５の一点鎖線で囲まれた部位として示されるように、配線ＣＬの残膜が少なくなったり、配線ＣＬ表面にエッチングダメージ層や酸化層が形成されたりする恐れがある。

このようなオーバエッチングへの対策として、図６の一点鎖線で囲まれた部位として示されるように、配線ＣＬにエッチングストッパ層ＴＣＶを形成することで、配線ＣＬの残膜を増やすことが考えられる。しかしながら、径や深さが数μm乃至十数μmに達する貫通電極ＴＳＶ用の穴部Ｈ１に対して、一般的に用いられる数十μm乃至百数十nmのバリアメタル膜厚を形成するだけで、十分なエッチングストッパ層ＴＣＶを得ることは、エッチング処理の制御性および生産性の観点から困難である。また、数百nm程度の十分に厚いエッチングストッパ層ＴＣＶを形成した場合、穴部Ｈ１に銅が埋め込まれて形成される貫通電極ＴＳＶと配線ＣＬとの接触抵抗が高くなる恐れがある。

図７には、上述したようなアンダーエッチングおよびオーバエッチングにより形成される貫通電極ＴＳＶ１の構造が示されている。すなわち、銅からなる貫通電極ＴＳＶ１をオーバエッチングにより形成すると、図７の左部で示されるように、配線表面の窒化チタンＴｉＮ層からアルミニウム層に到達する構成となるため、制御上容易に形成することができる。しかしながら、アルミニウム層は、図７の左部のバツ印で示されるように、形成時に界面が酸化されるため、抵抗が増大し、配線信頼度が低下する。尚、ここでいう配線信頼度とは、配線のEM（Electronic Migration）耐性、およびSM（Stress Migration）耐性の高さを示すものである。また、アンダーエッチングの場合、図７の中央部で示されるように、貫通電極ＴＳＶ１は、深さバラつきを考慮する必要があるため、深さの制御が困難なものになると共に、銅からなる貫通電極ＴＳＶ１とアルミニウムからなる配線との間には窒化チタンＴｉＮ層が含まれることになるため、抵抗が高くなる恐れがある。尚、深さを正確に制御できれば、高い配線信頼性を獲得できるが実現はかなり困難である。

［本技術を適用した半導体装置の構成］
以上のように、半導体装置を構成する、銅からなる貫通電極ＴＳＶとアルミニウムからなる配線との接続については、貫通電極ＴＳＶ用の穴部の深さの制御性が比較的容易であって、接続部位の抵抗が低抵抗で、かつ、配線信頼性が高いことが理想的である。

そこで、本技術を適用した半導体装置においては、銅からなる貫通電極ＴＳＶとアルミニウムからなる配線とが接触する領域（以下、接触領域とも称する）を合金化することで、上述した理想的な構成を実現する。

［本技術を適用した半導体装置の製造処理］
そこで、図８のフローチャートを参照して、本技術を適用した裏面照射型の固体撮像素子を構成する半導体装置の製造処理（製造方法）について説明すると共に、半導体装置の構成について説明する。尚、図８のフローチャートを参照して製造処理を説明するに当たり、参照する図９乃至図１２において、図１乃至図６における構成と同一の構成については、同一の名称および同一の符号を付しており、その説明は適宜省略するものとする。

ステップＳ１において、図１の左部で示されるように、画素アレイを備えた第１の半導体ウェハ１（以下、ＣＩＳ基板１とも称する）が生成される。

ステップＳ２において、図１の右部で示されるように、ロジック回路を備えた第２の半導体ウェハ２（以下、ロジック基板２とも称する）とが生成される。

ステップＳ３において、図２で示されるように、ＣＩＳ基板１とロジック基板２との層間膜Ｆ１１，Ｆ２１が、ＣＭＰ（Chemical Mechanical Polishing）によりその表面が平坦化されて、貼り合わせられることにより接合される。

ステップＳ４において、ＣＩＳ基板１側が、削られることにより、全体が薄膜化される。

ステップＳ５において、図３で示されるように、貫通電極ＴＳＶを形成するために層間膜Ｆ１３がＣＩＳ基板１側に形成される。

ステップＳ６において、図９で示されるように、ロジック基板２の配線ＣＬと接続するための、シリコン基板Ｆ１２および接合面Ｂを貫通する貫通電極用の穴部Ｈ１、およびＣＩＳ基板１の配線ＣＣと接続するためのシリコン基板Ｆ１２を貫通する貫通電極用の穴部Ｈ２が、それぞれ電極ＣＬ，ＣＣの手前位置、または配線ＣＬ，ＣＣの位置まで開口形成される。

ステップＳ７において、図９における穴部Ｈ１，Ｈ２の内壁が、ＣＩＳ基板１に対して絶縁するための絶縁膜が形成される。このとき、穴部Ｈ１，Ｈ２の径は、上述同様に、例えば１乃至５μmで形成され、その深さは３乃至１５μmで形成される。また穴部Ｈ１，Ｈ２を介する配線ＣＬ，ＣＣの幅は１μm以上で形成され、厚さは１００nm乃至１μmで形成される。尚、上述したように、配線ＣＬは、アルミニウムＡｌにより、配線ＣＣは、銅Ｃｕにより、それぞれ構成されている。

ステップＳ８において、穴部Ｈ１，Ｈ２の底部の酸化膜がエッチングにより除去される。この時の条件としては、直下の配線ＣＣ，ＣＬにバリアメタル層が有る場合、選択比の高い条件である事が望ましい。一例として、バリアメタル層が窒化チタンＴｉＮやチタンＴｉ、タンタルＴａや窒化タンタルＴａＮ、または、その積層の場合、常温で、圧力を１０乃至７０mTorrに、Source Powerを７００乃至２０００Wに設定すると共に、オクタフルオロシクロブタンＣ４Ｆ８、アルゴンＡｒ、および酸素O２を用いて、ガス流量比をＣ４Ｆ８／Ａｒ／Ｏ２＝９／１／１とし、基板バイアスを５０乃至３００Ｗに設定して、３０秒乃至３分程度のエッチング処理が行われる。この条件であれば、下地のエッチングストッパ層の選択比は２以上確保できる見込みとなる。

しかしながら、バリアメタル層の存在に関わらず、下地の配線ＣＬの残膜は100nm以上あればオーバーエッチされても支障はない。このとき、図９の一点鎖線で囲まれる範囲で示されるように、配線ＣＬの上面にはエッチングにより窒化膜層や酸化膜層といった高抵抗層ＯＦが形成される。または、金属表面が露出されることにより、自然酸化膜からなる高抵抗層ＯＦが形成される。

ステップＳ９において、図１０で示されるように、穴部Ｈ１，Ｈ２にスパッタリング法でバリアメタル膜ＢＭが形成される。この時、図１０の一点鎖線で囲まれる範囲で示されるように、配線ＣＬの上面に形成された高抵抗層ＯＦが除去される。バリアメタル膜ＢＭは、窒化チタンＴｉＮやチタンＴｉ、タンタルＴａや窒化タンタルＴａＮ、または、その積層の場合、穴部Ｈ１，Ｈ２の内壁に数nm乃至数十nmの厚さで形成される。尚、穴部Ｈ１，Ｈ２の底部にあるバリアメタル膜ＢＭは、高抵抗層ＯＦと一緒に除去されてもよい。

ステップＳ１０において、図１１で示されるように、穴部Ｈ１，Ｈ２にスパッタリング法によって銅（Ｃｕ）膜が数百nm程度の膜厚で形成され、硫酸銅が用いられたメッキ法により銅Ｃｕが埋め込められ、貫通電極ＴＳＶ１，ＴＳＶ２が形成される。その後、貫通電極ＴＳＶ１，ＴＳＶ２には、ＣＭＰ法による処理が施され、銅Ｃｕ配線層が埋め込み形成されて、デュアルダマシン配線構造が形成される。

ステップＳ１１において、ＣＩＳ基板１およびロジック基板２の全体が加熱されることにより、貫通電極ＴＳＶ１と配線ＣＬ間で、アルミニウムＡｌと銅Ｃｕとが相互拡散されて、図１２で示されるように、貫通電極ＴＳＶ１と配線ＣＬとの接触領域Ｇが合金化される。ここでの加熱は、温度が４００℃程度に設定され、雰囲気は真空、大気、酸素雰囲気、または、窒化雰囲気のいずれの雰囲気であっても処理可能であり、１時間程度の熱処理が行われる。この熱処理が行われる過程で、配線ＣＬのアルミニウムＡｌおよび貫通電極ＴＳＶの銅Ｃｕの合金成分が、銅Ｃｕからなる貫通電極ＴＳＶ１の内部に拡散して、銅Ｃｕからなる貫通電極ＴＳＶ１の一部が合金化される。また、このとき、アルミニウムＡｌからなる配線ＣＬには、銅Ｃｕからなる貫通電極ＴＳＶ１の銅Ｃｕ成分との反応層が接触領域Ｇ（=ＣｕＡｌ合金層）として形成される。

ＣｕＡｌ合金層からなる接触領域Ｇは、貫通電極ＴＳＶ１の底面から貫通電極ＴＳＶ１内部に達するまで合金化された部分、およびアルミニウムＡｌからなる配線ＣＬの反応層（=ＣｕＡｌ合金層）の範囲までである。

この結果、銅Ｃｕからなる貫通電極ＴＳＶ１とアルミニウムＡｌからなる配線ＣＬとは、図７の右部において、一点鎖線で囲まれる範囲で示されるように、その接触領域Ｇが合金化されることになる。この際、穴部Ｈ１の深さについては、オーバエッチングであっても合金化されることにより配線の後退や酸化も生じないため、深さの制御を比較的容易にすることが可能となる。また、接触領域Ｇは合金化されることにより、低抵抗で、かつ、配線信頼性を高めることが可能となる。

結果として、貫通電極ＴＳＶ１と配線ＣＬとの先端部分が接続される接触領域において、抵抗ばらつきの増大を防止することができ、優れた配線信頼性を得ることが可能になると共に、さらに、制御性および生産性に優れた貫通電極を備えた半導体装置を製造することが可能となる。

尚、一般的な配線で銅ＣｕとアルミニウムＡｌを合金化させると、合金化時に銅Ｃｕが拡散し、Voidができ、信頼性が劣化する懸念がある。しかしながら、貫通電極ＴＳＶ１では、サイズが数μmと大きく、銅Ｃｕの占める体積が非常に大きいため、Voidの発生はほぼない。さらに、合金化部そのものは信頼性に優れるため、構造的にストレスが集中し、弱いとされる貫通電極の端部と配線部との接続部位のEM耐性およびSM耐性を向上させることができるので、配線信頼性を向上させることが可能となる。

また、以上においては、裏面照射型の固体撮像素子の半導体装置の構成例について説明してきたが、本技術は、固体撮像素子に限るものではなく、その他の半導体装置に適用することも可能である。さらに、以上においては、貫通電極の材質が銅Ｃｕであり、配線の材質がアルミニウムＡｌである場合、接触領域をＣｕＡｌ合金化する例について説明してきたが、貫通電極および配線のそれぞれの材質は合金化が可能な材質同士であれば、他の材質で構成するようにしてもよい。また、合金化する際、熱処理する例について説明してきたが、合金化が可能であれば、貫通電極や配線を含む半導体装置の構造に影響を与えない限り、他の手法で合金化するようにしてもよい。

また、本技術の実施の形態は、上述した実施の形態に限定されるものではなく、本技術の要旨を逸脱しない範囲において種々の変更が可能である。

さらに、上述のフローチャートで説明した各ステップは、１つの工程で実行する他、複数の工程で分担して実行することができる。

また、１つのステップに複数の処理が含まれる場合には、その１つのステップに含まれる複数の処理は、１つの工程で実行する他、複数の工程で分担して実行することができる。

尚、本技術は以下のような構成を取ることができる。
（１） 電極および配線の接触領域が合金化して接続されており、
前記電極は、ロジック回路および配線を含む第１の半導体ウェハと、光電変換部および配線を含む第２の半導体ウェハとの電気的な接触領域が合金化して接続される電極である
半導体装置。
（２） 前記電極は、前記第１の半導体ウェハと前記第２のウェハとが貼り合わせられ、前記第１のウェハを貫通して、電気的な接触領域が合金化して接続される貫通電極である
（１）に記載の半導体装置。
（３） 前記第１の半導体ウェハと前記第２のウェハとが貼り合わせられ、前記第１のウェハを貫通する
前記貫通電極を構成するための貫通孔にバリアメタル膜を形成する工程において、前記第１のウェハに設けられたアルミニウムからなる配線表面のアルミニウム酸化膜が除去され、銅からなる前記貫通電極と前記アルミニウムからなる配線とが、その接触領域が合金化されることにより接続される
（１）または（２）に記載の半導体装置。
（４） 前記銅からなる前記貫通電極と前記アルミニウムからなる配線とは、加熱により、その接触領域が合金化されることにより接続される
（１）乃至（３）のいずれかに記載の半導体装置。
（５）
（１）乃至（４）のいずれかに記載の半導体装置を含む
裏面照射型固体撮像装置。
（６） 電極および配線の接触領域が合金化して接続される工程を含み、
前記工程において、前記電極は、ロジック回路および配線を含む第１の半導体ウェハと、光電変換部および配線を含む第２の半導体ウェハとの電気的な接触領域が合金化して接続される
半導体装置の製造方法。
（７） 前記工程において、前記電極は、前記第１の半導体ウェハと前記第２のウェハとが貼り合わせられ、前記第１
のウェハを貫通して、電気的な接触領域が合金化して接続される貫通電極として構成される
（６）に記載の半導体装置の製造方法。
（８） 前記工程は、
前記第１の半導体ウェハと前記第２のウェハとが貼り合わせられる第１の工程と、
前記第１のウェハを貫通する
前記貫通電極を構成するための貫通孔にバリアメタル膜を形成する第２の工程とを含み、
前記第２の工程において、前記第２のウェハに設けられたアルミニウムからなる配線表面のアルミニウム酸化膜が除去され、銅からなる前記貫通電極と前記アルミニウムからなる配線とが、その接触領域が合金化されることにより接続される
（６）または（７）に記載の半導体装置の製造方法。
（９） 前記第２の工程において、前記銅からなる前記貫通電極と前記アルミニウムからなる配線とは、加熱により、その接触領域が合金化されることにより接続される
（６）乃至（８）のいずれかに記載の半導体装置の製造方法。
（１０） （６）乃至（９）のいずれかに記載の半導体装置の製造方法を含む
裏面照射型固体撮像装置の製造方法。

１ ＣＩＳ基板， ２ ロジック基板， Ｆ１１ 層間膜， Ｆ１２ シリコン基板， Ｆ１３ 層間膜， Ｆ２１ 層間膜， Ｆ２２ シリコン基板， ＰＤ フォトダイオード， ＯＦ 酸化膜， ＢＭ バリアメタル膜， ＣＣ，ＣＬ 配線， Ｈ１，Ｈ２ 穴部， ＴＳＶ１，ＴＳＶ２ 貫通電極， Ｇ 合金層

Claims (10)

1. 電極および配線の接触領域が合金化して接続されており、
   前記電極は、ロジック回路および配線を含む第１の半導体ウェハと、光電変換部および配線を含む第２の半導体ウェハとの電気的な接触領域が合金化して接続される電極である
   半導体装置。
2. 前記電極は、前記第１の半導体ウェハと前記第２のウェハとが貼り合わせられ、前記第１のウェハを貫通して、電気的な接触領域が合金化して接続される貫通電極である
   請求項１に記載の半導体装置。
3. 前記第１の半導体ウェハと前記第２のウェハとが貼り合わせられ、前記第１のウェハを貫通する前記貫通電極を構成するための貫通孔にバリアメタル膜を形成する工程において、前記第２のウェハに設けられたアルミニウムからなる配線表面のアルミニウム酸化膜が除去され、銅からなる前記貫通電極と前記アルミニウムからなる配線とが、その接触領域が合金化されることにより接続される
   請求項２に記載の半導体装置。
4. 前記銅からなる前記貫通電極と前記アルミニウムからなる配線とは、加熱により、その接触領域が合金化されることにより接続される
   請求項３に記載の半導体装置。
5. 請求項１に記載の半導体装置を含む
   裏面照射型固体撮像装置。
6. 電極および配線の接触領域が合金化して接続される工程を含み、
   前記工程において、前記電極は、ロジック回路および配線を含む第１の半導体ウェハと、光電変換部および配線を含む第２の半導体ウェハとの電気的な接触領域が合金化して接続される
   半導体装置の製造方法。
7. 前記工程において、前記電極は、前記第１の半導体ウェハと前記第２のウェハとが貼り合わせられ、前記第１のウェハを貫通して、電気的な接触領域が合金化して接続される貫通電極として構成される
   請求項６に記載の半導体装置の製造方法。
8. 前記工程は、
   前記第１の半導体ウェハと前記第２のウェハとが貼り合わせられる第１の工程と、
   前記第１のウェハを貫通する前記貫通電極を構成するための貫通孔にバリアメタル膜を形成する第２の工程とを含み、
   前記第２の工程において、前記第２のウェハに設けられたアルミニウムからなる配線表面のアルミニウム酸化膜が除去され、銅からなる前記貫通電極と前記アルミニウムからなる配線とが、その接触領域が合金化されることにより接続される
   請求項７に記載の半導体装置の製造方法。
9. 前記第２の工程において、前記銅からなる前記貫通電極と前記アルミニウムからなる配線とは、加熱により、その接触領域が合金化されることにより接続される
   請求項８に記載の半導体装置の製造方法。
10. 請求項６に記載の半導体装置の製造方法の工程を含む
    裏面照射型固体撮像装置の製造方法。

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