DE69123557T2

DE69123557T2 - Halbleiteranordnung und ein verfahren zur herstellung einer solchen halbleiteranordnung

Info

Publication number: DE69123557T2
Application number: DE69123557T
Authority: DE
Inventors: Koji Kato
Original assignee: Ramtron International Corp
Current assignee: Ramtron International Corp
Priority date: 1990-06-01
Filing date: 1991-05-31
Publication date: 1997-06-12
Anticipated expiration: 2011-06-01
Also published as: JPH0437170A; EP0487739A4; JP3092140B2; WO1991019321A1; DE69123557D1; EP0487739B1; US5229309A; EP0487739A1

Description

Die vorliegende Erfindung betrifft ein Verfahren zur Herstellung einer Haibleiteranordnung wie einem Speicher und insbesondere eines elektrisch wiederbeschreibbaren nichtflüchtigen Speichers mit ferroelektrischem Material. Die Erfindung betrifft auch eine Halbleiteranordnung der im Oberbegriff des Patentanspruchs 4 beschriebenen Art.
Bei einem herkömmlichen nichtflüchtigen Halbleiterspeicher wird meist von einem MIS-Typ-Transistor Gebrauch gemacht, der die Eigenschaft aufweist, daß das Oberflächenpotential eines Siliziumsubstrates durch die Injektion von Ladungsträgern aus dem Siliziumsubstrat in Haftstellen in einem isolierten Gate oder einem schwebenden Gate verändert wird, wobei der MIS-Transistor gleichermaßen in einem EPROM (mit Ultraviolettlicht löschbarer nichtflüchtiger Speicher), EEPROM (elektrisch wiederbeschreibbarer nichtflüchtiger Speicher) und dergleichen verwendet wird.
Diese nichtflüchtigen Speicher haben jedoch Nachteile, wie eine hohe Wiedereinschreibspannung, die in der Regel zwischen 12 bis 20 Volt liegt, und einer sehr langen Wiedereinschreibzeit (von zum Beispiel mehreren zehn msek im Falle eines EEPROMS). Außerdem ist die Anzahl der Wiedereinschreibvorgänge ein Problem, wenn der Speicher wiederholt verwendet wird.
In einem nichtflüchtigen Speicher mit einem ferroelektrischen Material, bei dem die Polarisation elektrisch umgekehrt werden kann, sind die Einschreibzeit und die Auslesezeit im Prinzip gleich, und die Polarisation bleibt erhalten, auch wenn die Spannungsquelle abgeschaltet wird, so daß dieser nichtflüchtige Speicher ideal erscheint. Hinsichtlich eines nichtflüchtigen Speichers mit ferroelektrischem Material wird im US-Patent Nr. 4 149 302 eine Struktur vorgeschlagen, bei der ein Kondensator, der aus einem ferroelektrischen Material besteht, auf einem Siliziumsubstrat integriert wird, und im US-Patent Nr. 3 832 700 wird ein nichtflüchtiger Speicher vorgeschlagen, bei dem auf dem Gateabschnitt eines MIS- Transistors eine ferroelektrische Schicht liegt. In IEDM '87, Seiten 850-851, ist ein nichtflüchtiger Speicher mit einer Laminatstruktur in einer MOS-Typ-Halbleiteranordnung, wie sie in der Fig. 2 gezeigt ist, beschrieben. In der Fig. 2 sind ein P-Typ-Si-Substrat 201, eine die Elemente trennende LOCOS- Oxidschicht 202, eine N-Typ-Diffusionsschicht 203, etwa ein Sourcebereich, und eine N-Typ-Diffusionsschicht 204, etwa ein Drainbereich, gezeigt. Auch sind eine Gate-Elektrode 205 und eine Zwischen-Isolierschicht 206 dargestellt. Zwischen eine untere Elektrode 208 und eine obere Elektrode 209 ist eine ferroelektrische Schicht 207 eines Kondensators eingeschlossen. Eine zweite Zwischen-Isolierschicht 210 und eine Anschlußelektrode 211 bestehen aus Al. Dieser Schichtaufbau auf dem oberen Abschnitt einer MOS-Halbleitervorrichtung sollte die Anschlüsse zwischen den Elektroden der ferroelektrischen Schicht und der hoch konzentrierten Diffusionsschichten wie der Source- und Drainbereiche des Halbleitersubstrates mittels Verwendung von Al oder anderen herkömmlichen Verbindungsmaterialien verteilen. Ein Nachteil des Standes der Technik, wie er in der Fig. 2 gezeigt ist, ist die große Fläche, die vom Transistor und dem ferroelektrischen Kondensator belegt wird.
Aus der europäischen Patentanmeldung EP-A-0 338 157 ist eine Vorrichtung nach dem Oberbegriff des Patentanspruchs 4 bekannt, sie umfaßt eine DRAM-Anordnung mit einem P-Typ- Siliziumsubstrat mit durch N+-Diffusionen ausgebildeten Source- und Drainbereichen und einer Gate-Elektrode aus dotiertem Polysilizium. Eine Isolierschicht über dem Substrat weist Öffnungen über dem Source- und Drainbereich auf. Über dem Sourcebereich befindet sich ein Kondensator mit einer unteren metallischen Elektrode in der Öffnung und in Kontakt mit der N+-Diffusion, einer oberen metallischen Elektrode und einem Dielektrikum zwischen den beiden Elektroden, das von einer ferroelektrischen Schicht gebildet wird.
Aufgabe der vorliegenden Erfindung ist es, eine verbesserte Halbleitervorrichtung zu schaffen, insbesondere einen kostengünstigen nichtflüchtigen Speicher mit einer kleinen Speicherzellenfläche und einer schnellen Informations- Wiedereinschreibzeit, sowie ein verbessertes Verfahren zu dessen Herstellung anzugeben.
Diese Aufgabe wird erfindungsgemäß durch das Verfahren mit den im Patentanspruch 1 angeführten Merkmalen und der im Patentanspruch 4 definierten Halbleitervorrichtung gelöst.
In der Zeichnung zeigen
die Fig. 1(a)-(c) Querschnittansichten der Hauptschritte einer der bevorzugten Ausführungsformen des Verfahrens zur Herstellung der erfindungsgemäßen Halbleitervorrichtung.
Die Fig. 2 ist eine Querschnittansicht eines nichtflüchtigen Speichers nach dem Stand der Technik.
Die Fig. 1(a)-(c) zeigen Querschnittansichten der Hauptschritte einer Ausführungsform des Verfahrens zur Herstellung der erfindungsgemäßen Halbleitervorrichtung. Das Verfahren zur Herstellung der erfindungsgemäßen Halbleitervorrichtung wird anhand der Fig. 1 erläutert. Zum Zwecke der Erläuterung wird von einer Ausführungsform mit einem Si-Substrat und einem N-Kanal-Transistor ausgegangen.
Die Fig. 1(a) zeigt ein P-Typ-Si-Substrat 101 aus einem Wafer mit einem bestimmten Widerstand wie etwa 20 Ohm-cm.
Durch ein bekanntes LOCOS-Verfahren wird eine die Elemente trennende Isolierschicht 102 und eine Oxidschicht mit einer Dicke von 6000 Å ausgebildet. Durch die Ioneninjektion von Phosphor mit 80 keV und 5 X 10¹&sup5; cm&supmin;² wird eine N-Typ- Diffusionsschicht 103, etwa ein Sourcebereich, ausgebildet. Eine N-Typ-Diffusionsschicht, etwa ein Drainbereich, wird gleichzeitig mit der Schicht 103 erzeugt. Durch chemische Gasphasenabscheidung (CVD) wird eine Gate-Elektrode 105 und eine Zwischen-Isolierschicht 111 aus 4000 Å Phosphorglas abgeschieden, und mit herkömmlichen photolithographischen und Ätztechniken wird ein Kontaktloch hergestellt. Durch ein chemisches Gasphasenaufbringverfahren wird eine Polysiliziumschicht 106 mit einer Dicke von 5000 Å ausgebildet. In diesem Fall ist die Schichtdicke der Polysiliziumschicht vorzugsweise wenigstens gleich der Dicke der ersten Zwischen-Isolierschicht. Eine der Elektroden 107 der ferroelektrischen Schicht wird durch Sputtern von Pt, Pd oder dergleichen hergestellt. Die Schicht 108 besteht aus PbTiO&sub3;, PZT (ein Mischkristall aus PbTiO&sub3; und PbZrO&sub3;), PLZT (La-dotiertes PZT) und dergleichen und wird durch ein Sputterverfahren oder dergleichen aufgebracht.
Danach wird durch eine Belichtungstechnik eine Resiststruktur ausgebildet, und die ferroelektrische Schicht 108 und eine weitere Elektrode 109 werden durch Sputterätzen gleichzeitig geätzt. In diesem Fall kann gleichzeitig auch ein Teil der Polysiliziumschicht 106 geätzt werden (siehe Fig. 1(a)).
Schließlich wird die verbleibende Polysiliziumschicht durch reaktives Ionenätzen entfernt (siehe Fig. 1(b)).
Die obere Elektrode 109 der ferroelektrischen Schicht und die Verbindungsschicht 110 werden gleichzeitig ausgebildet, sie bestehen aus Al. Durch ein chemisches Gasphasenaufbringverfahren wird eine zweite Zwischen-Isolierschicht 112 aus Phosphorglas mit einer Dicke von 4000 Å ausgebildet (siehe Fig. 1(c)).
Gemäß den in der Fig. 1 gezeigten Schritten wird die ferroelektrische Schicht direkt auf der hoch konzentrierten Diffusionsschicht ausgebildet, und die untere Elektrode steht über die Polysiliziumschicht direkt mit der hoch konzentrierten Diffusionsschicht in Kontakt, so daß nur für die obere Elektrode eine Anschluß erforderlich ist und eine hohe Integration mit einer kleinen Elementfläche möglich ist.
Wenn bei dem Aufbau der Fig. 1 keine Polysiliziumschicht verwendet wird, ist die Dicke der ferroelektrischen Schicht wegen der Stufe durch das Kontaktloch nicht gleichmäßig, und im Ergebnis werden dadurch die Eigenschaften des ferroelektrischen Kondensators verschlechtert, wobei sich die Anzahl von Schreib/Lese-Zyklen auf weniger als 10&sup5; verringert. Auch ist die Durchbruchspannung auf 12 V herabgesetzt. Andererseits entsteht, wenn zwischen der Elektrode 107 und der hoch konzentrierten Diffusionsschicht durch ein chemisches Gasphasenaufbringverfahren die Polysiliziumschicht 106 ausgebildet wird, die ein gutes Haftvermögen aufweist, keine Stufe im Kontaktloch, und die Schichtdicke der ferroelektrischen Schicht ist gleichmäßiger, was die Anzahl der Schreib/Lese-Zyklen auf 10¹&sup0; erhöht und die Durchbruchspannung auf 30 V bringt.
Oben ist hauptsächlich ein nichtflüchtiger Speicher beschrieben, die Erfindung kann jedoch aufgrund der großen spezifischen Dielektrizitätskonstante des Ferroelektrikums natürlich auch auf andere Speicher (DRAM und dergleichen) angewendet werden.
Die vorliegende Erfindung umfaßt die Schritte des Ausbildens einer Polysiliziumschicht zwischen einer der Elektroden, die durch Dazwischenlegen einer ferroelektrischen Schicht und einer hoch konzentrierten Diffusionsschicht durch ein chemisches Gasphasenaufbringverfahren ausgebildet wird, das gleichzeitige Ätzen der Elektrode und eines Teils der Polysiliziumschicht mittels Sputterätzen, und das Entfernen der verbleibenden Polysiliziumschicht durch reaktives Ionenätzen, so daß im Kontaktloch keine Stufe entsteht und die Schichtdicke der ferroelektrischen Schicht gleichmäßig ist und die ferroelektrische Schicht mit ausgezeichneten elektrischen Eigenschaften integriert werden kann, ohne daß die Elementfläche ansteigt.

Claims

1. Verfahren zum Ausbilden einer Halbleitervorrichtung, mit den Schritten

des Ausbildens eines Substrates (101) mit einem Source-Bereich (103) und einem Drain-Bereich (104);

des Ausbildens einer Gate-Elektrode (105) auf dem Substrat (101) und zwischen dem Source-Bereich (103) und dem Drain-Bereich (104);

des Ausbildens einer Isolierschicht (111) auf dem Substrat (101) und um die Gate-Elektrode (105);

des Ausbildens einer Kontaktöffnung in der Isolierschicht (111) zum Source-Bereich (103);

des Ausbildens einer Polysiliziumschicht (106) direkt über und in direktem Kontakt mit dem Source-Bereich (103) in der Kontaktöffnung, wobei sich die Polysiliziumschicht (106) auch über der Isolierschicht (111) befindet;

des Ausbildens einer unteren Elektrode (107) auf der Polysiliziumschicht (106);

des Ausbildens einer ferroelektrischen Schicht (108) auf der unteren Elektrode (107);

des Ätzens der unteren Elektrode (107) und der ferroelektrischen Schicht (108);

des Ätzens der Polysiliziumschicht (106) und der unteren Elektrode (107) durch Ätzen mit kleinem Selektivverhältnis, so daß die Polysiliziumschicht (106) in der Kontaktöffnung verbleibt, und des Ätzens der verbleibenden Polysiliziumschicht (106) durch Ätzen mit großem Selektivverhältnis zu Siliziumoxid, so daß die Polysiliziumschicht (106) auf einem Teil der Isolierschicht (111) verbleibt; und

des Ausbildens einer oberen Elektrode (109) auf der ferroelektrischen Schicht (108).

2. Verfahren nach Anspruch 1, wobei die Polysiliziumschicht (106) durch chemisches Aufwachsenlassen der Schicht aus der Gasphase ausgebildet wird und eine Dicke hat, die wenigsten gleich der Dicke der Isolierschicht (111) ist.

3. Verfahren nach Anspruch 1, mit den weiteren Schritten des Ausbildens einer zweiten Isolierschicht (112) über der Isolierschicht (111) und des Festlegens einer Anschlußelektrode (110) für den Drain-Bereich (104) in der zweiten Isolierschicht (112).

4. Halbleitervorrichtung, mit

einem Substrat (101) mit einem Source-Bereich (103) und einem Drain-Bereich (104);

einer Gate-Elektrode (105) auf dem Substrat (101) und zwischen dem Source-Bereich (103) und dem Drain-Bereich (104);

einer Isolierschicht (111) auf dem Substrat (101) und um die Gate-Elektrode (105);

einer unteren Elektrode (107) über dem Source-Bereich (103);

einer ferroelektrischen Schicht (108) über der unteren Elektrode (107); und

einer oberen Elektrode (109) auf der ferroelektrischen Schicht (108); dadurch gekennzeichnet, daß

in einer Kontaktöffnung in der Isolierschicht (111) direkt über und in direktem Kontakt mit dem Source-Bereich (103) und über einem Teil der Isolierschicht (111) eine Polysiliziumschicht (106) angeordnet ist; wobei sich die untere Elektrode (107) auf der Polysiliziumschicht (106) befindet.

5. Vorrichtung nach Anspruch 4, wobei die untere Elektrode (107) aus einem Element aus einer Gruppe besteht, die Platin und Palladium umfaßt.

6. Vorrichtung nach Anspruch 4, wobei die ferroelektrische Schicht (108) aus PZT besteht.

7. Vorrichtung nach Anspruch 4, wobei die obere Elektrode (109) aus Aluminium besteht.