DE4114344C2 - Herstellungsverfahren und Aufbau einer nicht-flüchtigen Halbleiterspeichereinrichtung mit einer Speicherzellenanordnung und einem peripheren Schaltkreis - Google Patents

Description

Die Erfindung betrifft ein Herstellungsverfahren und ein Aufbau einer nicht-flüchtigen Halbleiterspeichereinrichtung mit einer Spei­ cherzellenanordnung und einem peripheren Schaltkreis, wobei ei­ ne gattungsgemäße Halbleiterspeichereinrichtung mit den im Oberbegriff des Patentanspruchs 16 angegebenen Merkmalen im we­ sentlichen aus der US-Z. IEEE Journal of Solid-States Circuits Vol. SC 22, Nr. 5, Oktober 1987, Seiten 669 bis 675, Ohtsuka, N. et al: "A 4-Mbit CMOS EPROM" bekannt ist.

Als Speicherzellenanordnung sind elektrisch programmierbare Fest­ wertspeicher (EPROM) oder elektrisch löschbare, programmierbare Festwertspeicher EEPROM verwendbar, wobei ein peripherer Schaltkreisbereich vorgesehen ist, der aus Metalloxidtransisto­ ren (MOS-Transistoren) gebildet ist.

Unter den nicht-flüchtigen Halbleiterspeichereinrichtungen wei­ sen EPROM und EEPROM ein allseits isoliertes Gate (Floatinggate) und ein Steuergate sowie eine Source- und eine Drainelektrode auf. Die grundlegenden Strukturen eines EPROM und eines EEPROM sind im US-Patent Nr. 3, 500, 142 offenbart.

Im allgemeinen, wie in dem vorstehenden genannten US-Patent of­ fenbart, wird ein EPROM durch Injektion "heißer" Elektronen aus dem Kanalbereich in das Floatinggate programmiert und das Pro­ gramm durch Bestrahlen der Speichereinrichtung mit ultraviolet­ ten Strahlen gelöscht. In ähnlicher Weise wird das EEPROM durch Tunneln von Elektroden von der Drainelektrode zum Floatinggate programmiert und das Programm durch Tunneln der Elektronen vom Floatinggate zur Drainelektrode gelöscht. Die zur Speicheroperation notwendige Kapazität des EPROM beziehungsweise die zum Speicherungs- beziehungsweise Löschvorgang des EEPROM benötigte Kapazität ist durch die Gateisolierschicht zwischen dem Floatinggate und dem Steuergate oberhalb des Floatinggate gegeben.

Im Falle des EEPROM zum Beispiel wird die Programmierung oder Schreiboperation durch Tunneln von Elektronen von der Drainelektrode zum Floatinggate durch Anlegen einer hohen Spannung und einer Bezugsspannung (Masse) an das Steuergate beziehungsweise an die Drainelektrode und mit Potential mäßig schwimmender Sourceelektrode durchgeführt. Entsprechend wird das Löschen oder die Leseoperation durch Tunneln der Elektronen vom Floatinggate zur Drainelektrode durch Anlegen einer hohen Spannung an die Drainelektrode und Anlegen der Bezugsspannung an das Steuergate durchgeführt, während die Sourceelektrode potentialmäßig schwimmt. Während der Programmierung kann die Spannung zwischen Floatinggate und Substrat durch folgenden Ausdruck beschrieben werden:

Wobei V_PP der an das Steuergate angelegten Spannung entspricht, eine Kapazität zwischen dem Steuergate und dem Floatinggate durch C₁ gekennzeichnet ist, eine Kapazität zwischen dem Floatinggate und dem Substrat durch C₂ beschrieben ist und V_FG eine Spannung zwischen dem Floatinggate und dem Substrat darstellt. Demgemäß ist das zwischen Floatinggate und Substrat induzierte elektrische Feld umso stärker je größer V_FG ist, wodurch entsprechend der Tunnelvorgang der Elektronen verbessert wird. Folglich, um den Tunneleffekt der Elektronen zu verbessern, muß der Wert von V_FG erhöht werden. Offensichtlich ist nach Ausdruck (1) ein Anwachsen der Kapazität C₁ zwischen Steuergate und Floatinggate notwendig, um den Wert von V_FG bei gegebener Spannung V_PP zu erhöhen. Allerdings führt das vorhandene Bestreben Halbleitereinrichtungen höher und höher zu integrieren und kleiner und kleiner zu machen, unvermeidlich zu einer verringerten Fläche für den Halbleiter. Daher ist es notwendig eine Lösung zu finden, mit der die durch die Reduzierung der Fläche der Speicherzellen verursachte Kapazitätsabnahme in einer Halbleiteranordnung mit einem Speicherzellenarray, das aus Floatinggatespeichern und peripheren Schaltkreisen besteht, überwunden werden kann.

Bei einem Lösungsweg ist vorgeschlagen worden, O-N-O (Oxid-Nitrid-Oxid) Schichten einzusetzen. Diese haben eine im Vergleich zu Silicium-Oxid-Schichten größere Dielektri­ zitätskonstante und können zur Bildung der Gateisolierungsschicht zwischen Floatinggate und Steuergate verwendet werden. Die Dielektrizitätskonstante der Oxidschicht beträgt ε_ox ≈ 3.9 und die Dielektrizitätskonstante der O-N-O-Schicht ist ε_sin ≈ 7.5. Demgemäß wird durch eine O-N-O-Isolierung eine Kapazität erzielt, die ungefähr zweimal so groß ist, wie die einer Oxid-Isolierschicht. Dies ergibt sich aus folgendem Ausdruck:

Dies gilt, wenn die zwei Schichten die gleiche Dicke (t) als Isolierschicht aufweisen. Gemäß eines anderen Vorschlags soll die Fläche des Kondensators vergrößert werden, um eine größere Kapazität zu erreichen.

In den Fig. 2A bis 2E wird ein Teil eines Herstellungsprozesses einer nichtflüchtigen Halbleiterspeichereinrichtung mit einer Speicherzellenanordnung und einem peripheren Schaltkreis entsprechend einem bekannten Stand der Technik gemäß des US-Patent Nr. 4,697,330 offenbart. Wie in den Figuren dargestellt, weist ein Halbleitersubstrat 10 einen Speicherzellenbereich 35 und einen Bereich 40 für einen peripheren Schaltkreis auf. Wie in Fig. 2A dargestellt ist, wird nach Bildung einer Feldoxidschicht 12 durch bekannte lokale Oxydation auf dem Halbleitersubstrat 10 eine Gateisolierschicht 14 auf dem Halbleitersubstrat 10 gebildet. Danach wird eine erste polykristalline Siliziumschicht 16, eine erste Oxidschicht 18 aus Siliziumoxid (Sio₂), eine erste Nitridschicht 20 aus Siliziumnitrid (Si₃N₄) und eine erste Fotolackschicht 22 aufeinanderfolgend auf dem Substrat 10 aufgebracht. Schließlich wird ein vorgegebenes Maskenmuster darauf abgebildet. Nachfolgend wird durch einen lokalen Ätzprozeß ein Floatinggate 16 des Speicherzellenbereichs 35 gebildet. Die Oberfläche der Feldoxidschicht 12 und des Siliziumsubstrats 10 des Bereichs 40 des peripheren Schaltkreises sind diesem lokalen Ätzprozeß ausgesetzt.

Gemäß Fig. 2B wird nach Entfernen der Fotolackschicht 22 eine zweite Oxidschicht 26 aus Siliziumoxid auf der Oberfläche der O-N-Schicht im Speicherzellenbereich 35 und auf der Oberfläche des freiliegenden Siliziumsubstrats 10 im Bereich 40 des peripheren Schaltkreises durch Anwendung eines thermischen Oxidationsverfahren oder eines Oxidabscheideverfahrens aufgebracht. Die zweite Oxidschicht 26, die auf dem Siliziumsubstrat 10 aufgebracht ist, dient als Gateisolierschicht für einen MOS-Transistor des peripheren Bereichs 40. Andererseits wird, wenn die zweite Oxidschicht 26 gebildet wird, eine erste polykristalline Siliziumoxidschicht 27 an den Seiten des Floatinggate 16 gebildet. Diese Schicht entsteht durch Reaktion von polykristallinem Silizium an den Seiten des Floatinggates 16 mit der zweiten Oxidschicht. Danach wird eine zweite polykristalline Siliziumschicht 28 auf der gesamten Oberfläche des Silikonsubstrats 10 aufgebracht.

Wie in Fig. 2C dargestellt ist, wird auf die zweite polykristalline Siliziumschicht 28 eine zweite Fotolackschicht 30 aufgetragen. Nach Bilden eines Maskenmusters auf der zweiten Fotolackschicht wird ein Steuergate geätzt, um die Bildung einer Zellenanordnung auf dem Speicherzellenbereich 35 zu vervollständigen.

Nachfolgend wird die zweite Fotolackschicht 30 entfernt und ein Muster wird nach Auftragen einer dritten Fotolackschicht 32 auf die gesamte Oberfläche des Substrats 10 gebildete um die Formation eines Gates 33 des MOS-Transistors des Bereichs 40 des peripheren Schaltkreises entsprechend der Fig. 2D zu erzielen.

In Fig. 2E ist eine Querschnittsansicht einer vollständigen Halbleitereinrichtung mit Speicherzelle und peripheren Schaltkreis dargestellt, wie sie sich nach Entfernen der dritten Fotolackschicht 32 ergibt. Bei Betrachten der Zeichnung ist es offensichtlich, daß die dick an den Seiten des Floatinggates ausgebildete erste polykristalline Siliziumoxidschicht 27 entsprechend einer Querschnittsansicht 36 in Richtung einer Wortleitung des Speicherzellenbereichs 35 gesehen ist. Ebenso ist es offensichtlich, daß das Floating- und Steuergate aufeinanderfolgend in Bitleitungsrichtung entsprechend zur Querschnittsansicht 37 in Bitleitungsrichtung gebildet sind.

Aus der vorstehenden Beschreibung ergibt sich, daß, wenn das Floatinggate nach Bildung der ersten polykristallinen Siliziumschicht geformt wird, die erste Siliziumoxidschicht 18 und die Nitridschicht 20, die O-N (Oxid-Nitrid)-Schicht selbst allein auf der Siliziumoxidschicht 18 und Nitridschicht 20 gebildet ist, nicht ausreichend ist, um als dielektrische Schicht ein durch elektrische Ladungszurückhaltung oder ein elektrisches Feld verursachten Leckstrom zu verhindern. Deshalb muß gemäß Fig. 1B die O-N-O-Schicht durch Bilden einer zweiten Siliziumoxidschicht 26 auf der Nitridschicht 20 vervollständigt werden. Zu diesem Zweitpunkt ist die zweite Siliziumoxidschicht 26 nicht nur auf der obersten Fläche der Nitridschicht 20 der O-N Isolierungsschicht, sondern auch auf der obersten Fläche des freiliegenden Siliziumsubstrats im Bereich des peripheren Schaltkreises ausgebildet. Nachfolgend wird diese Schicht zu einer dicken Siliziumoxidschicht auf den Seiten des Floatinggate geformt.

Als Konsequenz ergibt sich, daß die Dicke der Gateoxidschicht 26 des Bereichs 40 des peripheren Schaltkreis nicht ausreichend gesteuert werden kann, da die Wachstumsrate der Oxidschicht auf der obersten Fläche der Nitridschicht 20 des Speicherzellenbereichs 35 und auf der obersten Fläche des freiliegenden Siliziumsubstrats unterschiedlich ist. Dies bedeutet, daß während die zweite Siliziumoxidschicht 26 auf der Oberfläche der Nitridschicht 20 eine Dicke von ungefähr 30Å beträgt, um eine ausreichend gleichbleibende Schichtqualität zu erzielen, eine dicke Formation einer Gateoxidschicht mit einer Dicke von mehr als wenigstens 300 Å auf die Oberfläche des frei liegenden Siliziumsubstrats des Bereichs des peripheren Schaltkreises aufgebracht wird, während die zweite Siliziumoxidschicht zu einer solchen Dicke anwächst. Folglich weist der Stand der Technik den Nachteil auf, daß die Dicke der Gateoxidschicht im Bereich des peripheren Schaltkreises kaum gesteuert werden kann, um eine optimale Dicke für effektive Schaltkreisoperationen zu erreichen.

Versuche eine optimale Dicke zu erzielen, resultieren unvermeindlich in einer unzureichenden Schichtqualität der zweiten Oxidschicht 26 auf der Oberfläche der Nitridschicht 20. Da heutzutage der Trend zu immer dünneren Gateoxidschichten bei den MOS-Transistoren führt, ergeben sich aufgrund dieses Nachteils weitere ernsthafte Probleme.

So wird zum Beispiel bei Bildung der zweiten Siliziumoxidschicht 20, die polykristalline Siliziumoxidschicht 27, die auf der Seite des Floatinggates 16 gebildet wird, mit einer Dicke von mehr als 600 Å ausgebildet, um eine elektrische Feldstärke zu erreichen, die von der Isolierungsschicht der O-N-O Struktur erzielt wird. Um diese Bedingung zu erfüllen, wird typischerweise eine Dotierung der ersten polykristallinen Siliziumschicht mit Verunreinigungen angewendet.

Demgemäß, da die erste polykristalline Siliziumoxidschicht 27 eine größere Dicke aufweist, kann die an den Seitenflächen durch die polykristalline Siliziumoxidschicht 27 als Isolator gebildete Kapazität des Floatinggate kaum zum Anwachsen der Gesamtkapazität beitragen. Daher ist die im Speicherzellenbereich erhaltene Kapazität durch die Kapazität begrenzt, die sich an der ebenen Fläche der obersten Fläche des Floatinggates ergibt.

Je höher die Integration der Halbleitereinrichtungen ist, desto mehr wird die ebene Fläche der obersten Fläche des Floatingga­ tes reduziert, während die Seitenflächen des Floatinggates an­ wachsen. Folglich, da die in dem Speicherzellenbereich mögliche Kapazität durch die Kapazität der ebenen Fläche des Floatingga­ tes begrenzt ist, ergibt sich als weiterer Nachteil, daß eine ausreichende Kapazität für einen optimalen Betrieb der Halblei­ teranordnung nicht gesichert werden kann.

Zu den oben beschriebenen Halbleitereinrichtungen ähnliche Ein­ richtungen sind beispielsweise aus der US-A-4868619 bekannt, wobei eine Isolationsschicht aus Tantalpentoxid zwischen einem Floatinggate und einem Steuergate angeordnet ist. Aus der Zeit­ schrift IEDM Technical Digest, 1987, Seiten 556 bis 558: "Novel Process and Device Technologies for Submicron 4MbCMOS EPROMs" von S. Mori et al ist eine weitere der oben beschriebenen Halb­ leitereinrichtung bekannt, wobei eine O-N-O Isolationsschicht auf einem Floatinggate aufgetragen ist.

In einem weiteren Artikel aus dieser Zeitschrift, Ausgabe 1987, Seiten 552 bis 555: "New Ultra High Density EPROM and Flash EE- PROM with NAND Structure Cell" von Masuoka, F. ist die Anord­ nung einer Oxidschicht zwischen Floatinggate und Steuergate be­ kannt, wobei nicht offenbart ist, in welcher Weise diese Isola­ tionsschicht hergestellt wird und wie sie verläuft.

Schließlich offenbart die bereits zum Oberbegriff des Anspruchs 16 genannte Veröffentlichung IEEE Journal of Solid-States Circuits, Band SC 22, Nr. 5 Oktober 1987, Seiten 669 bis 675: "A 4-Mbit CMOS EPROM" von Ohtsuka, N. et al ein EPROM mit einer O-N-O Isolationsschicht, wobei nicht zu entnehmen ist, in wel­ cher Weise diese Isolationsschicht aufgetragen wird und wie sie sich senkrecht zu Bitleitungen, das heißt in Wortleitungsrich­ tung, erstreckt.

Ausgehend von dem genannten Stand der Technik liegt der Erfin­ dung die Aufgabe zugrunde, Herstellungsverfahren und Aufbau ei­ ner nicht-flüchtigen Halbleiterspeichereinrichtung der eingangs genannten Art dahingehend zu verbessern, daß eine Gateoxid­ schichtdicke des peripheren Schaltkreisbereichs unabhängig von der Bildung einer O-N-O Isolierschicht im Speicherzellenbereich steuerbar ist und die Kapazität für einen optimalen Betrieb der Halbleiteranordnung erhöht ist.

Diese Aufgabe wird durch die Merkmale des Anspruchs 1 bezie­ hungsweise durch die Merkmale des Kennzeichens des Anspruchs 16 gelöst.

Gemäß der Erfindung ist es möglich, eine ausreichend große Ka­ pazität für optimale Betriebsbedingungen der Halbleiterspei­ chereinrichtung zu erzielen, unabhängig von aufgrund der hohen Integration der Halbleitereinrichtung abnehmender Chipfläche.

Vorteilhafte Ausführungsbeispiele der Erfindung sind den Un­ teransprüchen zu entnehmen.

Im folgenden wird die Erfindung anhand der in der Zeichnung beigefügten Figuren näher erläutert und beschrieben. In allen Figuren werden gleiche Bezugszeichen zur Kennzeichnung gleicher Teile verwendet.

Es zeigen:

Fig. 1 ein Anordnungsdiagramm eines Speicherzellenbereichs einer Halbleitereinrichtung gemäß der Erfindung;

Fig. 2A bis 2E eine Herstellungssequenz gemäß dem Stand der Technik;

Fig. 3 eine Querschnittsansicht der erfindungsgemäßen Halbleitereinrichtung; und

Fig. 4A bis 4H eine Herstellungssequenz einer erfindungsgemäßen Halbleitereinrichtung.

Unter Bezugnahme auf Fig. 1 wird ein bevorzugtes Ausführungsbeispiel der Erfindung dargestellt, wobei beispielhaft eine EEPROM-Zelle mit NAND-Konfiguration dargestellt ist. Die Anordnungen der EEPROM gemäß Fig. 1 weist einen vertikal angeordneten aktiven Bereich 42 zur Bildung von Source- und Drainbereichen auf. Eine erste polykristalline Siliziumleitung 44 ist horizontal angeordnet und ein erster polykristalliner Siliziumbereich 46 ist zur Bildung eines Floatinggate der Speicherzelle ausgebildet. Über der polykristallinen Siliziumfläche 46 ist eine zweite polykristalline Siliziumleitung 48 parallel zur ersten polykristallinen Siliziumleitung 44 angeordnet, um ein Steuergate der Speicherzelle zu bilden. Die erste polykristalline Siliziumleitung 44 wird als Reihenauswahlleitung und Massenauswahlleitung zur Auswahl einer Reihe des Speicherzellenbereichs verwendet und die zweite polykristalline Siliziumleitung 48 wird als Wortleitung verwendet.

In der Darstellung des EEPROM ist weiterhin eine Bitleitung 50 aufgeführt, die den ersten polykristallinen Siliziumbereich 46 überlappt und die erste und zweite polykristalline Siliziumleitung 44 beziehungsweise 48 senkrecht schneidet, wobei sie auf der zweiten polykristallinen Siliziumleitung 48 aufgetragen ist. Eine Kontaktregion 52, in der ein bestimmter Bereich des aktiven Bereichs 42 und der Bitleitung 50 in Kontakt miteinander stehen, und eine Massenleitung 54 zum Anschließen von Source oder Drain der Floatinggatespeichereinrichtung an Masse sind ebenfalls dargestellt.

In Fig. 3 ist eine Querschnittsansicht einer Halbleitereinrichtung mit einer Speicherzellenanordnung und einem peripheren Schaltkreis gemäß der Erfindung dargestellt. Die Querschnittsansichten 112 und 114 entsprechen den Schnittlinien a-a′ und b-b′ aus Fig. 2 und die Querschnittsansicht 125 zeigt den peripheren Schaltkreisbereich. Der Speicherzellenbereich 120 ist durch eine Querschnittsansicht 112 entlang der Linie a-a′ in Richtung der Wortleitung der Speicherzelle und eine Querschnittsansicht 114 entlang der Linie b-b′ in Richtung der Bitleitung der Speicherzelle gebildet. Der Bereich 125 des peripheren Schaltkreises umfaßt einen inneren Anschlußbereich 122 zur inneren Verbindung der den Speicherzellenbereich und den peripheren Schaltkreis aufweisenden Halbleitereinrichtung und einen MOS Transistor 124 zum Erzeugen oder Auswählen eines Auswahlimpulses einer bestimmten Speicherzelle der Speicherzellenanordnung. In der Fig. 3 sind eine Feldoxidschicht 72, von einander getrennt aufgetragene Source- und Drainbereiche 50, ein Floatinggate 46 des Speicherzellenbereiches 120 und ein Gate 103 des MOS Transistors des peripheren Schaltkreisbereiches 125 dargestellt. Die Gates weisen entsprechende Zwischenschichten auf, wie eine erste Isolierungsschicht 74 oder eine zweite Isolierungsschicht 92 auf dem Halbleitersubstrat 70 mit dem Speicherzellenbereich 120 und dem peripheren Schaltkreisbereich 125. Außerdem sind ein interner Anschluß 102, der teilweise die Oberfläche der Feldoxidschicht 72 des peripheren Schaltkreisbereichs 125 bedeckt, eine Isolierungsschicht 85 mit O-N-O Struktur auf der Oberfläche des Substrats 70, ein Steuergate 48 auf der Oberfläche der Isolationsschicht 85 und eine Metallverdrahtung 106, die sich oberhalb einer dritten Isolationsschicht 105 aus einem bestimmten Abschnitt der Oberfläche des Substrats 70 erstreckt, dargestellt.

In den Fig. 4A bis 4H werden verschiedene Herstellungsschritte zur Bildung der erfindungsgemäßen nicht-flüchtigen Halbleiterspeichereinrichtung dargestellt. Als bevorzugte Ausführungsform wird in der folgenden Beschreibung die Herstellung einer EEPROM-Zelle mit NAND-Konfiguration gemäß Fig. 1 dargestellt. Es werden die gleichen Bezugszeichen wie in den Fig. 1 und 3 benutzt.

Als Ausgangsmaterial wird ein P-Typ Halbleitersubstrat mit Kristallfläche (100) und mit einem Flächenwiderstand von 18 Ω/ und einer Substratdicke von 62,5 µm verwendet. Zum besseren Verständnis der vorliegenden Erfindung ist das Substrat in zwei Bereiche aufgeteilt, einen Speicherzellenbereich und einen Bereich eines peripheren Schaltkreises, so daß deren Querschnitte gleichzeitig sichtbar sind.

In Fig. 4A ist ein Verfahrensdiagramm zur Bildung eines Floatinggates des Speicherzellenbereichs 120 dargestellt.

Zuerst wird durch lokale Oxidation eine Feldoxidschicht 72 mit einer Dicke zwischen 900 nm-1100 nm auf der Oberfläche des Halbleitersubstrats 70 gebildet. Darauffolgend wird die erste Isolationsschicht 74 mit einer Dicke von 10 nm auf die Oberfläche des Substrats 70 aufgetragen, um eine Tunneloxidschicht der Speicherzelle zu bilden. In diesem Fall ist die erste Isolationsschicht 74 eine Siliziumoxidschicht. Als nächstes wird eine nicht dargestellte Fotolackschicht auf das Substrat 70 aufgetragen und ein Muster in der Fotolackschicht gebildet. Verunreinigungen zur Steuerung einer Schwellspannung der Speicherzelle werden durch Ioneninjektion eingebracht, wobei nur der Bereich 125 des peripheren Schaltkreises auf dem Substrat 70 maskiert ist.

Bei der vorliegenden Ausführungsform der Erfindung wird die Ioneninjektion mit einer Dosis von 2,5×10¹² Ionen/cm² mit Arsen (As) unter einer Energie von 30 kev durchgeführt. Folglich wird die anfängliche Schwellwertspannung der Speicherzelle negativ.

Ein erstes Polykristallinsilicium wird darauffolgend mit einer Dicke von ungefähr 400 nm auf der Oberfläche des Substrats 70 aufgetragen und POCl₃ dotiert, so daß der Flächenwiderstand des ersten Polykristallinsiliciums 46a Ω/ wird. Nach Bildung der ersten Fotolackschicht 78 auf der Oberfläche der ersten Polykristallinsiliziumschicht wird ein Muster, das sich in paralleler Anordnung zur Richtung der Wortleitung und ausgedehnt in Richtung der Bitleitung erstreckt, gebildet. Mit Hilfe dieses Musters wird die erste Polykristallinsiliciumschicht selektiv geätzt, um das Floatinggate 46 in Richtung der Wortleitung des Speicherzellenbereichs 120 zu bilden, wie in der Querschnittsansicht in Wortleitungsrichtung des Speicherzellenbereichs 120 illustriert ist. An dieser Stelle ist die Polykristallinsiliziumschicht 46a noch nicht aus dem Speicherzellenbereich 120 weggeätzt, wie es in der Querschnittsansicht 114 in Bitleitungsrichtung des Speicherzellenbereichs 120 zu sehen ist. Dann wird der verbleibende Abschnitt der ersten Fotolacksicht 78 entfernt.

In Fig. 4B ist das Verfahren zur Herstellung einer O-N-O Isolationsschicht zwischen einem Floatinggate und einem Steuergate illustriert. Nachdem eine untere Oxidschicht 80 mit einer Dicke von ungefähr 16 nm durch thermische Oxidation auf der Oberfläche des Substrats 70 gebildet ist, auf dem das Floatinggate 76 und die erste polykristalline Siliziumschicht 46a, wie in der Querschnittsansicht 114 in Bitleitungsrichtung des Speicherzellenbereichs dargestellt ist, gebildet sind, wird eine Nitridschicht 82 mit einer Dicke von ungefähr 20 nm darauffolgend auf dem Substrat 70 durch das Verfahren der chemischen Abscheidung von Materialschichten (LPCVD) abgelagert. Schließlich wird eine obere Oxidationsschicht 84 mit einer Dicke von ungefähr 3 nm auf das Substrat 70 aufgetragen, wobei ein feuchtes thermisches Oxidationsverfahren für ungefähr 20 Minuten bei einer Temperatur von 1000°C verwendet wird. Auf diese Weise wird die O-N-O Isolationsschicht 85 gebildet. Durch die Bildung einer solchen O-N-O Isolationsschicht 85 wird die Isolation zwischen dem Floatinggate 46 und einem Steuergate, dessen Herstellung im folgenden beschrieben wird, verbessert und die Kapazität gleichzeitig erhöht.

In Fig. 4C wird ein Verfahren zum Entfernen der O-N-O Isolationsschicht 85 außer auf der Oberfläche des Speicherzellenbereichs 120 dargestellt. Eine zweite Fotolackschicht 88 wird auf die gesamte Oberfläche des Substrats 70 aufgetragen und nachfolgend ein Muster zur Entfernung der O-N-O Isolationsschicht 85 im Bereich 125 des peripheren Schaltkreises gebildet. Durch Ionenimplantation bestimmter Verunreinigungen wird die Schwellwertspannung der MOS-Transistoren gesteuert, die im Bereich 125 des peripheren Schaltkreises gebildet werden. In der erfindungsgemäßen Ausführungsform werden Borionen mit einer Dosis von 7,0×10¹¹ Ionen/cm² mit einer Energie von 50 kev injiziert. Dann wird die erste Isolationsschicht 74 von der Oberfläche des peripheren Schaltkreisbereichs entfernt. Während dieses Verfahrens sind die oberen und seitlichen Flächen des Floatinggates 46 des Speicherzellenbereichs 120 durch die O-N-O Isolationsschicht 85 eingeschlossen.

Gemäß Fig. 4D wird eine zweite Isolationsschicht 92 mit einer Dicke von 35 nm auf der Oberfläche des Substrats 70 nach Entfernen der zweiten Fotolackschicht 88 aufgetragen. Das Wachstum der zweiten Isolationssicht 92 ist auf der Oberfläche der oberen Oxidschicht der O-N-O Isolationsschicht 85 gering, aber auf der freigelegten Oberfläche des peripheren Schaltkreisbereichs 125 des Substrats 70 sehr groß. Folglich kann die Dicke der zweiten Isolationsschicht 92, die als Gateoxidschicht des peripheren Schaltkreisbereichs 125 dienen wird, leicht kontrolliert werden, um eine optimale Dicke für einen guten Schaltkreiseinsatz zu erreichen. In diesem Fall ist die zweite Isolationsschicht 92 eine Siliziumoxidschicht.

In Fig. 4E ist ein Verfahren zur Bildung einer zweiten polykristallinen Siliciumschicht dargestellt, die ein Steuergate der Speicherzelle und ein Gate des peripheren Schaltkreises bildet. Die zweite polykristalline Siliciumschicht 94 wird mit einer Dicke von 400 nm auf die Oberfläche des Substrats 70 aufgetragen und darauffolgend mit POCl³ dotiert, um einen Flächenwiderstand von ungefähr 22 Ω/ zu erhalten. Je niedriger der Widerstand der zweiten polykristallinen Siliciumschicht 94 ist, desto niedriger ist die während des Schaltkreiseinsatzes verbrauchte Leistung, da die zweite polykristalline Siliciumschicht als Steuergate der Speicherzellen, d. h. als Wortleitung verwendet wird. Demgemäß kann die zweite polykristalline Siliciumschicht durch eine Silicidschicht ersetzt werden.

In Fig. 4F ist das Verfahren zur Bildung eines Steuergates der Speicherzelle dargestellt. Eine dritte Fotolackschicht 96 wird auf die Oberfläche des Substrats 70 aufgebracht. Ein vorgegebenes Muster, das sich in Richtung der Wortleitung erstreckt und parallel in Richtung der Bitleitung angeordnet ist, wird aufgebracht. Die zweite polykristalline Siliziumschicht 94 und die O-N-O Isolationsschicht 85 und die erste Polysiliziumschicht dieses Bereichs, von dem die dritte Fotolackschicht 96 entfernt ist, werden geätzt, um das Steuergate 48 des Speicherzellenbereichs 120 zu bilden. Bei diesem Verfahren werden das Floatinggate 46 und das Steuergate 48 des Speicherzellenbereichs 120 selbstjustierend geätzt, wie in der Querschnittsansicht in Richtung der Bitleitung dargestellt. Entsprechend kann das Steuergate 48 auf dem Floatinggate 46 in korrekter Weise aufgebracht werden, so daß Fehlausrichtungen mit den Source- und Drainbereichen, welche später beschrieben werden, verhindert wird. Die Oberfläche des Bereichs 125 des peripheren Schaltkreises wird durch die dritte Fotolackschicht 96 geschützt.

Wie in Fig. 4F dargestellt ist, wird nur die O-N-O Isolationsschicht 85 zwischen dem Floatinggate 46 und dem Steuergate 48 des Speicherzellenbereichs 120 gebildet. Insbesondere in der Richtung der Wortleitung 112 des Speicherzellenbereichs 120 sind nicht nur die oberen Flächen, sondern die Seitenflächen des Floatinggate 46 von der O-N-O Isolationsschicht 85 eingeschlossen, wodurch das Isolationsvermögen und die Kapazität anwächst.

In Fig. 4G wird ein Verfahrensschritt zur Bildung einer internen Verbindung und eines Gates des Bereichs des peripheren Schaltkreises dargestellt. Eine vierte Fotolackschicht 100 wird auf die Oberfläche des Substrats 70 aufgebracht. Ein Maskenmuster wird gebildet, und die zweite Polysiliziumschicht wird in dem Bereich, von dem die vierte Fotolackschicht 100 entfernt ist, geätzt. Dadurch wird die interne Verbindung 102 und das Gate 103 des Bereichs 125 des peripheren Schaltkreises gebildet. Der Speicherzellenbereich 120 ist durch die vierte Fotolackschicht 100 geschützt.

In Fig. 4H wird ein Verfahrensschritt zur Bildung von Source- und Drainbereichen im Speicherzellenbereich und im Bereich des peripheren Schaltkreises dargestellt. Nach Entfernen der vierten Fotolackschicht 100 werden Arsenionen mit einer Dosis von 6,0×10¹⁵ Ionen/cm² mit einer Energie von 75 kev in den oberen Teil des Substrats 70 implantiert. Darauffolgend wird durch thermische Aktivierung ein Source- und Drainbereich 50 gebildet, die als aktive Bereiche dienen. Schließlich wird eine Hochtemperaturoxidschicht mit einer Dicke von 150 nm der Oberfläche des Substrats 70 gebildet und eine BPSG (Bor-Phosphor Silicaglass) Schicht mit einer Dicke von 700 nm darauf abgelagert. Durch einen für 30 Minuten bei 925°C und unter N₂ Gasatmosphäre stattfindenden Glättungsprozeß wird eine, siehe Fig. 3, Zwischenschichtisolierungsschicht 105 zwischen den Anschlußverbindungen und den Elementen gebildet. Eine Kontaktfläche wird auf der Oberfläche des Bereichs 125 des peripheren Schaltkreises durch einen Ätzprozeß gebildet und eine Metallschicht von 1 µm Dicke wird auf die Oberseite des Substrats 70 aufgetragen, um ein Eindruckmuster zu bilden. Danach wird die Verdrahtung 106 durch Durchführung eines bestimmten thermischen Verfahrens gebildet, wobei die Halbleitereinrichtung mit Speicherzelle und peripherem Schaltkreis vervollständigt wird.

In dem vorstehend beschriebenen Verfahren, insbesondere im Verfahrensschritt nach Fig. 4B, in dem die O-N-O Isolationsschicht gebildet wird, wächst die Wachstumsrate der unteren Oxidschicht 80 proportional zur Konzentration der Dotierung der ersten Polysiliziumschicht. Je stärker die Konzentration der Dotierung wächst, desto schwieriger ist eine Kontrolle der Dicke der unteren Oxidschicht. Deshalb sollte die leitfähige Schicht unterhalb der O-N-O Isolationsschicht bevorzugt eine Polysiliziumschicht mit gegebenem Widerstand sein.

In einer bevorzugten Ausführungsform der Erfindung sind sowohl die erste leitfähige Schicht, die das Floatinggate des Speicherzellenbereichs bildet, und die zweite leitfähige Schicht, die das Steuergate des Speicherzellenbereichs bildet, die internen Verbindungen und das Gate des MOS-Transistors aus polykristallinem Silicium gebildet. Allerdings kann bei einer anderen Ausführungsform der Erfindung die zweite leitfähige Schicht durch eine leitfähige Schicht mit niedrigem Widerstand ersetzt werden, die z. B. aus einem Material, wie Wolframsilicid, Titansilicid oder Tantalsilicid gebildet ist.

Entsprechend können das Steuergate der Speicherzelle, die internen Verbindungen des peripheren Schaltkreises und des Gates des Transistors aus einer Silicidschicht mit niedrigem Widerstand gebildet werden, so daß eine Wortleitungsverzögerung effektiv verhindert und der Leistungsverbrauch sehr stark reduziert werden kann.

In der vorliegenden Ausführungsform werden die Maskenmuster des Floatinggate und des Steuergate des Speicherzellenbereichs vervollständigt, nachdem der Bereich des peripheren Schaltkreises gemäß Fig. 4F durch eine Fotolackschicht geschützt ist. Dann werden das Gate des Transistors und die internen Verbindungen des Bereichs des peripheren Schaltkreises gebildet, nachdem der speicherzellenbereich gemäß Fig. 4G durch eine Fotolackschicht geschützt ist. Allerdings kann bei einer anderen Ausführungsform der Erfindung der Verfahrensschritt gemäß Fig. 4F nach dem Verfahrensschritt gemäß Fig. 4G durchgeführt werden.

In der Ausführungsform der Erfindung wurde exemplarisch eine typische EEPROM-Zelle mit einer NAND-Struktur verwendet. Dabei ist zu beachten, daß andere Ausführungsformen und Modifikationen der Erfindung für einen Fachmann leicht vorhersehbar sind, ohne den Bereich der Erfindung zur Herstellung einer nicht­ flüchtigen Halbleiterspeichereinrichtung mit Speicherzellenanordnung und peripherem Schaltkreis zu verlassen.

Aufgrund der vorstehenden Beschreibung ist es offensichtlich, daß es gemäß der Erfindung in vorteilhafter Weise möglich ist, die Dicke der Gateoxidschicht auf der Oberfläche eines Bereichs eines peripheren Schaltkreises in einfacher Weise unabhängig von der Dicke der O-N-O Isolationsschicht zu steuern. Dies wird dadurch erreicht, daß jede Oxidschicht nahe der Oberfläche der O-N-O Isolationsschicht gebildet wird, wobei auch erreicht wird, ein Verfahren zur Bildung eines Oxidschicht auf der freigelegten Oberfläche des Substrats im Bereich des peripheren Schaltkreises sowie auf der Oberfläche der O-N-O Isolationsschicht zu bilden, nach Bildung der O-N-O Isolationsschicht auf der Oberfläche des Floatinggates des Speicherzellenbereichs.

Als weiterer Vorteil ergibt sich bei der Erfindung, daß die für einen sicheren Betrieb eines Schaltkreises notwendige Kapazität ausreichend gesichert ist, auch wenn die Halbleiterkomponenten extrem hoch integriert sind. Dies ergibt sich aufgrund der Tatsache, daß nicht nur die obere Fläche des Floatinggates, wie beim Stand der Technik, sondern auch die beiden Seitenflächen des Floatinggates zum Anwachsen der Kapazität beitragen. Nicht nur die obere Fläche, sondern auch beide Seitenflächen des Floatinggates sind in Richtung der Wortleitung des Speicherzellenbereichs durch Bildung der O-N-O Isolationsschicht auf der Oberfläche des Substrats umschlossen, nachdem ein Maskenmuster des Floatinggates des Speicherzellenbereichs gebildet ist.

Außerdem kann gemäß der Erfindung die Isolationsschicht mit einer größeren Kapazität und einer besseren Isolierungsmöglichkeit gebildet werden, aufgrund der O-N-O Struktur, die hervorragende Isolationseigenschaften zwischen dem Floatinggate und dem Steuergate aufweist.

Ein weiterer Vorteil der Erfindung ist, daß das Halbleiterelement einen geringeren Leistungsverbrauch und eine verminderte Wortleitungsverzögerung aufweist durch Verwendung von Silicidschichten mit niedrigem Widerstand bei Bildung des Steuergates des Speicherzellenbereichs, der internen Verbindungen und eines Gates des Bereichs des peripheren Schaltkreises.

Als weiterer Vorteil der Erfindung ist ein Auftreten von Fehlausrichtungen gegenüber einem jeden der aktiven Bereiche wirksam verhindert, indem die erste und zweite Polysiliziumschicht selbstjustierend in Richtung der Wortleitung während der Bildung des Kontrollgates während der Bildung des Speicherzellenbereichs ausgeätzt werden.

Claims (16)

1. Herstellungsverfahren einer nicht-flüchtigen Halbleiterspei­ chereinrichtung mit einem Speicherzellenbereich (120) und einem peripheren Schaltkreisbereich (125) auf einem Halbleitersubstrat (70), auf dem Feldoxidbereiche (72) gebildet sind, wobei im Speicherzellenbereich (120) mehrere Wortleitungsgruppierungen und Bitleitungsgruppierungen gebildet sind, das folgende Schrit­ te umfaßt:

• (a) Bilden einer ersten Isolationsschicht (74) und einer er­ sten leitfähigen Schicht (46) auf der Oberfläche des Substrats (70); Auftragen einer ersten Fotolackschicht (78) und Bilden von polykristallinen Siliziumbereichen (46) mittels eines ersten Maskenmusters durch selektives Ätzen der ersten leitfähigen Schicht (46);
• (b) Bilden einer O-N-O (Oxid-Nitrid-Oxid) Isolationsschicht (85) durch aufeinanderfolgendes Auftragen einer unteren Oxidschicht (80), einer Nitridschicht (82) und einer obe­ ren Oxidschicht (84) auf dem Substrat (70);
• (c) Abätzen der O-N-O Isolationsschicht (85) vom peripheren Schaltkreisbereich (125); Ionenimplantation (90) zum Ein­ stellen einer Schwellwertspannung in den peripheren Schaltkreisbereich (125) und Auftragen einer zweiten Iso­ lationsschicht (92) auf diesen Bereich (125);
• (d) ganzflächiges Aufbringen einer zweiten leitfähigen Schicht (94) auf dem Substrat (70);
• (e) Ausbilden von zueinander parallel angeordneten Steuergate­ bereichen (48) und Floatinggatebereichen (46) des Spei­ cherzellenbereichs (120) mittels eines zweiten Maskenmu­ sters, das die Oberfläche des peripheren Schaltkreisbe­ reichs (125) bedeckt und sich in einer ersten Richtung entlang der Wortleitung (48) erstreckt, durch aufeinander­ folgendes Ätzen der zweiten leitfähigen Schicht (94), der Isolationsschicht (85) und der ersten leitfähigen Schicht (94);
• (f) Bilden von Gatebereichen (103) im peripheren Schaltkreis­ bereich (125) durch selektives Ätzen der zweiten leitfähi­ gen Schicht (94) im peripheren Schaltkreisbereich (125); und
• (g) Ionenimplantation in die freiliegenden Bereiche des Substrats (70) und darauffolgende Aktivierung dieser Be­ reiche zur Bildung von Source- und Draingebieten im Spei­ cherzellenbereich (120) und im peripheren Schaltkreisbe­ reich (125).

2. Herstellungsverfahren nach Anspruch 1, dadurch gekennzeichnet, daß erste und zweite Isolationsschichten (74, 92) Siliziumoxid­ schichten sind.

3. Herstellungsverfahren nach Anspruch 2, dadurch gekennzeichnet, daß die erste Isolationsschicht (74) aus einer Tunneloxidschicht des Speicherzellenbereichs (120) gebildet ist.

4. Herstellungsverfahren nach Anspruch 2, dadurch gekennzeichnet, daß die zweite Isolationsschicht (92) aus einer Gateoxidschicht des peripheren Schaltkreisbereichs (125) gebildet ist.

5. Herstellungsverfahren nach Anspruch 1, dadurch gekennzeichnet, daß erste und zweite leitfähige Schichten (46, 94) aus polykri­ stallinem Silizium sind, das durch Verwendung eines chemischen Niederdruck-Aufdampfverfahren (low-pressure chemical vapor depo­ sition LPCVD) aufgetragen wird und mit Trichlorophosphoroxid (POCl₃) dotiert wird.

6. Herstellungsverfahren nach Anspruch 5, dadurch gekennzeichnet, daß die zweite leitfähige Schicht (94) einen im Vergleich zur ersten leitfähigen Schicht (46) niedrigeren Widerstand aufweist.

7. Herstellungsverfahren nach Anspruch 1, dadurch gekennzeichnet, daß die zweite leitfähige Schicht (94) aus einem Material wie Wolframsilicid, Titansilicid oder Tantalsilicid gebildet wird.

8. Herstellungsverfahren nach Anspruch 6, dadurch gekennzeichnet, daß die aufeinanderfolgenden Schichten (80, 82, 84) der O-N-O Isolationsschicht (85) folgendermaßen gebildet werden:
Bilden der unteren Oxidschicht (80) durch thermische Oxidation;
Auftragen der Nitridschicht (82) durch LPCVD-Verfahren; und
Bilden der oberen Oxidschicht (84) durch feuchte thermische Oxi­ dation der Nitridschicht (82) über einen Zeitraum von ungefähr 20 Minuten bei einer Temperatur von 1000°C.

9. Herstellungsverfahren nach Anspruch 8, dadurch gekennzeichnet, daß die untere Oxidschicht (80) durch ein Aufwachsverfahren ge­ bildet wird.

10. Herstellungsverfahren nach Anspruch 8, dadurch gekennzeichnet, daß die obere Oxidschicht (84) durch ein Ablagerungsverfahren gebildet wird.

11. Herstellungsverfahren nach Anspruch 10, dadurch gekennzeichnet, daß die obere Oxidschicht (84) durch Mischung einer thermischen Oxidschicht und einer abgelagerten Oxidschicht gebildet wird.

12. Herstellungsverfahren nach Anspruch 8, dadurch gekennzeichnet, daß die Nitridschicht (82) durch Tantaloxid (Ta₂O₅) ersetzt wird.

13. Herstellungsverfahren nach Anspruch 1, mit dem zusätzlichen Verfahrensschritt:
Bilden von internen Verbindungen (102) auf der Oberfläche des Feldoxids (72) des peripheren Schaltkreisbereichs (125) gleich­ zeitig zur Bildung der Gatebereiche (103) im Verfahrensschritt (f).

14. Herstellungsverfahren nach Anspruch 1, dadurch gekennzeichnet, daß im Verfahrensschritt (e) ein Selbstjustierungsätzverfahren verwendet wird.

15. Herstellungsverfahren nach Anspruch 1, dadurch gekennzeichnet, daß die Verfahrensschritte (e) und (f) in umgekehrter Reihenfol­ ge durchgeführt werden.

16. Eine nicht-flüchtige Halbleiterspeicheranordnung mit einem Speicherzellenbereich (120), der mehrere Wortleitungsanordnungen und Bitleitungsanordnungen aufweist und der sich in eine erste Richtung entlang der Wortleitungen (48) und in eine zweite Rich­ tung entlang der Bitleitungen (50) erstreckt, wobei Feldoxidbe­ reiche (72) zwischen den Bitleitungen (50) angeordnete sind, mit Floatinggatebereichen (46), die zwischen den Feldoxidbereichen (72) und unterhalb der Wortleitung (48) gebildet sind, mit Steu­ ergatebereichen (48), die sich in der ersten Richtung erstrecken und die gleiche Breite wie die Floatinggatebereiche (46) aufwei­ sen und mit einer zumindest zwischen den Floatinggatebereichen (46) und den Steuergatebereichen (48) angeordneten O-N-O Isola­ tionsschicht (85), dadurch gekennzeichnet, daß die O-N-O Isolationsschicht (85) zusätzlich auf dem Fel­ doxidbereich (72) zwischen den seitlichen Flächen der Floating­ gatebereiche (46) angeordnet ist.