DE69414310T2

DE69414310T2 - Integrierte Halbleiterschaltung mit Prüfschaltung

Info

Publication number: DE69414310T2
Application number: DE69414310T
Authority: DE
Inventors: Yukihiro C/O Intellectual Propertydiv. Minato-Ku Tokyo 105 Saeki
Original assignee: Toshiba Corp
Current assignee: Toshiba Corp
Priority date: 1993-06-22
Filing date: 1994-06-22
Publication date: 1999-05-06
Anticipated expiration: 2014-06-23
Also published as: EP0632385A1; KR950001318A; DE69414310D1; JP3199908B2; KR0139304B1; EP0632385B1; US5615216A; JPH0720201A

Description

Die vorliegenden Erfindung betrifft eine integrierte Halbleiterschaltung mit einer Testschaltung zum Testen der Tatsache, ob die Verdrahtungsleitungen der integrierten Halbleiterschaltung normal arbeiten oder nicht.
Bevor eine integrierte Schaltung aus einer Fabrik verschickt wird, ist zu garantieren, daß die integrierte Schaltung nicht irgendeinen Defekt aufweist. Um zu bestätigen, daß die integrierte Schaltung keinen Defekt aufweist, ist es erforderlich, die integrierte Schaltung mittels eines Testgeräts zu überprüfen.
Eine integrierte Schaltung wird zum Erzielen einer bestimmten Funktion hergestellt, und das Testgerät testet, ob die hergestellte integrierte Schaltung diese erzielen kann oder nicht. Die integrierte Schaltung wird verschickt, nachdem der Test zeigt, daß bei der integrierten Schaltung nicht irgendein Problem vorliegt.
In den zurückliegenden Jahren entwickelte integrierte Schaltungen weisen einen sehr großen Umfang auf, und die durch Einsatz eines einzigen Chips zu erzielenden Funktionen sind sehr komplex. Da integrierte Schaltungen bei einer großen Zahl von Punkten für die Bestätigung von deren Funktion zu testen sind, nimmt der Test eine sehr lange Zeit in Anspruch, was zu einer Verzögerung beim Versenden der integrierten Schaltungen führt. Zudem sind große Ausgaben für den Test erforderlich.
Damit der Test einfach und schnell ist, enthält eine kürzlich entwickelte Schaltung nicht nur Schaltungselemente zum Erzielen der erforderlichen Funktionen, sondern auch Testschaltungen zum Testen der Funktionen der integrierten Schaltung. Obgleich eine Vielzahl von Testschaltungen in Übereinstimmung mit den Zwecken vorgesehen sind, wird eine zum Überprüfen von Verdrahtungsleitungen eines Mikrocomputers eingesetzte Testschaltung kurz anhand eines Beispiels beschrieben.
Eine vergleichsweise lange Verdrahtungsleitung, die allgemein als ein Datenbus bezeichnet wird, ist in einem einen Mikrocomputer bildenden Halbleiterchip enthalten. Die Schaltungselemente des Mikrocomputers tauschen Daten über den Datenbus aus.
Die Fig. 8 zeigt einen üblichen Mikrocomputer und gibt einen Datenbus 12 wieder. Wie in Fig. 8 gezeigt, sind die Blöcke 1- 9, jeweils bestehend aus zahlreichen Schaltungen, auf einem Halbleiterchip 13 angeordnet. Jeder der Schaltungsblöcke (C. B.) 1-9 ist mit dem Datenbus 12 mittels eines Eingangspuffers 10 und eines Ausgangspuffers 11 verbunden. Um zu überprüfen, ob der Datenbus 12 elektrisch abgetrennt ist, erfolgt gemäß dem Stand der Technik eine Übertragung von Daten von dem Schaltungsblock, der an einem Ende des Datenbusses 12 angeschlossen ist, zu dem Schaltungsblock 7, der an einem anderen Ende des Datenbusses 12 angeschlossen ist. Anschließend erfolgt nach dem Stand der Technik ein Vergleich der von dem Schaltungsblock 1 übertragenen Daten mit den durch den Schaltungsblock 7 empfangenen Daten. Sind diese beiden Daten zueinander identisch, wird bestimmt, daß bei dem Datenbus. 12 nicht irgendeine elektrische Trennung vorliegt.
Nach dem Stand der Technik ist jedoch ein komplexer Betrieb zum Überprüfen des Datenbusses 12 erforderlich. Spezifisch ausgedrückt, wird der Datenbus 12 anhand der folgenden Prozeduren überprüft: Setzen der Daten im Schaltungsblock 1; Übertragen der Daten von dem Schaltungsblock 1 zu dem Schaltungsblock 7; und Vergleichen der durch den Schaltungsblock 7 empfangenen Daten mit den in dem Schaltungsblock 1 gesetzten Daten. Da diese Testprozeduren komplex sind, ist nach dem Stand der Technik unvermeidbarerweise eine lange Testzeit erforderlich.
Die Fig. 9 zeigt ein anderes Beispiel einer Testschaltung nach dem Stand der Technik. In Fig. 9 bezeichnen dieselben Bezugszeichen wie in Fig. 8 dieselben Strukturelemente gemäß den in Fig. 8 gezeigten. Wie in Fig. 9 gezeigt, ist eine erste Testschaltung 21 mit einem Ende eines Datenbusses 12 verbunden, und eine zweite Testschaltung 22 ist mit dem anderen Ende des Datenbusses 12 verbunden. Die ersten und zweiten Testschaltungen führen nicht irgendeinen bestimmten Betrieb durch, wenn sich der Halbleiterchip 13 in einem normalen Betriebsmodus befindet. Jedoch weist in einem Testmodus die erste Testschaltung 21 eine Funktion zum Zuführen eines Stroms zu der zweiten Testschaltung 22 mittels des Datenbusses 12 auf. Die zweite Testschaltung 21 enthält einen (nicht gezeigten) Leseverstärker, der zum Detektieren eines von der ersten Testschaltung 21 zugeführten Stroms dient. Liegt bei dem Datenbus 12 eine elektrische Trennung vor, so fließt kein Strom von der ersten Testschaltung 21 zu der zweiten Testschaltung 22. Demnach ist es möglich, einfach zu prüfen, ob bei dem Datenbus 12 eine elektrische Trennung vorliegt oder nicht. In dieser Schaltungskonfiguration läßt sich eine elektrische Trennung einer Verdrahtungsleitung einfach überprüfen, ohne daß das Erfordernis besteht, die oben erwähnten Schaltungsblöcke 1 und 7 vorzusehen.
Jedoch sind bei der oben erwähnten Schaltungskonfiguration die erste und zweite Testschaltung 21 und 22 mit dem jeweiligen Ende einer Verdrahtungsleitung verbunden. Demnach entsteht ein ungünstiger Einfluß auf die Integrationsdichte des Halbleiterchips. Da zudem eine große Zahl von Signalen für das Steuern der Testschaltungen erforderlich ist, ist dieses Testverfahren unvermeidbarerweise komplex.
Ein Verfahren zum Durchführen des obigen Stromleitungstests in einer einfachen Weise ist in dem US-Patent Nr. 4,857,774 offenbart. Gemäß diesem US-Patent ist eine große Zahl von Verdrahtungsleitung seriell angeschlossen, und sie werden zu einem Zeitpunkt überprüft, um zu detektieren, ob bei ihnen eine elektrische Trennung vorliegt.
Die Fig. 10 zeigt ein schematisches Schaltbild der in dem US- Patent Nr. 4,857,774 offenbarten Schaltung. Wie in Fig. 10 gezeigt, ist eine erste Testschaltung 21 mit einem Ende eines Datenbusses 12 mittels einer Verdrahtungsleitung 30 und einem Schalter 31 verbunden, und eine zweite Testschaltung 22 ist mit dem anderen Ende des Datenbusses 12 verbunden. In diesem Fall wird nicht nur der Datenbus 12 sondern auch die Verdrahtungsleitung 30 überprüft. Der Schalter 31 wird im normalen Betriebsmodus des Halbleiterchips im AUS-Zustand gehalten, und in einem Testmodus, bei dem eine elektrische Trennung detektiert wird, ist er angeschaltet. Im Testmodus sind demnach die Verdrahtungsleitung 30 und der Datenbus 12 elektrisch miteinander verbunden, und sie können so angesehen werden, als ob sie eine einzige Signalleitung bilden. In diesem Zustand wird ein Strom von der ersten Testschaltung 21 zu der zweiten Testschaltung 22 zugeführt, über die Verdrahtungsleitung 30, den Schalter 31 und den Datenbus 12. Wenn der von der ersten Testschaltung 21 zugeführte Strom durch die zweite Testschaltung 22 erfaßt wird, wird bestimmt, daß weder die Verdrahtungsleitung 30 noch der Datenbus 12 eine elektrische Trennung aufweisen. Umgekehrt wird dann, wenn der von der ersten Testschaltung 21 zugeführte Strom nicht durch die zweite Testschaltung 22 erfaßt wird, bestimmt, daß mindestens die Verdrahtungsleitung 30 oder der Datenbus 12 eine elektrische Trennung aufweisen.
Es ist hier eine große Zahl von Verdrahtungsleitungen in einem Zeitpunkt in ähnlicher Weise zu überprüfen. Insbesondere sind Schalter zwischen den jeweils benachbarten Verdrahtungsleitungen vorgesehen und diese Schalter sind lediglich dann angeschaltet, wenn ein Test durchgeführt wird. Diese Konfiguration trägt zu einer Reduktion der erforderlichen Zahl von Testschaltungen bei, und sie übt keinen ungünstigen Einfluß auf die Integrationsdichte aus.
Jedoch tritt bei dem Stand der Technik nach Fig. 10 ein Problem dann auf, wenn zwei mittels eines Schalters zu Verbinde/Verdrahtungsleitungen voneinander entfernt angeordnet sind. Beispielsweise ist im Stand der Technik ein Muster sehr allgemein üblich, bei dem sich Verdrahtungsleitungen 42 in Spaltenrichtung zwischen zwei Verdrahtungsleitungen 40 und 41 in Zeilenrichtung erstrecken. Bei dem in Fig. 11 gezeigten Muster sind die Verdrahtungsleitungen 40 und 41 miteinander mittels eines einzigen N-Kanal-MOS-Transistors 43 (ein Schaltelement) verbunden, das unterhalb der Verdrahtungsleitungen 42 angeordnet ist. Der Transistor 43 wird durch ein Gatesteuersignal TEST gesteuert. Im Testmodus wird der Logikpegel des Gatesteuersignals TEST zu "1" gesetzt, und der Transistor 43 wird in Ansprechen auf dieses Gatesteuersignal angeschaltet. Im Ergebnis sind die Verdrahtungsleitungen 40 und 41 miteinander verbunden. Während des normalen Betriebsmodus ist der Logikpegel des Gatesteuersignals TEST zu "0" gesetzt, und der Transistor 43 ist in Ansprechen auf dieses Gatesteuersignal abgeschaltet. Im Ergebnis sind die Verdrahtungsleitungen 40 und 41 voneinander elektrisch abgetrennt.
Die Fig. 12A zeigt ein Musterlayout gemäß der Fig. 11. Wie in Fig. 12A gezeigt, ist die Sourceelektrode des oben erwähnten Transistors 43 mit der Verdrahtungsleitung 40 verbunden, und die Drainelektrode hiervon ist mit der Verdrahtungsleitung 41 verbunden. Da im normalen Betriebsmodus der Transistor abgeschaltet ist, folgt, daß große Kapazitäten Cp bestehend aus der Source- oder Drainelektrode mit den Verdrahtungsleitungen 40 und 41 verbunden sind, wie in Fig. 12B gezeigt. Der Kapazitätswert dieser Kapazitäten Cp erhöht sich mit einer Zunahme der Distanz zwischen der Verdrahtungsleitung 40 und 41. Demnach wird in dem normalen Betriebsmodus die Signalübertragungsgeschwindigkeit der Verdrahtungsleitungen durch den Transistor 43 in großem Umfang abgesenkt. Es ist zu erkennen, daß die Testschaltungen im normalen Betriebsmodus vollständig überflüssig sind. Obgleich sie zum Zweck der Vereinfachung der Testprozeduren vorgesehen sind, üben sie einen unerwünschten Einfluß auf die Kennlinien bzw. Eigenschaften der integrierten Schaltung nach dem Durchführen des Tests aus.
Die Aufgabe der vorliegenden Erfindung besteht in der Schaffung einer Testschaltung, die eine integrierte Halbleiterschaltung zuverlässig testen kann, mit der sich ungünstige Auswirkungen auf den normalen Betriebsmodus der integrierten Halbleiterschaltung vermeiden lassen, insbesondere die ungünstigen Auswirkungen auf die Signalübertragungsgeschwindigkeit der Verdrahtungsleitungen, und mit der sich eine Verschlechterung der Eigenschaften der integrierten Halbleiterschaltung vermeiden läßt.
Gemäß der vorliegenden Erfindung wird in Übereinstimmung mit der integrierten Halbleiterschaltung mit integrierter Testschaltung gemäß Fig. 11 eine integrierte Halbleiterschaltung mit einer Testschaltung hierfür geschaffen, enthaltend eine erste Verdrahtungsleitung; eine zweite Verdrahtungsleitung; eine erste mit einem Ende der ersten Verdrahtungsleitung verbundene erste Testschaltung zum Ausgeben eines Stroms bei Durchführung eines Tests; eine zweite mit einem Ende der zweiten Verdrahtungsleitung verbundene zweite Testschaltung; und einen zwischen dem anderen Ende der ersten Verdrahtungsleitung und dem anderen Ende der zweiten Verdrahtungsleitung angeschlossenen Schalter, derart, daß der Schalter bei Durchführung des Tests in einen leitenden Zustand setzbar ist, wodurch der von der ersten Testschaltung ausgegebene und durch die erste Verdrahtungsleitung fließende Strom der zweiten Testschaltung mittels der zweiten Verdrahtungsleitung zugeführt werden kann, die zweite Testschaltung zum Detektieren eines dieser durch die zweite Verdrahtungsleitung bei Durchführung des Tests zugeführten Stroms ausgebildet ist; dadurch gekennzeichnet, daß der Schalter mehrere Transistoren mit seriell verbundenen Strompfaden enthält.
Bei der integrierten Halbleiterschaltung mit integrierter Testschaltung sind mehrere Transistoren zwischen den ersten und zweiten Verdrahtungsleitungen so angeordnet, daß die Strompfade der Transistoren seriell verbunden sind. Bei Durchführung eines Tests werden die Transistoren zum elektrischen Verbinden der ersten und zweiten Verdrahtungsleitungen miteinander angeschaltet, und ein Teststrom wird von der ersten Testschaltung zu der zweiten Testschaltung mittels der Verdrahtungsleitungen und der Transistoren zugeführt. Obgleich die Transistoren in dem normalen Betriebsmodus abgeschaltet sind, ist aufgrund des Einsatzes mehrerer Transistoren der Kapazitätswert zwischen den ersten und zweiten Verdrahtungsleitungen gering. Demnach entsteht kein negativer Einfluß auf die Betriebsgeschwindigkeit der integrierten Schaltung.
Ein besseres Verständnis der Erfindung ergibt sich anhand der folgende, beispielhaften detaillierten Beschreibung im Zusammenhang mit der beiliegenden Zeichnung; es zeigen:
Fig. 1 ein Schaltbild zum Darstellen einer Ausführungsform der vorliegenden Erfindung;
Fig. 2 eine planare Musteransicht zum Darstellen des Hauptabschnitts der in Fig. 1 wiedergegebenen Schaltung;
Fig. 3 eine Draufsicht zum Darstellen der Tatsache, wie die in den Fig. 1 und 2 dargestellte Schaltung arbeitet;
Fig. 4 ein Schaltbild zum Darstellen der zweiten Ausführungsform der vorliegenden Erfindung;
Fig. 5 ein Schaltbild zum Darstellen der dritten Ausführungsform der vorliegenden Erfindung;
Fig. 6 die Betriebsweise der in Fig. 5 wiedergegebenen Schaltung;
Fig. 7 ein Schaltbild zum Darstellen der vierten Ausführungsform der vorliegenden Erfindung;
Fig. 8 ein Schaltbild zum Darstellen eines Beispiels einer Testschaltung nach dem Stand der Technik;
Fig. 9 ein Schaltbild zum Darstellen eines anderen Beispiels einer üblichen Testschaltung;
Fig. 10 ein Schaltbild zum Darstellen noch eines weiteren Beispiels einer üblichen Testschaltung;
Fig. 11 ein Schaltbild zum Darstellen des Hauptabschnitts einer üblichen Testschaltung;
Fig. 12A eine Draufsicht zum Darstellen des Musterlayouts des in Fig. 11 wiedergegebenen Hauptabschnitts; und
Fig. 12B eine Draufsicht zum Darstellen des Zustands, in dem der in Fig. 12A dargestellte Transistor sich in dem AUS-Zustand befindet.
Unter Bezug auf die beiliegende Zeichnung werden Ausführungsformen der vorliegenden Erfindung beschrieben.
Wie in den Fig. 1 und 2 gezeigt, ist eine erste Testschaltung 21 mit einem Ende einer Verdrahtungsleitung 40 verbunden, und eine zweite Testschaltung 22 ist mit einem Ende der anderen Verdrahtungsleitung 41 (die als Datenbus dient) verbunden.
Schaltungselemente sind mit der Verdrahtungsleitung 41 verbunden. Seriell verbundene N-Kanal-MOS-Transistoren 50 und und 51 sind zwischen den beiden Verdrahtungsleitungen 40 und 41 vorgesehen und unterhalb der Verdrahtungsleitungen 42 angeordnet. In anderen Worten ausgedrückt, sind die MOS- Transistoren 50 und 51 in einem (nicht gezeigten) Halbleitersubstrat gebildet. Eine (nicht gezeigte) Isolierschicht ist auf den MOS-Transistoren 50 und 51 gebildet, und die Verdrahtungsleitung 42 sind auf der Isolierschicht angeordnet. Ein Ende (Sourceelektrode) des Strompfads des Transistors 50 ist mit dem anderen Ende der Verdrahtungsleitung 40 verbunden, und das andere Ende (Drainelektrode) hiervon ist mit dem einen Ende (Sourceelektrode) des Strompfads des Transistors 51 verbunden. Das andere Ende (Drainelektrode) des Strompfads des Transistors 51 ist mit dem anderen Ende der Verdrahtungsleitung 41 verbunden. Die Gateelektroden G der Transistoren 50 und 51 sind mit einer Teststeuerschaltung 53 verbunden und empfangen ein Gatesteuersignal TEST, das von der Testssteuerschaltung 53 ausgegeben wird.
Bei der obigen Schaltungskonfiguration ist der Logikpegel des Gatesteuersignals TEST zu "1" gesetzt, wenn ein Test durchgeführt wird. Demnach werden die Transistoren 50 und 51 gleichzeitig angeschaltet, und die Verdrahtungsleitungen 40 und 41 sind elektrisch miteinander mittels der Transistoren 50 und 51 verbunden. In diesem Zustand wird ein Strom von der ersten Testschaltung 21 zu der zweiten Testschaltung 22 über die Verdrahtungsleitungen 40 und 41 sowie die Transistoren 50 und 51 zugeführt. Die zweite Testschaltung 22 erfaßt den hierzu zugeführten Strom derart, daß bestimmt wird, ob bei den Verdrahtungsleitungen 40 und 41 eine elektrische Trennung vorliegt oder nicht.
Im normalen Betriebsmodus ist der Logikpegel des Gatesteuersignals TEST zu "0" gesetzt. Demnach sind die Transistoren 50 und 51 abgeschaltet. Die Transistoren 50 und 51 in diesem Zustand sind in Fig. 3 gezeigt. Wie in Fig. 3 gezeigt, ist die Kapazität eines Source/Draingebiets 52, das durch die Kanalabschnitte der Transistoren 50 und 52 abgetrennt ist, gegenüber den Verdrahtungsleitungen 40 und 41 isoliert. Demnach läßt sich sowohl Kapazität der Sourceelektrode des Transistors 50 und diejenige der Drainelektrode des Transistors 51 in großem Umfang reduzieren. Befinden sich die Transistoren 50 und 51 im AUS- Zustand, so erhöht sich lediglich die Kapazität bzw. der Kapazitätswert des Source/Draingebiets 52, und die mit den Verdrahtungsleitungen 40 und 41 verbundene Kapazität nimmt nicht zu. Dies gilt selbst in dem Fall, in dem die Verdrahtungsleitungen 50 und 51 sehr weit voneinander entfernt sind. Im normalen Betriebsmodus ist demnach die Betriebsgeschwindigkeit der integrierten Schaltung nicht ungünstig beeinflußt, und es wird vermieden, daß eine große Strommenge umsonst eingesetzt wird. Zudem kann die Verschlechterung der Eigenschaften der integrierten Schaltung minimal sein.
Die Fig. 4 zeigt die zweite Ausführungsform der vorliegenden Erfindung. Bei der zweiten Ausführungsform lassen sich zwei beliebig aus vier Verdrahtungsleitungen ausgewählte Verdrahtungsleitungen testen, um zu überprüfen, ob bei ihnen eine elektrische Trennung vorliegt. Wie in Fig. 4 gezeigt, ist eine erste Testschaltung 21 mit einem Ende einer Verdrahtungsleitung 60 verbunden, und ein Strom wird von der ersten Testschaltung 21 der Verdrahtungsleitung 60 zugeführt. Eine zweite Testschaltung 22 ist mit einem Ende jeder der anderen Verdrahtungsleitungen 61 bis 63 (die als Datenbusse dienen) verbunden. (Nicht gezeigte) Schaltungselemente sind mit jeder der Verdrahtungsleitungen 61-63 verbunden. Die zweite Testschaltung 22 erfaßt einen dieser zugeführten Strom durch die zugeordnete Verdrahtungsleitung. Seriell verbundene N-Kanal-MOS-Transistoren 64 und 65 sind zwischen Verdrahtungsleitungen 60 und 61 vorgesehen und oberhalb der Verdrahtungsleitungen 42 angeordnet. Entsprechend sind seriell verbundene N-Kanal-MOS-Transistorenen 66 und 67 zwischen Verdrahtungsleitungen 62 und 63 vorgesehen und unterhalb der Verdrahtungsleitungen 42 vorgesehen. Ein Ende (Sourceeleketrode) des Strompfades des Transistors 64 ist mit dem anderen Ende der Verdrahtungsleitung 60 verbunden, und das andere Ende (Drainelektrode) hiervon ist mit einem Ende (Sourceelektrode) des Strompfads jedes der Transistoren 65, 66 und 67 verbunden. Die anderen Enden (Drainelektroden) der Strompfade der Transistoren 65, 66 und 67 sind jeweils mit den anderen Enden der Verdrahtungsleitungen 61, 62 und 63 verbunden. Die Gateelektroden G der Transistoren 64-67 sind mit einer Teststeuerschaltung 53 verbunden und empfangen ein Gatesteuersignal TEST, das von der Teststeuerschaltung 53 ausgegeben wird.
Bei der obigen Schaltungskonfiguration ist der Logikpegel des Gatesteuersignals TEST zu "1" bei Durchführung eines Tests gesetzt. Demnach sind die Transistoren 64-67 gleichzeitig angeschaltet. In diesem Zustand wird ein Strom ausgehend von der ersten Testschaltung 21 zu den Verdrahtungsleitungen 61- 63 mittels der Transistoren 64-67 zugeführt. Jede zweite Testschaltung 22 erfaßt den hierzu zugeführten Strom über die zugeordnete Verdrahtungsleitung, derart, daß bestimmt wird, ob bei der zugeordneten Verdrahtungsleitung eine elektrische Trennung vorliegt. Es ist zu erkennen, daß die zweiten Testschaltungen 22 gleichzeitig oder zu unterschiedlichen Zeitpunkten betrieben werden können. Im normalen Betriebsmodus ist der Logikpegel des Gatesteuersignals TEST zu "0" gesetzt. Demnach sind alle Transistoren 64-67 abgeschaltet, und die Verdrahtungsleitungen 61-63 sind elektrisch von der Verdrahtungsleitung 60 abgetrennt. In diesem Fall nimmt jedoch die Kapazität jeder der Verdrahtungsleitungen 61-64 nicht zu, wie sich anhand der im Zusammenhang mit der ersten Ausführungsform durchgeführten Erklärung erkennen läßt.
Bei der obigen Beschreibung der zweiten Ausführungsform erfolgte ein Bezug auf den Fall, in dem vier Verdrahtungsleitungen getestet werden. Es versteht sich jedoch von selbst, daß die Zahl der zu testenden Verdrahtungsleitungen nicht auf vier begrenzt ist, und eine beliebige Zahl von Verdrahtungsleitungen läßt sich gemäß der zweiten Ausführungsform testen.
Bei der zweiten Ausführungsform sind die Gateelektroden der Transistoren 64-67 gemeinsam an demselben Ausgangsanschluß der Teststeuerschaltung 53 angeschlossen. Jedoch können sie - solange sich alle Transistoren 64-67 in dem normalen Betriebsmodus abschalten lassen - selektiv im Testmodus in Übereinstimmung mit mit dem Zweck des Tests anschalten lassen.
Die Fig. 5 zeigt die dritte Ausführungsform der vorliegenden Erfindung. Die dritte Ausführungsform unterscheidet sich von den vorgenannten Ausführungsformen dahingehend, daß die Transistoren 64-67 selektiv angeschaltet werden. In Fig. 5 sind die den in Fig. 4 gezeigten entsprechenden Strukturelemente anhand derselben Bezugszeichen, wie sie in Fig. 4 benützt werden, bezeichnet. Im Fall der dritten Ausführungsform sind die Gateelektroden der Transistoren 64- 67 an unterschiedliche Ausgangsanschlüsse einer Teststeuerschaltung 68 angeschlossen, und unterschiedliche Gatesteuersignale TEST0 bis TEST3 werden an den Ausgangsanschlüssen erzeugt. Demnach werden Gatesteuersignale TEST0, TEST1, TEST2 und TEST3 jeweils ein Gateelektroden der Transistoren 64, 66, 67 und 65 zugeführt. Zum Überprüfen des Zustands der Verdrahtungsleitungen 61-63 Stück für Stück werden die in Fig. 6 gezeigten Gatesteuersignale TEST0- TEST3 von der Teststeuerschaltung 68 ausgegeben. Bei Steuerung der AN/AUS-Zustände der Transistoren 64-67 in selektiver Art auf diese Weise läßt sich der Zustand einer beliebig ausgewählten Verdrahtungsleitung bzw. -leitungen überprüfen.
Fig. 7 zeigt die vierte Ausführungsform der vorliegenden Erfindung. Diese Ausführungsform ist eine Modifikation der ersten Ausführungsform. In Fig. 7 werden dieselben Bezugszeichen benützt, wie sie in Fig. 1 benützt werden, um die zugeordneten oder ähnliche Strukturelemente zu bezeichnen. Wie in Fig. 7 gezeigt, sind Verdrahtungsleitungen 43 und 44 zwischen der Verdrahtungsleitung 40 und der Verdrahtungsleitung 41 angeordnet. MOS-Transistoren 50n und 51n sind zwischen der Verdrahtungsleitung 40 und der Verdrahtungsleitung 43 angeordnet, und sie sind seriell miteinander verbunden, und MOS-Transistoren 50&sub2; und 51n sind zwischen der Verdrahtungsleitung 43 und der Verdrahtungsleitung 44 angeordnet, und sie sind seriell miteinander verbunden. Entsprechend sind MOS-Transistoren 50&sub1; und 51&sub1; zwischen der Verdrahtungsleitung 44 und der Verdrahtungsleitung 41 angeordnet und seriell miteinander verbunden. Die Gateelektroden der MOS-Transistoren 50&sub1; bis 51&sub1; sind mit einer Teststeuerschaltung 53 Verbunden. Verdrahtungsleitungen 42&sub1; erstrecken sich in dem Gebiet oberhalb der MOS-Transistoren 50&sub1; und 51&sub1;, und Verdrahtungsleitungen 42&sub2; erstrecken sich in dem Gebiet oberhalb der MOS-Transistoren 50&sub2; und 51&sub2;. Entsprechend erstrecken sich Verdrahtungsleitungen 42n in dem Gebiet oberhalb der MOS-Transistoren 50n und 51n.
Mit der obigen Schaltungskonfiguration lassen sich sämtliche MOS-Transistoren 50&sub1; bis 50n gleichzeitig in den leitenden Zustand in Ansprechen auf ein von der Teststeuerschaltung 53 ausgegebenes Gatesteuersignal TEST setzen. Demnach lassen sich Verdrahtungsleitungen 43 und 44, die zwischen der Verdrahtungsleitung 40 und der Verdrahtungsleitung 41 angeordnet sind, überprüfen, zusammen mit den Verdrahtungsleitungen 40 und 41.

Claims

1. Integrierte Halbleiterschaltung mit einer Testschaltung hierfür, enthaltend:

eine erste Verdrahtungsleitung (40);

eine zweite Verdrahtungsleitung (41);

eine mit einem Ende der ersten Verdrahtungsleitung verbundene erste Testschaltung (21) zum Ausgeben eines Stroms bei Durchführung eines Tests;

eine mit einem Ende der zweiten Verdrahtungsleitung verbundene zweite Testschaltung (22); und

einen zwischen dem anderen Ende der ersten Verdrahtungsleitung und dem anderen Ende der zweiten Verdrahtungsleitung angeschlossenen Schalter, derart, daß der Schalter bei Durchführung des Tests in einen leitenden Zustand setzbar ist, wodurch der von der ersten Testschaltung ausgegebene und durch die erste Verdrahtungsleitung fließende Strom der zweiten Testschaltung mittels der zweiten Verdrahtungsleitung zugeführt werden kann,

die zweite Testschaltung zum Detektieren eines dieser durch die zweite Verdrahtungsleitung bei Durchführung des Tests zugeführten Stroms ausgebildet ist;

dadurch gekennzeichnet, daß

der Schalter mehrere Transistoren (50, 51) mit seriell verbundenen Strompfaden enthält.

2. Schaltung nach Anspruch 1, dadurch gekennzeichnet, daß die Transistoren (50, 51) unterhalb einer dritten Verdrahtungsleitung (42) angeordnet sind.

3. Schaltung nach Anspruch 2, dadurch gekennzeichnet, daß die dritte Verdrahtungsleitung (42) zwischen dem andern Ende der ersten Verdrahtungsleitung und dem anderen Ende der zweiten Verdrahtungsleitung angeordnet ist.

4. Schaltung nach Anspruch 1, dadurch gekennzeichnet, daß die zweite Verdrahtungsleitung (41) ein Datenbus ist, an dem Schaltungselemente angeschlossen sind.

5. Schaltung nach Anspruch 1, dadurch gekennzeichnet, daß die erste und zweite Verdrahtungsleitung (40, 41) einen geringen Kapazitätswert dann aufweist, wenn die Transistoren in den AUS-Zustand gesetzt sind.

6. Schaltung nach Anspruch 1, dadurch gekennzeichnet, daß die erste Verdrahtungsleitung (40) mit mehreren zweiten Verdrahtungsleitungen mittels mehrerer Transistoren verbunden ist, und daß bei Durchführung des Tests mindestens zwei der Transistoren in einen AN-Zustand gesetzt sind, wodurch die elektrische Verbindung der ersten Verdrahtungsleitung mit den zweiten Verdrahtungsleitungen ermöglicht ist.