DE3930621C2 - Mikrostreifenleiter-Halbleiter-Anordnung - Google Patents

Description

Die Erfindung betrifft eine Mikrostreifenleiter-Halbleiter-Anordnung sowie einen für diese geeigneten Feldefekt-Transistor-Chip und eine Mikrostreifenleitung. Derartige Anordnungen mit einem FET und einer Mikrostreifenleitung sind an sich bekannt.

In den Fig. 3(a) und 3(b) sind Draufsichten auf bekannte Strukturen zweier Galliumarsenid (GaAs)-FETs gezeigt. Die erste Struktur ist aus einem Artikel von H. Takakuwa et al. bekannt, der unter dem Titel "A Low-Noise Microwave HEMT Using MOCVD" in IEEE Transactions on Electron Devices, Vol. ED-33, No. 5, 1986, S. 595-600 erschienen ist. Die zweite Struktur ist in einem Artikel von E. M. Bastida et al. beschrieben, der unter dem Titel "Airbridge Gate FET for GaAs Monolithic Circuits" in IEEE Transactions on Electron Devices, Vo. ED-32, No. 12, 1985, S. 2754- 2759 erschienen ist. Jeder der gezeigten FETs ist auf oder in einem gewöhnlich aus GaAs bestehenden Halbleitersubstrat 1 ausgebildet. Das Substrat mit einem oder mehreren FETs wird im folgenden als Chip bezeichnet. Jeder der Chips 100 der Fig. 3(a) und 3(b) enthält zwei FETs. Auf der Oberfläche des GaAs-Substrates 1 sind Source-Anschlüsse, Gate-Anschlüsse 3 und Drain-Anschlüsse 4 ausgebildet. Die Source- und Drain-Anschlüsse 2 und 3 sind elektrisch mit Source- bzw. Drain- des FET verbunden. Source und Drain befinden sich in einer an der Oberfläche des Halbleiter-Substrates 1 liegenden leitenden Schicht. Diese elektrisch leitende Schicht kann durch bekannte Verfahren, wie z. B. Ionen­ implantation, Diffusion oder ähnliche gebildet werden. Ein dünnes, lineares Gate 3a ist zwischen Source und Drain jedes Transistors angeordnet und mit dem Gate- Anschluß 3 verbunden.

In der Struktur gemäß Fig. 3(a) erstreckt sich die Länge des linearen Gates 3a im rechten Winkel zum Signalfluß, der vom Eingang an dem Gate-Anschluß 3 zum Ausgang am Drain-Anschluß 4 verläuft. In der Struktur gemäß Fig. 3(b) liegen vier lineare Gates 3a parallel zum Signal­ fluß vom Gate-Anschluß 3 zum Drain-Anschluß 4.

Fig. 4 zeigt den FET-Chip 100 der Fig. 3(a) in einer Mikrostreifenleitung 20 (Wellenleitung). Diese Wellen­ leitung 20 weist lineare, relativ schmale Leiter 7 und 8 auf, die auf entsprechenden dielektrischen Substraten 9 und 10 gebildet sind. Der Source-Anschluß des FET-Chip 100 ist über einen Draht 12 mit Erde verbunden. Die Leitung 20 kann auch eine an der den Leitern 7 und 8 gegenüberliegenden Seite des dielektrischen Substrates 9 und 10 gebildete Masse-Ebene aufweisen, mit der der Draht 12 verbunden ist. Der Gate-Anschluß 3 und der Drain-Anschluß 4 des Chip 100 sind mit den Mikrostrei­ fenleitern 7 bzw. 8 durch Drähte 13 bzw. 14 verbunden. Die Drähte 12, 13 und 14 können relativ dünne Golddrähte sein. Eine Gleichstrom (DC)-Vorspannung wird über die Mikrostreifenleiter 7 und 8 an den Gate-Anschluß 3 und den Drain-Anschluß 4 angelegt. Das zu verstärkende Mikrowellensignal gelangt über den Mikrostreifenleiter 7 und die Drähte 13 zu dem Gate-Anschluß 3. Das verstärkte Signal wird über den Drain-Anschluß 4 und die Drähte 14 auf die Mikrostreifenleitung 8 abgegeben.

Die Eigenschaften einzelner, in Mikrostreifenleitungen eingebauter FET-Chips 100 können in einem großen Bereich variieren. Die Veränderung der Kennwerte kann durch eine Veränderung der Längen und Lagen der Verbindungsdrähte 12, 13 und 14 verursacht werden, da diese Drähte Bie­ gungen sowie Variationen ihrer relativen Bond-Positionen auf den entsprechenden Anschlüssen unterworfen sind, wenn die Chips in die Mikrostreifenleitung eingebaut werden. Diese Variationen verändern die Werte der para­ sitären reaktiven Schaltelemente, die immer in der Anordnung vorhanden sind, insbesondere der parasitären Induktivitäten. Diese parasitären Elemente begrenzen den Gewinn, die Frequenz-Charakteristik und andere Lei­ stungsdaten der Anordnung.

In monolitischen FETs sind die Elektroden direkt mit anderen Schaltelementen verbunden. Ein Beispiel eines monolitischen FET mit einer Gate-Verbindung über eine Luftbrücke ist von Bastida et al. in der vorstehend genannten Schrift IEEE Transactions on Electron Devices, Volume ED-32, Dezember 1985, Seiten 2754-2759 beschrieben. In den Fig. 1b und 6 dieses Artikels ist eine FET-Struktur mit einer Gate-Verbindung vom Gate zum Gate-Anschluß aus Gold gezeigt. Die Gold- Verbindung ist durch einen Luftspalt von einem darun­ terliegenden Source-Anschluß getrennt. Source ist über ein Metall geerdet, das durch das Halbleiter-Substrat von dem Source-Anschluß an der Vorderseite zu dem Source-Anschluß auf der Rückseite führt. Bei einer Aus­ führungsform der dort offenbarten Struktur umfaßt die Luft­ spalt-Verbindung zum Gate eine Mehrzahl von leitenden Fingern in einem kammähnlichen Teil der Luftspalt- Struktur. Die Anordnung der Brücken-Elektrode führt zwar zu einem verbesserten Verstärker-Frequenzgang, da die Einflüsse der parasitären Elemente reduziert werden, die Struktur ist jedoch nicht zur Verwendung in einer Mikrostreifenleitung geeignet. Vielmehr wird diese Struktur direkt mit anderen Verstärkerelementen auf demselben Substrat unter Verwendung konventioneller Metallkontakte in einem integrierten Schaltkreis verbunden.

Aufgabe der Erfindung ist es daher, eine Anordnung eines Feldeffekt- Transistor-Chips mit einer Mikrostreifenleitung anzugeben, die weitestgehend frei von Exemplarstreuungen hergestellt werden kann, wobei die Mikrostreifen- Leitung bzw. der Feldeffekt-Transistor-Chip so ausgestaltet sind, daß sie zum Herstellen einer derartigen Kombination besonders gut geeignet sind.

Die erfindungsgemäße Mikrostreifenleiter-Halbleiter-Anordnung ist durch die Merkmale von Anspruch 1 gegeben, eine erfindungsgemäße Feldeffekt-Transistor-Chip durch die Merkmale von Anspruch 3 und die zugehörige erfindungsgemäße Mikrostreifenleitung durch die Merkmale des Anspruchs 9.

Erfindungswesentlich ist dabei, daß Streifenanschlüsse ("beam lead") verwendet werden, die entweder als Verlängerungen von Mikrostreifenleitern oder als Verlängerungen von Anschlußelektroden des Feldeffekt-Transistor-Chips ausgebildet sind. Dadurch lassen sich Ungleichförmigkeiten beim Herstellen von Verbindungen zwischen den Mikrostreifenleitern und den Anschlußelektroden weitgehend vermeiden. Es treten dann die vorstehend in Zusammenhang mit solchen Ungleichförmigkeiten auftretenden Nachteile nicht mehr auf. Transistoren mit Streifenanschlüssen sind z. B. aus "Handbook of Semiconductor Electronics", McGraw-Hill Book Company, 3. Auflage, Seite 8-29, bekannt. Die dort dargestellte Struktur ist jedoch nicht zum unmittelbaren Anschließen an die Enden eines durch einen Schlitz unterbrochenen Mikrostreifenleiters geeignet.

Eine Feldeffekt-Transistor-Struktur, die für die genannte Anschlußart besonders geeignet ist, ist eine solche mit sog. Luftbrücken-Struktur, wie sie im bereits eingangs erwähnten Artikel von E. M. Bastida et al. beschrieben ist. Hierbei nehmen die Gate-Elektrode und die Source-Elektrode eine Luftbrücken-Beziehung ein; es überbrückt entweder die Gate- die Source-Elektrode, wie aus dem genannten Artikel bekannt, oder die Source-Elektrode überbrückt die Gate-Elektrode.

Es folgt die Beschreibung von Ausführungsbeispielen anhand der Zeichnungen. Es zeigt

Fig. 1 eine Perspektivdarstellung eines erfindungsgemäßen Feldeffekt-Transistor-Chips mit Luftbrücken-Struktur und Streifenanschlüssen,

Fig. 2 eine Perspektivdarstellung einer aus dem Chip gemäß Fig. 1 und einer Mikrostreifen-Leitung gebildeten Anordnung,

Fig. 3(a) und 3(b) Draufsichten von Strukturen zweier herkömmlicher FETs,

Fig. 4 eine Perspektivdarstellung einer aus dem herkömmlichen FET-Chip gemäß Fig. 3(a) und einer Mikrostreifenleitung gebildeten Anordnung,

Fig. 5(a) bis 5(l) Querschnittsdarstellungen, die die einzelnen Schritte bei der Herstellung einer erfindungs­ gemäßen Ausführungsform eines FET-Chips zeigen,

Fig. 6(a) und 6(b) eine Draufsicht bzw. eine teilweise Seitenansicht einer erfindungsgemäßen Ausführungs­ form eines FET-Chips,

Fig. 7 die Perspektivdarstellung eines Teils einer erfindungsgemäßen Mikrostreifenleitung mit einem Streifenanschluß,

Fig. 8 die Perspektivdarstellung einer erfindungsge­ mäßen Anordnung mit einem FET-Chip, der mit einer Mikrostreifenleitung gemäß Fig. 7 ver­ bunden ist,

Fig. 9(a) bis 9(e) Querschnittsdarstellungen, die die Schritte bei der Herstel­ lung der Mikrostreifenleitung gemäß Fig. 7 zeigen.

In den Fig. 1 und 2 sind Perspektivdarstellungen eines zum Einbau in eine Mikrostreifenleitung geeigneten Feldeffekt-Transistor-Chips 200 bzw. die Zusammenschal­ tung des Chips 200 mit einer Mikrostreifenleitung 20 gemäß Ausführungsformen der Erfindung gezeigt. In allen Figuren bezeichnen gleiche Bezugszeichen die gleichen oder einander entsprechende Elemente. Bei der Erfindung entfallen die Verbindungsdrähte 12, 13 und 14 gemäß Fig. 4. Die Drähte 13 und 14 sind durch Streifenanschlüsse 5 bzw. 6 ersetzt, anstatt des Drahtes 12 wird eine Elektrodenstruktur verwendet, die Leitungswege durch ein Halbleitersubstrat 1 umfaßt. Wie in den Fig. 1 und 2 gezeigt, weisen ein Gate-Anschluß 3 einen Streifenanschluß 5, ein Drain-Anschluß 4 einen Streifenanschluß 6 auf. Die Leiter 5 und 6 sind direkt mit Mikrostreifenleitern 7 bzw. 8 verbunden, die im wesentlichen gleiche Breite aufweisen. Gemäß der Erfindung sind die Gate- und Drain-Anschlüsse des FET gemäß Fig. 4 durch eine Luftbrücken-Struktur ersetzt.

Mit dem hier verwendeten Begriff "Streifenanschluß" sind elektrisch leitende Bänder mit im allgemeinen recht­ eckigem Querschnitt gemeint, die sich zum Rand eines Substrates und darüberhinaus erstrecken, ähnlich einem freitragenden Arm. Diese Leitertechnologie wird bei Halbleiter-Strukturen seit einigen Jahren verwendet, wobei der Begriff "Streifenanschluß" für eine solche sich parallel und über den Umfang der Oberfläche hinaus erstreckende Elektrode verwendet wird, die eine elek­ trische Verbindung zu einem elektrischen Element auf der anderen Seite der Oberfläche herstellt.

In den Fig. 1 und 2 sind die Gate- und Drain-Streifen­ anschlüsse 5 und 6 einstückige Verlängerungen des Gate-An­ schlusses 3 bzw. des Drain-Anschlusses 4. Die Breite dieser Anschlüsse ist vorzugsweise im wesentlichen gleich derjenigen der entsprechenden Anschlüsse und der Mikrostreifenleiter 7 und 8. Wie in den Fig. 1 und 2 erkennbar, sind die Streifenanschlüsse mit den entsprechenden Mikrostreifenleitern ausgerichtet und mit diesen ver­ bunden, so daß sie eine Verlängerung dieser Leiter bil­ den.

Der Source-Anschluß 2 des FET-Chips 100 gemäß den Fig. 1 und 2 hat eine H-förmige Gestalt auf der Oberfläche des Substrates 1. Der zentrale, die beiden Seitenarme ver­ bindende Bereich des "H" verläuft unter einem Brücken­ abschnitt des Gate-Anschlusses 3, der mit einem Gate 3a verbunden ist. Unter den Seitenarmen des "H"-förmigen Source-Anschlusses 2 erstrecken sich zwei Durchgangs­ bohrungen 30 durch das Halbleiter-Substrat 1. Diese Durchgangsbohrungen sind mit Metall ausgefüllt oder ausgekleidet und bilden elektrische Verbindungen von dem Source-Anschluß 2 auf der Vorderfläche des Halbleiter- Chips 1 zu einer auf der rückseitigen Oberfläche des Substrates 1 gebildeten, geerdeten Elektrode 26. Bei einem FET-Chip mit einem quadratischen Substrat mit etwa 500 µm Seitenlänge sind die Durchmesser der Durchgangs­ löcher 30 typischerweise etwa 100 µm.

Die Brückenstruktur des Gate-Anschlusses 3 verläuft über dem Source-Anschluß 2 und ist von diesem durch einen Luftspalt getrennt und elektrisch isoliert. Ein Teil des Gate-Anschlusses 3 ist direkt auf der Oberfläche des Halbleiter-Substrates 1 gebildet. Genau gegenüber dem linearen Gate 3a hat ein Teil des Gate-Anschlusses 3 einen Abstand vom Substrat und überquert den Source- Anschluß 2. Der überbrückende Abschnitt weist eine im wesentlichen rechtwinklige Biegung auf, sowie einen Abschnitt des Gate-Anschlusses 3, der nahezu senkrecht zu der Oberfläche des Halbleiter-Substrates 1 verläuft. Dieser senkrechte Abschnitt stellt die Verbindung zu dem linearen Gate 3a her. Zur Verbesserung der Hochfrequenz- Eigenschaften des FET und zur Verringerung der Einflüsse parasitärer Schaltelemente werden die von dem beabstan­ deten Teil des Gate-Anschlusses 3 zu dem linearen Gate 3a senkrecht zum Substrat verlaufenden Verbindungen durch elektrisch leitende Finger 3b gebildet. Diese Finger 3b haben neben der Reduktion der parasitären Elemente der Schaltungsanordnung eine Verstärkung der dreidimensionalen Struktur zur Folge.

Die Schritte bei der Herstellung des FET-Chips 200 gemäß Fig. 1 sind in den Fig. 5(a) bis 5(l) gezeigt. Zuerst wird eine elektrisch leitende Schicht in einem isolierenden oder halbisolierenden Substrat 1 gebildet. Diese aktive Schicht bildet den Kanal zwischen Source und Drain des aufzubauenden FET. Bei Anwendung konven­ tioneller photolithographischer Techniken wird ein Bereich des Substrates nahe seiner Oberfläche durch Ätzen teilweise entfernt, so daß die Mesa-Struktur wie in Fig. 5(a) gezeigt, entsteht. Die aktive Schicht wird durch die Mesa-Schicht begrenzt und dadurch elektrisch von dem Rest des Substrates 1 isoliert.

Als nächstes werden gemäß Fig. 5(b) Source- und Drain- Anschlüsse 2a bzw. 4a auf der Oberfläche des Substrates 1 an gegenüberliegenden Seiten der Mesa-Struktur, wobei diese überlappt wird, gebildet. Die Anschlüsse und das Substrat 1 werden durch Hitzebehandlung legiert. Für das lineare Gate 3a wird Metall zwischen die Source- und Drain-Anschlüsse 2a bzw. 4a wie in Fig. 5(c) gezeigt, aufgebracht. Das lineare Gate 3a wird durch Anwendung konventioneller photolithographischer Techniken begrenzt und geeignet angeordnet. Das lineare Gate 3a bildet typischerweise eine Schottky-Barriere mit dem Substrat 1, d. h. der vollständige FET ist ein MES-FET.

Der "H"-förmige Source-Anschluß 2 wird unter Verwendung konventioneller Metall-Abscheidungs- und photolithogra­ phischer Techniken, wie z. B. dem "lift-off"-Verfahren, mit der gewünschten Gestalt gebildet. Der so entstandene Source-Anschluß ist in Fig. 5(d) gezeigt. Anschließend wird die brückenförmige Elektrodenstruktur gebildet. Zunächst wird eine Photoresist-Basisschicht 20 abgela­ gert und zum vorübergehenden Tragen des beabstandeten Abschnittes der Luftbrücke, wie in Fig. 5(e) gezeigt, gestaltet. An der vorderen Oberfläche des Substrats wird vorübergehend eine Plattier-Elektrode 21 zum Leiten von Strom aufgebracht, so daß die Luftbrücke und die Drain- Anschlüsse plattiert werden. Die Oberfläche weist dabei die schon beschriebenen Teile auf (siehe Fig. 5(f)).

Bevor die aus Gold bestehende Brücken-Elektrode aufge­ bracht wird, wird ein zweiter Photoresist-Bereich 23 als Plattierungsmaske auf der Plattier-Elektrode 21 gegen­ über einem Bereich zwischen dem linearen Gate 3a und dem Drain-Anschluß 4a abgelagert. Der Photoresist-Bereich 23 wird in der gewünschten Form und am gewünschten Ort unter Verwendung gewöhnlicher photolithographischer Techniken gebildet. Fig. 5(g) zeigt Lage und Gestalt dieses Bereiches 23. Als nächstes wird in einem elek­ trolytischen Prozeß ein Metall, vorzugsweise Gold, über die gesamte Oberfläche der Maske des Substrates plat­ tiert. Die Plattierungs-Elektrode 21 dient als eine der Elektroden für diesen Prozeß. Im Bereich 23 findet keine Ablagerung statt, da dieser Bereich elektrisch von der Plattierungs-Elektrode 21 isoliert ist. Durch die Plat­ tierung wird eine Goldschicht abgelagert, die später die Brücken-Elektrode und die Streifenanschlüsse bildet. Die so entstandene Struktur ist in Fig. 5(h) gezeigt. Nach der Metallplattierung werden die Photoresist-Bereiche 20 und 23, die nur zum Tragen und zum Schutz dienen, sowie die Elektrode 21 mit geeigneten Lösungsmitteln dort ent­ fernt, wo sie freiliegen, so daß die in Fig. 5(i) ge­ zeigte Struktur entsteht.

Nachdem diese Verfahrensschritte abgeschlossen sind, wird das Substrat an seiner Vorderseite, d. h. der Ober­ fläche mit der aktiven Schicht, an einer Einspann-Vor­ richtung befestigt. Das Substrat wird dann an seiner rückseitigen Oberfläche zur Verringerung seiner Dicke poliert. An dieser Oberfläche des Substrates 1 wird eine Photoresist-Schicht 25 aufgebracht, die diejenigen Abschnitte freiläßt, die gegenüber den Randbereichen der Gold-Plattierung der Drain- und Source-Leiter liegen. Außerdem werden die Teile des Substrates 1 freigelassen, in denen die Durchgangs-Bohrungen 30 angelegt werden. Der in diesem Stadium teilweise fertiggestellte FET-Chip ist in Fig. 5(j) gezeigt.

Das Substrat 1 wird von der rückseitigen Oberfläche mit dem Photoresist 25 als Maske weggeätzt. Das Ätzen wird so lange durchgeführt, bis die gesamte Dicke des unmas­ kierten Bereiches des Substrates entfernt ist. Wenn mehrere der beschriebenen FET-Chips auf demselben Schichtträger aufgebaut werden, trennt dieser Ätzvorgang die Chips voneinander. Weiterhin werden durch den Ätz­ vorgang die Durchgangslöcher gebildet, sowie die sich über die Ecken des Substrates 1 hinaus erstreckenden Metallplatten als Streifenanschlüsse 5 und 6, wie in Fig. 5(k) gezeigt, freigelegt. Schließlich wird auf der rücksei­ tigen Oberfläche des Halbleiter-Substrates 1 eine Metallschicht als Elektrode 26 aufgebracht, ebenso wie in den Durchgangslöchern 30, um die Source-Elektrode 2 auf der Vorderseite des Substrates mit der Elektrode 26 zu verbinden. Auf diese Weise kann die Source-Elektrode 2 auf einfache Weise, insbesondere mit der Masseebene der Mikrostreifenleitung, geerdet werden. Die letzte Plattierung vervollständigt den FET-Chip 200, wie in den Fig. 1, 2 und 5(l) gezeigt.

Die Verbindung des FET-Chip 200 mit den Leitern 7 und 8 der Mikrostreifenleitung 20 kann auf einfache Weise mit geringen Exemplarstreuungen von Chip zu Chip erzielt werden. Der Chip 200 wird in dem Spalt zwischen den dielektrischen Substraten 9 und 10 der Mikrostreifen­ leitung eingebaut, wobei die Streifenanschlüsse 5 und 6 vom Gate bzw. Drain mit den Leitern 7 bzw. 8 der Mikro­ streifenleitung ausgerichtet sind. Die Streifenanschlüsse werden durch Druckschweißen mit den Leitern der Mikro­ streifenleitung verbunden, so daß die in Fig. 2 gezeigte Anordnung entsteht. Der Aufbau wird durch Erden des Source-Anschlusses 2 abgeschlossen, d. h. durch Ver­ bindung der Elektrode 26 an der rückseitigen Oberfläche mit der Masse-Ebene der Mikrostreifenleitung.

Dadurch, daß die Streifenanschlüsse 5 und 6 in Lage und Abmes­ sung gleich sind, können der FET-Chip 200 und die Leiter der Mikrostreifenleitung einfach und gleichförmig mit­ einander verbunden werden. Im Gegensatz zu den Draht­ verbindungen gemäß dem Stand der Technik, wie in Fig. 4 gezeigt, treten keine Veränderungen bezüglich der Lage und den Abmessungen der Leiter auf, die Veränderungen der FET-Kennwerte verursachen können. Frequenzabhängige Übertragungsverluste, die auftreten können, wenn dünne Drähte mit wesentlich dickeren Mikrostreifenleitern verbunden werden, werden reduziert, da die Breite der Streifenanschlüsse im wesentlichen gleich der Breite der Mikrostreifenleiter ist. Vorzugsweise ist, wie in den Fig. 1 und 2 gezeigt, die Breite der Gate-Elektroden 3 von der Brücke bis zum Gate-Streifenanschluß 5 konstant. In entsprechender Weise hat die Drain-Elektrode 4 vorzugs­ weise im wesentlichen die gleiche Breite wie der Drain- Streifenanschluß 6 und wie der Mikrostreifen-Leiter 8, mit dem sie verbunden ist, so daß die Übertragungsverluste bei hohen Frequenzen reduziert werden.

In der mit Bezug auf die Fig. 1 und 2 beschriebenen Ausführungsform der Erfindung wird eine Brücken-Struktur verwendet, so daß ein Teil der Gate-Elektrode 3 von der vorderen Oberfläche des Halbleiter-Substrates 1 durch einen Luftspalt getrennt ist und über die Source-Elek­ trode 2 geführt wird. Die Brücke kann jedoch auch durch Beabstandung eines Teiles der Source-Elektrode von der vorderen Oberfläche des Halbleitersubstrates 1 gebildet werden, wobei die Source-Elektrode dann über die Gate- Elektrode 3 geführt wird. Fig. 6(a) zeigt die Drauf­ sicht einer Ausführungsform der Erfindung mit einer Brückenstruktur für die Source-Elektrode. Die Ausfüh­ rungsform gemäß Fig. 6(a) ist in einer vergrößerten Querschnittsdarstellung in Fig. 6(b) entlang der Linie VIb-VIb in Fig. 6(a) gezeigt. In dieser Ausführungsform wird für die Gate-Elektrode 3 eine Mehrzahl von Fingern 3b verwendet, die direkt auf der vorderen Oberfläche des Halbleiter-Substrates 1 angeordnet sind. In der weiter oben beschriebenen Ausführungsform waren diese Gate- Finger senkrecht zu dieser Oberfläche angeordnet. Die Finger 3b verbinden die relativ breite Gate-Elektrode 3 mit dem linearen Gate 3a an einer Mehrzahl von Stellen, so daß die Einflüsse parasitärer Schaltkreiselemente reduziert werden. Die Source-Elektrode 2 verläuft über die Gate-Finger 3b und ist teilweise von der Oberfläche des Halbleiter-Substrates 1 beabstandet. In der Ausfüh­ rungsform gemäß den Fig. 6(a) und 6(b) ist die Source-Elektrode von jedem der Gate-Finger 3b durch einen Luftspalt getrennt, die Oberfläche des Halbleiter- Substrates 1 zwischen jedem der Gate-Finger 3b steht jedoch mit der Source-Elektrode in Kontakt.

Die in dieser Erfindung beschriebenen Ausführungsbei­ spiele beziehen sich allgemein auf einen HF-GaAs FET- Chip. Die Erfindung findet jedoch auch Anwendung bei verschiedenen anderen Typen von FETs, z. B. bei einem Transistor mit hoher Elektronenbeweglichkeit (HEMT), d. h. einem FET mit einem halbisolierenden Substrat, einer nichtdotierten GaAs-Schicht auf diesem Substrat, sowie einer dünnen n-AlGaAs-aktiven Schicht, auf der die FET-Elektroden gebildet sind. Bei FETs mit Indium­ phosphid (InP) oder Indium-Galliumarsenid (InGaAs) oder einen HEMT mit InGaAs in der aktiven Schicht, findet die Erfindung ebenfalls Anwendung.

Bei den beschriebenen Ausführungsformen ist die Breite der Gate- und Drain-Elektroden sowie die ihrer entspre­ chenden Streifenanschlüsse konstant und im wesentlichen der konstanten Breite der Mikrostreifenleiter gleich. Wenn jedoch die Länge des linearen Gates 3a wesentlich von der Breite der Mikrostreifenleitung verschieden ist, sind nur die Streifenanschlüsse von gleicher Breite wie die Mikrostreifenleiter. In dieser Anordnung wird die Breite der Gate- und Drain-Elektroden zwischen der Gate-Länge und der Mikrostreifenleiter-Breite vorzugsweise nur gering variiert und nicht abrupt geändert, um nicht die Hochfrequenz-Eigenschaften des Chips zu beeinträchtigen. In anderen Ausführungsformen kann die Streifenanschluß-Breite auch größer oder kleiner sein als die Breite der Mikro­ streifenleiter.

In den beschriebenen Ausführungsformen sind die Streifen­ anschlüsse 5 und 6 als einstückiges Teil der Elektroden des FET-Chip 200 gefertigt. Die Streifenanschlüsse können jedoch auch ein (einstückiges) Teil mit den Leitern der Mikrostreifenleitung bilden. Die Fig. 7 und 8 sind Perspektivdarstellungen einer Mikrostreifenleitung sowie einer Anordnung mit einem FET-Chip gemäß einer anderen Ausführungsform der Erfindung. In dieser Ausführungsform sind die Streifenanschlüsse 17 und 18 ein einstückiges Teil der Mikrostreifenleiter 7 bzw. 8. Die Streifenanschlüsse 17 und 18 erstrecken sich in auswärtiger Richtung von den Enden der dielektrischen Substrate 9 und 10 über sie hinaus.

In Fig. 8 ist ein FET-Chip 203 ähnlich dem Chip 200 gemäß Fig. 1 gezeigt, mit der Ausnahme, daß weder die Gate-Elektrode 3 noch die Drain-Elektrode 4 Streifenanschlüsse aufweisen. In dieser Ausführungsform sind die Streifen­ anschlüsse 17 und 18 direkt an den Elektroden auf dem Halb­ leiter-Substrat 1 angebracht, wohingegen beim obigen Ausführungsbeispiel die Kontaktierung auf den Leitern 7 und 8 der Mikrostreifenleitung stattfand.

Ein Verfahren zur Herstellung der Streifenanschlüsse gemäß den Fig. 7 und 8 ist in den Fig. 9(a) bis 9(e) gezeigt. Das Verfahren beginnt mit einem dielektrischen Körper 101, der aus Aluminium sein kann, auf dessen Oberfläche eine erste Photoresistschicht 102 an ausge­ wählten Bereichen gebildet wird, wie in Fig. 9(a) gezeigt. Eine Metallisierung 103, wie z.B. aus einer Nickel/Gold-Legierung wird, wie in Fig. 9(b) gezeigt, über die gesamte Oberfläche des dielektrischen Körpers gelegt.

Über der Metallisierung 103 wird eine zweite Photore­ sistschicht 104 abgelagert, so daß ein den Mikrostrei­ fenleitern entsprechendes Muster entsteht. Zusätzlich wird die Photoresistschicht von einem Teil der der Schicht 102 gegenüberliegenden Metallisierung 103 ent­ fernt, und zwar mit einem Muster, das in transversaler Richtung zu dem der Mikrostreifenleiter verläuft. Unter Verwendung der Photoresistschicht 104 als Maske wird das freiliegende Metall durch Ätzen entfernt, wodurch die Mikrostreifenleiter 7 und 8 zurückbleiben, die direkt auf dem Körper 101 liegen und deren Endbereiche von diesem Körper 101 beabstandet sind und die Photoresist­ schicht 102 überlagern. Diese Struktur ist in Fig. 9(c) gezeigt.

Die Photoresistschicht 104 wird entfernt und ein Teil des gegenüber der Photoresistschicht 102 liegenden Kör­ pers 101 wird durch Sägen oder Schneiden von der rück­ seitigen Oberfläche des Substrates ebenfalls entfernt. Mit diesem Schritt wird der einstückige Körper 101 in Teile 201 und 202 getrennt, d. h. in Substrate 9 und 10, wie in Fig. 9(d) gezeigt. Schließlich wird die erste Photoresistschicht 102 entfernt, womit die Mikrostrei­ fenleitung mit den Substraten 9 und 10, auf denen Leiter 7 bzw. 8 gebildet sind, mit entsprechenden, von den Substraten 9 und 10 abstehenden und über ihre Ecken hinausragenden Streifenanschlüsse 17 und 18 vollendet. Diese Struktur ist in Fig. 9(e) gezeigt.

Die Mikrostreifen-Leitung mit den Streifenanschlüssen 17 und 18 und dem FET-Chip 203 ist wie in Fig. 8 gezeigt, aufge­ baut. Der FET-Chip 203 ist in dem Spalt zwischen den Substraten 9 und 10 angeordnet, d.h. zwischen den Abschnitten 201 und 202, wobei die Gate-Elektrode 3 und die Drain-Elektrode 4 mit den Streifenanschlüssen 17 bzw. 18 ausgerichtet ist. Die Streifenanschlüsse 17 und 18 werden nun durch Druckschweißen mit den Gate- und Drain-Elektroden 3 bzw. 4 verbunden. Die Source-Elektrode 2 wird über die Durchgangsbohrungen 30 und die rückseitige Elektrode 26 des Halbleiter-Substrates 1 geerdet.

Bei den in den Fig. 7 und 8 gezeigten Ausführungs­ formen der Erfindung ist es nicht erforderlich, daß die Streifenanschlüsse auf dem FET-Chip 203 angebracht werden. Folglich ist in dieser Ausführungsform die Herstellung des Chips 203 einfacher und die Qualität besser. Anstatt des in den Ausführungsformen der Erfindung gemäß den Fig. 7, 8 und 9(e) verwendeten Aluminiums für das dielektrische Substrat der Mikrostreifen-Leitung können auch andere dielektrische Materialien, wie z. B. Saphir, verwendet werden. Da jedoch Saphir ein sehr hartes Material ist, sind zum Sägen oder Schneiden gemäß dem in Fig. 9(d) gezeigten Herstellungsschritt spezielle Säge- oder Schneidtechniken erforderlich.

Claims (20)

1. Mikrostreifenleiter-Halbleiter-Anordnung mit einem Halbleiter- Chip (203), der mit einer Mikrostreifenleitung (201; 202) verbunden ist, dadurch gekennzeichnet, daß die Mikrostreifenleitung enthält:

• - ein dielektrisches Substrat (9, 10) mit einem durchgehenden Schlitz, und
• - einen Mikrostreifenleiter (7, 8), der auf dem Substrat rechtwinklig zum Schlitz verläuft und durch diesen unterbrochen wird, wobei
• - von jedem der beiden an den Schlitz stoßenden Enden des Mikrostreifenleiters jeweils ein Streifenanschluß (17, 18) in den Raum über dem Schlitz ragt,

und daß der Halbleiter-Chip Anschlußelektroden (3, 4) in Richtung der Streifenanschlüsse (17, 18) der Mikrostreifenleitung und im wesentlichen mit der Breite derselben aufweist, wobei Elektroden eine Luftbrückenbeziehung einnehmen.

2. Mikrostreifenleiter-Halbleiter-Anordnung nach Anspruch 1, dadurch gekennzeichnet, daß der Mikrostreifenleiter (7, 8) und jeder Streifenanschluß (17, 18) im wesentlichen die gleiche Breite aufweisen.

3. Mikrostreifenleiter-Halbleiter-Anordnung nach Anspruch 1 oder 2, dadurch gekennzeichnet, daß der Mikrostreifenleiter (7, 8) mit dem an ihn anschließenden Streifenanschluß (17, 18) jeweils einstückig ausgebildet ist.

4. Mikrostreifenleiter-Halbleiter-Anordnung mit einem Feldeffekt- Transistor-Chip (200), der mit einer Mikrostreifenleitung (20) verbunden ist, dadurch gekennzeichnet, daß der Chip aufweist:

• - ein Halbleitersubstrat (1) mit einer ersten und einer zweiten Oberfläche, die sich einander gegenüberliegen, und
• - einen auf der ersten Oberfläche gebildeten FET mit Gate, Source und Drain mit jeweils zugehöriger Elektrode, wobei
• - die Gate-Elektrode (3) und die Source-Elektrode (2) eine Luftbrücken-Beziehung einnehmen,
• - sich die Gate-Elektrode (3) und die Drain-Elektrode (4) in derselben Richtung erstrecken, und
• - jeweils ein Streifenanschluß (5, 6) an die Gate-Elektrode (3) bzw. Drain-Elektrode (4) anschließt,

und daß die Mikrostreifenleitung Mikrostreifenleiter (7, 8) in Richtung der Streifenanschlüsse (5, 6) des Chips und im wesentlichen mit der Breite derselben aufweist.

5. Mikrostreifenleiter-Halbleiter-Anordnung nach Anspruch 4, dadurch gekennzeichnet, daß die Gate-Elektrode (3) und die Drain-Elektrode (4) und die zugehörigen Streifenanschlüsse (5, 6) jeweils im wesentlichen dieselbe Breite aufweisen.

6. Mikrostreifenleiter-Halbleiter-Anordnung nach Anspruch 4 oder 5, dadurch gekennzeichnet, daß die Gate-Elektrode (3) und die Drain-Elektrode (4) mit dem zugehörigen Streifenanschluß (5, 6) jeweils einstückig ausgebildet sind.

7. Mikrostreifenleiter-Halbleiter-Anordnung nach einem der Ansprüche 4 bis 6, dadurch gekennzeichnet, daß das Gate als zwischen Source und Drain angeordnetes lineares Gate (3a) ausgebildet ist.

8. Mikrostreifenleiter-Halbleiter-Anordnung nach einem der Ansprüche 4 bis 7, dadurch gekennzeichnet, daß die Gate-Elektrode (3) das Gate (3a) über Finger (3b) kontaktiert.

9. Mikrostreifenleiter-Halbleiter-Anordnung nach einem der Ansprüche 4 bis 8, dadurch gekennzeichnet, daß die Source-Elektrode (2) elektrisch mit der zweiten Oberfläche des Halbleitersubstrats (1) über eine metallische, sich durch das Substrat von der ersten zur zweiten Oberfläche erstreckende Verbindung (30) verbunden ist.

10. Feldeffekt-Transistor-Chip (200) für eine Mikrostreifenleiter- Halbleiter-Anordnung nach einem der Ansprüche 1 bis 9, gekennzeichnet durch

• - ein Halbleitersubstrat (1) mit einer ersten und einer zweiten Oberfläche, die sich einander gegenüberliegen, und
• - einen auf der ersten Oberfläche gebildeten FET mit Gate, Source und Drain mit jeweils zugehöriger Elektrode,
  wobei
• - die Gate-Elektrode (3) und die Source-Elektrode (2) eine Luftbrücken-Beziehung einnehmen,
• - sich die Gate-Elektrode (3) und die Drain-Elektrode (4) in derselben Richtung erstrecken, und
• - jeweils ein Streifenanschluß (5, 6) an die Gate-Elektrode (3) bzw. Drain-Elektrode (4) anschließt.

11. Chip nach Anspruch 10, dadurch gekennzeichnet, daß die Gate-Elektrode (3) und die Drain-Elektrode (4) und die zugehörigen Streifenanschlüsse (5, 6) jeweils im wesentlichen dieselbe Breite aufweisen.

12. Chip nach Anspruch 10 oder 11, dadurch gekennzeichnet, daß die Gate-Elektrode (3) und die Drain-Elektrode (4) mit dem zugehörigen Streifenanschluß (5, 6) jeweils einstückig ausgebildet sind.

13. Chip nach einem der Ansprüche 10 bis 12, dadurch gekennzeichnet, daß das Gate als zwischen Source und Drain angeordnetes lineares Gate (3a) ausgebildet ist.

14. Chip nach einem der Ansprüche 10 bis 13, dadurch gekennzeichnet, daß die Gate-Elektrode (3) das Gate (3a) über Finger (3b) kontaktiert.

15. Chip nach einem der Ansprüche 10 bis 14, dadurch gekennzeichnet, daß die Source-Elektrode (2) elektrisch mit der zweiten Oberfläche des Halbleitersubstrats (1) über eine metallische, sich durch das Substrat von der ersten zur zweiten Oberfläche erstreckende Verbindung (30) verbunden ist.

16. Mikrostreifenleitung für eine Mikrostreifenleiter-Halbleiter- Anordnung nach einem der Ansprüche 1 bis 9, gekennzeichnet durch

• - ein dielektrisches Substrat (9, 10) mit einem durchgehenden Schlitz, und
• - einen Mikrostreifenleiter (7, 8), der auf dem Substrat rechtwinklig zum Schlitz verläuft und durch diesen unterbrochen wird, wobei
• - von jedem der beiden an den Schlitz stoßenden Enden des Mikrostreifenleiters jeweils ein Streifenanschluß (17, 18) in den Raum über dem Schlitz ragt.

17. Mikrostreifenleitung nach Anspruch 16, dadurch gekennzeichnet, daß der Mikrostreifenleiter (7, 8) und jeder Streifenanschluß (17, 18) im wesentlichen die gleiche Breite aufweisen.

18. Mikrostreifenleitung nach Anspruch 16 oder 17, dadurch gekennzeichnet, daß der Mikrostreifenleiter (7, 8) mit dem an ihn anschließenden Streifenanschluß (17, 18) jeweils einstückig ausgebildet ist.