JPH04171734A - 半導体装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 この発明は、主としてマイクロ波帯て使用される半導体
装置に関するものであり、特に単位トランジスタ群を複
数列配置して組合わせることにより高出力化を実現した
半導体装置に関するものである。

（従来の技術） 超高周波、例えば数ＧＨｚ乃至十数ＧＨｚの周波数帯で
用いられるＧａＡｓ電界効果トランジスタ（以下ＧａＡ
ｓ　　Ｆ　Ｅ　Ｔと称す）を含む半導体装置においては
、高出力を得るためには単位ＦＥＴ、あるいは複数の単
位ＦＥＴをひとまとめにした単位トランジスタ群を１チ
ツプ上に多数並列に配置して構成されている。

第５図は１個の単位トランジスタ群をチップ上に配置し
てなる従来の半導体装置の例を示す平面図である。同図
で、例えばＧａＡｓの基板ｌ上に形成された所定の活性
領域上には複数の単位ＦＥＴが形成されており、その各
ドレイン電極２が櫛歯状に等間隔に配置されており、そ
の一端は共通のドレイン電極パット３に接続されている
。また、上記活性領域上には」二足ドレイン電極２と所
定の間隔を保って複数のソース電極４か櫛歯状に配置さ
れており、その一端は共通のソース電極パット５に接続
されている。さらに、上記活性領域」−で、ドレイン電
極２とソース電極４との間にはケート電極６か配置され
ており、その一端は共通の接続用導体７に接続され、該
ゲート接続用導体７は共通のゲート電極パット８に接続
されている。なお、ゲート接続用導体７とソース電極４
とか交叉する点は、ソース電極４の端部かゲート接続用
導体７上を絶縁膜および空間層を介して跨ぐように形成
されている。

」−記のような従来の半導体装置において、取扱う信号
の周波数か数ＧＨｚ乃至十数Ｇｌ＋ｚの場合は、利得の
低下を防止するため特性に重要な影響を与える寄生要素
（例えばゲート抵抗）の低減のために各単位ＦＥＴのケ
ート電極６のチャンネル方向の長さ］、ｇは０．４ｐｍ
乃至０．フルｍ程度に設定され、各ゲート電極６の幅Ｗ
ｇは６０７ｐｍ乃至１１００ｐＬに設定される。

を記のような構造の従来の半導体装置ては、高出力を得
るためには各ケート電極６の幅Ｗｇとケート本数との積
を大きくして総ゲート幅を大きくしなければならない。

ところか、単位ゲート幅を小さくして大きな総ゲート幅
を得るには、チップか横長になるため、単位ゲート幅に
制限か生しる。

一方、単位ゲート幅を大きくすると数ＧＨｚ乃至十数Ｇ
Ｈｚの超高周波ては、ゲート電極６の入力端（ゲート接
続用導体７に接続された側の端部）と先端の終端部とて
信号の位相ずれか生し、信号に歪が生ずるという欠点か
ある。

このような欠点を解消する一つの方法として、従来第６
図に示すような構造の半導体装置か提案された。これは
、第５図に示す半導体装置における各単位ＦＥＴのゲー
ト電極の幅Ｗｇを約％に短縮して３０ｐｍ乃至５０ｐｍ
とし、ゲート電極の幅Ｗｇを短縮したことによって生ず
る出力の低下を、単位トランジスタ群の数を増やすこと
によって補償したものである。

第６図およびそのＹ＋　　Ｙ＋凹断面示す第７図におい
て、例えばＧａＡｓの基板】】上に形成された所定の活
性領域」−には各中位ＦＥＴ用の複数の１−レイン電極
２１か櫛歯状に等間隔に配置されており、その一端は共
通のドレイン電極パット３１に接続されている。また、
」二足活性領域上には」二足ドレイン電極２１と所定の
間隔を保って複数のソース電極４１か櫛歯状に配置され
ており、その一端は共通のソース電極パット５１に接続
されている。さらに、上記活性領域上て、ドレイン電極
２１とソース電極４１との間にはゲート電極６１か配置
されており、その−端は共通の接続用導体７１に接続さ
れ、該接続用導体７１は共通のゲート電極用パット８１
に接続されている。第５図の従来例と同様に第６図の例
においても、ゲート接続用導体７１とソース電極４Ｉと
か交叉する点は、ソース電極４１の端部かゲート接続用
導体７１上を絶縁膜および空間層を介して跨ぐように形
成されている。

第６図の半導体装置ては、ゲート電極の幅１１１ｇは第
５図の半導体装置におけるゲート電極の幅Ｗｇの約坏に
短縮されているから、ゲート電極６Ｉの入力端（ゲート
接続用導体７１に接続された側の端部）と先端の終端部
との間の信号の位相ずれか小さくなり、数ＧＨｚ乃至十
数ＧＨｚの超高周波数においても満足てきる特性か得ら
れる。また、２個の単位トランジスタ群１０．２０を設
けたのて、ゲート電極５１の＃Ｗｇを短縮したことによ
る出力の低下か補償され、数ＧＨｚ乃至十数ＧＨｚの超
高周波数て充分の高出力を得ることかできる。

（発明が解決しようとする課題） しかしなから、第６図に示す従来の半導体装置ては、単
位トランジスタ群１０．２０を１列に並べているため、
高出力化のために複数の単位トランジスタ群を多数並べ
ると基板チップの縦横の寸法のバランスかくずれ、非常
に細長い形状になるため、チップ取扱い時の破損、チッ
プの反り等が生し易いという問題があり、また入力信号
を導入するボンデインクワイヤ数か多くなり、ボンデイ
ンタワイヤ長の違いによる入力信号の位相ずれか発生す
るという問題かある。さらに、ゲートボンデインクパッ
ドの数が増えるため、このゲートポンディングパッドお
よびゲートボンデインクバットとゲート電極との間の配
線増に起因するフリンジング容量か増加し、高周波特性
を劣化させるという問題がある。

基板チップの縦横の寸法のバランスをくずすことなく基
板−ヒに多数のＦＥＴを配置して高出力が得られるよう
にしたマイクロ波高出力トランジスタとして例えば特開
昭６０−３７１７０号公報に記載された構造のものかあ
る。その基本的な構造を第８図に示す。同図に示すよう
に、実質的に正方形の基板１２上にその各辺に平行にソ
ース電極１３Ａ、１３Ｂ、１３ｃ、　１：１０か配置さ
れており、各ソース電極はソース電極パッド１４ＡＳ１
４Ｂ、　１４Ｇ、１４［１にそれぞれ接続されている。

また、ドレイン電極１５Ａ、１５Ｂ、１５Ｃｊ５Ｄが配
置されており、これらの各ドレイン電極は中央部の共通
のドレイン電極バット１６に接続されている。さらに、
上記の各ソース電極とドレイン電極との間にゲート電極
１７Ａ、１７Ｂ、１７Ｇ、１７０が配置されており、ゲ
ート電極１７Ａと１７０はそれぞれゲート接続用導体１
８Ａ　、　１８Ｄを経て第１のゲート電極パッド１９Ａ
に接続され、ゲート電極１７Ｂと１７Ｇはそれぞれゲー
ト接続用導体１８Ｂ　、　１８Ｇを経て第２のゲート電
極パッド１９Ｂに接続されている。

第８図に示すような構造をもった特開昭６０−３７１７
０号公報記載の半導体装置は基板チップは正方形になり
、取扱い時の基板の破損や基板の反りは第６図に示す半
導体装置に比して遥かに少なくなるが、基板１２の表面
に直角方向にＦＥＴが形成されているため、基板の結晶
方向に起因して一方の方向に配列されたＦＥＴ　（例え
ばＡとＣのＦＥＴ）とそれと直角方向に配列されたＦＥ
Ｔ　（ＢとＤのＦＥＴ）の例えばエツチング等の加工性
が異なり、また表面保護膜が各方向に配列されたＦＥＴ
におよぼすストレスも異なり、このため、ＡとＣの方向
のＦＥＴとＢとＤの方向のＦＥＴのゲート閾値電圧が異
なるという問題かある。また、その構造上、ドレイン電
極パッド１６の寸法が大きくなり、基板の面積が大きく
なるという問題がある。

この発明は、上記のような問題点をすべて解消するため
になされたもので、チップの縦横のバランスをくずすこ
となく多数のトランジスタ、例えばＦＥＴを配置するこ
とかでき、ボンディングバットならびにボンディングワ
イヤの数を減らしてこれらに起因する容量を減少させる
ことかてき、さらに単位ゲートの幅Ｗｇを短縮して入力
信号の位相ずれおよびゲート抵抗を小さくした超高周波
で高出力の得られる半導体装置を得ることを目的とする
。

〔課題を解決するための手段〕

この発明による半導体装置は、直線状に配列された複数
の単位トランジスタからなる単位トランジスタ群を基板
チップ上に少なくとも２群並列に対向して配置し、各群
中の各単位トランジスタの第１の主電極を１個の第１の
主電極パッドに直接接続し、各単位トランジスタの第２
の主電極を１個の第２の主電極パッドに直接接続し、各
単位トランジスタの制御電極をエアーブリッジを介して
１個の制御電極パッドに共通に接続して構成されている
。

（作　用） この発明の半導体装置ては、複数の単位トランジスタ群
を並列に対向して配置したのて、基板チップの横方向（
単位トランジスタが並ぶ方向）の寸法か短縮され、チッ
プの縦横の寸法のバランスが改善される。また、単位ト
ランジスタ群の制御電極に対して共通のポンディングパ
ッドより入力信号が供給されるため、ポンディングパッ
ド数は増加せず、従来の方法で単位トランジスタ群を多
数配列した場合に比してボンディングパット数は坏以下
になり、チップの集積度は向上する。さらに、各制御電
極をエアーブリッジを介して制御電極のボンディングバ
ットに接続したので、制御電極を接続する導体の対地静
電容量の増加が抑えられると共に基板上をゲート電極接
続導体で配線する場合のフリンジング容量の増加に起因
する高周波特性の劣化を抑制することができ、超高周波
て高い利得が得られる。

〔実施例〕

以下、この発明の半導体装置をその平面図（第１図）、
第１図のＬ　　Ｌ線に沿う断面図（第２図）、第１図の
Ｘ２　　Ｘ２線に沿う断面図（第３図）、第１図のＸ３
−Ｘ、線に沿う断面図（第４図）を参照して説明する。

例えばＧａＡｓの基板３０上に形成された所定の活性領
域上には複数の中位トランジスタ、例えばＦＥＴを直線
的に配列してなる第１の単位トランジスタ群３５Ａと第
２の単位トランジスタ群３５Ｂとが並列的に対向して形
成されている。第２図乃至第４図に示すように、第１の
単位トランジスタ群３５Ａが形成される活性領域４８と
第２の単位トランジスタ群３５Ｂが形成される活性領域
４９との間は例えばメサ分離法によって分離されている
。各活性領域の分離方法としては、図示のメサ分離の他
に注入分離によって分離してもよい。

上記の各活性領域上には第１の単位トランジスタ群３５
Ａ用の複数のドレイン電極２２ａと第２の単位トランジ
スタ群３５Ｂ用の複数のドレイン電極２２ｂとか櫛歯状
に等間隔に配列して形成されており、これらの各ドレイ
ン電極２２ａ　、　２２ｂ　（、を第２図から明らかな
ように領域４８と４９との間て互いに接続されており、
またドレイン電極２２ａの端部において共通のドレイン
電極パッド３２に接続されている。

また、上記活性領域上には第１の単位トランジスタ群３
５Ａ用の複数のソース電極２３ａと第２の単位トランジ
スタ群３５Ｂ用の複数のソース電極２３ｂとが櫛歯状に
等間隔に且つ上記ドレイン電極２２ａ、２２ｂとそれぞ
れ一定の間隔を保って配列して形成されている。これら
の各ソース電極２３ａと２３ｂは第４図から明らかなよ
うに領域４８と４９との間で互いに接続されて３す、さ
らにソース電極２３ｂの端部において共通のソース電極
バット３３に接続されている。

上記活性領域上の上記ドレイン電極２２ａとソース電極
２３ａとの間、ドレイン電極２２ｂとソース電極２３ｂ
との間にはそれぞれ第１の単位トランジスタ群３５Ａ用
のゲート電極２４ａと第２の単位トランシスタ群３５Ｂ
用のゲート電極２４ｂとか形成されており、これらの各
ゲート電極２４ａ　、　２４ｂは第３図から明らかなよ
うに領域４８と４９との間て互いに接続されている。こ
の半導体装置を例えば数ＧＨｚ乃至十数ＧＨｚの超高周
波数で使用するには、ゲート電極２１１ａ　、　２４ｂ
のチャンネル方向の長さ１．ｇはｏ４弘ｍ乃至０．７終
ｍ、一般には０．５ｇｍ程度に設定され、また幅ｗｇは
第６図の従来の半導体装置におけるゲート電極６１の幅
と同程度の３０１Ｌｍ乃至５０μｍに設定されている。

各ゲート電極２４ａ　、　２４ｂの相互に接続された部
分は第１のエアーフリッシ２６によって共通に接続され
ており、この第１のエアーツリッシ２６はさらに第２の
エアーツリッシ２７．２７を介してソース電極バット３
３中にそれと絶縁されて形成されたグー１〜電極パッド
３４に接続されている。エアーツリッシ２６．２７の断
面積はゲート電極の断面積に比して遥かに大て、一般に
４１Ｌｍ乃至５ｐｍＸ　１　ｇｍ乃至２ルｍである。

」−記のような構造の半導体装置において、入力信号は
ゲート電極バット３４よりエアーフリッジ２７．２Ｇを
経て各単位トランジスタ群３５Ａ　、３５Ｂ中の各ＦＥ
Ｔに並列的に供給され、増幅された信号はドレイン電極
パッド３２から取出される。

（発明の効果） 上記のように、この発明の半導体装置では、直線状に配
列された複数の単位トランジスタからなる単位トランジ
スタ群を２列以上並列的に・対向して配置し、各単位ト
ランジスタ群相互間をメサ分離あるいは注入分離等で分
離し、各単位トランジスタ群の相互間から入力信号を供
給する構造として各単位トランジスタのゲート電極の幅
Ｗｇを短縮したのて、第６図に示す従来の半導体装置の
ように単位トランジスタ群を直列的に配置してゲート電
極の幅を短縮する方法に比して基板チップの長手方向（
単位トランジスタか並ぶ方向）の寸法は実質的に繕によ
り、チ・ンブの縦横比のバランスが改善され、チップを
取扱う時の破損やチップの反りが大幅に減少する。また
、各単位トランジスタは基板チップ上に回し方向に形成
されるから、第８図に示すように基板チップ上の各辺に
沿って単位トランジスタを配列した従来の半導体装置に
比して、各単位トランジスタを形成するときの加工性、
各ＦＥＴ上に形成される保護膜によるストレスか均一に
なり、閾値電圧をはじめ各電気的特性のばらつきが極め
て小さくなるという効果かある。

さらに、この発明の半導体装置では、入力信号は２列以
上並列的に対向して配置された単位トランジスタ群の相
互接続点から供給されるから、各単位トランジスタ群毎
に電極用ポンディングパッドを設ける必要がなく、従来
の装置に比してポンディングパッドの数は繕以下になり
、チップの集積度か大幅に向上する。

さらに、この発明の半導体装置では、各単位トランジス
タのゲート電極の幅Ｗｇが第５図に示す構造の従来の半
導体装置のゲート電極の幅の約局になり、そのため各単
位トランジスタのゲート抵抗が局になり、その上ゲート
電極パッド３４から各ゲート電極２４Ａ、２４Ｂへの配
線をエアーブリッジ構造として対地静電容量の増加を抑
えることがてきると共に、基板上をゲート電極接続導体
７１で配線する場合のフリンジング容量の増加に起因す
る利得の低下が抑制され、結果として数Ｇ１１ｚ乃至十
数ＧＨｚの超高周波数で高い利得が得られるという効果
が得られる。

なお、単位トランジスタかＦＥＴの例について説明した
が、単位トランジスタがバイポーラトランジスタの場合
にもこの発明を適用できることは言うまでもない。

【図面の簡単な説明】

第１図はこの発明による半導体装置の一実施例の平面図
、第２図は第１図のＬ　　Ｌ線に沿う断面図、第３図は
第１図のＸ２−　Ｘ、線に沿う断面図、第４図は第１図
のＸ、−Ｘ３線に沿う断面図、第５図は従来の半導体装
置の第１の例を示す平面図、第６図は従来の半導体装置
の第２の例を示す平面図、第７図は第６図のＹ、−Ｙ、
線に沿う断面図、第８図は従来の半導体装置の第３の例
を示す平面図である。 ２２ａ　、　２２ｂ　”ドレイン電極、２３ａ　、　２
：ｌｂ　−−−−ソース電極、２４ａ、２４ｂ−−−−
ゲート電極、２６．２７・・・・・・エアーブリッジ、
３０・・・・基板、３２・・・・ドレイン電極パッド、
３３・・・・ソース電極バット、３４・・・・、　　ゲ
ート電極パッド、３５Ａ・・・・第１の単位トランジス
タ群、３５Ｂ・・・・第２の単位トランジスタ群。

Claims (2)

【特許請求の範囲】
1. （１）基板チップ上に、直線状に配列された複数の単位
   トランジスタからなる単位トランジスタ群を少なくとも
   ２群並列に対向して配置し、各単位トランジスタ群相互
   間は電気的に分離して構成され、上記各単位トランジス
   タ群中の対向する各トランジスタの第１主電極、第２主
   電極および制御電極はそれぞれ連続して一体的に形成さ
   れ、上記第１主電極は１個の第１主電極パッドに直接接
   続され、上記第２主電極は１個の第２主電極パッドに直
   接接続され、上記制御電極は共通のエアーブリッジを介
   して１個の制御電極パッドに接続されていることを特徴
   とする半導体装置。
2. （２）各単位トランジスタはＦＥＴであり、第１主電極
   はドレイン電極、第２主電極はソース電極、制御電極は
   ゲート電極である請求項（１）記載の半導体装置。