DE3839888C2 - - Google Patents
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Description
Die Erfindung betrifft eine Verzögerungs- oder Laufzeitschaltung
(im folgenden meist als "Laufzeitschaltung"
bezeichnet) nach dem Oberbegriff des Patentanspruches
1. Eine solche Laufzeitschaltung wird vorzugsweise
bei integrierten Halbleiter-Schaltkreisanordnungen
(ICs), wie dynamischen Randomspeichern (dRAMs),
verwendet.
IC-Anordnungen, wie dRAMSs, enthalten allgemein eine
Laufzeitschaltung zur zweckmäßigen Einstellung interner
Zeittakte zwecks Gewährleistung einwandfrei synchronisierter
Operationen zwischen internen Schaltkreisteilen.
Eine herkömmliche Laufzeitschaltung ist so ausgelegt,
daß sie einen Lade/Entladekreis, der mit einem
Eingangssignal Φ1 gespeist wird, einen Referenzspannungsgenerator
und einen Spannungsvergleicher zum Erfassen
der Potentialdifferenz zwischen den beiden erstgenannten
Elementen umfaßt. Wenn sich der Pegel des
Eingangssignals Φ1 z. B. vom niedrigen Pegel "L" auf den
hohen Pegel "H" ändert, variiert das Kondensatorpotential
des Lade/Entladekreises entsprechend. Wenn
eine an das variable Kondensatorpotential angekoppelte
Knotenpunktspannung einer konstanten Referenzspannung
gleich wird, wird die Ausgangsspannung Φ2 des Vergleichers
invertiert. Es kann daher vorausgesetzt werden,
daß das Eingangssignal Φ1 um das Intervall
bzw. die Laufzeit τ zwischen der Einspeisung des Eingangssignals
und der Invertierung der Ausgangsspannung
Φ2 vom Vergleicher verzögert wird. Da diese Laufzeit
τ durch geeignete Auslegung der Schaltungskonstanten
des Kondensators und von Widerständen beliebig auf
einen Sollwert eingestellt werden kann, läßt sie sich
für jede IC-Anordnung auf den zweckmäßigen Wert einstellen.
Nachteilig an der herkömmlichen Laufzeitschaltung ist
allerdings, daß die Laufzeit τ, die konstant sein
soll, aufgrund der Entstehung von Störsignalen, die bei
einer Änderung einer Quellenspannung Vcc auftreten,
variieren kann. Die Strom- und Massepotentialleistungen
einer IC-Anordnung, bei welcher die Laufzeitschaltung
angewandt wird, werden allgemein von einer Anzahl von
internen Schaltkreisteilen der IC-Anordnung belegt, wobei
in diesen Leitungen verschiedene Störsignale auftreten
können. Durch die Entstehung von Störsignalen
werden Quellenspannung Vcc und/oder Massepotential Vss
in diesen Leitungen in Form von Wechselstrom geändert.
Insbesondere bei einem dRAM erfolgt das Aufladen/Entladen
einer Anzahl von Bitleitungen in einem kurzen
Zeitbereich des Datenzugriffs, wobei eine Potentialänderung
in den Stromleitungen des dRAMs auffällig ist.
Die Potentialänderung in den Stromleitungen macht die
Knotenpunktspannung des Lade/Entladekreises der Laufzeitschaltung
instabil, wodurch der Inversionszeit-
oder -schrittakt der Ausgangsspannung Φ2 des Vergleichers
instabil wird. Infolgedessen wird es ziemlich
schwierig, die Laufzeit τ stabil auf der konstruktiv
vorgesehenen Sollgröße zu halten.
In Sakamoto, H.: Timing Generator, veröffentlicht in:
Motorola, Technical Developments, Vol. 6, Oct. 1986,
Seiten 26 und 27, ist eine Schaltungsanordnung mit
einem Schaltglied gezeigt, das in einer Spannungsübertragungsleitung
vorgesehen ist und einen Inverter sowie
zwei Schalttransistoren aufweist. Diese Schaltungsanordnung
hat so eine Lade/Entlade-Schaltungseinheit
und einen Kondensator als Energiespeicher.
Es ist Aufgabe der vorliegenden Erfindung, eine Verzögerungs-
oder Laufzeitschaltung zu schaffen, bei der
eine Verzögerungs- oder Laufzeit einer integrierten
Halbleiter-Schaltkreisanordnung auch dann konstantgehalten
werden kann, wenn eine Stromquellenspannung dieser
Schaltkreisanordnung variiert.
Diese Aufgabe wird bei einer Verzögerungs- und Laufzeitschaltung
nach dem Oberbegriff des Patentanspruches
1 erfindungsgemäß durch die in dessen kennzeichnendem
Teil enthaltenen Merkmale gelöst.
Vorteilhafte Weiterbildungen der Erfindung ergeben sich
aus den Patentansprüchen 2 bis 14.
Die Erfindung schafft also eine Verzögerungs- oder Laufzeitschaltung
für eine IC-Schaltkreisanordnung mit
einer ersten Schaltungseinheit in der Form eines Lade/Entladekreises,
einem Spannungsteiler und einem Vergleicher.
Der Lade/Entladekreis empfängt ein Eingangssignal
Φ1 und bewirkt eine selektive Auf-/Entladung in
Abhängigkeit vom Eingangssignal Φ1, um damit eine
variable Ausgangsspannung zu erzeugen. Der Spannungsteiler
nimmt die Quellenspannung der IC-Schaltkreisanordnung
ab und teilt sie, um eine Referenzspannung
eines vorbestimmten konstanten Potentials zur Verfügung
zu stellen. Der Vergleicher ist an seinen ersten und
zweiten Eingängen mit dem Lade/Entladekreis bzw. dem
Spannungsteiler verbunden, und er vergleicht die Ausgangsspannung
des Lade/Entladekreises mit der Bezugsspannung.
Eine zweite Schaltungseinheit nimmt das Eingangssignal
Φ1 ab und führt eine (Um-)Schaltoperation
in Abhängigkeit vom Eingangssignal Φ1 durch, um damit
den zweiten Eingang des Vergleichers elektrisch vom
Spannungsteiler zu trennen. Ein Kondensator erhält die
Referenzspannung am zweiten Eingang des Vergleichers,
während dieser vom Spannungsteiler elektrisch getrennt
ist.
Im folgenden sind eine bevorzugte Ausführungsform der
Erfindung sowie eine Abwandlung derselben anhand der
Zeichnung näher erläutert. Es zeigen
Fig. 1 ein Schaltbild zur Verdeutlichung des Schaltungsaufbaus
einer Verzögerungs- oder Laufzeitschaltung
gemäß einer Ausführungsform
der Erfindung,
Fig. 2 ein Schaltbild zur Darstellung des internen
Schaltungsaufbaus eines CMOS-Stromspiegel-Differentialverstärkers
als Spannungsvergleicher
in der Laufzeitschaltung nach Fig. 1,
Fig. 3 ein Wellenformdiagramm von in wesentlichen Tei
len der Laufzeitschaltung nach Fig. 1 erzeugten
Hauptsignalen,
Fig. 4 ein Wellenformdiagramm von Hauptsignalen, die in
wesentlichen Teilen der Laufzeitschaltung nach
Fig. 1 dann erzeugt werden, wenn Störsignale
der Quellenspannung und dem Massepotential auf
geprägt bzw. überlagert werden,
Fig. 5 ein Schaltbild zur Darstellung des wesentlichen
Schaltungsaufbaus einer Abwanderung der Laufzeit
schaltung nach Fig. 1 und
Fig. 6 ein Wellenformdiagramm von in wesentlichen Tei
len der Laufzeitschaltung nach Fig. 5 erzeugten
Hauptsignalen.
Gemäß Fig. 1 ist eine einer bevorzugten Ausführungsform
der Erfindung entsprechende Laufzeitschaltung 10 in
einen dRAM (nicht dargestellt) eingebaut, und sie ent
hält einen eine erste Schaltungseinheit bildenden Lade/Entladekreis 12, der durch zwei
MOS-Feldeffekttransistoren (im folgenden auch als MOSFETs
oder einfach als FETs bezeichnet), nämlich einen p-Kanal
MOSFET Q1 und einen n-Kanal-MOSFET Q2, einen Widerstand
R1 und einen Kondensator C1 gebildet ist. Der gemeinsame
Gate-Knotenpunkt der FETs Q1 und Q2 ist an eine Eingangs
klemme 14 angekoppelt, an die ein Eingangssignal Φ1 an
gelegt wird. Der Kondensator C1 ist zwischen einem Masse
potential Vss und einer ersten, mit dem Drain-Knotenpunkt
der FETs Q1 und Q2 verbundenen Signalleitung 16 angeordnet.
Das Potential auf der ersten Signalleitung 16 ist mit "v1"
bezeichnet.
Ein Spannungsvergleicher 18 ist an seinem invertierenden
Eingang mit der Signalleitung 16 und an seinem nichtinver
tierenden Eingang mit einer zweiten Signalleitung 20 ver
bunden, an die ein Referenzspannungsgenerator 22 angekoppelt
ist, der seinerseits ein Spannungsteiler sein kann, wel
cher durch einen zwischen Quellenspannung Vcc und Masse
potential Vss vorgesehenen Reihenkreis aus Widerständen
R2 und R3 gebildet ist. Dieser Spannungsteiler führt die
gewöhnliche Spannungsteilungsoperation durch, um die am
einen Widerstand R2 liegende Quellenspannung Vcc ent
sprechend dem Widerstandsverhältnis von R2 zu R3 zu teilen
und die geteilte Spannung der Signalleitung 20 als Bezugs
spannung zuzuführen, die an den nichtinvertierenden Ein
gang des Vergleichers 18 angelegt werden soll.
Gemäß Fig. 2 kann der Vergleicher 18 ein CMOS-Stromspiegel-
Differenzverstärker aus fünf FETs T1 bis T5 sein. Die
Gate-Elektroden der FETs T1 und T2 dienen als nichtinver
tierender bzw. invertierender Eingang des Vergleichers 18.
Die Sourceelektroden der FETs T1 und T2 sind an Masse
potential Vss angeschlossen. Der gemeinsame oder Sammel-
Knotenpunkt der FETs T2 und T4 dient als Ausgang des Vergleichers
18, an welchem eine Ausgangsspannung Φ2 gelie
fert wird. Die Sourceelektroden der FETs T3 und T4 sind
über den FET T5 gemeinsam an die Quellenspannung Vcc an
geschlossen.
Die dargestellte Laufzeitschaltung 10 kennzeichnet sich
dadurch, daß gemäß Fig. 1 ein eine zweite Schaltungseinheit bildender Schalterkreis 24 zwischen
den Widerständen R2 und R3 des Spannungsteilers 22 vor
gesehen ist. Der Schalterkreis 24 umfaßt insbesondere
eine Reihenschaltung aus zwei FETs Q3 und Q4, von denen
der erstere der zwischen dem Widerstand R2 und der Signal
leitung 20 und der letztere zwischen der Signalleitung 20
und dem Widerstand R3 angeordnet sind. Wenn diese FETs
Q3 und Q4 durchschalten, sind die Widerstände R2 und R3
elektrisch mit der Signalleitung 20 gekoppelt, so daß
der Spannungsteiler 22 die gewöhnliche oder normale Span
nungsteilungs-Operation zur Anlegung einer geteilten Span
nung an die Signalleitung 20 durchführt. Wenn die FETs
Q3 und Q4 sperren, sind dagegen die Widerstände R2 und
R3 von der Signalleitung 20 getrennt, so daß die Lei
tung 20 elektrisch potentialfrei gemacht wird.
Die Gate-Elektroden der FETs Q3 und Q4 sind zusammenge
schaltet, wobei zwischen den gemeinsamen Gate-Knotenpunkt
N1 und die Eingangsklemme 14 der Laufzeitschaltung 10 ein
Inverter 26 eingeschaltet ist. Die Spannung an diesem
Knotenpunkt N1 ist mit "v3" bezeichnet.
Gemäß Fig. 1 ist ein zusätzlicher Kondensator C2 zwischen
die Leitung 20 und Massepotential Vss geschaltet. Die Ka
pazität des Kondensators C2 ist vorzugsweise so eingestellt,
daß das Verhältnis dieser Kapazität zur parasitären Kapa
zität der Signalleitung 20 gleich dem Verhältnis der Kapa
zität des Kondensators C1 zur parasitären Kapazität der
Signalleitung 16 ist.
Im folgenden sind an Hand der Fig. 3 und 4 die Betriebs
arten der Laufzeitschaltung 10 mit dem beschriebenen Auf
bau erläutert. Im folgenden ist zunächst der grundsätz
liche Betrieb der Laufzeitschaltung 10 an Hand von Fig. 3
beschrieben, worauf an Hand von Fig. 4 die Erläuterung der
Signalverzögerungsoperation der Laufzeitschaltung 10 für
den Fall folgt, daß eine Potentialänderung zwischen der
Quellenspannung Vcc und dem Massepotential Vss eines
dRAMs, auf den diese Laufzeitschaltung angewandt ist,
auftritt.
Wenn das Eingangssignal Φ1 den niedrigen Pegel "L" be
sitzt, werden der p-Kanal-FET Q1 des Lade/Entladekreises
12 durchgeschaltet und der n-Kanal-FET Q2 gesperrt. Die
Quellenspannung Vcc wird daher über den FET Q1 an den
Kondensator C10 angelegt, wobei in letzterem die entspre
chenden Ladungen aufgespeichert werden. Zu diesem Zeitpunkt
wird das Potential auf der Signalleitung 20 auf die vom
Referenzspannungsgenerator 22 erzeugte Referenzspannung ge
setzt, da der Inverter 26 des Schalterkreises 24 eine Aus
gangsspannung des hohen Pegels "H" liefert
und die FETs Q3 und Q4 in Abhängigkeit von dieser Aus
gangsspannung durchgeschaltet werden, so daß der durch
die Widerstände R2 und R3 gebildete Spannungsteiler an
die Leitung 20 angeschaltet wird.
Das Potential v1 auf der Leitung 20 läßt sich ausdrücken
zu:
v1 = Vcc · R3/(R2 + R3) (1)
Da die Ausgangsspannung des Lade/Entladekreises 12, d. h.
das Potential v1 auf der Leitung 16, höher ist als die
Referenzspannung oder das Potential v2 auf der Leitung 20,
weist die Ausgangsspannung des Vergleichers 18 den Pegel
"L" auf.
Wenn gemäß Fig. 3 das Eingangssignal Φ1 zum Zeitpunkt t1
seinen Pegel von "L" auf "H" ändert, wird der p-Kanal-
FET Q1 des Lade/Entladekreises 12 gesperrt, wäh
rend der n-Kanal-FET Q2 durchgeschaltet wird. Dem
zufolge werden die im Kondensator C1 aufgespeicherten La
dungen über den FET Q2 und den Widerstand R1 entladen.
Hierdurch wird gemäß Fig. 3 das Potential V1 auf der
Signalleitung 16 (d. h. die Ausgangsspannung des Lade/Ent
ladekreises 12) allmählich verringert. Unter der Voraus
setzung, daß der Durchschaltwiderstand des FETs Q2 aus
reichend kleiner ist als der Widerstandswert des Wider
stands R1, kann die Ausgangsspannung v1 des Lade/Entla
dekreises 12 wie folgt ausgedrückt werden:
v1(t) = Vcc · e-t/C 1 · R 1 (2)
Wenn die sich allmählich verringernde Spannung v1 zum
Zeitpunkt t2 die Bezugsspannung v2 erreicht, ändert die
Ausgangsspannung des Komparators 18 gemäß Fig. 3 ihren
Pegel von "L" auf "H". Das Intervall zwischen den Zeit
punkten t1 und t2, d. h. eine Verzögerungs- oder Laufzeit
τ, läßt sich ausdrücken zu:
τ = C1 · R1 · log (1 + R2/R3) (3)
Eine Änderung im Pegel bzw. in der Höhe der Ausgangs
spannung Φ2 wird um die Zeit τ von dem Zeitpunkt ver
zögert, zu dem sich der Potentialpegel des Eingangssignals
Φ1 geändert hat; die Laufzeit τ kann beliebig oder will
kürlich durch Änderung der CR-Zeitkonstante des Lade/Ent
ladekreises 12 eingestellt werden. Mit
anderen Worten: das Eingangssignal Φ1 wird um die Zeit
τ verzögert, so daß es zur Ausgangsspannung Φ2 der Lauf
zeitschaltung 10 wird.
Es ist darauf hinzuweisen, daß dann, wenn das Eingangssi
gnal Φ1 auf den Pegel "H" ansteigt, die Ausgangsspannung
v3 des Inverters 26 den Pegel "L" aufweist, so daß die
FETs Q3 und Q4 des Schalterkreises 24 gleichzeitig durch
geschaltet werden. Hierdurch werden die Spannungsteilungs
widerstände R2 und R3 des Spannungsteilers 22 elektrisch
voneinander getrennt. Gleichzeitig wird die an den nicht
invertierenden Eingang des Komparators 18 angeschlossene
Signalleitung 20 elektrisch von den Widerständen R2 und
R3 getrennt, so daß diese
Leitung 20 in einen elektrischen potentialfreien Zustand
gelangt, während sie die auf ihr liegende Bezugsspannung
v2 erhält. Da die Bezugsspannung v2 durch den Kondensator
C2 konstant aufrechterhalten wird, ist das Po
tential auf der Leitung 20 auf die Bezugsspannung v2 ge
setzt.
Auch wenn bei dieser Anordnung eine Änderung in der Quel
lenspannung Vcc und/oder im Massepotential Vss auftritt,
bleibt das Potential auf der Leitung 20 von der Potential
änderung unbeeinflußt, wodurch eine konstante Zufuhr einer
stabilen Bezugsspannung v2 zum Komparator 18 sicherge
stellt ist. Infolgedessen ist es möglich, eine Instabili
tät der Laufzeit τ aufgrund einer Änderung in der Quellen
spannung Vcc sicher zu verhindern. Hierdurch wird die Zu
verlässigkeit der Laufzeit τ verbessert. Weiterhin ist
die Laufzeitschaltung so ausgelegt, daß
dann, wenn die Leitung 20 von den Spannungsteilungswider
ständen R2 und R3 getrennt ist, diese Widerstände gegen
einander isoliert bzw. voneinander getrennt sind. Auf
diese Weise kann somit ein über den Spannungsteiler 22
fließender Strom vollständig abgeschaltet werden. Dadurch
kann die Reihenschaltung aus Widerständen R2 und R3 völlig
unempfindlich für eine Änderung in der Quellenspannung Vcc
werden; außerdem kann dadurch die Verlustleistung des Span
nungsteilers reduziert werden.
Im folgenden ist die Arbeitsweise der er
findungsgemäßen Laufzeitschaltung 10 für den Fall be
schrieben, daß die Quellenspannung Vcc oder das Masse
potential Vss variiert. Im folgenden sei an Hand von Fig. 4
der Fall betrachtet, in welchem die Quellenspannung Vcc
sich ändert und dann einen unerwünscht erhöhten Potential
pegel Vcc1, wie bei 30 angedeutet, aufweist, bevor sich
das Eingangssignal Φ1 zum Zeitpunkt t1 vom Pegel "L" auf
den Pegel "H" ändert. Unter diesen Bedingungen wird die
geänderte Quellenspannung Vcc1 an den Kondensator C1 des
Lade/Entladekreises 12 angelegt, wobei das Potential des
Kondensators C1 zu der Zeit, zu der die Entladung am Zeit
punkt t1 beginnt, allmählich abfällt. Sobald das Entladen
begonnen hat, wird der FET Q1, wie vorher erwähnt, zum Sper
ren gebracht, um damit den Kondensator C1 von der Quellen
spannung Vcc zu trennen bzw. dieser gegenüber zu isolieren,
so daß der Kondensator C1 nicht mehr durch das genannte
Spannungsstörsignal ungünstig beeinflußt wird. Außerdem
erhöht sich auch die Spannung v2 auf der Leitung 20 in
unerwünschter Weise, wenn die Leitung 20 zum Zeitpunkt t1
elektrisch potentialfrei ist, und zwar aufgrund der Tei
lung der vor dem Zeitpunkt t1 variierten Quellenspannung
Vcc. Die Bezugsspannung v2′ läßt sich in diesem Fall wie
folgt ausdrücken:
v2′ = Vcc1 · R3/(R2 + R3) (4)
Nach dem Zeitpunkt t1 sind die Spannungsteilungswiderstände
R2 und R3 voneinander getrennt, so daß der Spannungsteiler
22 abgeschaltet und die Leitung 20 gegenüber
diesen Widerständen R2 und R3 isoliert bzw. getrennt sind.
Die Leitung 20 bleibt somit frei vom ungünstigen Einfluß
der genannten Änderung der Quellenspannung. Auch nach dem
Auftreten einer Änderung in der Quellenspannung Vcc bleibt
daher das Intervall zwischen dem Potentialänderungszeitpunkt
t1 des Eingangssignals Φ1 und dem Potentialänderungszeit
punkt t2 der Ausgangsspannung Φ2, d. h. die Verzögerungs-
oder Laufzeit τ unverändert.
Im folgenden sei ein Fall betrachtet, in welchem nach dem
Zeitpunkt t1 ein Störsignal 32 im Massepotential Vss auf
tritt. Da hierbei die Kondensatoren C1 und C2 so ausgelegt
sind, daß sie der oben angegebenen Beziehung genügen, sind
die in beiden Leitungen 16 und 20 aufgrund der Kondensa
torankopplung infolge der Anlegung des Massepotentialstör
signals 32 an diese Leitungen 16 und 20 auftretenden Po
tentialänderungen einander gleich. Auf diese Weise kann
damit eine Laufzeitschaltung 10 realisiert werden, die für
eine Kurzbereich-Potentialänderung in der Quellenspannung
Vcc und/oder im Massepotential Vss unempfindlich ist. Eine
solche Laufzeitschaltung 10 wird als für IC-Anordnungen,
wie dynamische Randomspeicher, als besonders zweckmäßig
angesehen.
Die beschriebene Ausführungsform kann auf die in Fig. 5
dargestellte Weise abgewandelt werden, wobei ein UND-Glied
40 zusätzlich zwischen dem gemeinsamen Gate-Knotenpunkt
N1 der FETs Q3 und Q4 von Schalterkreis 24 und Inverter
26 vorgesehen ist. Das UND-Glied 40 nimmt von außen her
ein Steuersignal Φ0 an seinem ersten Eingang und an sei
nem zweiten Eingang das Eingangsignal Φ1 ab. Gemäß Fig. 6
ändert das Steuersignal Φ0 seinen Pegel von "L" auf "H",
bevor sich der Pegel des Eingangssignals Φ1 von "L" auf
"H" ändert. Die Zeitdifferenz zwischen dem jeweiligen
Auftreten der Pegeländerung von Steuersignal Φ0 und
Eingangssignal Φ1 ist mit "Td" bezeichnet. Dementspre
chend kann das Ausgangsspannungssignal des Inverters 26
nur in der Zeitspanne Td über das UND-Signal 40 zum ge
meinsamen Gate-Knotenpunkt der FETs Q3 und Q4 zugespeist
werden. Der Gate-Knotenpunkt N1 wird daher mit der Span
nung des Pegels "H" nur während der Zeitspanne Td be
schickt, und die FETs Q3 und Q4 werden während dersel
ben Zeitspanne Td zum Sperren gebracht. Die Zeitspanne
Td ist auf ein solches kleinstes nötiges Zeitintervall
gesetzt, daß die geteilte Spannung V2 auf der Leitung 20
gesetzt oder eingestellt wird, indem die Quellenspannung
Vcc über den Spannungsteiler 22 und den Ladekondensator
C2 an die Signalleitung 20 angelegt wird.
Bei dieser Anordnung wird der Spannungsteiler 22 nur wäh
rend einer vergleichsweise kurzen Zeit (Td) in Betrieb
gesetzt, bevor die Eingangsspannung Φ1 vom Pegel "L" auf
den Pegel "H" übergeht, und er wird unmittelbar nach
Ablauf der Zeitspanne Td unwirksam gemacht. Auf diese
Weise kann das Auftreten eines Streustroms oder eines
Durchgangsstroms weitgehend ausgeschaltet werden. Damit
können die Widerstandswerte der Spannungsteilungswider
stände R2 und R3 verkleinert werden. Demzufolge ist es
möglich, die Signalleitung 20 mit reduzierter Impedanz
an bzw. auf der geteilten Spannung v2 zu halten, bis der
Auf/Entladevorgang in der Signalleitung 16 tatsächlich
einsetzt.
Obgleich bei der beschriebenen Ausführungsform und ihrer
Abwandlung beispielsweise die Kondensatoren C1 und C2
mit erster und zweiter Signalleitung 16 bzw. 20 verbunden
und beide an eine niedrige Quellenspannung, d. h. Masse
potential Vss, angeschlossen sind, kann die Verzögerungs-
oder Laufzeitschaltung auch so ausgelegt sein, daß diese
Kondensatoren mit einer hohen Quellenspannung, d. h. der
Quellenspannung Vcc verbunden sind. Obgleich weiterhin
vorstehend eine CR-Laufzeitschaltungskonfiguration mit
einem linearen Widerstand R und einem linearen Kondensa
tor C beschrieben ist, kann der Widerstand R1 des Lade/Ent
ladekreises 12 durch einen MOSFET ersetzt werden. In die
sem Fall erhält die resultierende Laufzeitschaltung die
zweckmäßigen quellenspannungsabhängigen und temperatur
abhängigen Charakteristika bzw. Kennlinien.
Claims (14)
1. Verzögerungs- oder Laufzeitschaltung für eine integrierte
Halbleiter-Schaltkreisanordnung, umfassend:
- - einen Vergleicher (18),
- - eine erste, von einem Eingangssignal (Φ1) gesteuerte Schaltungseinheit (12) zum Laden bzw. Entladen eines ersten elektrischen Energiespeichers (C1) zwecks Erzeugung einer variablen ersten Ausgangsspannung (V1), die über eine erste Signalleitung (16) einem ersten Eingang des Vergleichers (18) zugeführt ist, und
- - eine zweite, vom invertierten Eingangssignal gesteuerte Schaltungseinheit (24) zur elektrischen Kopplung eines Spannungsteilers (22) an einen zweiten elektrischen Energiespeicher (C2) zwecks Anlegung einer geteilten Spannung (V2) als Referenzspannung über eine zweite Signalleitung (20) an einen zweiten Eingang des Vergleichers (18).
2. Verzögerungs- und Laufzeitschaltung nach Anspruch
1, dadurch gekennzeichnet, daß der Spannungsteiler
(22) eine Reihenschaltung aus ersten und zweiten
Widerständen (R2, R3) zum Teilen der Quellenspannung
(Vcc) in einem vorbestimmten Teilungsverhältnis
aufweist.
3. Verzögerungs- und Laufzeitschaltung nach Anspruch
2, dadurch gekennzeichnet, daß die zweite Schaltungseinheit
(24) eine zwischen den ersten und
zweiten Widerständen (R2, R3) vorgesehene Transistoreinheit
(Q3, Q4) zum Ändern eines elektrischen
Zustands derselben in Abhängigkeit vom Eingangssignal
(Φ11) aufweist.
4. Verzögerungs- und Laufzeitschaltung nach Anspruch
3, dadurch gekennzeichnet, daß die Transistoreinheit
(Q3, Q4) dann, wenn sie durchgeschaltet ist,
die ersten und zweiten Widerstände (R2, R3) elektrisch
vom Vergleicher (18) trennt.
5. Verzögerungs- und Laufzeitschaltung nach Anspruch
4, dadurch gekennzeichnet, daß die Transistoreinheit
eine Reihenschaltung aus zwei Transistoren
(Q3, Q4) mit zusammengeschalteten Gate-Elektroden
umfaßt.
6. Verzögerungs- und Laufzeitschaltung nach Anspruch
5, dadurch gekennzeichnet, daß die zweite Schaltungseinheit
(24) mit den Gate-Elektroden der beiden
Transistoren (Q3, Q4) an einen Inverter (26)
angeschlossen ist, wodurch das Eingangssignal (Φ1)
über den Inverter (26) den Gate-Elektroden der
beiden Transistoren (Q3, Q4) zuspeisbar ist.
7. Verzögerungs- und Laufzeitschaltung nach Anspruch
1, dadurch gekennzeichnet, daß der Spannungsteiler
(22) erste und zweite, an einem ersten Knotenpunkt
miteinander in Reihe geschaltete Widerstände (R2,
R3) aufweist, daß der Vergleicher (18) an seinem
ersten invertierenden Eingang über die erste Signalleitung
(16) mit der ersten Schaltungseinheit (12)
und an seinen zweiten nichtinvertierenden Eingang
über die zweite Signalleitung (20) mit dem zweiten
Spannungsteiler (22) verbunden ist, daß die zweite
Schaltungseinheit (24) in Abhängigkeit vom Eingangssignal
(Φ1) selektiv nichtleitend gemacht
wird, um die ersten und zweiten Widerstände (R2,
R3) elektrisch voneinander zu trennen und die zweite
Signalleitung (20) von den ersten und zweiten
Widerständen (R2, R3) zu trennen und damit die
zweite Signalleitung (20) in einen elektrisch isolierten
Zustand zu bringen, und daß der mit der
zweiten Signalleitung (20) verbundene zweite Energiespeicher
(C2) die Referenzspannung (V2) zwecks
Durchführung der Aufladung abnimmt, wenn die zweite
Schaltungseinheit (24, Q2, Q4) leitend gemacht ist,
um damit die Referenzspannung auf der zweiten Signalleitung
(20) aufrechtzuerhalten.
8. Verzögerungs- und Laufzeitschaltung nach Anspruch
7, dadurch gekennzeichnet, daß die zweite Schaltungseinheit
(24) aufweist:
einen zwischen dem ersten Widerstand (R2) und der zweiten Signalleitung (20) vorgesehenen ersten Transistor (Q3) und
einen zwischen der zweiten Signalleitung (20) und dem zweiten Widerstand (R3) vorgesehenen zweiten Transistor (Q4), wobei die beiden Transistoren praktisch gleichzeitig sperrbar sind.
einen zwischen dem ersten Widerstand (R2) und der zweiten Signalleitung (20) vorgesehenen ersten Transistor (Q3) und
einen zwischen der zweiten Signalleitung (20) und dem zweiten Widerstand (R3) vorgesehenen zweiten Transistor (Q4), wobei die beiden Transistoren praktisch gleichzeitig sperrbar sind.
9. Verzögerungs- und Laufzeitschaltung nach Anspruch
8, gekennzeichnet durch
eine mit der zweiten Schaltungseinheit (24) verbundene
Steuereinheit (40), um die zweite Schaltungseinheit
nur während eines vorbestimmten Zeitintervalls
vor dem Auftreten einer Pegeländerung
des Eingangssignals (Φ1) leitend zu machen.
10. Verzögerungs- und Laufzeitschaltung nach Anspruch
9, dadurch gekennzeichnet, daß die erste Schaltungseinheit
(12) über die erste Signalleitung (16)
mit einem ersten Kondensator (C1) als ersten Energiespeicher
zum selektiven Abnehmen einer Quellenspannung
(Vcc) zwecks Ausführung einer Aufladeoperation
gekoppelt ist und daß selektiv mit dem ersten
Kondensator (C1) ein dritter Widerstand (R1)
verbindbar ist, wobei der erste Kondensator über
den dritten Widerstand (R1) entladbar ist.
11. Verzögerungs- und Laufzeitschaltung nach Anspruch 6
oder 10, dadurch gekennzeichnet, daß der zweite
Energiespeicher einen an den zweiten Eingang des
Vergleichers (18) angeschlossenen zweiten Kondensator
(C2) umfaßt.
12. Verzögerungs- und Laufzeitschaltung nach Anspruch
11, dadurch gekennzeichnet, daß der zweite Kondensator
(C2) eine spezifische Kapazität aufweist, die
so bestimmt ist, daß ein Verhältnis der Kapazität
des ersten Kondensators (C1) zur parasitären Kapazität
der ersten Signalleitung (16) gleich dem Verhältnis
der Kapazität des zweiten Kondensators (C2)
zur parasitären Kapazität der zweiten Signalleitung
(20) ist.
13. Verzögerungs- und Laufzeitschaltung nach den Ansprüchen
6 und 9, dadurch gekennzeichnet, daß die Steuereinheit
eine zwischen dem Inverter (26) und den
Gate-Elektroden der ersten und zweiten Transistoren
(Q3, Q4) vorgesehene UND-Torschaltung (40) umfaßt.
14. Verzögerungs- und Laufzeitschaltung nach Anspruch
13, dadurch gekennzeichnet, daß der Vergleicher
einen CMOS-Stromspiegel-Differenzverstärker (18)
aufweist.
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP62296816A JPH01137817A (ja) | 1987-11-25 | 1987-11-25 | 遅延回路 |
Publications (2)
Publication Number | Publication Date |
---|---|
DE3839888A1 DE3839888A1 (de) | 1989-06-15 |
DE3839888C2 true DE3839888C2 (de) | 1991-11-28 |
Family
ID=17838519
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
DE3839888A Granted DE3839888A1 (de) | 1987-11-25 | 1988-11-25 | Verzoegerungs- oder laufzeitschaltung fuer eine integrierte halbleiter-schaltkreisanordnung |
Country Status (3)
Country | Link |
---|---|
US (1) | US4943745A (de) |
JP (1) | JPH01137817A (de) |
DE (1) | DE3839888A1 (de) |
Families Citing this family (36)
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1987
- 1987-11-25 JP JP62296816A patent/JPH01137817A/ja active Pending
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1988
- 1988-11-25 DE DE3839888A patent/DE3839888A1/de active Granted
-
1989
- 1989-11-16 US US07/437,294 patent/US4943745A/en not_active Expired - Lifetime
Also Published As
Publication number | Publication date |
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US4943745A (en) | 1990-07-24 |
DE3839888A1 (de) | 1989-06-15 |
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Legal Events
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---|---|---|---|
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8364 | No opposition during term of opposition | ||
8320 | Willingness to grant licences declared (paragraph 23) |