DE3839888A1 - Verzoegerungs- oder laufzeitschaltung fuer eine integrierte halbleiter-schaltkreisanordnung - Google Patents

Description

Die Erfindung betrifft eine Verzögerungs- oder Laufzeit­ schaltung (im folgenden meist als "Laufzeitschaltung" be­ zeichnet), vorzugsweise zur Verwendung bei integrierten Halbleiter-Schaltkreisanordnungen (ICs), wie dynamische Randomspeicher (dRAMs).

IC-Anordnungen, wie dRAMs, enthalten allgemein eine Lauf­ zeitschaltung zur einwandfreien oder zweckmäßigen Ein­ stellung der internen Zeittakte (timings) zwecks Gewähr­ leistung einwandfrei synchronisierter Operationen zwischen den internen Schaltkreisteilen. Eine herkömmliche Lauf­ zeitschaltung ist so ausgelegt, daß sie einen Lade/Ent­ ladekreis, der mit einem Eingangssignal Φ 1 gespeist wird, einen Bezugsspannungsgenerator und einen Spannungskompa­ rator (oder -vergleicher) zum Erfassen der Potential­ differenz zwischen den beiden erstgenannten Elementen umfaßt. Wenn sich der Pegel des Eingangssignals Φ 1 z. B. vom (niedrigen) Pegel "L" auf den (hohen) Pegel "H" än­ dert, variiert das Kondensatorpotential des Lade/Entla­ dekreises entsprechend. Wenn eine an das variable Kon­ densatorpotential angekoppelte Knotenpunktspannung einer konstanten Bezugsspannung gleich wird, wird die Ausgangs­ spannung Φ 2 des Komparators invertiert. Es kann daher vorausgesetzt werden, daß das Eingangssignal Φ 1 um das Intervall (Laufzeit τ) zwischen der Einspeisung des Ein­ gangssignals und der Invertierung der Ausgangsspannung Φ 2 vom Komparator verzögert wird. Da diese Laufzeit τ durch zweckmäßige Auslegung der Schaltungskonstanten des Konden­ sators und von Widerständen beliebig oder willkürlich auf den gewünschten Wert bzw. Sollwert eingestellt wer­ den kann, läßt sich für jede IC-Anordnung auf den zweckmäßigen oder günstigen Wert einstellen.

Nachteilig an der herkömmlichen Laufzeitschaltung ist al­ lerdings, daß die Laufzeit τ, die konstant sein soll, aufgrund der Entstehung von Störsignalen, die bei einer Än­ derung der Quellenspannung Vcc auftreten, variieren kann. Die Strom- und Massepotentialleistungen einer IC-Anord­ nung, bei welcher die Laufzeitschaltung angewandt wird, werden allgemein von einer Anzahl von internen Schalt­ kreisteilen der IC-Anordnung belegt oder geteilt, wobei in diesen Leitungen verschiedene Störsignale auftreten können. Durch die Entstehung von Störsignalen werden Quellenspannung Vcc und/oder Massepotential Vss in diesen Leitungen in Form von Wechselstrom geändert. Insbesondere bei einem dRAM erfolgt das Aufladen/Entladen einer An­ zahl von Bitleitungen in einem kurzen Zeitbereich des Datenzugriffs, wobei eine Potentialänderung in den Strom­ leitungen des dRAMs auffällig ist. Die Potentialänderung in den Stromleitungen macht die Knotenpunktspannung des Lade/Entladekreises der Laufzeitschaltung instabil, wo­ durch der Inversionszeit- oder -schrittakt (timing) der Ausgangsspannung Φ 2 des Komparators instabil wird. In­ folgedessen wird es ziemlich schwierig, die Laufzeit τ stabil (zuverlässig) auf der konstruktiv vorgesehenen Sollgröße zu halten.

Aufgabe der Erfindung ist damit die Schaffung einer ver­ besserten Verzögerung- oder Laufzeitschaltung, mit der eine Verzögerungs- oder Laufzeit eines integrierten Halbleiter-Schaltkreises auch dann konstantgehalten wer­ den kann, wenn die (Strom-)Quellenspannung des Schalt­ kreises variiert.

Diese Aufgabe wird besonders durch die im Patentan­ spruch gekennzeichneten Merkmale gelöst.

Gegenstand der Erfindung ist eine spezielle Laufzeit­ schaltung für eine IC-Anordnung mit einem Lade/Entladekreis, einem Spannungsteiler und einem Komparator. Der Lade/Entla­ dekreis empfängt ein Eingangssignal (Φ 1) und bewirkt eine selektive Auf-/Entladung in Abhängigkeit vom Ein­ gangssignal (Φ 1), um damit eine variable Ausgangsspan­ nung zu erzeugen bzw. zu liefern. Der Spannungsteiler nimmt die Quellenspannung der IC-Anordnung ab und teilt sie, um eine Bezugsspannung eines vorbestimmten konstan­ ten Potentials zur Verfügung zu stellen. Der Kompara­ tor ist an seinen ersten und zweiten Eingängen mit dem Lade/Entladekreis bzw. dem Spannungsteiler verbunden, und er vergleicht die Ausgangsspannung des Lade/Entla­ dekreises mit der Bezugsspannung. Ein vorgesehener Schal­ terkreis nimmt das Eingangssignal (Φ 1) ab und führt eine (Um-)Schaltoperation in Abhängigkeit vom Eingangs­ signal (Φ 1) durch, um damit den zweiten Eingang des Kom­ parators elektrisch vom Spannungsteiler zu trennen. Ein Kondensator erhält die Bezugsspannung am zweiten Eingang des Komparators, während dieser vom Spannungsteiler elek­ trisch getrennt ist.

Im folgenden sind eine bevorzugte Ausführungsform der Er­ findung sowie eine Abwandlung derselben an Hand der Zeich­ nung näher erläutert. Es zeigen

Fig. 1 ein Schaltbild zur Verdeutlichung des Schaltungs­ aufbaus einer Verzögerungs- oder Laufzeitschal­ tung gemäß einer Ausführungsform der Erfindung,

Fig. 2 ein Schaltbild zur Darstellung des internen Schal­ tungsaufbaus eines CMOS-Stromspiegel-Differen­ tialverstärkers als Spannungskomparator in der Laufzeitschaltung nach Fig. 1,

Fig. 3 ein Wellenformdiagramm von in wesentlichen Tei­ len der Laufzeitschaltung nach Fig. 1 erzeugten Hauptsignalen,

Fig. 4 ein Wellenformdiagramm von Hauptsignalen, die in wesentlichen Teilen der Laufzeitschaltung nach Fig. 1 dann erzeugt werden, wenn Störsignale der Quellenspannung und dem Massepotential auf­ geprägt bzw. überlagert (applied) werden,

Fig. 5 ein Schaltbild zur Darstellung des wesentlichen Schaltungsaufbaus einer Abwanderung der Laufzeit­ schaltung nach Fig. 1 und

Fig. 6 ein Wellenformdiagramm von in wesentlichen Tei­ len der Laufzeitschaltung nach Fig. 5 erzeugten Hauptsignalen (malor signals).

Gemäß Fig. 1 ist eine einer bevorzugten Ausführungsform der Erfindung entsprechende Laufzeitschaltung 10 in einen dRAM (nicht dargestellt) eingebaut, und sie ent­ hält einen (Auf-)Lade/Entlade 12, der durch zwei MOS-Feldeffekttransistoren (im folgenden auch als MOSFETs oder einfach als FETs bezeichnet), nämlich einen p-Kanal­ MOSFET Q 1 und einen n-Kanal-MOSFET Q 2, einen Widerstand R 1 und einen Kondensator C 1 gebildet ist. Der gemeinsame Gate-Knotenpunkt der FETs Q 1 und Q 2 ist an eine Eingangs­ klemme 14 angekoppelt, an die ein Eingangssignal Φ 1 an­ gelegt wird. Der Kondensator C 1 ist zwischen einem Masse­ potential Vss und einer ersten, mit dem Drain-Knotenpunkt der FETs Q 1 und Q 2 verbundenen Signalleitung 16 angeordnet. Das Potential auf der ersten Signalleitung 16 ist mit "v 1" bezeichnet.

Ein Spannungskomparator 18 ist an seinem invertierenden Eingang mit der Signalleitung 16 und an seinem nichtinver­ tierenden Eingang mit einer zweiten Signalleitung 20 ver­ bunden, an die ein Bezugsspannungsgenerator 22 angekoppelt ist, der seinerseits ein Spannungsteiler sein kann, wel­ cher durch einen zwischen Quellenspannung Vcc und Masse­ potential Vss vorgesehenen Reihenkreis aus Widerständen R 2 und R 3 gebildet ist. Dieser Spannungsteiler führt die gewöhnliche Spannungsteilungsoperation durch, um die am einen Widerstand R 2 liegende Quellenspannung Vcc ent­ sprechend dem Widerstandsverhältnis von R 2 zu R 3 zu teilen und die geteilte Spannung der Signalleitung 20 als Bezugs­ spannung zuzuführen, die an den nichtinvertierenden Ein­ gang des Komparators 18 angelegt werden soll.

Gemäß Fig. 2 kann der Komparator 18 ein CMOS-Stromspiegel- Differentialverstärker aus fünf FETs T 1 bis T 5 sein. Die Gate-Elektroden der FETs T 1 und T 2 dienen als nichtinver­ tierender bzw. invertierender Eingang des Komparators 18. Die Sourceelektroden der FETs T 1 und T 2 sind an Masse­ potential Vss angeschlossen. Der gemeinsame oder Sammel- Knotenpunkt der FETs T 2 und T 4 dient als Ausgang des Kom­ parators 18, an welchem eine Ausgangsspannung Φ 2 gelie­ fert wird. Die Sourceelektroden der FETs T 3 und T 4 sind über den FET T 5 gemeinsam an die Quellenspannung Vcc an­ geschlossen.

Die dargestellte Laufzeitschaltung 10 kennzeichnet sich dadurch, daß gemäß Fig. 1 ein Schalterkreis 24 zwischen den Widerständen R 2 und R 3 des Spannungsteilers 22 vor­ gesehen ist. Der Schalterkreis 24 umfaßt insbesondere eine Reihenschaltung aus zwei FETs Q 3 und Q 4, von denen der erstere der zwischen dem Widerstand R 2 und der Signal­ leitung 20 und der letztere zwischen der Signalleitung 20 und dem Widerstand R 3 angeordnet sind. Wenn diese FETs Q 3 und Q 4 durchschalten, sind die Widerstände R 2 und R 3 elektrisch mit der Signalleitung 20 gekoppelt, so daß der Spannungsteiler 22 die gewöhnliche oder normale Span­ nungsteilungs-Operation zur Anlegung einer geteilten Span­ nung an die Signalleitung 20 durchführt. Wenn die FETs Q 3 und Q 4 sperren, sind dagegen die Widerstände R 2 und R 3 von der (Signal-)Leitung 20 getrennt, so daß die Lei­ tung 20 elektrisch potentialfrei (floating) gemacht wird. Die Gate-Elektroden der FETs Q 3 und Q 4 sind zusammenge­ schaltet, wobei zwischen den gemeinsamen Gate-Knotenpunkt N 1 und die Eingangsklemme 14 der Laufzeitschaltung 10 ein Inverter 26 eingeschaltet ist. Die Spannung an diesem Knotenpunkt N 1 ist mit "v 3" bezeichnet.

Gemäß Fig. 1 ist ein zusätzlicher Kondensator C 2 zwischen die Leitung 20 und Massepotential Vss geschaltet. Die Ka­ pazität des Kondensators C 2 ist vorzugsweise so eingestellt, daß das Verhältnis dieser Kapazität zur parasitären Kapa­ zität der Signalleitung 20 gleich dem Verhältnis der Kapa­ zität des Kondensators C 1 zur parasitären Kapazität der Signalleitung 16 ist.

Im folgenden sind an Hand der Fig. 3 und 4 die Betriebs­ arten der Laufzeitschaltung 10 mit dem beschriebenen Auf­ bau erläutert. Im folgenden ist zunächst der grundsätz­ liche Betrieb der Laufzeitschaltung 10 an Hand von Fig. 3 beschrieben, worauf an Hand von Fig. 4 die Erläuterung der Signalverzögerungsoperation der Laufzeitschaltung 10 für den Fall folgt, daß eine Potentialänderung zwischen der Quellenspannung Vcc und dem Massepotential Vss eines dRAMs, auf den diese Laufzeitschaltung angewandt ist, auftritt.

Wenn das Eingangssignal Φ 1 den (niedrigen) Pegel "L" be­ sitzt, werden der p-Kanal-FET Q 1 des Lade/Entladekreises 12 durchgeschaltet und der n-Kanal-FET Q 2 gesperrt. Die Quellenspannung Vcc wird daher über den FET Q 1 an den Kondensator C 10 angelegt, wobei in letzterem die entspre­ chenden Ladungen aufgespeichert werden. Zu diesem Zeitpunkt wird das Potential auf der Signalleitung 20 auf die vom Bezugsspannungsgenerator 22 erzeugte Bezugsspannung ge­ setzt, da der Inverter 26 des Schalterkreises 24 eine Aus­ gangsspannung des (hohen) Pegels "H" erzeugt oder liefert und die FETs Q 3 und Q 4 in Abhängigkeit von dieser Aus­ gangsspannung durchgeschaltet werden, so daß der durch die Widerstände R 2 und R 3 gebildete Spannungsteiler an die Leitung 20 angeschaltet wird.

Das Potential v 1 auf der Leitung 20 läßt sich ausdrücken zu:

v 1 = Vcc · R 3/(R 2 + R 3) (1)

Da die Ausgangsspannung des Lade/Entladekreises 12, d. h. das Potential v 1 auf der Leitung 16, höher ist als die Bezugsspannung oder das Potential v 2 auf der Leitung 20, weist die Ausgangsspannung des Komparators 18 den Pegel "L" auf.

Wenn gemäß Fig. 3 das Eingangssignal Φ 1 zum Zeitpunkt t 1 seinen Pegel von "L" auf "H" ändert, wird der p-Kanal- FET Q 1 des Lade/Entladekreises 12 gesperrt, wäh­ rend der n-Kanal-FET Q 2 durchgeschaltet wird. Dem­ zufolge werden die im Kondensator C 1 aufgespeicherten La­ dungen über den FET Q 2 und den Widerstand R 1 entladen. Hierdurch wird gemäß Fig. 3 das Potential V 1 auf der Signalleitung 16 (d. h. die Ausgangsspannung des Lade/Ent­ ladekreises 12) allmählich verringert. Unter der Voraus­ setzung, daß der Durchschaltwiderstand des FETs Q 2 aus­ reichend kleiner ist als der Widerstandswert des Wider­ stands R 1, kann die Ausgangsspannung v 1 des Lade/Entla­ dekreises 12 wie folgt ausgedrückt werden:

v 1 (t) = Vcc · e^{-t/C 1 · R 1} (2)

Wenn die sich allmählich verringernde Spannung v 1 zum Zeitpunkt t 2 die Bezugsspannung v 2 erreicht, ändert die Ausgangsspannung des Komparators 18 gemäß Fig. 3 ihren Pegel von "L" auf "H". Das Intervall zwischen den Zeit­ punkten t 1 und Q 2, d. h. eine Verzögerungs- oder Laufzeit τ, läßt sich ausdrücken zu:

τ = C 1 · R 1 · log (1 + R 2/R 3) (3)

Eine Änderung im Pegel (bzw. in der Höhe) der Ausgangs­ spannung Φ 2 wird um die Zeit τ von dem Zeitpunkt ver­ zögert, zu dem sich der Potentialpegel des Eingangssignals Φ 1 geändert hat; die Laufzeit τ kann beliebig oder will­ kürlich durch Änderung der CR-Zeitkonstante des Lade/Ent­ ladekreises 12 eingestellt oder vorgegeben werden. Mit anderen Worten: das Eingangssignal Φ 1 wird um die Zeit t verzögert, so daß es zur Ausgangsspannung Φ 2 der Lauf­ zeitschaltung 10 wird.

Es ist darauf hinzuweisen, daß dann, wenn das Eingangssi­ gnal Φ 1 auf den Pegel "H" ansteigt, die Ausgangsspannung v 3 des Inverters 26 den Pegel "L" aufweist, so daß die FETs Q 3 und Q 4 des Schalterkreises 24 gleichzeitig durch­ geschaltet werden. Hiedurch werden die Spannungsteilungs­ widerstände R 2 und R 3 des Spannungsteilers 22 elektrisch voneinander getrennt. Gleichzeitig wird die an den nicht­ invertierenden Eingang des Komparators 18 angeschlossene Signalleitung 20 elektrisch von den Widerständen R 2 und R 3 getrennt bzw. diesen gegenüber isoliert, so daß diese Leitung 20 in einen elektrischen potentialfreien Zustand gelangt, während sie die auf ihr liegende Bezugsspannung v 2 erhält. Da die Bezugsspannung v 2 durch den Kondensator C 2 konstant aufrechterhalten wird, wird oder ist das Po­ tential auf der Leitung 20 auf die Bezugsspannung v 2 ge­ setzt.

Auch wenn bei dieser Anordnung eine Änderung in der Quel­ lenspannung Vcc und/oder im Massepotential Vss auftritt, bleibt das Potential auf der Leitung 20 von der Potential­ änderung unbeeinflußt, wodurch eine konstante Zufuhr einer stabilen Bezugsspannung v 2 zum Komparator 18 sicherge­ stellt ist. Infolgedessen ist es möglich, eine Instabili­ tät der Laufzeit τ aufgrund einer Änderung in der Quellen­ spannung Vcc sicher zu verhindern. Hierdurch wird die Zu­ verlässigkeit der Laufzeit τ verbessert. Weiterhin ist die erfindungsgemäße Laufzeitschaltung so ausgelegt, daß dann, wenn die Leitung 20 von den Spannungsteilungswider­ ständen R 2 und R 3 getrennt ist, diese Widerstände gegen­ einander isoliert bzw. voneinander getrennt sind. Auf diese Weise kann somit ein über den Spannungsteiler 22 fließender Strom vollständig abgeschaltet werden. Dadurch kann die Reihenschaltung aus Widerständen R 2 und R 3 völlig unempfindlich für eine Änderung in der Quellenspannung Vcc werden; außerdem kann dadurch die Verlustleistung des Span­ nungsteilers reduziert werden.

Im folgenden ist die Arbeitsweise oder Operation der er­ findungsgemäßen Laufzeitschaltung 10 für den Fall be­ schrieben, daß die Quellenspannung Vcc oder das Masse­ potential Vss variiert. Im folgenden sei an Hand von Fig. 4 der Fall betrachtet, in welchem die Quellenspannung Vcc sich ändert und dann einen unerwünscht erhöhten Potential­ pegel Vcc 1, wie bei 30 angedeutet, aufweist, bevor sich das Eingangssignal Φ 1 zum Zeitpunkt p 1 vom Pegel "L" auf den Pegel "H" ändert. Unter diesen Bedingungen wird die geänderte Quellenspannung Vcc 1 an den Kondensator C 1 des Lade/Entladekreises 12 angelegt, wobei das Potential des Kondensators C 1 zu der Zeit, zu der die Entladung am Zeit­ punkt t 1 beginnt, allmählich abfällt. Sobald das Entladen begonnen hat, wird der FET Q 1, wie vorher erwähnt, zum Sper­ ren gebracht, um damit den Kondensator C 1 von der Quellen­ spannung Vcc zu trennen bzw. dieser gegenüber zu isolieren, so daß der Kondensator C 1 nicht mehr durch das genannte Spannungsstörsignal ungünstig beeinflußt wird. Außerdem erhöht sich auch die Spannung v 2 auf der Leitung 20 in unerwünschter Weise, wenn die Leitung 20 zum Zeitpunkt t 1 elektrisch potentialfrei ist, und zwar aufgrund der Tei­ lung der vor dem Zeitpunkt t 1 variierten Quellenspannung Vcc. Die Bezugsspannung v 2′ läßt sich in diesem Fall wie folgt ausdrücken:

v 2′ = Vcc 1 · R 3/(R 2 + R 3) (4)

Nach dem Zeitpunkt t 1 sind die Spannungsteilungswiderstände R 2 und R 3 voneinander getrennt, so daß der Spannungsteiler 22 abgeschaltet (getrennt) und die Leitung 20 gegenüber diesen Widerständen R 2 und R 3 isoliert bzw. getrennt sind. Die Leitung 20 bleibt somit frei vom ungünstigen Einfluß der genannten Änderung der Quellenspannung. Auch nach dem Auftreten einer Änderung in der Quellenspannung Vcc bleibt daher das Intervall zwischen dem Potentialänderungszeitpunkt t 1 des Eingangssignals Φ 1 und dem Potentialänderungszeit­ punkt t 2 der Ausgangsspannung Φ 2, d. h. die Verzögerungs- oder Laufzeit τ unverändert.

Im folgenden sei ein Fall betrachtet, in welchem nach dem Zeitpunkt t 1 ein Störsignal 32 im Massepotential Vss auf­ tritt. Da hierbei die Kondensatoren C 1 und C 2 so ausgelegt sind, daß sie der oben angegebenen Beziehung genügen, sind die in beiden Leitungen 16 und 20 aufgrund der Kondensa­ torankopplung infolge der Anlegung des Massepotentialstör­ signals 32 an diese Leitungen 16 und 20 auftretenden Po­ tentialänderungen einander gleich. Auf diese Weise kann damit eine Laufzeitschaltung 10 realisiert werden, die für eine Kurzbereich-Potentialänderung in der Quellenspannung Vcc und/oder im Massepotential Vss unempfindlich ist. Eine solche Laufzeitschaltung 10 wird als für IC-Anordnungen, wie dynamische Randomspeicher, als besonders zweckmäßig angesehen.

Die beschriebene Ausführungsform kann auf die in Fig. 5 dargestellte Weise abgewandelt werden, wobei ein UND-Glied 40 zusätzlich zwischen dem gemeinsamen Gate-Knotenpunkt N 1 der FETs Q 3 und Q 4 von Schalterkreis 24 und Inverter 26 vorgesehen ist. Das UND-Glied 40 nimmt von außen her ein Steuersignal Φ 0 an seinem ersten Eingang und an sei­ nem zweiten Eingang das Eingangsignal Φ 1 ab. Gemäß Fig. 6 ändert das Steuersignal Φ 0 seinen Pegel von "L" auf "H", bevor sich der Pegel des Eingangssignals Φ 1 von "L" auf "H" ändert. Die Zeitdifferenz zwischen dem jeweiligen Auftreten der Pegeländerung von Steuersignal Φ 0 und Eingangssignal Φ 1 ist mit "Td" bezeichnet. Dementspre­ chend kann das Ausgangsspannungssignal des Inverters 26 nur in der Zeitspanne Td über das UND-Signal 40 zum ge­ meinsamen Gate-Knotenpunkt der FETs Q 3 und Q 4 zugespeist werden. Der Gate-Knotenpunkt N 1 wird daher mit der Span­ nung des Pegels "H" nur während der Zeitspanne Td be­ schickt, und die FETs Q 3 und Q 4 werden während dersel­ ben Zeitspanne Td zum Sperren gebracht. Die Zeitspanne Td ist auf ein solches kleinstes nötiges Zeitintervall gesetzt, daß die geteilte Spannung V 2 auf der Leitung 20 gesetzt oder eingestellt wird, indem die Quellenspannung Vcc über den Spannungsteiler 22 und den Ladekondensator C 2 an die Signalleitung 20 angelegt wird.

Bei dieser Anordnung wird der Spannungsteiler 22 nur wäh­ rend einer vergleichsweise kurzen Zeit (Td) in Betrieb gesetzt, bevor die Eingangsspannung Φ 1 vom Pegel "L" auf den Pegel "H" übergeht, und er wird unmittelbar nach Ablauf der Zeitspanne Td unwirksam gemacht. Auf diese Weise kann das Auftreten eines Streustroms oder eines Durchgangsstroms weitgehend ausgeschaltet werden. Damit können die Widerstandswerte der Spannungsteilungswider­ stände R 2 und R 3 verkleinert werden. Demzufolge ist es möglich, die Signalleitung 20 mit reduzierter Impedanz an bzw. auf der geteilten Spannung v 2 zu halten, bis der Auf/Entladevorgang in der Signalleitung 16 tatsächlich einsetzt.

Offensichtlich ist die Erfindung keineswegs auf die vor­ stehend beschriebene Ausführungsform beschränkt, sondern verschiedenen Abwandlungen und Änderungen zugänglich.

Obgleich bei der beschriebenen Ausführungsform und ihrer Abwandlung beispielsweise die Kondensatoren C 1 und C 2 mit erster und zweiter Signalleitung 16 bzw. 20 verbunden und beide an eine niedrige Quellenspannung, d. h. Masse­ potential Vss, angeschlossen sind, kann die Verzögerungs- oder Laufzeitschaltung auch so ausgelegt sein, daß diese Kondensatoren mit einer hohen Quellenspannung, d. h. der Quellenspannung Vcc verbunden sind. Obgleich weiterhin vorstehend eine CR-Laufzeitschaltungskonfiguration mit einem linearen Widerstand R und einem linearen Kondensa­ tor C beschrieben ist, kann der Widerstand R 1 des Lade/Ent­ ladekreises 12 durch einen MOSFET ersetzt werden. In die­ sem Fall erhält die resultierende Laufzeitschaltung die zweckmäßigen quellenspannungsabhängigen und temperatur­ abhängigen Charakteristika bzw. Kennlinien.

Claims (16)

1. Verzögerungs- oder Laufzeitschaltung für eine integrierte Halbleiter-Schaltkreisanordnung, umfassend
eine erste Schaltungseinheit (12) zum Abnehmen eines Eingangssignals (Φ 1) und zum selektiven Ausführen eines Auf/Entladens in Abhängigkeit vom Eingangssignal zwecks Erzeugung oder Lieferung einer variablen Ausgangsspan­ nung,
eine zweite Schaltungseinheit (22) zum Abnehmen einer (Strom-)Quellenspannung (Vcc) von der Anordnung und zum Teilen der Quellenspannung, um damit eine Spannung eines vorbestimmten konstanten Potentials als Bezugsspannung zu erzeugen oder zu liefern, und
eine erste und zweite Eingänge, die mit erster bzw. zweiter Schaltungseinheit (12, 22) verbunden sind, auf­ weisende dritte Schaltungseinheit (18) zum Vergleichen der Ausgangsspannung von der ersten Schaltungseinheit mit der Bezugsspannung,
gekennzeichnet durch
eine vierte Schaltungseinheit (24) zum Abnehmen der Eingangssignale und zum Durchführen einer Schalt- oder Umschaltoperation in Abhängigkeit vom Eingangssignal, um den zweiten Eingang der dritten Schaltungseinheit (18) elektrisch von der zweiten Schaltungseinheit (22) zu trennen, sowie
eine fünfte Schaltungseinheit (C 2) zum Aufrechterhal­ ten der Bezugsspannung am zweiten Eingang der dritten Schaltungseinheit (18), während diese von der zweiten Schaltungseinheit (22) getrennt ist.

2. Schaltung nach Anspruch 1, dadurch gekennzeichnet, daß die zweite Schaltungseinheit (22) eine Reihenschaltung aus ersten und zweiten Widerständen (R 2, R 3) zum Teilen der Quellenspannung in einem vorbestimmten Teilungsver­ hältnis aufweist.

3. Schaltung nach Anspruch 2, dadurch gekennzeichnet, daß die vierte Schaltungseinheit (24) eine zwischen den ersten und zweiten Widerständen (R 2, R 3) vorgesehene Transistoreinheit (means) (Q 3, Q 4) zum Ändern eines elektrischen Zustands (Status′) derselben in Abhängig­ keit vom Eingangssignal aufweist.

4. Schaltung nach Anspruch 3, dadurch gekennzeichnet, daß die Transistoreinheit (Q 3, Q 4) dann, wenn sie durchge­ schaltet ist, die ersten und zweiten Widerstände (R 2, R 3) elektrisch von der dritten Schaltungseinheit (18) trennt.

5. Schaltung nach Anspruch 4, dadurch gekennzeichnet, daß die Transistoreinheit eine Reihenschaltung aus zwei Transistoren (Q 3, Q 4) mit zusammengeschalteten Gate- Elektroden umfaßt.

6. Schaltung nach Anspruch 5, dadurch gekennzeichnet, daß die vierte Schaltungseinheit (24) ferner einen an die Gate-Elektroden der beiden Transistoren (Q 3, Q 4) an­ geschlossenen Inverter (26) aufweist, wodurch das Ein­ gangssignal über den Inverter (26) den Gate-Elektroden der beiden Transistoren (Q 3, Q 4) zuspeisbar ist.

7. Schaltung nach Anspruch 6, dadurch gekennzeichnet, daß die fünfte Schaltungseinheit einen an den zweiten Ein­ gang der dritten Schaltungseinheit (18) angeschlossenen Kondensator (C 2) umfaßt.

8. Verzögerungs- oder Laufzeitschaltung, umfassend
einen Lade/Entladekreis (12) zum Abnehmen eines Ein­ gangssignals (Φ 1) und zum Erzeugen einer Ausgangsspan­ nung (v 1) in Abhängigkeit vom Eingangssignal,
einen Spannungsteiler (22) zum Abnehmen einer (Strom-)- Quellenspannung (Vcc) und zum Teilen derselben zwecks Lieferung einer Bezugsspannung (v 2) eines konstanten Potentialpegels, wobei der Spannungsteiler erste und zweite, an einem ersten Knotenpunkt miteinander in Reihe geschaltete Widerstände (R 2, R 3) aufweist, und
einen Komparator (18) mit einem über eine erste Si­ gnalleitung (16) mit dem Lade/Entladekreis (12) verbun­ denen invertierenden Eingang und einem über eine zweite Signalleitung (20) mit dem Spannungsteiler (22) verbun­ denen nichtinvertierenden Eingang, zum Vergleichen der Ausgangsspannung vom Lade/Entladekreis (12) mit der Be­ zugsspannung,
gekennzeichnet durch
einen im Spannungsteiler (22) vorgesehenen, zum Ab­ nehmen des Eingangssignals dienenden Schalterkreis (24), der in Abhängigkeit vom Eingangssignal selektiv nicht­ leitend machbar ist, um die ersten und zweiten Wider­ stände (R 2, R 3) elektrisch voneinander zu trennen und die zweite Signalleitung (20) von ersten und zweiten Widerständen (R 2, R 3) zu trennen (oder abzuschließen) und damit die zweite Signalleitung (20) in einen elek­ trisch potentialfreien (floating) Zustand zu bringen, sowie
eine mit der zweiten Signalleitung (20) verbundene Spannungshalteeinheit (C 2) zum Abnehmen der Bezugsspan­ nung (v 2) zwecks Durchführung der Aufladung, wenn der Schalterkreis (24) leitend gemacht (durchgeschaltet) ist, um damit die Bezugsspannung auf der zweiten Si­ gnalleitung (20) aufrechtzuerhalten.

9. Schaltung nach Anspruch 8, dadurch gekennzeichnet, daß der Schalterkreis (24) aufweist:
einen zwischen dem ersten Widerstand (R 2) und der zwei­ ten Signalleitung (20) vorgesehenen ersten Transistor (Q 3) und
einen zwischen der zweiten Signalleitung (20) und dem zweiten Widerstand (R 3) vorgesehenen zweiten Transistor (Q 4), wobei die beiden Transistoren praktisch gleichzeitig sperrbar sind.

10. Schaltung nach Anspruch 9, gekennzeichnet durch eine mit dem Schalterkreis (24) verbundene Steuerein­ heit (40), um den Schalterkreis nur während eines vorbe­ stimmten Zeitintervalls vor dem Auftreten einer Pegelän­ derung des Eingangssignals (Φ 1) leitend zu machen (durch­ zuschalten).

11. Schaltung nach Anspruch 10, dadurch gekennzeichnet, daß der Lade/Entladekreis (12) aufweist:
einen mit der ersten Signalleitung (16) gekoppelten ersten Kondensator (C 1) zum selektiven Abnehmen der Quellenspannung (Vcc) zwecks Ausführung einer Auflade­ operation und
einen selektiv mit dem ersten Kondensator (C 1) ver­ bindbaren dritten Widerstand (R 1), wobei der erste Kon­ densator über den dritten Widerstand (R 1) entladbar ist.

12. Schaltung nach Anspruch 11, dadurch gekennzeichnet, daß die Spannungshalteeinheit einen an die zweite Signal­ leitung (20) angeschlossenen zweiten Kondensator (C 2) umfaßt.

13. Schaltung nach Anspruch 12, dadurch gekennzeichnet, daß der zweite Kondensator (C 2) eine spezifische Kapazität aufweist, die so bestimmt ist, daß ein Verhältnis einer Kapazität des ersten Kondensators (C 1) zu einer parasi­ tären Kapazität der ersten Signalleitung (16) gleich einem Verhältnis einer Kapazität des zweiten Kondensa­ tors (C 2) zu einer parasitären Kapazität der zweiten Si­ gnalleitung (20) ist.

14. Schaltung nach Anspruch 13, dadurch gekennzeichnet, daß die ersten und zweiten Transistoren (Q 3, Q 4) zusammen­ geschaltete Gate-Elektroden aufweisen und daß der Schal­ terkreis ferner einen an die Gate-Elektroden der ersten und zweiten Transistoren (Q 3, Q 4) angeschlossenen In­ verter (26) aufweist, wobei das Eingangssignal (Φ 1) über den Inverter (26) den Gate-Elektroden der ersten und zweiten Transistoren (Q 3, Q 4) zugespeist wird.

15. Schaltung nach Anspruch 14, dadurch gekennzeichnet, daß die Steuereinheit eine zwischen dem Inverter (26) und den Gate-Elektroden der ersten und zweiten Transistoren (Q 3, Q 4) vorgesehene UND-Torschaltung (40) umfaßt.

16. Schaltung nach Anspruch 15, dadurch gekennzeichnet, daß der Komparator einen CMOS-Stromspiegel-Differentialver­ stärker (18) aufweist.