JP3180231B2 - アドレス設定方法 - Google Patents
アドレス設定方法Info
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- JP3180231B2 JP3180231B2 JP29970692A JP29970692A JP3180231B2 JP 3180231 B2 JP3180231 B2 JP 3180231B2 JP 29970692 A JP29970692 A JP 29970692A JP 29970692 A JP29970692 A JP 29970692A JP 3180231 B2 JP3180231 B2 JP 3180231B2
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- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C8/00—Arrangements for selecting an address in a digital store
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C8/00—Arrangements for selecting an address in a digital store
- G11C8/12—Group selection circuits, e.g. for memory block selection, chip selection, array selection
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- Engineering & Computer Science (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Memory System (AREA)
- Techniques For Improving Reliability Of Storages (AREA)
Description
【０００１】
【産業上の利用分野】本発明はコンピュータ及びマイク
ロプロセッサ等を有するコンピュータシステムのアドレ
ス設定方法に関する。
ロプロセッサ等を有するコンピュータシステムのアドレ
ス設定方法に関する。
【０００２】
【従来の技術】一般に、ワークステーション、パーソナ
ルコンピュータ及びプリンタ等の周辺装置及びマイクロ
プロセッサを搭載した各種装置には製品の機能を満足す
るために最低限必要なメモリを搭載した回路基板が設け
られている。
ルコンピュータ及びプリンタ等の周辺装置及びマイクロ
プロセッサを搭載した各種装置には製品の機能を満足す
るために最低限必要なメモリを搭載した回路基板が設け
られている。
【０００３】従来、この種の回路基板では、装置の機能
や処理能力等を向上するため、メモリを実装するソケッ
トやメモリ基板（ＳＩＭＭ）を挿入するコネクタが設け
られ、必要に応じてメモリを増設していた。
や処理能力等を向上するため、メモリを実装するソケッ
トやメモリ基板（ＳＩＭＭ）を挿入するコネクタが設け
られ、必要に応じてメモリを増設していた。
【０００４】図４は、かかる回路基板のブロック図であ
る。同図において、回路基板にはＣＰＵ１が配設され、
このＣＰＵ１との間にアドレスバス９を介在するアドレ
スデコーダ７、ＲＡＭ２，３，４、ＲＯＭ５及びＩ／Ｏ
ドライバ６が夫々配設されている。
る。同図において、回路基板にはＣＰＵ１が配設され、
このＣＰＵ１との間にアドレスバス９を介在するアドレ
スデコーダ７、ＲＡＭ２，３，４、ＲＯＭ５及びＩ／Ｏ
ドライバ６が夫々配設されている。
【０００５】さらに、上記アドレスデコーダ７とＲＡＭ
２，３，４、ＲＯＭ５及びＩ／Ｏドライバ６との間には
アドレスデコーダ７によりＲＡＭ２，３，４、ＲＯＭ５
及びＩ／Ｏドライバ６の各チップが任意に選択できるよ
うにチップセレクト線１０，１１，１２，１３，１４が
夫々配線され、ＣＰＵ１とＲＡＭ２，３，４、ＲＯＭ５
及びＩ／Ｏドライバ６との間にはデータバス８が介在さ
れている。
２，３，４、ＲＯＭ５及びＩ／Ｏドライバ６との間には
アドレスデコーダ７によりＲＡＭ２，３，４、ＲＯＭ５
及びＩ／Ｏドライバ６の各チップが任意に選択できるよ
うにチップセレクト線１０，１１，１２，１３，１４が
夫々配線され、ＣＰＵ１とＲＡＭ２，３，４、ＲＯＭ５
及びＩ／Ｏドライバ６との間にはデータバス８が介在さ
れている。
【０００６】図５はアドレスデコーダ７のブロック図で
ある。同図において、３０，３１，３２はデコーダであ
り、これらデコーダ３０，３１，３２にはアドレスバス
３３が接続されると共に、チップセレクト線３４，３
５，３６を介してＲＡＭ２，３，４の各チップが接続
し、ＲＡＭ２，３，４（ＲＡＭ＃１〜ＲＡＭ＃ｎ）に対
応したアドレスはデコーダ３０，３１，３２（デコーダ
＃１〜デコーダ＃ｎ）により一意的に決定されていた。
ある。同図において、３０，３１，３２はデコーダであ
り、これらデコーダ３０，３１，３２にはアドレスバス
３３が接続されると共に、チップセレクト線３４，３
５，３６を介してＲＡＭ２，３，４の各チップが接続
し、ＲＡＭ２，３，４（ＲＡＭ＃１〜ＲＡＭ＃ｎ）に対
応したアドレスはデコーダ３０，３１，３２（デコーダ
＃１〜デコーダ＃ｎ）により一意的に決定されていた。
【０００７】
【発明が解決しようとする課題】しかしながら、上述し
た従来の回路基板においては、ＲＡＭ２，３，４に対応
したアドレスはデコーダ３０，３１，３２により一意的
に決定されていたので、メモリを増設した場合、増設さ
れたメモリの位置によっては増設されたメモリのアドレ
ス及び既に実装されているメモリのアドレスが不連続に
なることがあり、その結果、増設されたメモリが有効に
動作せず、実行するプログラムが暴走したり、回路基板
が故障するという問題点があった。
た従来の回路基板においては、ＲＡＭ２，３，４に対応
したアドレスはデコーダ３０，３１，３２により一意的
に決定されていたので、メモリを増設した場合、増設さ
れたメモリの位置によっては増設されたメモリのアドレ
ス及び既に実装されているメモリのアドレスが不連続に
なることがあり、その結果、増設されたメモリが有効に
動作せず、実行するプログラムが暴走したり、回路基板
が故障するという問題点があった。
【０００８】本発明の目的は、上述した問題点に鑑み、
実装されたメモリの位置に関わらず、実装されたメモリ
間に連続したアドレスが設定できるアドレス設定方法を
提供するものである。
実装されたメモリの位置に関わらず、実装されたメモリ
間に連続したアドレスが設定できるアドレス設定方法を
提供するものである。
【０００９】
【課題を解決するための手段】本発明は上述した目的を
達成するため、任意のメモリサイズのメモリが任意の位
置に実装される複数個のメモリ実装部を有するコンピュ
ータシステムにおける、各メモリに連続するアドレスを
設定するアドレス設定方法において、メモリ実装部に対
応して設けられたアドレス記憶部に、先頭アドレス及び
メモリ実装部に当初実装されたメモリサイズより大きく
メモリの実装可能な容量の最大値以下の最終アドレスを
設定する工程と、アドレス記憶部に設定した先頭アドレ
ス及び最終アドレスの範囲内で、若いアドレスから順に
メモリチェックを行う工程と、メモリチェックの結果、
（ａ）途中のアドレスで異常が検出された場合は、メモ
リチェックで最初に異常が検出されたアドレスの前のア
ドレスを、アドレス記憶部の最終アドレスとして再設定
すると共に、メモリチェックで最初に異常が検出された
アドレスを、アドレス設定の済んでいないアドレス記憶
部の先頭アドレスとして設定し、（ｂ）メモリチェック
を行ったすべてのアドレスで異常が検出された場合は、
メモリのアドレスとして使用されることのないアドレス
を、アドレス記憶部の先頭アドレス及び最終アドレスと
して再設定すると共に、メモリチェックで最初に異常が
検出されたアドレスを、アドレス設定の済んでいないア
ドレス記憶部の先頭アドレスとして設定する工程とを含
むものである。
達成するため、任意のメモリサイズのメモリが任意の位
置に実装される複数個のメモリ実装部を有するコンピュ
ータシステムにおける、各メモリに連続するアドレスを
設定するアドレス設定方法において、メモリ実装部に対
応して設けられたアドレス記憶部に、先頭アドレス及び
メモリ実装部に当初実装されたメモリサイズより大きく
メモリの実装可能な容量の最大値以下の最終アドレスを
設定する工程と、アドレス記憶部に設定した先頭アドレ
ス及び最終アドレスの範囲内で、若いアドレスから順に
メモリチェックを行う工程と、メモリチェックの結果、
（ａ）途中のアドレスで異常が検出された場合は、メモ
リチェックで最初に異常が検出されたアドレスの前のア
ドレスを、アドレス記憶部の最終アドレスとして再設定
すると共に、メモリチェックで最初に異常が検出された
アドレスを、アドレス設定の済んでいないアドレス記憶
部の先頭アドレスとして設定し、（ｂ）メモリチェック
を行ったすべてのアドレスで異常が検出された場合は、
メモリのアドレスとして使用されることのないアドレス
を、アドレス記憶部の先頭アドレス及び最終アドレスと
して再設定すると共に、メモリチェックで最初に異常が
検出されたアドレスを、アドレス設定の済んでいないア
ドレス記憶部の先頭アドレスとして設定する工程とを含
むものである。
【００１０】
【作用】本発明においては、メモリ実装部に対応して設
けられたアドレス記憶部に、先頭アドレス及びメモリ実
装部に当初実装されたメモリサイズより大きくメモリの
実装可能な容量の最大値以下の最終アドレスを設定し、
アドレス記憶部に設定した先頭アドレス及び最終アドレ
スの範囲内で、若いアドレスから順にメモリチェックを
行い、メモリチェックの結果、途中のアドレスで異常が
検出された場合は、メモリチェックで最初に異常が検出
されたアドレスの前のアドレスを、アドレス記憶部の最
終アドレスとして再設定すると共に、メモリチェックで
最初に異常が検出されたアドレスを、アドレス設定の済
んでいないアドレス記憶部の先頭アドレスとして設定
し、メモリチェックを行ったすべてのアドレスで異常が
検出された場合は、メモリのアドレスとして使用される
ことのないアドレスを、アドレス記憶部の先頭アドレス
及び最終アドレスとして再設定すると共に、メモリチェ
ックで最初に異常が検出されたアドレスを、アドレス設
定の済んでいないアドレス記憶部の先頭アドレスとして
設定するので、実装されたメモリに異常が検出されて
も、メモリ内で使用可能なアドレスは使用し、また、メ
モリは実装される位置に拠らず必ず連続したアドレスを
有する。よって、実装されたメモリは有効に動作する。
けられたアドレス記憶部に、先頭アドレス及びメモリ実
装部に当初実装されたメモリサイズより大きくメモリの
実装可能な容量の最大値以下の最終アドレスを設定し、
アドレス記憶部に設定した先頭アドレス及び最終アドレ
スの範囲内で、若いアドレスから順にメモリチェックを
行い、メモリチェックの結果、途中のアドレスで異常が
検出された場合は、メモリチェックで最初に異常が検出
されたアドレスの前のアドレスを、アドレス記憶部の最
終アドレスとして再設定すると共に、メモリチェックで
最初に異常が検出されたアドレスを、アドレス設定の済
んでいないアドレス記憶部の先頭アドレスとして設定
し、メモリチェックを行ったすべてのアドレスで異常が
検出された場合は、メモリのアドレスとして使用される
ことのないアドレスを、アドレス記憶部の先頭アドレス
及び最終アドレスとして再設定すると共に、メモリチェ
ックで最初に異常が検出されたアドレスを、アドレス設
定の済んでいないアドレス記憶部の先頭アドレスとして
設定するので、実装されたメモリに異常が検出されて
も、メモリ内で使用可能なアドレスは使用し、また、メ
モリは実装される位置に拠らず必ず連続したアドレスを
有する。よって、実装されたメモリは有効に動作する。
【００１１】
【実施例】本発明のアドレス設定方法に係わる一実施例
を図１〜図３に基づいて説明する。図１は回路基板の要
部ブロック図である。同図において、５０，５１，５２
はデコーダであり、これらデコーダ５０，５１，５２に
はアドレスバス６０が接続され、チップセレクト線６
１，６２，６３を介してＲＡＭチップ２，３，４（図４
参照）が接続されている。
を図１〜図３に基づいて説明する。図１は回路基板の要
部ブロック図である。同図において、５０，５１，５２
はデコーダであり、これらデコーダ５０，５１，５２に
はアドレスバス６０が接続され、チップセレクト線６
１，６２，６３を介してＲＡＭチップ２，３，４（図４
参照）が接続されている。
【００１２】さらに、デコーダ５０には先頭アドレス
（ＴＡＲ）を格納する先頭アドレスレジスタ５３及び最
終アドレス（ＥＡＲ）を格納する最終アドレスレジスタ
５４が接続され、デコーダ５１には先頭アドレスを格納
する先頭アドレスレジスタ５５及び最終アドレスを格納
する最終アドレスレジスタ５６が接続されると共に、デ
コーダ５２には先頭アドレスを格納する先頭アドレスレ
ジスタ５７及び最終アドレスを格納する最終アドレスレ
ジスタ５８が接続されている。
（ＴＡＲ）を格納する先頭アドレスレジスタ５３及び最
終アドレス（ＥＡＲ）を格納する最終アドレスレジスタ
５４が接続され、デコーダ５１には先頭アドレスを格納
する先頭アドレスレジスタ５５及び最終アドレスを格納
する最終アドレスレジスタ５６が接続されると共に、デ
コーダ５２には先頭アドレスを格納する先頭アドレスレ
ジスタ５７及び最終アドレスを格納する最終アドレスレ
ジスタ５８が接続されている。
【００１３】そして、これら先頭アドレスレジスタ５
３，５５，５７及び最終アドレスレジスタ５４，５６，
５８にはアドレスバス５９を介してＣＰＵ１（図４参
照）が接続され、ＣＰＵ１からの任意の値が設定される
ようになっている。尚、その他の構成は従来例（図４参
照）と同様なので、ここでの説明は割愛する。
３，５５，５７及び最終アドレスレジスタ５４，５６，
５８にはアドレスバス５９を介してＣＰＵ１（図４参
照）が接続され、ＣＰＵ１からの任意の値が設定される
ようになっている。尚、その他の構成は従来例（図４参
照）と同様なので、ここでの説明は割愛する。
【００１４】次に、かかる構成の回路基板によるメモリ
増設方法を図２に従って述べる。但し、メモリチップの
サイズは１メガビット（１２８キロバイト）とする。先
ず、アドレスが重複しないように、全ての先頭アドレス
レジスタ５３，５５，５７及び最終アドレスレジスタ５
４，５６，５８に充分大きなアドレス値、例えば２００
０００Ｈをセットする（ステップＳ１０１）。次に、Ｃ
ＰＵ１のレジスタ（図示略す）にアドレスのテンポラリ
用としての変数であるアドレスワーキングＡＷ（以下、
ＡＷ1 ，ＡＷ2 ，ＡＷ3 ，ＡＷ4 と称す）を確保し、Ａ
Ｗ1 を０にセットする（ステップＳ１０２）。
増設方法を図２に従って述べる。但し、メモリチップの
サイズは１メガビット（１２８キロバイト）とする。先
ず、アドレスが重複しないように、全ての先頭アドレス
レジスタ５３，５５，５７及び最終アドレスレジスタ５
４，５６，５８に充分大きなアドレス値、例えば２００
０００Ｈをセットする（ステップＳ１０１）。次に、Ｃ
ＰＵ１のレジスタ（図示略す）にアドレスのテンポラリ
用としての変数であるアドレスワーキングＡＷ（以下、
ＡＷ1 ，ＡＷ2 ，ＡＷ3 ，ＡＷ4 と称す）を確保し、Ａ
Ｗ1 を０にセットする（ステップＳ１０２）。
【００１５】その後、ＲＡＭチップ２に対応する先頭ア
ドレスレジスタ５３にＡＷ1 ＝０をセットすると共に、
最終アドレスレジスタ５４にＲＡＭチップ２のサイズ
（１２８キロバイト）に対応するＡＷ1 ＋１ＦＦＦＦＨ
（ヘキサ）の値をセットし、ＲＡＭチップ２に０〜１Ｆ
ＦＦＦＨのアドレスを暫定的に割り付ける（ステップＳ
１０３）。
ドレスレジスタ５３にＡＷ1 ＝０をセットすると共に、
最終アドレスレジスタ５４にＲＡＭチップ２のサイズ
（１２８キロバイト）に対応するＡＷ1 ＋１ＦＦＦＦＨ
（ヘキサ）の値をセットし、ＲＡＭチップ２に０〜１Ｆ
ＦＦＦＨのアドレスを暫定的に割り付ける（ステップＳ
１０３）。
【００１６】続いて、ＲＯＭチップ５に格納されている
プログラムにより、ＲＡＭチップ２のＲＡＭが実装され
ているか否かをチェックし（ステップＳ１０４）、正
常、即ちＲＡＭが実装されていれば、ＲＡＭチップ２に
０〜１ＦＦＦＦＨのアドレスが正式に設定され、ＡＷ2
をＡＷ1 ＋１ＦＦＦＦＨに連続する次のアドレスＡＷ1
＋２００００Ｈにセットする（ステップＳ１０５）。
プログラムにより、ＲＡＭチップ２のＲＡＭが実装され
ているか否かをチェックし（ステップＳ１０４）、正
常、即ちＲＡＭが実装されていれば、ＲＡＭチップ２に
０〜１ＦＦＦＦＨのアドレスが正式に設定され、ＡＷ2
をＡＷ1 ＋１ＦＦＦＦＨに連続する次のアドレスＡＷ1
＋２００００Ｈにセットする（ステップＳ１０５）。
【００１７】一方、異常、つまりＲＡＭが実装されてい
なければ、アドレスが重複しないように、先頭アドレス
レジスタ５３及び最終アドレスレジスタ５４に再度、充
分大きなアドレス値２０００００Ｈをセットする（ステ
ップＳ１０６）。
なければ、アドレスが重複しないように、先頭アドレス
レジスタ５３及び最終アドレスレジスタ５４に再度、充
分大きなアドレス値２０００００Ｈをセットする（ステ
ップＳ１０６）。
【００１８】次に、ＲＡＭチップ３に対応する先頭アド
レスレジスタ５５にＡＷ2 ＝ＡＷ1＋２００００Ｈをセ
ットすると共に、最終アドレスレジスタ５６にＲＡＭチ
ップ３のサイズ（１２８キロバイト）に対応するＡＷ2
＋１ＦＦＦＦＨの値をセットし、ＲＡＭチップ３に２０
０００Ｈ〜２００００Ｈ＋１ＦＦＦＦＨのアドレスを暫
定的に割り付ける（ステップＳ１０７）。尚、ステップ
Ｓ１０４でＲＡＭチップ２のＲＡＭが実装されていない
場合は、ステップＳ１０７のＡＷ2 には０がセットされ
る。
レスレジスタ５５にＡＷ2 ＝ＡＷ1＋２００００Ｈをセ
ットすると共に、最終アドレスレジスタ５６にＲＡＭチ
ップ３のサイズ（１２８キロバイト）に対応するＡＷ2
＋１ＦＦＦＦＨの値をセットし、ＲＡＭチップ３に２０
０００Ｈ〜２００００Ｈ＋１ＦＦＦＦＨのアドレスを暫
定的に割り付ける（ステップＳ１０７）。尚、ステップ
Ｓ１０４でＲＡＭチップ２のＲＡＭが実装されていない
場合は、ステップＳ１０７のＡＷ2 には０がセットされ
る。
【００１９】その後、ＲＡＭチップ３のＲＡＭが実装さ
れているか否かをチェックし（ステップＳ１０８）、正
常、即ちＲＡＭが実装されていれば、ＲＡＭチップ３に
２００００Ｈ〜２００００Ｈ＋１ＦＦＦＦＨのアドレス
が正式に設定され、ＡＷ3 をＡＷ2 ＋１ＦＦＦＦＨに連
続する次のアドレスＡＷ2 ＋２００００Ｈにセットする
（ステップＳ１０９）。
れているか否かをチェックし（ステップＳ１０８）、正
常、即ちＲＡＭが実装されていれば、ＲＡＭチップ３に
２００００Ｈ〜２００００Ｈ＋１ＦＦＦＦＨのアドレス
が正式に設定され、ＡＷ3 をＡＷ2 ＋１ＦＦＦＦＨに連
続する次のアドレスＡＷ2 ＋２００００Ｈにセットする
（ステップＳ１０９）。
【００２０】一方、異常、つまりＲＡＭが実装されてい
なければ、アドレスが重複しないように、先頭アドレス
レジスタ５５及び最終アドレスレジスタ５６に再度、充
分大きなアドレス値２０００００Ｈをセットする（ステ
ップＳ１１０）。
なければ、アドレスが重複しないように、先頭アドレス
レジスタ５５及び最終アドレスレジスタ５６に再度、充
分大きなアドレス値２０００００Ｈをセットする（ステ
ップＳ１１０）。
【００２１】次に、ＲＡＭチップ４に対応する先頭アド
レスレジスタ５７にＡＷ3 ＝ＡＷ2＋２００００Ｈをセ
ットすると共に、最終アドレスレジスタ５８にＲＡＭチ
ップ４のサイズ（１２８キロバイト）に対応するＡＷ3
＋１ＦＦＦＦＨの値をセットし、ＲＡＭチップ４に４０
０００Ｈ〜４００００Ｈ＋１ＦＦＦＦＨのアドレスを暫
定的に割り付ける（ステップＳ１１１）。尚、ＲＡＭチ
ップ２のＲＡＭが実装され、ステップＳ１０８でＲＡＭ
チップ３のＲＡＭが実装されていない場合は、ステップ
Ｓ１１１のＡＷ3 には２００００Ｈがセットされる。ま
た、ＲＡＭチップ２及びＲＡＭチップ３のＲＡＭが実装
されていない場合は、ステップＳ１１１のＡＷ3 には０
がセットされる。
レスレジスタ５７にＡＷ3 ＝ＡＷ2＋２００００Ｈをセ
ットすると共に、最終アドレスレジスタ５８にＲＡＭチ
ップ４のサイズ（１２８キロバイト）に対応するＡＷ3
＋１ＦＦＦＦＨの値をセットし、ＲＡＭチップ４に４０
０００Ｈ〜４００００Ｈ＋１ＦＦＦＦＨのアドレスを暫
定的に割り付ける（ステップＳ１１１）。尚、ＲＡＭチ
ップ２のＲＡＭが実装され、ステップＳ１０８でＲＡＭ
チップ３のＲＡＭが実装されていない場合は、ステップ
Ｓ１１１のＡＷ3 には２００００Ｈがセットされる。ま
た、ＲＡＭチップ２及びＲＡＭチップ３のＲＡＭが実装
されていない場合は、ステップＳ１１１のＡＷ3 には０
がセットされる。
【００２２】その後、ＲＡＭチップ４のＲＡＭが実装さ
れているか否かをチェックし（ステップＳ１１２）、正
常、即ちＲＡＭが実装されていれば、ＲＡＭチップ４に
４００００Ｈ〜４００００Ｈ＋１ＦＦＦＦＨのアドレス
が正式に設定され、ＡＷ4 をＡＷ3 ＋１ＦＦＦＦＨに連
続する次のアドレスＡＷ3 ＋２００００Ｈにセットする
（ステップＳ１１３）。
れているか否かをチェックし（ステップＳ１１２）、正
常、即ちＲＡＭが実装されていれば、ＲＡＭチップ４に
４００００Ｈ〜４００００Ｈ＋１ＦＦＦＦＨのアドレス
が正式に設定され、ＡＷ4 をＡＷ3 ＋１ＦＦＦＦＨに連
続する次のアドレスＡＷ3 ＋２００００Ｈにセットする
（ステップＳ１１３）。
【００２３】一方、異常、つまりＲＡＭが実装されてい
なければ、アドレスが重複しないように、先頭アドレス
レジスタ５７及び最終アドレスレジスタ５８に再度、充
分大きなアドレス値２０００００Ｈをセットする（ステ
ップＳ１１４）。
なければ、アドレスが重複しないように、先頭アドレス
レジスタ５７及び最終アドレスレジスタ５８に再度、充
分大きなアドレス値２０００００Ｈをセットする（ステ
ップＳ１１４）。
【００２４】次に、メモリチップのサイズが任意の場合
のアドレス設定方法を図３に従って述べる。先ず、ステ
ップＳ１０２の後、ＲＡＭチップ２に対応する先頭アド
レスレジスタ５３にＡＷ1 ＝０をセットすると共に、最
終アドレスレジスタ５４にＲＡＭチップ２の考えられる
最大のチップサイズ、例えば１６メガビット（２メガバ
イト）を想定してＡＷ1 ＋１ＦＦＦＦＦＨの値をセット
し、ＲＡＭチップ２に０〜１ＦＦＦＦＦＨのアドレスを
暫定的に割り付ける（ステップＳ２０１）。
のアドレス設定方法を図３に従って述べる。先ず、ステ
ップＳ１０２の後、ＲＡＭチップ２に対応する先頭アド
レスレジスタ５３にＡＷ1 ＝０をセットすると共に、最
終アドレスレジスタ５４にＲＡＭチップ２の考えられる
最大のチップサイズ、例えば１６メガビット（２メガバ
イト）を想定してＡＷ1 ＋１ＦＦＦＦＦＨの値をセット
し、ＲＡＭチップ２に０〜１ＦＦＦＦＦＨのアドレスを
暫定的に割り付ける（ステップＳ２０１）。
【００２５】続いて、ＲＡＭチップ２のＲＡＭが実装さ
れているか否かをチェックすると共に、ＲＡＭ容量を検
出する（ステップＳ２０２）。この場合、ＲＡＭチップ
２の若いアドレスから順にＲＡＭチェックを行い、ＲＡ
Ｍエラーとなったアドレスの前のアドレスが最終アドレ
スとなる。全てのアドレスまたは途中までＲＡＭチェッ
ク正常となった場合、ＡＷ1 に検出されたＲＡＭ容量の
値（ＲＳ）が加えられ、ＲＡＭチップ２に０〜ＲＳのア
ドレスが正式に設定され、ＡＷ2 をＡＷ1 ＋ＲＳにセッ
トする（ステップＳ２０３）。
れているか否かをチェックすると共に、ＲＡＭ容量を検
出する（ステップＳ２０２）。この場合、ＲＡＭチップ
２の若いアドレスから順にＲＡＭチェックを行い、ＲＡ
Ｍエラーとなったアドレスの前のアドレスが最終アドレ
スとなる。全てのアドレスまたは途中までＲＡＭチェッ
ク正常となった場合、ＡＷ1 に検出されたＲＡＭ容量の
値（ＲＳ）が加えられ、ＲＡＭチップ２に０〜ＲＳのア
ドレスが正式に設定され、ＡＷ2 をＡＷ1 ＋ＲＳにセッ
トする（ステップＳ２０３）。
【００２６】一方、全て異常、つまりＲＡＭが実装され
ていなければ、アドレスが重複しないように、先頭アド
レスレジスタ５３及び最終アドレスレジスタ５４に充分
大きなアドレス値２０００００Ｈをセットする（ステッ
プＳ２０４）。その後、上述した処理をＲＡＭチップ
３，４に対しても同様に行う。
ていなければ、アドレスが重複しないように、先頭アド
レスレジスタ５３及び最終アドレスレジスタ５４に充分
大きなアドレス値２０００００Ｈをセットする（ステッ
プＳ２０４）。その後、上述した処理をＲＡＭチップ
３，４に対しても同様に行う。
【００２７】本実施例では、ＲＡＭを例にして説明した
が、これに限定されることなく、文字フォント等のＲＯ
Ｍを増設可能としたコンピュータシステムにも応用され
ることは言うまでもない。
が、これに限定されることなく、文字フォント等のＲＯ
Ｍを増設可能としたコンピュータシステムにも応用され
ることは言うまでもない。
【００２８】
【発明の効果】以上説明したように本発明によれば、メ
モリ実装部に対応して設けられたアドレス記憶部に、先
頭アドレス及びメモリ実装部に当初実装されたメモリサ
イズより大きくメモリの実装可能な容量の最大値以下の
最終アドレスを設定し、アドレス記憶部に設定した先頭
アドレス及び最終アドレスの範囲内で、若いアドレスか
ら順にメモリチェックを行い、メモリチェックの結果、
途中のアドレスで異常が検出された場合は、メモリチェ
ックで最初に異常が検出されたアドレスの前のアドレス
を、アドレス記憶部の最終アドレスとして再設定すると
共に、メモリチェックで最初に異常が検出されたアドレ
スを、アドレス設定の済んでいないアドレス記憶部の先
頭アドレスとして設定し、メモリチェックを行ったすべ
てのアドレスで異常が検出された場合は、メモリのアド
レスとして使用されることのないアドレスを、アドレス
記憶部の先頭アドレス及び最終アドレスとして再設定す
ると共に、メモリチェックで最初に異常が検出されたア
ドレスを、アドレス設定の済んでいないアドレス記憶部
の先頭アドレスとして設定するようにしたので、メモリ
実装部に実装されるメモリ資源を有効に使用することが
でき、また、それぞれのメモリ実装部に実装されるメモ
リの使用可能範囲間で連続したアドレスを設定すること
ができるという効果を有する。
モリ実装部に対応して設けられたアドレス記憶部に、先
頭アドレス及びメモリ実装部に当初実装されたメモリサ
イズより大きくメモリの実装可能な容量の最大値以下の
最終アドレスを設定し、アドレス記憶部に設定した先頭
アドレス及び最終アドレスの範囲内で、若いアドレスか
ら順にメモリチェックを行い、メモリチェックの結果、
途中のアドレスで異常が検出された場合は、メモリチェ
ックで最初に異常が検出されたアドレスの前のアドレス
を、アドレス記憶部の最終アドレスとして再設定すると
共に、メモリチェックで最初に異常が検出されたアドレ
スを、アドレス設定の済んでいないアドレス記憶部の先
頭アドレスとして設定し、メモリチェックを行ったすべ
てのアドレスで異常が検出された場合は、メモリのアド
レスとして使用されることのないアドレスを、アドレス
記憶部の先頭アドレス及び最終アドレスとして再設定す
ると共に、メモリチェックで最初に異常が検出されたア
ドレスを、アドレス設定の済んでいないアドレス記憶部
の先頭アドレスとして設定するようにしたので、メモリ
実装部に実装されるメモリ資源を有効に使用することが
でき、また、それぞれのメモリ実装部に実装されるメモ
リの使用可能範囲間で連続したアドレスを設定すること
ができるという効果を有する。
【図１】本発明の回路基板の要部ブロック図である。
【図２】本発明方法のフローチャートである。
【図３】本発明方法の他のフローチャートである。
【図４】従来の回路基板のブロック図である。
【図５】従来のアドレスデコーダのブロック図である。
５０，５１，５２ デコーダ ５３，５５，５７ 先頭アドレスレジスタ ５４，５６，５８ 最終アドレスレジスタ ５９，６０ アドレスバス ６１，６２，６３ チップセレクト線
───────────────────────────────────────────────────── フロントページの続き (72)発明者 井口 学 東京都港区虎ノ門１丁目７番12号 沖電 気工業株式会社内 (72)発明者 伊藤 俊一 東京都港区虎ノ門１丁目７番12号 沖電 気工業株式会社内 (56)参考文献 特開 平４−279949（ＪＰ，Ａ) 特開 昭56−116158（ＪＰ，Ａ) 実開 昭63−135442（ＪＰ，Ｕ)
Claims (1)
- 【請求項１】 任意のメモリサイズのメモリが任意の位
置に実装される複数個のメモリ実装部を有するコンピュ
ータシステムにおける、各メモリに連続するアドレスを
設定するアドレス設定方法において、 前記メモリ実装部に対応して設けられたアドレス記憶部
に、先頭アドレス及び前記メモリ実装部に当初実装され
たメモリサイズより大きくメモリの実装可能な容量の最
大値以下の最終アドレスを設定する工程と、 前記アドレス記憶部に設定した先頭アドレス及び最終ア
ドレスの範囲内で、若いアドレスから順にメモリチェッ
クを行う工程と、 前記メモリチェックの結果、 （ａ）途中のアドレスで異常が検出された場合は、前記
メモリチェックで最初に異常が検出されたアドレスの前
のアドレスを、前記アドレス記憶部の最終アドレスとし
て再設定すると共に、前記メモリチェックで最初に異常
が検出されたアドレスを、アドレス設定の済んでいない
アドレス記憶部の先頭アドレスとして設定し、 （ｂ）前記メモリチェックを行ったすべてのアドレスで
異常が検出された場合は、メモリのアドレスとして使用
されることのないアドレスを、前記アドレス記憶部の先
頭アドレス及び最終アドレスとして再設定すると共に、
前記メモリチェックで最初に異常が検出されたアドレス
を、アドレス設定の済んでいないアドレス記憶部の先頭
アドレスとして設定する工程とを含むことを特徴とする
アドレス設定方法。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP29970692A JP3180231B2 (ja) | 1992-11-10 | 1992-11-10 | アドレス設定方法 |
| US08/144,867 US5400293A (en) | 1992-11-10 | 1993-11-03 | Method of setting addresses of memories |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP29970692A JP3180231B2 (ja) | 1992-11-10 | 1992-11-10 | アドレス設定方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH06149667A JPH06149667A (ja) | 1994-05-31 |
| JP3180231B2 true JP3180231B2 (ja) | 2001-06-25 |
Family
ID=17875987
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP29970692A Expired - Lifetime JP3180231B2 (ja) | 1992-11-10 | 1992-11-10 | アドレス設定方法 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US5400293A (ja) |
| JP (1) | JP3180231B2 (ja) |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5764586A (en) * | 1996-10-10 | 1998-06-09 | Catalyst Semiconductor, Inc. | Intermediate size non-volatile electrically alterable semiconductor memory device |
| DE102004042172A1 (de) * | 2004-08-31 | 2006-03-09 | Advanced Micro Devices, Inc., Sunnyvale | Segmentierter chipinterner Speicher und Arbitrierung anfordernder Einrichtungen |
Family Cites Families (7)
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|---|---|---|---|---|
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| JPS57179984A (en) * | 1981-04-24 | 1982-11-05 | Toshiba Corp | Two dimension address storage device |
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| JPS59180874A (ja) * | 1983-03-30 | 1984-10-15 | Mitsubishi Electric Corp | メモリ装置 |
| JPS60150146A (ja) * | 1984-01-17 | 1985-08-07 | Mitsubishi Electric Corp | 電子計算機の主記憶選択装置 |
| JPS63135442U (ja) * | 1987-02-25 | 1988-09-06 | ||
| JP2590897B2 (ja) * | 1987-07-20 | 1997-03-12 | 日本電気株式会社 | 半導体メモリ |
-
1992
- 1992-11-10 JP JP29970692A patent/JP3180231B2/ja not_active Expired - Lifetime
-
1993
- 1993-11-03 US US08/144,867 patent/US5400293A/en not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| US5400293A (en) | 1995-03-21 |
| JPH06149667A (ja) | 1994-05-31 |
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