DE3750743T2

DE3750743T2 - Halbleiter-Schaltanordnung mit einer Anodenkurzschlussstruktur.

Info

Publication number: DE3750743T2
Application number: DE3750743T
Authority: DE
Inventors: Mituhiko C O Patent D Kitagawa; Tsuneo C O Patent Divisi Ogura; Hiromichi C O Patent Di Ohashi; Yoshinari C O Patent Di Uetake; Kazuo C O Patent Divi Watanuki; Yoshio C O Patent Divis Yokota
Original assignee: Toshiba Corp
Current assignee: Toshiba Corp
Priority date: 1986-12-01
Filing date: 1987-11-30
Publication date: 1995-03-16
Anticipated expiration: 2007-12-01
Also published as: DE3750743D1; US5028974A; EP0270975A2; EP0270975A3; EP0270975B1

Description

Diese Erfindung bezieht sich auf eine Gate-Abschaltthyristor-(GTO-)Vorrichtung mit einer Anodenkurzschlußstruktur, die eine verbesserte Gate-Triggerempfindlichkeit und einen reduzierten Abschaltverlust besitzt.
Ein Gate-Abschaltthyristor oder GTO kann abgeschaltet werden, indem eine negative Spannung an seine Gateelektrode angelegt wird, um einen Teil des Anodenstroms von der Gateelektrode abzuziehen. Die zum Abschalten des GTO erforderliche Zeit oder die Gate-Abschaltzeit ist eine sehr wichtige Eigenschaft, weil sie die obere Grenze der Arbeitsfrequenz eines den GTO verwendenden Geräts bestimmt. Die Gate- Abschaltzeit verlängert sich bei einem Anstieg des Durchmessers und der Dicke eines zur Bildung eines GTO mit großer elektrischer Leistungsfähigkeit verwendeten Silizium- Wafers.
Um das obige Problem zu lösen wird ein GTO mit Anodenkurzschlußstruktur vorgeschlagen, bei dem ein Teil einer n- Basisschicht so ausgebildet ist, daß er in direktem Kontakt mit der Anodenelektrode steht (was zum Beispiel in Japanese Patent Publication Nr. 55-10143 beschrieben ist). Fig. 33(a), (b) und (c) zeigen den Aufbau des GTO. Fig. 33(a) ist eine Draufsicht auf den GTO von dessen Kathodenseite aus und Fig. 33(b) und (c) sind jeweils Querschnittsansichten des GTO von Fig. 33(a) entlang der Linien A-A' und B- B'. Der GTO besitzt eine pnpn-Struktur, die p&spplus;-Emitterschichten (erste Emitterschicht) 51, eine n&supmin;-Basisschicht (erste Basisschicht) 52, eine p-Basisschicht (zweite Basisschicht) 53 und n&spplus;-Emitterschichten (zweite Emitterschichten 54 umfaßt, die getrennt voneinander als lange und schmale Muster geformt sind. Eine Anodenelektrode (erste Hauptelektrode) 56, Kathodenelektroden (zweite Hauptelektrode) 55 und eine Gateelektrode 57 sind jeweils auf den Oberflächen der p&spplus;-Emitterschichten 51, der n&spplus;-Schichten 54 und der p-Basisschicht 53 geformt.
Die Teile der n&supmin;-Basisschicht 52, die ihrer Position nach den Kathodenelektroden entsprechen, erstrecken sich bis zur Anodenelektrode 56 und erzeugen mit den p&spplus;-Emitter schichten 51 eine flache Oberfläche und stehen in Kontakt mit der Anodenelektrode 56. Die sich so erstreckenden Teile werden als Kurzschlußteile 58 verwendet. Die Bildung der Kurzschlußteile 58 ermöglicht es, zum Zeitpunkt des Abschaltens Ladungsträger in der n&supmin;-Basisschicht 52 über die Anodenelektrode 56 effektiv auszutreiben und dadurch die Abschaltzeit zu verringern.
Fig. 34(a), (b) und (c) zeigen ein Beispiel, bei dem zusätzlich eine n&spplus;-Pufferschicht 59 mit niedrigem Widerstand geformt wird, um die Dicke des in Fig. 33(a) bis (c) gezeigten GTO zu verringern. Dieses Beispiel wird in der japanischen Patentbeschreibung Nr. JP-A-56-6790 eingeführt. Fig. 34(a) ist eine Draufsicht auf-den GTO von dessen Kathodenseite aus und Fig. 34(b) und (c) sind Querschnittsansichten des GTO aus Fig. 34(a) jeweils entlang der Linien A-A' und B-B'. Die Bildung einer n&spplus;-Pufferschicht 59 mit niedrigem Widerstand erlaubt es, die Dicke der n&supmin;-Basisschicht 52 mit hohem Widerstand zu verringern und eine niedrige Anschaltspannung zu erreichen. Die Kombination der n&spplus;-Pufferschicht 59 mit niedrigem Widerstand und der Anodenkurzschlußstruktur kann die Abschalteigenschaften weiter verbessern.
Bei dem wie in Fig. 34(a) bis (c) gezeigt eine n&spplus;- Pufferschicht enthaltenden GTO mit der Anodenkurzschlußstruktur besteht das Problem, daß die Gate-Triggerempfindlichkeit gesenkt wird. Das Problem wird durch die Tatsache bewirkt, daß der Widerstand Rs eines zwischen der Basis und dem Emitter eines wie in einer Ersatzschaltung von Fig. 34(d) gezeigt aus dem p-Emitter, der n-Basis und der p- Basis gebildeten parasitischen pnp-Transistors liegenden Kurzschlußwiderstands wegen der Anwesenheit der n&spplus;-Pufferschicht 59 mit niedrigem Widerstand zu klein wird.
Bei den in Fig. 33(a) bis (c) oder Fig. 34(a) bis (c) gezeigten GTOs werden die p-Basisschicht 53 und die p&spplus;- Emitterschicht 51 gleichzeitig im selben Störstellen-Diffusionsschritt geformt und haben zum Beispiel eine Diffusionstiefe xj von 70 bis 90 .m. Der Grund dafür ist der folgende. Die Tiefe der n&spplus;-Emitterschicht 54 ist ein wichtiger Faktor bei der Bestimmung der Eigenschaften des GTO und es ist nötig, die p-Basisschicht 53 und die p&spplus;- Emitterschicht 51 mit einer bestimmten Diffusionstiefe zu formen, um die Diffusionstiefe der n&spplus;-Emitterschicht 54 einzustellen. Der Grund, weshalb die p&spplus;-Emitterschicht 51 dick geformt wird, ist, daß beim Stand der Technik eine Mo- Schicht oder W-Schicht als Wärme puffernde Platte mit einem Silikon-Pellet legiert wird. In diesem Fall wird die Legierungsschicht etwa 20 bis 30 .m dick gemacht und zum Zeitpunkt der Bildung der Legierungsschicht kann es passieren, daß eine Spitze einer Aluminiumelektrode (56) bis zu 60 .m tief in das Silikon-Pellet hineinragt. Aus diesem Grund ist es wünschenswert, die p&spplus;-Emitterschicht 51 mit einer Dicke von 70 bis 90 .m zu formen.
Falls die p&spplus;-Emitterschicht 51 in dem in Fig 33(a) bis (c) gezeigten GTO dick geformt wird, werden Störstellen in seitliche Richtungen diffundiert- wenn die Kurzschlußteile 58 durch Diffusion geformt werden und machen es unmöglich, die Größe der Kurzschlußteile 58 zu verringern.
Falls die p&spplus;-Emitterschicht 51 in dem GTO mit n&spplus;- Pufferschicht 59 mit niedrigem Widerstand wie in Fig. 34(a) bis (c) gezeigt dick geformt wird, ist es praktisch unmöglich, die n&spplus;-Pufferschicht 59 durch Diffusion zu formen. Deshalb ist es in diesem Fall nötig, die n&spplus;-Pufferschicht 59 durch ein epitaxiales Aufwachsverfahren zu formen. Wenn zu diesem Zeitpunkt im Schritt des epitaxialen Aufwachsens Defekte erzeugt werden, wird die standhaltende oder Durchbruchspannung gesenkt, was zu einer Senkung der Ausbeute führt.
Wie oben beschrieben kann in einem GTO mit Anodenkurzschlußstruktur mit n&spplus;-Pufferschicht die Gate-Abschaltzeit kürzer gemacht werden, wenn die Anodenkurzschlußrate größer gemacht wird, was die zum Abschaltzeitpunkt verbrauchte Blindleistung oder den Verlust zum Abschaltzeitpunkt verringert. In diesem Fall wird jedoch die Triggerempfindlichkeit gesenkt werden.
Die Anodenkurzschlußrate ASR ist durch die folgende Gleichung definiert:
ASR = S1/S2·100 (%)
wobei S1 eine Kontaktfläche der Anodenelektrode (56) und des Kurzschlußteils (58) und S2 eine Projektionsfläche der auf die Anodenelektrode (56) projizierten Emitterschicht (54) ist.
Ein GTO mit Anodenkurzschlußabschnitten, die mit einer Pufferschicht mit niedrigem Widerstand in Kontakt sind, ist aus dem Dokument "Patent Abstracts of Japan", Vol. 5, No. 133 (E-71) (605), 25. August 1981 (JP-A-56-67970) bekannt.
Desweiteren beschreibt das zum Stand der Technik gehörende Dokument "Extended Abstract of the 19th Conference on Solid State Devices and Materials", Tokio, 25-27. August 1987, Seiten 63-66 einen GTO mit Anodenkurzschlußteilen mit einer seitlichen Ausdehnung, die kleiner als der Abstand zwischen den Kurzschlußteilen ist.
Die Verwendung einer verstärkenden Gatestruktur für Hochleistungs-GTOs ist schließlich aus dem Dokument IPEC, 1983, Tokio, Seiten 42-48 bekannt.
Eine ausreichend hohe Triggerempfindlichkeit und eine kurze Abschaltzeit können durch eine Vorrichtung mit einer Anodenkurzschlußstruktur erreicht werden, in der eine Pufferschicht mit niedrigem Widerstand zwischen einer ersten Emitterschicht und einer ersten Basisschicht geformt ist und in der zwischen der Pufferschicht mit niedrigem Widerstand und einer Anodenelektrode ein Kurzschlußteil in einer Längsrichtung der langen und schmalen zweiten Emitterschicht angeordnet ist, um dadurch eine Kontaktfläche zwischen dem Kurzschlußteil und der Anodenelektrode materiell kleiner als die Fläche einer Projektion der auf die Anodenelektrode projizierten zweiten Emitterschicht zu machen.
Mit diesem Aufbau ist es möglich, die Senkung der Gate-Triggerempfindlichkeit zu vermeiden, die auftreten kann, wenn der Kurzschlußwiderstand extrem klein gemacht wird. Das ermöglicht es, einen GTO bereitzustellen, der eine ausreichend hohe Gate-Triggerempfindlichkeit und eine kurze Gate-Abschaltzeit besitzt.
Eine Halbleiter-Schaltvorrichtung, bei der sowohl die Triggerempfindlichkeit als auch der Abschaltverlust durch optimale Auswahl der Störstellenkonzentration einer Pufferschicht der Anodenkurzschlußstruktur geeignet eingestellt werden können, hat einen Aufbau, bei dem eine erste Basisschicht mit hohem Widerstand einer zweiten Leitungsart auf einer Pufferschicht mit niedrigem Widerstand der zweiten Leitungsart geformt wird, die' auf einer ersten Emitterschicht einer ersten Leitungsart geformt wird. Eine zweite Basisschicht der ersten Leitungsart wird auf der ersten Basisschicht geformt. Eine oder mehrere zweite Emitterschichten der zweiten Leitungsart werden getrennt auf der zweiten Basisschicht geformt. Erste und zweite Hauptelektroden werden jeweils in Kontakt mit den ersten und zweiten Emitterschichten geformt. Eine Gateelektrode wird in Kontakt mit der zweiten Basisschicht geformt. Bei diesem Aufbau erstreckt sich ein Teil der Pufferschicht durch die erste Emitterschicht bis zur ersten Hauptelektrode und bildet so mit der ersten Hauptelektrode Kurzschlußteile.
Angenommen in der obigen Vorrichtung ist ein Intervall zwischen den Kurzschlußteilen d (cm) und der Flächenwiderstand der Pufferschicht ist ρs (Ω/ ). Dann wird ρs so bestimmt, daß die folgende Gleichung erfüllt ist:
ρs = K(1/d²) (10&supmin;²≤K≤10&sup6;)
unter der Voraussetzung, daß der Radius der Kurzschlußteile ausreichend kleiner als das Intervall d gesetzt ist.
Mit dem obigen Aufbau kann eine Schaltvorrichtung wie beispielsweise ein Gate-Abschaltthyristor mit kleinem Abschaltverlust und hoher Gate-Triggerempfindlichkeit durch optimales Einstellen des Flächenwiderstands der Pufferschicht mit niedrigem Widerstand auf einen geeigneten, auf dem Muster der Anodenkurzschlußstruktur basierenden Wert erhalten werden.
Es ist ein Ziel dieser Erfindung, eine Gate-Abschaltthyristorvorrichtung mit einer Anodenkurzschlußstruktur bereitzustellen, bei der eine Pufferschicht mit hoher Störstellenkonzentration so geformt ist, daß eine hohe Triggerempfindlichkeit erhalten wird.
Um dieses Ziel zu erreichen, stellt die vorliegende Erfindung eine Gate-Abschaltthyristorvorrichtung wie in Anspruch 1 spezifiziert bereit.
Diese Gate-Abschaltthyristorvorrichtung beinhaltet eine erste Emitterschicht einer ersten Leitungsart, eine erste Basisschicht einer zweiten Leitungsart, eine zweite Basisschicht der ersten Leitungsart und eine zweite Emitterschicht der zweiten Leitungsart. Eine erste Emitterelektrode wird auf der ersten Emitterschicht so geformt, daß die erste Emitterschicht mit der ersten Basisschicht kurzgeschlossen wird. Eine zweite Emitterelektrode wird auf der zweiten Emitterschicht geformt. Eine Gateelektrode wird auf der zweiten Basisschicht geformt. Eine Pufferschicht der zweiten Leitungsart mit niedrigem Widerstand wird auf der Oberfläche der ersten Basisschicht geformt, welche der ersten Emitterschicht gegenüberliegt. In der obigen Struktur wird der Flächenwiderstand ρsN (Ω/ ) der Pufferschicht mit niedrigem Widerstand so eingestellt, daß er die folgende Bedingung erfüllt:
400 ≤ ρsN ≤ 10000.
Unter der obigen Bedingung kann ungeachtet der Größe und/oder des Orts des durch die erste Emitterelektrode zwischen der ersten Emitterschicht und der ersten Basisschicht geformten Kurzschlußteils durch optimales Einstellen des Flächenwiderstands der Pufferschicht mit niedrigem Widerstand auf einen geeigneten Wert ein GTO mit kurzer Abschaltzeit und ausreichend hoher Gate-Triggerempfindlichkeit erhalten werden.
Diese Erfindung wird durch die folgende Beschreibung in Verbindung mit den beigefügten Zeichnungen besser verständlich, wobei:
Fig. 1 den Aufbau eines ersten GTO zeigt, wobei Fig. 1(a) eine Draufsicht ist und Fig. 1(b) und (c) Querschnittsansichten sind;
Fig. 2 den Aufbau eines zweiten GTO zeigt, wobei Fig. 2(a) eine Draufsicht ist und Fig. 2(b) und (c) Querschnittsansichten sind;
Fig. 3 den Aufbau eines dritten GTO zeigt, wobei Fig. 3(a) eine Draufsicht ist und Fig. 3(b) und (c) Querschnittsansichten sind;
Fig. 4 Gate-Triggerstromeigenschaften eines GTO nach dem Stand der Technik und des obigen GTO zeigt;
Fig. 5 Abschalt-Energieverlusteigenschaften eines GTO nach dem Stand der Technik und des obigen GTO zeigt;
Fig. 6 einen Zusammenhang zwischen dem Gate-Triggerstrom und der Anodenkurzschlußrate am Anodenkurzschlußteil veranschaulicht;
Fig. 7 eine perspektivische Ansicht ist, welche einen Teil eines GTO schematisch zeigt;
Fig. 8 und 9 jeweils das Intervall zwischen den Kurzschlußteilen und zwischen den Kurzschlußteilen und der Projektion eines Emittermusters darstellen;
Fig. 10 ein Diagramm zur Erklärung des Intervalls durch spezifische Beispiele ist;
Fig. 11 numerische Werte von unter verschiedenen Bedingungen in jedem obigen GTO verwendeten Parametern veranschaulicht;
Fig. 12 ein mit verschiedenen Parametern für ρs erhaltenes Diagramm zeigt;
Fig. 13 den Aufbau eines vierten GTO zeigt, wobei Fig. 13(a) eine Draufsicht ist, Fig. 13(b) und (c) Querschnittsansichten sind und Fig. 13(d) eine Modifikation von Fig. 13(c) ist;
Fig. 14 bis 16 Diagramme zur Erklärung der Eigenschaften der GTOs sind;
Fig. 17 den Aufbau eines fünften GTO zeigt, wobei Fig. 17(a) eine Draufsicht ist, Fig. 17(b) und (c) Querschnittsansichten des GTO von Fig. 17(a) jeweils entlang der Linien A-A' und B-B' sind;
Fig. 18 bis 20 jeweils Querschnittsansichten von sechsten bis achten GTOs mit verstärkenden Gates zeigen;
Fig. 21 bis 26 Querschnittsansichten verschiedener Vorrichtungen sind, wobei Fig. 21 einen SI-Thyristor zeigt,
Fig. 22 einen BI-FET zeigt, Fig. 23 einen P-Kanal MOS-GTO zeigt, Fig. 24 einen N-Kanal MOS-GTO zeigt, Fig. 25 einen MOS-Thyristor zeigt und Fig. 26 einen MOS-Thyristor mit Off-Gate zeigt;
Fig. 27 und 28 Diagramme zur Erklärung der Eigenschaften der obigen Vorrichtungen sind;
Fig. 29 eine Querschnittsansicht eines GTO gemäß der vorliegenden Erfindung ist;
Fig. 30 ein Diagramm ist, welches die Verteilung der Störstellenkonzentration in der Ausführungsform von Fig. 29 zeigt;
Fig. 31 einen Zusammenhang zwischen der Gate-Triggerempfindlichkeit und dem Flächenwiderstand der n&spplus;-Pufferschicht zeigt;
Fig. 32 einen Zusammenhang zwischen der Durchbruchspannung und dem Flächenwiderstand der n&spplus;-Pufferschicht zeigt; und
Fig. 33 und 34 Querschnittsansichten von GTOs nach dem Stand der Technik sind, wobei Fig. 34(d) eine Ersatzschaltung einer pnp-Transistorstruktur in dem GTO mit Anodenkurzschlußstruktur ist.
Fig. 1(a) bis (c) zeigen den Aufbau eines GTO als Beispiel für eine Schaltvorrichtung. Fig. 1(a) ist eine obere Draufsicht auf den GTO von der Kathodenseite aus und Fig. 1(b) und (c) sind jeweils Querschnittsansichten des GTO von Fig. 1(a) entlang der Linien A-A' und B-B'.
Der GTO hat eine pnpn-Struktur, die eine p&spplus;-Emitterschicht (erste Emitterschicht) 1, eine n&supmin;-Basisschicht mit hohem Widerstand (erste Basisschicht) 2, eine p-Basisschicht (zweite Basisschicht) 3 und n&spplus;-Emitterschichten (zweite Emitterschichten) 4, die getrennt voneinander als lange und schmale Muster geformt sind, umfaßt. Desweiteren ist zwischen der p&spplus;-Emitterschicht 1 und der n&supmin;-Basisschicht 2 eine n&spplus;-Pufferschicht mit niedrigem Widerstand 8 geformt.
Eine Anodenelektrode (erste Hauptelektrode) 6, Kathodenelektroden (zweite Hauptelektroden) 5 und eine Gateelektrode 7 sind jeweils auf der Oberfläche der p&spplus;-Emitterschicht 1, den n&spplus;-Schichten 4 und der p-Basisschicht 3 geformt. Die Teile der n&spplus;-Pufferschichten 8, die in ihrer Lage den Kathodenelektroden entsprechen, erstrecken sich bis zur Anodenelektrode 6, ,um mit der p&spplus;-Emitterschicht 1 eine flache Oberfläche zu bilden und stehen in Kontakt mit der Anodenelektrode 6. Die Teile der p&spplus;-Schicht 1 und der n&spplus;-Schicht 8, die durch die Elektrode 6 kurzgeschlossen werden, werden als Kurzschlußteile 9 verwendet.
Die Kurzschlußteile 9 werden an Stellen bereitgestellt, welche den Teilen der n&spplus;-Emitterschichten 4 entsprechen, die in der Längsrichtung (Richtung entlang der Linie A-A' in Fig. 1(a)) der n&spplus;-Emitterschichten 4 beschränkt sind. Jede von diesen wird wie in Fig. 1(a) gezeigt in einer runden Form geformt und der Durchmesser wird zum Beispiel kleiner als 1/10 der Länge der n&spplus;- Emitterschichten 4 in der Längsrichtung gesetzt. Der Wert von 1/10 wird aufgrund der Tatsache abgeleitet, daß der Gatestrom rasch ansteigt, wenn die Anodenkurzschlußrate wie in Fig. 6 gezeigt 10% übersteigt. Dies wird später ausführlicher erklärt.
Im obigen Beispiel wird das Muster der Kurzschlußteile 9 in runder Form gebildet, es kann jedoch ein Quadrat, ein Rechteck, eine Ellipse sein oder jede andere Form haben. Desweiteren wird für jede der Kathodenelektroden 5 jede Einheit des GTO geformt.
Fig. 2 zeigt den Aufbau eines zweiten GTO, wobei Fig. 2(a) eine Draufsicht von der Kathodenseite aus ist und Fig. 2(b) und (c) jeweils Querschnittsansichten entlang der Linien A-A' und B-B' sind. Bei diesem GTO werden in der Längsrichtung der n&spplus;-Emitterschicht 4 für jede Emitterschicht 4 vier Kurzschlußteile 9 bereitgestellt.
Falls die Größe der Flächen der Kurzschlußteile 9 und die Störstellenkonzentrationen der Schichten 1 und 8 konstant gesetzt werden und wenn wie in Fig. 2 gezeigt eine Vielzahl von Kurzschlußteilen 9 bereitgestellt wird, dann wird der Abschaltverlust des GTO mit einem Anstieg der Anzahl der Kurzschlußteile 9 klein. Im Gegensatz dazu wird mit einem Anstieg der Anzahl der Kurzschlußteile 9 der Kurzschlußwiderstand klein, was die Triggerempfindlichkeit des GTO senkt. Um dieselben Eigenschaften wie die in Fig. 1 erhaltenen unter Verwendung eines GTO mit dem in Fig. 2 gezeigten Aufbau zu erhalten, wird deshalb die Fläche der einzelnen Kurzschlußteile 9 in Fig. 2 kleiner als die von Fig. 1 gemacht oder die Störstellenkonzentration der Schicht 8 wird niedriger als die von Fig. 1 gemacht. Die Anzahl der Kurzschlußteile 9 kann somit von Fall zu Fall frei gesetzt werden.
Fig. 3(a) bis (c) zeigen den Aufbau eines dritten GTO. Fig. 3(a) ist eine obere Draufsicht auf den GTO von der Kathodenseite aus und Fig. 3(b) und (c) sind Querschnittsansichten des GTO von Fig. 3(a) jeweils entlang der Linien A-A' und B-B'. Im GTO wird die p&spplus;-Emitterschicht 1, die jeder der n&spplus;-Emitterschichten 4 entspricht, mittels Isolierabschnitten 11, deren Oberfläche mit einem Isolierfilm 12 bedeckt ist, in eine Vielzahl von Abschnitten aufgeteilt. Die Aufteilung der p&spplus;-Emitterschicht 1 unterdrückt die Diffusion von Ladungsträgern im Anschaltzustand des GTO, was die Abschaltgeschwindigkeit verbessert.
Der Vorteil dieses GTO wird mit Bezug auf Fig. 4 und 5 und im Vergleich mit dem in Fig. 33 und Fig. 34 gezeigten GTO nach dem Stand der Technik erklärt. In Fig. 4 repräsentiert die Ordinate den Gate-Triggerstrom und in Fig. 5 repräsentiert die Ordinate den Abschalt-Energieverlust. Die verringerte Abschaltzeit führt zu einem kleinen Schwanzstrom oder zu einer kleinen Abschaltzeit und ermöglicht so den Hochfrequenzbetrieb. In Fig. 4 und 5 entsprechen die Proben 1, 2, 3, 4 und 5 jeweils den in Fig. 1, 2, 3, 33 und 34 gezeigten GTOs. In diesem Fall wird die Spannung des An- Zustands konstant gehalten (etwa 3 Volt).
Wie aus Fig. 4 und 5 ersichtlich ist, ist im GTO nach dem Stand der Technik der Probe 4 der Gate-Triggerstrom klein aber der Abschalt-Energieverlust groß und im GTO nach dem Stand der Technik der Probe 5 ist der Abschalt-Energieverlust klein aber der Gate-Triggerstrom groß. Im Gegensatz dazu kann bei den Proben 1 bis 3 gleichzeitig kleiner Gate- Triggerstrom und kleiner Abschalt-Energieverlust erreicht werden.
Fig. 6 zeigt den Zusammenhang zwischen dem Gate- Triggerstrom und der Anodenkurzschlußrate (das Verhältnis der Fläche der Kurzschlußteile 9 zur Fläche der n&spplus;-Emitterschicht 4) an den Kurzschlußteilen 9. Wie aus Fig. 6 leicht ersichtlich ist steigt der Gate-Triggerstrom rasch an, wenn die Anodenkurzschlußrate 10% übersteigt. Deshalb kann wie beim GTO von Fig. 1 erklärt, falls die Anodenkurzschlußteile an Stellen gebildet werden, die den Stellen der n&spplus;- Emitterschichten entsprechen, die in der Längsrichtung der n&spplus;-Emitterschichten beschränkt sind, um die Anodenkurzschlußrate kleiner als 10% zu machen, ein GTO mit einer ausreichend hohen Gate-Triggerempfindlichkeit und einer kurzen Abschaltzeit erhalten werden.
Falls in dem GTO nach dem Stand der Technik aus Fig. 34 die Größe des Kurzschlußteils 58 in der Breitenrichtung der langen und schmalen n&spplus;-Emitterschicht 54 klein gemacht wird, wird der Kurzschlußwiderstand zwischen der Basis und dem Emitter des pnp-Transistors nicht besonders stark verändert und deshalb kann kein merklicher Effekt erhalten werden. Nur wenn die Größe des Kurzschlußteils 58 in der Längsrichtung der langen und schmalen n&spplus;-Emitterschicht 54 klein gemacht wird, kann somit ein merklicher Effekt erhalten werden.
Wie oben beschrieben wird gemäß der obigen pnpn- Schaltvorrichtung die Größe des Anodenkurzschlußteils in der Längsrichtung der Kathode beschränkt, um einen GTO mit Anodenkurzschlußstruktur mit einer Pufferschicht mit niedrigem Widerstand zu erhalten, bei dem sowohl die ausreichend hohe Gate-Triggerempfindlichkeit als auch die kurze Abschaltzeit erreicht werden können.
Falls bei diesem in Fig. 1 bis 3 gezeigten Aufbau das Intervall zwischen den Kurzschlußteilen 9 d (cm) ist und der Flächenwiderstand der Pufferschicht mit niedrigem Widerstand 8 ρs (Ω/ ) ist, dann wird ρs so bestimmt, daß die folgende Gleichung erfüllt ist:
ρs = K(1/d²) . . . (1)
wobei 10&supmin;² ≤ K ≤ 10&sup6;
In diesem Fall kann der Flächenwiderstand ρs wie folgt ausgedrückt werden, wenn der durchschnittliche Widerstand einer Diffusionsschicht ρ (Ω·cm) ist und deren Dicke t (cm) ist:
ρs = ρ/t . . . (2).
Der Flächenwiderstand kann leicht unter Verwendung eines 4-Spitzenverfahrens erhalten werden, das durch selektives Ausätzen der p&spplus;-Emitterschicht 1 von der Anodenseite des GTO, um einen Teil der n&spplus;-Pufferschicht 8 freizulegen, und Plazieren von 4 Spitzen in Kontakt mit der freigelegten Oberfläche der n&spplus;-Pufferschicht 8 durchgeführt wird.
Angenommen die Ortsfunktion in der Tiefenrichtung der n&spplus;-Pufferschicht 8 ist x, die Verteilung der Störstellenkonzentration der n&spplus;-Pufferschicht 8 ist N(x), die Beweglichkeit der Elektronen ist . (x) und die Einheitsladung ist q. Dann kann ρs folgendermaßen ausgedrückt werden:
wobei A und B die oberen und unteren Grenzen sind, welche den Bereich der n&spplus;-Pufferschicht 8 in der Dickenrichtung definieren.
Fig. 7 ist eine perspektivische Ansicht der p&spplus;-Emitterschicht 1 und der n&spplus;-Pufferschicht 8 aus dem in Fig. 1 gezeigten GTO. Angenommen die Dichte des in der n&spplus;-Pufferschicht 8 pro Einheitsfläche fließenden Stroms ist i, das Intervall zwischen den Kurzschlußteilen 9 ist d, der Radius der Kurzschlußteile 9 ist a, die Schwellenspannung einer aus der p&spplus;-Emitterschicht 1 und der n&spplus;-Pufferschicht 8 gebildeten Diode oder eine Spannung, die erforderlich ist, um das Injizieren von Ladungsträgern aus der p&spplus;-Emitterschicht 1 in die n&spplus;-Pufferschicht 8 zu bewirken, ist Vj und die Breite der p&spplus;-Emitterschicht 1 ist W. Dann kann die Spannung Vj folgendermaßen erhalten werden:
wobei R ein Widerstand in der seitlichen Richtung der n&spplus;- Pufferschicht 8 ist, der von einer Fläche, durch die ein Strom i·W·dy fließt, zum Kurzschlußteil 9 reicht und folgendermaßen ausgedrückt wird:
R = (ρsy)/W . . . (5)
Die folgende Gleichung kann durch Einsetzen von Gl. (5) in Gl. (4) erhalten werden:
Wenn in diesem Fall Vj = 0,5 V und d » a ist, wird ρs folgendermaßen ausgedrückt:
In einem Fall, in dem der GTO so konstruiert ist, daß er ein verstärkendes Gate hat oder einen Gate-Triggerstrom von einer externen Schaltung in Form eines Impulses empfängt, wird der Wert von K auffolgende Art und Weise berechnet.
Angenommen die Fläche für jedes GTO-Element ist zum Beispiel 0,27·400·10&supmin;&sup4; = 1.1·10&supmin;² (cm²), ein in den GTO fließender Gate-Triggerstrom IGT mit einem Durchmesser von 3,3 (cm) ist 1200 (A) und der GTO enthält 248 GTO- Elemente. Dann wird der in jedes GTO-Element fließende Strom IGT folgendermaßen ausgedrückt:
IGT = 1200/248 = 4,8 (A) . . . (8)
Deshalb kann der Maximalwert iMAX von i in Gl. (7) folgendermaßen ausgedrückt werden:
iMAX = 4,8 (A)/1,1·10&supmin;² (cm) = 436,4 (A/cm²) (9)
Zu diesem Zeitpunkt wird ein Wert von 0,01 für K oder 4/i erhalten.
Wenn die GTO-Elemente hergestellt werden, ist die obere Grenze für ρs 10&sup4; (Ω/ ). Falls ρs größer als die obere Grenze gemacht wird, wird ein Durchgreifen auftreten, das die Durchbruchspannung senkt. Wenn in diesem Fall die Länge des GTO-Elements auf 10 (cm) gesetzt ist und für die jeweiligen GTO-Elemente Kurzschlußteile bereitgestellt werden, erhält man die folgende Gleichung:
10&sup4; = K(1/10²) . . . (10)
Deshalb wird der Bereich von K zwischen 0,01 und 10&sup6; definiert.
Falls der GTO so aufgebaut ist, daß er kein verstärkendes Gate besitzt oder der Gate-Triggerstrom in den GTO nicht in Form von Impulsen eingespeist wird, wird IGT kleiner als 50 (A) gesetzt und der Bereich von K wird so gesetzt, daß 0,2 ≤ K ≤ 10&sup6; gilt. In diesem Fall wird es nötig sein, die obere Grenze von K zu verändern, wenn man berücksichtigt, daß die Größe eines jeden GTO-Elements kleiner als 1 cm gesetzt ist und für jedes GTO-Element ein Kurzschlußteil 9 bereitgestellt wird, und der Bereich von K wird so gesetzt, daß 0,2 ≤ K ≤ 10&sup4; gilt.
Fig. 8 und 10 sind Diagramme zur Veranschaulichung des Intervalls d zwischen den Kurzschlußteilen 9. Falls in der Längsrichtung der n&spplus;-Emitterschicht 4 eine Vielzahl von Kurzschlußteilen 9 bereitgestellt wird, ist d wie in Fig. 8 gezeigt allgemein als Abstand zwischen den Mitten zweier angrenzender Kurzschlußteile 9 definiert.
Nun wird ein Fall angenommen, in dem das Muster der n&spplus;-Emitterschicht 4 auf die p&spplus;-Emitterschicht 1 projiziert wird und das Intervall d kleiner als der Abstand zwischen der Mitte des Kurzschlußteils 9 und dem Kantenteil 10 des projizierten Musters der Emitterschicht 4 ist. Dann wird d wie in Fig. 9 gezeigt als das Maximum der Abstände 2d1, 2d2 und 2d3 zwischen der Mitte des Kurzschlußteils 9 und den jeweiligen Kantenteilen 10 des projizierten Musters der n&spplus;- Emitterschicht 4 bestimmt.
Fig. 10(a) zeigt einen Fall, in dem in der Längsrichtung der n&spplus;-Emitterschicht 4 eine Vielzahl von Kurzschlußteilen 9 bereitgestellt wird und die p&spplus;-Emitterschicht 1 von der n&spplus;-Schicht 8 umgeben ist. In diesem Fall wird das Intervall d durch die Breite der p&spplus;-Emitterschicht 1, d. h. 2d2, bestimmt.
In einem Fall, in dem die p&spplus;-Emitterschicht 1 von der n&spplus;-Schicht 8 umgeben ist und darin kein Kurzschlußteil bereitgestellt wird, wird das Intervall d ebenfalls durch die Breite (2d2) der p&spplus;-Emitterschicht 1 bestimmt.
Fig. 10(b) zeigt den Fall, in dem das Kurzschlußteil 9 in Form einer Ellipse bereitgestellt wird, die sich in der Längsrichtung der n&spplus;-Emitterschicht 4 erstreckt und in dem die p&spplus;-Emitterschicht 1 von der n&spplus;-Schicht 8 umgeben ist. In diesem Fall wird das Intervall d durch das Maximum der Abstände d1, d2, d3 und d4 bestimmt.
Fig. 10(c) zeigt den Fall, bei dem in der Längsrichtung der n&spplus;-Emitterschicht 4 eine Vielzahl von Kurzschlußteilen 9 bereitgestellt wird und die p&spplus;-Emitterschicht 1 von einer p&spplus;- oder p&supmin;-Schicht umgeben ist. In diesem Fall wird das Intervall d durch das Maximum der Abstände 2d1, 2d2, d3, . . . , dn-1, . . . und 2dn bestimmt, wobei der Index n eine Ganzzahl bezeichnet; d1, d2, . . . dn jeweils Abstände zwischen der Mitte des Kurzschlußteils 9 und der Kante eines projizierten Musters bezeichnen, das durch Projizieren des Musters der N&spplus;-Emitterschicht 1 auf die p&spplus;-Emitterschicht erhalten wird; und d3 bis dn-1 jeweils Intervalle zwischen den Kurzschlußteilen 9 bezeichnen.
Fig. 10(d) zeigt den Fall, in dem der Kurzschlußteil 9 in Form einer Ellipse bereitgestellt wird, welche sich in der Längsrichtung der n&spplus;-Emitterschicht 4 erstreckt und in dem die p&spplus;-Emitterschicht 1 von einer p&spplus;-Schicht 8, einer p&supmin;-Schicht oder einem Isolierfilm (Oxidfilm) umgeben ist. In diesem Fall wird das Intervall d durch das Maximum der Abstände 2d1, 2d2, 2d3 und 2d4 bestimmt.
Fig. 11 ist ein Diagramm, welches das Ergebnis der Prüfung des Betriebs der oben erklärten und mit unterschiedlichen Werten von K hergestellten GTOs zeigt. Die verwendeten GTOs sind so geformt, daß sie einen Durchmesser von 3,3 cm haben und aus einer Anodenkurzschlußstruktur mit n&spplus;-Pufferschicht bestehen. In Fig. 11 ist d ein Intervall zwischen den Kurzschlußteilen 9 und ρs ist ein Flächenwiderstand der n&spplus;-Pufferschicht 8. In diesem Beispiel ist ρs auf die beiden unterschiedlichen Werte 228 (Ω/ ) und 975 (Ω/ ) gesetzt und d ist auf die vier unterschiedlichen Werte 0,28 (cm), 0,18 (cm), 0,11 (cm) und 0,016 (cm) gesetzt. Das Intervall d von 0,28 (cm) wird für den in Fig. 1 gezeigten GTO eingestellt, in dem für jedes GTO-Element ein Kurzschlußteil bereitgestellt wird. Das Intervall d von 0,18 (cm) wird für den GTO eingestellt, in dem für jedes GTO-Element zwei Kurzschlußteile bereitgestellt werden. Das Intervall d von 0,11 (cm) wird für den GTO eingestellt, in dem für jedes GTO-Element drei Kurzschlußteile bereitgestellt werden. Das Intervall d von 0,016 (cm) wird für den GTO eingestellt, in dem für jedes GTO-Element ein Kurzschlußteil in Form einer Ellipse bereitgestellt wird. Dieser Wert von d ist im wesentlichen derselbe wie das Intervall der Kurzschlußteile einer herkömmlichen Anodenkurzschlußstruktur, bei der keine n&spplus;-Pufferschicht bereitgestellt wird.
Wenn K auf 16,6, 7,4, 2,7, 71,1, 31,6 oder 11,4 gesetzt wird, wird festgestellt, daß die Vorrichtung gut als GTO arbeitet, vorausgesetzt daß ein Gate-Triggerstrom von 50 A angelegt wird. Im Gegensatz dazu wird festgestellt, daß die Vorrichtung nicht als GTO arbeitet, wenn K auf 0,06 gesetzt ist. Es wird ebenfalls festgestellt, daß, wenn K auf 0,03 gesetzt ist, der Gate-Triggerstrom IGT erhöht wird, aber die Vorrichtung als GTO arbeitet. Als Ergebnis dessen kann eine als GTO arbeitende Vorrichtung erhalten werden, wenn der Wert von K auf 0,3 < K gesetzt wird.
Fig. 12 ist ein Kennliniendiagramm, welches den Zusammenhang zwischen dem Intervall d (cm) und dem Gate-Triggerstrom IGT (mA) zeigt, wenn der Flächenwiderstand ρs der n&spplus;- Pufferschicht 8 verändert wird. In der Abbildung zeigt ein unterer schraffierter Teil eine Fläche an, in der ein Durchgreifen auftreten kann, was es schwierig macht, einen Entwurf mit geeigneter Durchschlagspannung zu erreichen.
Wenn der Wert von K wie oben beschrieben gesetzt wird, kann der Gate-Triggerstrom (die Gate-Empfindlichkeit) des GTO mit n&spplus;-Pufferschicht gleich einem vorgeschriebenen Wert gesetzt werden, der für dessen Gateschaltung geeignet ist, und dessen Abschaltverlust kann materiell verringert werden. Übrigens wird später mit Bezug auf Fig. 14 beschrieben werden, wie der Abschaltverlust verringert wird.
Im folgenden werden andere GTOs beschrieben werden.
Fig. 13(a) bis (c) zeigen den Aufbau eines vierten GTO. Fig. 13(a) ist eine obere Draufsicht auf den GTO von der Kathodenseite aus und Fig. 13(b) und (c) sind jeweils Querschnittsansichten der GTO von Fig. 13(a) entlang der Linien A-A' und B-B'. Im GTO wird eine p&spplus;-Emitterschicht 1 so geformt, daß sie eine p&spplus;-Schicht mit niedrigem Widerstand 1A mit hoher Störstellenkonzentration von 1·10¹&sup6;/cm³ und eine p&supmin;-Schicht mit hohem Widerstand 1B mit niedriger Störstellenkonzentration 4·10¹³/cm³ besitzt. In jedem GTO-Element wird die Schicht mit niedrigem Widerstand 1A so geformt, daß sie den Kurzschlußteil 9 umgibt und die Schicht mit hohem Widerstand 1B wird so geformt, daß sie die Schicht mit niedrigem Widerstand 1A umgibt. Somit wird die im An-Zustand als ein Hauptstrompfad dienende Schicht mit niedrigem Widerstand 1A mittels der Schicht mit hohem Widerstand 1B von den anderen GTO-Elementen isoliert. Das Intervall d zwischen den Kurzschlußteilen 9 in diesem GTO kann mit Bezug auf den in Fig. 10(c) gezeigten Fall bestimmt werden.
Die Schichten 1A und 1B können mit den folgenden Verfahren geformt werden:
(1) Eine den Schichten 1A und 1B entsprechende p&supmin;- Schicht wird als erstes geformt und dann werden in den Teil der p&supmin;-Schicht, welcher der Schicht 1A entspricht, weiter p-Störstellen dotiert, (2) eine den Schichten 1A entsprechende p&spplus;-Schicht wird geformt und zum selben Zeitpunkt wird eine der Schicht 1B entsprechende p&supmin;-Schicht geformt und (3) die p&spplus;-Schicht und die p&supmin;-Schicht, die jeweils den Schichten 1A und 1B entsprechen, werden in verschiedenen Schritten geformt. Mit dem Verfahren (2) werden die Schichten 1A und 1B in der in Fig. 13(d) gezeigten Form gebildet. In diesem Fall ist die Diffusionstiefe oder die Ionenimplantationstiefe der p-Störstellen nicht spezifisch beschränkt und die Schichten 1A und 1B können so geformt werden, daß sie eine der in Fig. 13(c) oder (d) gezeigten Formen haben.
In dem GTO, in dem die p&spplus;-Emitterschicht 1 wie in Fig. 13 gezeigt so geformt wird, daß sie eine p&spplus;-Schicht mit niedrigem Widerstand 1A mit hoher Störstellenkonzentration und eine p&supmin;-Schicht mit hohem Widerstand 1B mit niedriger Störstellenkonzentration besitzt, kann der folgende Effekt erreicht werden.
Da die als Hauptstrompfad dienende Schicht mit niedrigem Widerstand 1A im An-Zustand von den anderen GTO-Elementen mittels der Schicht mit hohem Widerstand 1B isoliert ist, bedeutet das, daß der Widerstand in der seitlichen Richtung der n&spplus;-Pufferschicht 8 in jedem GTO-Element groß werden wird. Dies verbessert die Gate-Empfindlichkeit, unterdrückt die Diffusion eines An-Stroms im An-Zustand in seitlicher Richtung und reduziert einen Schwanzstrom zum Zeitpunkt des Abschaltens, was zu einer Verringerung des Abschaltverlustes führt. Der Schwanzstrom nimmt mit der Zeit hauptsächlich wegen der Rekombination von Löchern und Elektronen zum Zeitpunkt des Abschaltens des GTO ab.
Im GTO von Fig. 1, in dem für jedes GTO-Element ein Kurzschlußteil bereitgestellt wird, kann die p&spplus;-Emitterschicht 1 so geformt werden, daß sie in derselben Weise wie in Fig. 13 gezeigt die Schicht mit niedrigem Widerstand 1A und die Schicht mit hohem Widerstand 1B besitzt.
Im folgenden werden die Vorteile des obigen GTO im Vergleich mit den Vorteilen des ersten und zweiten GTOs ausführlich beschrieben werden.
Fig. 14 ist ein Kennliniendiagramm, welches den Zusammenhang zwischen der Spannung im An-Zustand VTM (V) und dem Abschaltverlust Eoff (Joule/Impuls) von GTOs zeigt, die mit demselben Durchmesser und demselben Kathodenmuster geformt sind und so geformt sind, daß sie keinen Kurzschlußteil (A), einen Kurzschlußteil (B) und vier Kurzschlußteile (C) haben. Das bedeutet, daß das Kennliniendiagramm die Variation des Abschaltverlustes mit der Spannung im An-Zustand, die durch Steuern der Lebensdauer der verbleibenden Ladungsträger zum Zeitpunkt des Abschaltens durch Einstrahlung von Elektronenstrahlen verändert wird, zeigt. Wie aus dem Kennliniendiagramm klar hervorgeht, wird der Abschaltverlust verringert, wenn die Anzahl der Kurzschlußteile erhöht wird, um die Anodenkurzschlußrate zu erhöhen.
Fig. 15 ist ein Kennliniendiagramm, welches den Zusammenhang zwischen der Anzahl der Kurzschlußteile für jedes GTO-Element und dem Gate-Triggerstrom IGT (mA) zeigt. Aus dem Kennliniendiagramm ist ersichtlich, daß der Gate-Triggerstrom anwächst, wenn die Anodenkurzschlußrate erhöht wird.
Wie aus Fig. 14 und 15 klar ersichtlich ist, kann in dem Fall, in dem die p&spplus;-Emitterschicht 1 so geformt ist, daß sie eine Schicht mit niedrigem Widerstand 1A und eine Schicht mit hohem Widerstand 1B besitzt und in dem die Schicht mit niedrigem Widerstand 1A von den anderen GTO- Elementen mittels der Schicht mit hohem Widerstand 1B isoliert ist, die Diffusion von Ladungsträgern im An-Zustand verhindert werden und der Schwanzstrom zum Zeitpunkt des Abschaltens kann unterdrückt werden, ohne die Fläche des Kurzschlußteils 9 zu vergrößern oder ohne die Trigger- Empfindlichkeit zu senken. Wenn übrigens die Schicht mit niedrigem Widerstand 1A durch die Schicht mit hohem Widerstand 1B isoliert wird, wird der Schwanzstrom verglichen mit dem, der erhalten wird, wenn die Schicht mit niedrigem Widerstand 1A nicht isoliert wird, um 2/3 verringert. Somit kann der Abschaltverlust gesenkt werden.
Fig. 16 ist ein Kennliniendiagramm, welches den Zusammenhang zwischen der Spannung des An-Zustands VTM (V) und dem Abschaltverlust Eoff (Joule/Impuls) des GTO von Fig. 13 (A) und des GTO von Fig. 2 (B) zeigt. Wie aus dem Kennliniendiagramm ersichtlich ist, ist der Abschaltverlust im GTO von Fig. 13 kleiner als im GTO von Fig. 2.
Fig. 17(a) bis (c) zeigen einen fünften GTO, der eine Modifikation des in Fig. 1(a) bis (c) gezeigten GTO darstellt. In dem GTO von Fig. 17(a) bis (c) werden nicht ,nur unter den Kathodenelektroden, sondern auch unter den Gateelektroden 7 Kurzschlußteile 9 geformt.
Fig. 18 bis 20 zeigen jeweils sechste, siebte und achte GTOs, wobei GTOs mit verstärkenden Gatestrukturen geformt werden. Die Darstellung von Fig. 18 bis 20 entspricht der Querschnittsansicht von Fig. 1 entlang der Linie A-A'.
Im folgenden werden die Vorteile des GTO mit verstärkender Gatestruktur beschrieben werden.
Wie erwähnt wurde, kann der Anodenkurzschlußwiderstand in der Struktur zum Beispiel von Fig. 1 oder 2 materiell verringert werden. Obwohl die Gate-Triggerempfindlichkeit mit der Verringerung des Anodenkurzschlußwiderstandes gesenkt wird, ist es möglich, den Abschaltverlust des GTO auffallend zu verringern. Die verstärkende Gatestruktur kann die Senkung der Gate-Triggerempfindlichkeit kompensieren. Somit ist es gemäß dem GTO von Fig. 18, 19 oder 20 möglich, im wesentlichen dieselbe Gate-Triggerempfindlichkeit zu erhalten wie beim Stand der Technik, während der Abschaltverlust effektiv verringert wird.
Gemäß einem herkömmlichen GTO mit verstärkender Gatestruktur könnte der Abschaltverlust selbst verringert werden. Ein derartiger herkömmlicher GTO kann jedoch den Abschaltverlust nicht ohne Erhöhung seiner Spannung im An- Zustand verringern. Im Gegensatz dazu kann gemäß dem vorliegenden GTO der Abschaltverlust effektiv verringert werden, während der verstärkende Gate-Teil sowohl die Gate- Triggerempfindlichkeit als auch die Spannung im An-Zustand in derselben Größenordnung wie beim herkömmlichen GTO halten kann.
Zusätzlich kann gemäß dem vorliegenden GTO die Anodenkurzschlußrate im GTO-Hauptteil unabhängig von der des verstärkenden Gate-Teils sein, so daß die Anodenkurzschlußrate von Haupt-GTO und verstärkendem Gate optional so bestimmt werden kann, daß sie der Anwendungsspezifikation des Bauteils entspricht. Dies ist der Vorteil des vorliegenden GTO gegenüber einem GTO nach dem Stand der Technik mit einer verstärkenden Gatestruktur.
Die vorliegende Erfindung kann übrigens auf eine GTO mit verstärkendem Gate angewendet werden, der im folgenden Dokument beschrieben ist:
Amplifying Gate Construction GTO Switching Characteristics (cf. Fig. 1)
Kohichi MURAKAMI, Nobuo ITAZU, Yoshinari UETAKE, Katsuyoshi MASE and Minami TAKEUCHI
Toshiba Corporation, Transistor Works Power Semiconductor Device Engineering Department 1 Toshiba-cho, Komukai, Saiwaiku, Kawasaki 210, Japan.
IPEC - Tokyo 1983
Im GTO von Fig. 18 bis 20 wird eine Anschaltelektrode 25 zum Anschalten des verstärkenden Gate-Teils bereitgestellt. Der verstärkende Gate-Teil enthält eine n&spplus;-Emitterschicht 30 und eine Hilfselektrode 31. Wie bekannt ist, kann der verstärkende Gate-Teil mit dem GTO-Teil durch Verbinden der Elektrode 25 und der Elektrode 7 über eine Diode integriert werden.
Es sollte an dieser Stelle angemerkt werden, daß der Querschnitt von Fig. 18 bis 20 dem Querschnitt A-A' in Fig.
1(a) entspricht wie er in Fig. 1(b) gezeigt ist, und nicht dem Querschnitt B-B'.
Der GTO von Fig. 18 bis 20 arbeitet folgendermaßen. Wenn ein positiver Impuls an die Elektrode 25 angelegt wird, wird die Schaltstruktur der Schicht 30 als erste angeschaltet. Die Gate-Empfindlichkeit dieser Schaltstruktur kann ausreichend hoch sein, da nicht die ganze Struktur des GTO angeschaltet werden muß. Nach Vollendung des Anschaltens der Schaltstruktur fließt deren Anschaltstrom über die Hilfselektrode 31 in die Kathodenelektrode 5, so daß die Injektion vom n&spplus;-Emitter 4 des Haupt-GTO auftritt. Dann wird die gesamte Struktur des GTO angeschaltet.
Wenn der GTO abgeschaltet werden soll, wird aus dem Hilfs-GTO (30, 31) und aus dem Haupt-GTO ein Strom extrahiert. Dann wird die gesamte Struktur des GTO abgeschaltet.
Gemäß dem GTO mit Hilfs-GTO als verstärkendes Gate kann somit die Gate-Empfindlichkeit des Hilfs-GTO unabhängig von der des Haupt-GTO entworfen werden. Diese Eigenschaft erhöht den Vorteil der Anodenkurzschlußstruktur.
Genauer gesagt, auch wenn die Anodenkurzschlußrate des Haupt-GTO zum Beispiel durch Erhöhen der Kurzschlußfläche, der Anzahl der Kurzschlußteile und/oder der Störstellenkonzentration der n&spplus;-Pufferschicht vergrößert wird, kann die Gate-Empfindlichkeit des Hilfs-GTO hoch gemacht werden. Dadurch ist es möglich, einen hochempfindlichen GTO mit einer niedrigen Abschaltenergie-Charakteristik zu erhalten.
Die obige Eigenschaft kann mit dem GTO von Fig. 18 erhalten werden, in dem der Hilfs-GTO keinen Anodenkurzschlußteil hat, mit Fig. 19, worin der Hilfs-GTO einen Anodenkurzschlußteil hat oder mit Fig. 20, worin die Anzahl der Anodenkurzschlußteile im Hilfs-GTO-Teil kleiner als im Haupt-GTO-Teil ist. Es gibt somit viele optional wählbare Arten, die obige Eigenschaft zu erhalten.
Auch wenn die Anzahl der Anodenkurzschlußteile im Hilfs-GTO-Teil gleich der im Haupt-GTO-Teil ist, kann übrigens die gesamte Empfindlichkeit hoch gemacht werden, da die gesamte Anzahl der den Hilfs-GTO-Teil aufbauenden Elemente kleiner als die Anzahl der den Haupt-GTO aufbauenden Elemente ist.
Dieses Prinzip kann auf die Strukturen verschiedener Bauelemente angewendet werden. Zum Beispiel kann dieses Prinzip auf einen SI-Thyristor (statischen Induktionsthyristor) mit dem in Fig. 21 gezeigten Querschnitt, einen BI- FET (bipolaren MOS-FET) mit dem in Fig. 22 gezeigten Querschnitt, einen P-Kanal MOS-GTO mit dem in Fig. 23 gezeigten Querschnitt, einen N-Kanal MOS-GTO mit dem in Fig. 24 gezeigten Querschnitt, einen MOS-Thyristor mit dem in Fig. 25 gezeigten Querschnitt oder einen MOS-Thyristor mit einem Abschalt-Gate mit dem in Fig. 26 gezeigten Querschnitt angewendet werden.
In Fig. 21 bis 26 sind die Teile, die denen in Fig. 1 entsprechen, mit denselben Ziffern bezeichnet und deren Erklärung wird deshalb weggelassen.
Fig. 21 zeigt den Aufbau eines SI-Thyristors auf den wie oben erklärt eine Anodenkurzschlußstruktur angewendet wird. In Fig. 21(b) und (c) bezeichnet die Ziffer 33 eine p&spplus;-Gateschicht des SI-Thyristors. Fig. 21(a) ist eine Draufsicht von der Kathodenseite, Fig. 21(b) ist ein Querschnitt entlang der Linie A-A' in Fig. 21(a) und Fig. 21(c) ist ein Querschnitt entlang der Linie B-B' in Fig. 21(a). Der allgemeine Aufbau und die Arbeitsweise des SI-Thyristors sind bekannt und deren Beschreibung wird deshalb unterlassen. Die Hochgeschwindigkeits-Schalteigenschaft mit niedrigem Verlust dieses Bauteils kann natürlich unter Verwendung der SI-Thyristorstruktur erhalten werden.
Das vorliegende Prinzip kann übrigens auf einen im folgenden Dokument beschriebenen SI-Thyristor angewendet werden:
IEEE TRANSACTIONS OF ELECTRONS DEVICES. VOL. ED 33 NO. 1 JANUARY 1986.
A 2.5-kV Static Induction Thyristor Having New Gate and Shorted p-Emitter Structures (cf. Fig. 1)
Yoshio TERASAWA, Akio MIMURA, and Kenji MIYATA
Im BI-FET von Fig. 22 wird eine Gateelektrode 7 auf einem Gate-Oxidfilm 21 geformt. Der Aufbau kann durch den im folgenden Dokument beschriebenen ersetzt werden:
1800V Bipolar-Mode MOSFETs: a first application of Silicon Wafer Direct Bonding (SDB) technique to a power device (cf. Figs. 3 and 6)
Akio NAKAGAWA, Kiminori WATANABE, Yoshihiro YAMAGUCHI Hiromichi OHASHT, and Kazuyoshi FURUKAWA
Toshiba Research and Development Center 1 Komukai Toshiba-cho, Saiwaiku, Kawasaki, 210
PROCEEDINGS OF THE INTERNATIONAL ELECTRON DEVICES MEETING. Los Angeles. CA. December 7-10, 1986
Im MOS-GTO von Fig. 23 wird in der n&spplus;-Emitterschicht 4 eine als Drain des P-Kanal MOS-Transistors dienende p&spplus; Schicht 22 geformt. Desweiteren wird eine Isolierschicht 21 geformt, welche die Schichten 4 und 22 teilweise bedeckt. Der Aufbau kann durch den im folgenden Dokument beschriebenen ersetzt werden:
MOS GTO - A TURN OFF THYRISTOR WITH MOS-CONTROLLED EMITTER SHORTS (cf. Figs. 1(a) and 1(b))
M. Stoisiek and H. Strack Siemens AG, Munich FRG IEDM 85
Im MOS-GTO von Fig. 24 wird in der p-Basisschicht 3 eine als Drain des N-Kanal MOS-Transistors dienende n&spplus;- Schicht 23 geformt. In diesem Fall ist die n&spplus;-Schicht 23 mit der p-Schicht 3 über eine Aluminiumschicht 230 verbunden. Wenn eine positive Biasspannung an die Gateelektrode 7 angelegt wird, wird zwischen den n&spplus;-Schichten 4 und 23 ein Kanal gebildet und somit ein Strompfad n&supmin;-Schicht 2 → p-Schicht 3 → Aluminiumschicht 230 → n&spplus;-Schicht 23 → Kanal → n&spplus;-Schicht 4 erzeugt. Ein durch den Strompfad fließender Strom kann das Abschalten eines aus den Schichten 1, 8, 2, 3 und 4 gebildeten Thyristors bewirken. Der Aufbau von Fig. 24 kann durch den im obigen Dokument (Stoisiek et al.) beschriebenen ersetzt werden.
Im MOS-Thyristor von Fig. 25 wird eine Gateelektrode 7 auf einem Gate-Isolierfilm 21 geformt. Der Aufbau kann durch den im folgenden Dokument beschriebenen ersetzt werden:
A FET CONTROLLED THYRISTOR IN SIPMOS TECHNOLOGY (cf. Fig. 3)
L. Leipold, W. Raumgartner, W. Ladenhauf, J.P. Stengl
Siemens AC, Components Division Munich, Germany
IEEE 1980
Im MOS-Thyristor mit einem Off-Gate von Fig. 26 wird auf der p-Basisschicht 3 eine Gate-Abschaltelektrode 24 geformt. Der Aufbau kann durch den im folgenden Dokument beschriebenen ersetzt werden:
U.S. Patent No. 4,604,638 (Matsuda) issued on August 5, 1986 (cf. Figs. 5 to 13)
Es ist herausgefunden worden, daß die Eigenschaften der p&spplus;-Emitterschicht nicht nur von deren Störstellenprofil sondern von der gesamten Menge der Ladungen abhängt. Aus diesem Grund wird bei jedem oben beschriebenen Bauelement die p&spplus;-Emitterschicht 1 durch Ionenimplantation von Bor geformt, um den hohe Injektionswirkungsgrad an der Verbindung zwischen der p&spplus;-Emitterschicht 1 und der n&spplus;-Pufferschicht 8 zu erhalten. Die Ionenimplantation kann unter der Bedingung erfolgen, daß die Dosismenge des Bor 1·10¹&sup5; bis 1·10¹&sup6;/cm² beträgt und die Beschleunigungsspannung auf 30 KeV bis 200 KeV gesetzt ist.
Desweiteren wird beim Stand der Technik eine Mo-Platte oder W-Platte als Hitze puffernde Platte auf ein Silikon- Pellet legiert. Die p&spplus;-Emitterschicht 1 wird jedoch mit einer Dicke von weniger als 30 .m geformt und die Anodenelektrode 6 wird durch Sintern einer Aluminiumschicht geformt und mit Druck an eine externe Elektrode gebondet.
Fig. 27 ist ein Kennliniendiagramm, welches den Zusammenhang zwischen der gesamten Störstellenmenge (cm&supmin;²) der p&spplus;-Emitterschicht 1 und dem Injektionswirkungsgrad an der Verbindung zwischen der p&spplus;-Emitterschicht 1 und der n&spplus;- Pufferschicht 8 zeigt. Wie aus Fig. 27 ersichtlich ist, kann der Injektionswirkungsgrad auf einen Wert nahe Eins gesetzt werden, wenn die gesamte Störstellenmenge der p&spplus;- Emitterschicht 1 höher als etwa 10¹&sup5; (cm&supmin;²) gesetzt wird.
Fig. 28 ist ein Kennliniendiagramm, welches den Zusammenhang zwischen der gesamten Störstellenmenge (cm&supmin;²) der n&spplus;-Pufferschicht 8 und dem Injektionswirkungsgrad an der Verbindung zwischen der p&spplus;-Emitterschicht 1 und der n&spplus;- Pufferschicht 8 zeigt. Wie aus Fig. 28 ersichtlich ist, kann der Injektionswirkungsgrad auf einen Wert nahe Eins gesetzt werden, wenn die gesamte Störstellenmenge der n&spplus;- Pufferschicht 8 niedrigerer als etwa 10¹&sup4; (cm&supmin;²) gesetzt wird. In diesem Fall beträgt der Wert des Flächenwiderstands ρs der n&spplus;-Pufferschicht 8 etwa 200 (Ω/ ). Es kann nötig sein, den Wert von ρs größer als 40 (Ω/ ) zu setzen.
Wenn die p&spplus;-Emitterschicht 1 wie oben beschrieben dünn geformt wird, kann die n&spplus;-Pufferschicht 8 unter Verwendung der Diffusionstechnologie geformt werden, was die Zuverlässigkeit der Herstellungsprozesses vergrößert und diesen vereinfacht. Da die p&spplus;-Emitterschicht 1 dünn geformt wird, kann die seitliche Verbreitung oder Diffusion der Kurzschlußteile 9, die auftritt, wenn diese durch Störstellendiffusion geformt werden, unterdrückt werden. Das ermöglicht es, das Muster des Anodenkurzschlußteils präzise zu formen und gleichzeitig die hohe Gate-Empfindlichkeit und den niedrigen Abschaltverlust zu erreichen.
Da die Bildung der p&spplus;-Emitterschicht 1 nach der Basisdiffusion erfolgen kann, kann der Schritt der Basisdiffusion, der von den Diffusionsschritten zur Herstellung verschiedener GTOs die längste Zeit beansprucht, allgemein in den Herstellungsprozessen für verschieden Arten von GTOs verwendet werden und die letzteren Schritte können verändert werden, um die gewünschten Endprodukte zu erhalten. Somit können verschiedene Arten von Bauelementen effizient hergestellt werden. Desweiteren können die Eigenschaften des GTO wahlweise nicht nur durch Steuern der Lebensdauer der verbleibenden Ladungsträger zum Zeitpunkt des Abschaltens, sondern auch, falls erforderlich, durch Formen von Kurzschlußmustern auf der Anodenseite nach dem Schritt der Basisdiffusion entworfen werden. Deshalb können GTOs mit verschiedenen Eigenschaften geformt werden.
Wie oben beschrieben wird es beim Gate-Abschaltthyristor oder bei der Schaltvorrichtung möglich, sowohl die Trigger-Empfindlichkeit als auch den Abschaltverlust auf optimale Werte zu setzen, da die Störstellenkonzentration der n&spplus;-Pufferschicht gemäß dem Muster der Anodenkurzschlußstruktur auf einen optimalen Wert gesetzt wird.
Im folgenden werden Ausführungsformen gemäß dem Ziel der vorliegenden Erfindung beschrieben werden.
In der Beschreibung können die beschriebenen Ausführungsformen leicht auf die vorher erwähnten SI-Thyristor, BI-FET, MOS-GTO MOS-Thyristor, usw. angewendet werden, obwohl zur Erläuterung ein GTO verwendet wird.
Fig. 29 ist eine Querschnittsansicht entlang der Breitenrichtung eines GTO gemäß einer Ausführungsform dieser Erfindung, in dem der Abschnitt in der Längsrichtung derselbe wie in Fig. 34 ist. Der GTO beinhaltet eine Anodenelektrode (erste Emitterelektrode) 6, eine p&spplus;-Emitterschicht (erste Emitterschicht) 1 eine n&spplus;-Pufferschicht mit niedrigem Widerstand 8, eine n-Basisschicht (erste Basisschicht) 2, eine p-Basisschicht (zweite Basisschicht) 3, eine n&spplus;-Emitterschicht (zweite Emitterschicht) 4, eine Gateelektrode 7 und eine Kathodenelektrode (zweite Emitterelektrode) 5, die grundsätzlich in derselben Struktur wie die in Fig. 1 gezeigten geformt werden.
Fig. 30 zeigt ein Störstellenprofil des Querschnitts von Fig. 29 entlang der Linie C-C'. In dieser Ausführungsform ist die Störstellenkonzentration der n&spplus;-Pufferschicht 8 niedriger als im Fall des Stands der Technik gesetzt und deren Flächenwiderstand ρsN ist auf den Bereich von 400 bis 10000 (Ω/ ) gesetzt. Falls der durchschnittliche Widerstand der n&spplus;-Pufferschicht ρ (Ω·cm) ist und deren Dicke W (cm) ist, dann kann der Flächenwiderstand ρsN folgendermaßen ausgedrückt werden:
ρsN = ρ/W . . . (11)
Der Flächenwiderstand kann leicht unter Verwendung des 4-Spitzenverfahrens erhalten werden, das durch selektives Ausätzen der p&spplus;-Emitterschicht 1 von der Anodenseite (6) des GTO erfolgt, um einen Teil der n&spplus;-Pufferschicht 8 freizulegen, und Plazieren von vier Spitzen in Kontakt mit der freigelegten Oberfläche der n&spplus;-Pufferschicht 8 erfolgt.
Angenommen, die Ortsfunktion in der Tiefenrichtung (in der Richtung C'→C in Fig. 29) der n&spplus;-Pufferschicht 8 ist x, die Verteilung der Störstellenkonzentration der n&spplus;- Pufferschicht 8 ist N(x), die Beweglichkeit der Elektronen ist .(x) und die Einheitsladung ist q. Dann kann ρsN in Fig. 30 folgendermaßen ausgedrückt werden [dies ist in derselben Form wie Gl. (3)]:
wobei A und B die den Bereich n&spplus;-Pufferschicht 8 in der Dickenrichtung definierenden unteren und oberen Grenzen sind.
Im folgenden wird auf der Grundlage experimenteller Daten der Grund, weshalb der Flächenwiderstand der n&spplus;- Pufferschicht 8 auf den oben beschriebenen Bereich gesetzt wird, und der durch Setzen des Flächenwiderstands in diesen Bereich erreichte Vorteil beschrieben werden. Der für das Experiment verwendete GTO ist so geformt, daß er eine n- Basisschicht mit hohem Widerstand 2 besitzt, in der ρ= 300 Ω gilt, die Dicke 400 .m beträgt und der Durchmesser 3,3 cm beträgt.
Fig. 31 zeigt die Variation des Gate-Triggerstroms IGT (ein minimaler, zwischen der Gateelektrode 7 und der Kathodenelektrode 5 fließender Strom, der erforderlich ist, um den GTO anzuschalten), die erhalten wird, wenn die Störstellenkonzentration der n&spplus;-Pufferschicht 8 variiert wird, um den Flächenwiderstand ρsN zu verändern. Die Meßdaten zeigen, daß die Gate-Triggerempfindlichkeit IGT bei etwa 100 mA gehalten wird, wenn der Flächenwiderstand ρsN größer als 400 Ω/ ist. Im Gegensatz dazu wird der Gate-Triggerstrom stark gesenkt, wenn der Flächenwiderstand kleiner als 400 Ω/ ist, was es somit nötig macht, eine Gateschaltung mit einer großen Stromkapazität zu verwenden, um den GTO anzuschalten.
Desweiteren dient die n&spplus;-Pufferschicht 8 dazu, die Erweiterung einer Verarmungsschicht zu unterdrücken, die erzeugt wird, wenn eine Vorwärts-Biasspannung an den GTO angelegt wird und erhöht somit die Durchbruchspannung. Der Effekt wird jedoch abgeschwächt, wenn die Störstellenkonzentration der Pufferschicht 8 niedrig gemacht wird.
Fig. 32 zeigt den Zusammenhang zwischen dem Flächenwiderstand ρsN der n&spplus;-Pufferschicht 8 und der Durchbruchspannung in der Vorwärtsrichtung des GTO. Wie aus den Meßdaten ersichtlich ist, kann die Senkung der Durchbruchspannung verhindert werden, wenn der Flächenwiderstand ρsN kleiner als 10000 Ω/ ist.
Wie oben beschrieben kann gemäß dieser Erfindung die Senkung der Gate-Triggerempfindlichkeit und der Durchbruchspannung verhindert werden, ohne wie in Fig. 1 gezeigt an bestimmten Stellen Kurzschlußteile 9 anzuordnen, wenn der Flächenwiderstand der n&spplus;-Schicht auf einen bestimmten Bereich (400 bis 10000 Ω/ ) gesetzt wird.
Bei den zum Beispiel in Fig. 1 bis 3 gezeigten GTOs, in denen an Stellen mit Bezug zur n&spplus;-Emitterschicht 4 Kurzschlußteile 9 angeordnet sind, kann verhindert werden, daß die Gate-Triggerempfindlichkeit gesenkt wird, auch wenn die untere Grenze des Flächenwiderstands ρsN auf 40 Ω/ gesenkt wird. Deshalb wird der Flächenwiderstand der n&spplus;- Pufferschicht 8 bei den GTOs von Fig. 1 bis 3 vorzugsweise auf einen Bereich von 40 bis 10000 Ω/ gesetzt. Fig. 12 zeigt Fälle, in denen der Flächenwiderstand ρsN 228, 975 und 10&sup4; Ω/ ist.
Diese Erfindung ist mit Bezug auf die Ausführungsformen beschrieben worden, sie ist aber nicht auf diese Ausführungsformen beschränkt. Diese Erfindung kann zum Beispiel auch auf lichtgetriggerte GTOs angewendet werden, die als Reaktion auf ein Lichtsignal angeschaltet werden.
Wie oben beschrieben ist es gemäß dieser Erfindung möglich, einen Hochleistungs-GTO zu erhalten, bei dem sowohl die Gate-Triggerempfindlichkeit als auch die Durchbruchspannung durch Setzen des Flächenwiderstandes der n&spplus;- Pufferschicht in einen Bereich, der niedriger als der des GTO nach dem Stand der Technik liegt, hoch gesetzt werden können.
Die vorliegende Erfindung wird schließlich desweiteren im folgenden Dokument beschrieben, zu dessen Verfassern die Erfinder der vorliegenden Patentanmeldung gehören.
6000V Gate Turn-Off Thyristor (GTO) with N-Buffer and New Anode Short Structure
Tsuneo OGURA, Mitsuhiko KITAGAWA, Hiromichi OHASHI and Akio NAKAGAWA
Research and Development Center and Tamagawa Works, Toshiba Corp. 1 Komukai Toshiba-cho, Saiwai-ku, Kawasaki 210, Japan
Extended Abstracts of the 19th Conference on Solid State Devices and Materials, Tokyo, 1987, pp. 63-66
August 25-27, 1987, Nippon Toshi Center, Tokyo, Japan
THE JAPAN SOCIETY OF APPLIED PHYSICS

Claims

1. Gate-Abschaltthyristor-Vorrichtung, die eine auf einer ersten Emitterschicht (1) gebildete pnpn-Struktur einer ersten Leitungsart, eine auf der genannten ersten Emitterschicht gebildete Pufferschicht mit niedrigem Widerstand (8) einer zweiten Leitungsart, eine auf der genannten Pufferschicht mit niedrigem Widerstand gebildete erste Basisschicht (2) einer zweiten Leitungsart, eine auf der genannten ersten Basisschicht gebildete zweite Basisschicht (3) von der ersten Leitungsart und eine auf der genannten zweiten Basisschicht gebildete zweite Emitterschicht (4) von der zweiten Leitungsart; eine erste Emitterelektrode (6), die mit der genannten ersten Emitterschicht (1) in Berührung ist und die mit der genannten Pufferschicht mit niedrigem Widerstand an einer Kurzschlußstelle (9) in Berührung ist; eine auf der genannten zweiten Emitterschicht (4) gebildete zweite Emitterelektrode; eine auf der genannten zweiten Basisschicht (3) gebildete Gateelektrode (7) umfaßt; dadurch gekennzeichnet, daß der Flächenwiderstand ρsN (Ω/ ) der genannten Pufferschicht mit niedrigem Widerstand (8) so eingestellt ist, daß er der folgenden Darstellung genügt:

400 ≤ ρsN ≤ 10000.

2. Vorrichtung gemäß Anspruch 1, dadurch gekennzeichnet, daß die genannte erste Emitterschicht (1) so gebildet wird, daß sie eine Dicke von weniger als 30 um hat.

3. Vorrichtung gemäß Anspruch 1 oder 2, dadurch gekennzeichnet, daß sie einen Gate-Abschaltthyristor umfaßt, der einen Haupt-Gate-Abschaltthyristorabschnitt (1 bis 9) und einen verstärkenden Gate-Abschnitt (21 bis 30; 230) beinhaltet.

4. Vorrichtung gemäß Anspruch 3, dadurch gekennzeichnet, daß in der genannten ersten Emitterschicht (1) in einem Bereich, auf den der genannte verstärkende Gate- Abschnitt aufgebracht wird, ein Kurzschlußteil (9) gebildet wird.

5. Vorrichtung gemäß jeglichem der Ansprüche 1 bis 4, dadurch gekennzeichnet, daß die Länge des genannten Kurzschlußteils (9) in der Längsrichtung der genannten zweiten Emitterschicht (4) kleiner als ein Zehntel der Länge der genannten zweiten Emitterschicht (4) gesetzt wird.

6. Vorrichtung gemäß jeglichem der Ansprüche 1 bis 5, dadurch gekennzeichnet, daß der genannte Kurzschlußteil (9) unmittelbar unter wenigstens einer der genannten zweiten Emitterschicht (4) und der genannten Gateelektrode (7) gebildet wird.

7. Vorrichtung gemäß Anspruch 1, dadurch gekennzeichnet, daß die genannte erste Emitterschicht (1) eine Schicht mit niedrigem Widerstand (1A) mit hoher-Störstellenkonzentration der ersten Leitungsart und eine Schicht mit hohem Widerstand (1B) mit niedriger Störstellenkonzentration der ersten Leitungsart, die gebildet wird, um die genannte Schicht mit niedrigem Widerstand (1A) zu umgeben, beinhaltet.

8. Vorrichtung gemäß Anspruch 7, dadurch gekennzeichnet, daß die Störstellenkonzentration der genannten Schicht mit hohem Widerstand (1B) der genannten ersten Emitterschicht (1) niedriger als die Hälfte derjenigen der genannten Schicht mit niedrigem Widerstand (1A) gesetzt wird.

9. Vorrichtung gemäß Anspruch 1, dadurch gekennzeichnet, daß die genannte zweite Emitterschicht (4) eine Vielzahl von Emitterbereichen beinhaltet und die genannte erste Emitterschicht (1) durch einen isolierenden Abschnitt (11) in mehrere Teile aufgeteilt wird, deren Anzahl der Anzahl der genannten Emitterbereiche (4) entspricht und die desweiteren eine zwischen der genannten ersten Hauptelektrode (6) und dem genannten isolierenden Abschnitt (11) gebildete Isolierschicht (12) umfaßt, die so gebildet ist, daß sie in Berührung mit der genannten Pufferschicht mit niedrigem Widerstand (8) steht.

10. Vorrichtung gemäß jeglichem der Ansprüche 1 bis 9, dadurch gekennzeichnet, daß sie desweiteren eine Struktur eines statischen Induktionsthyristors umfaßt.

11. Vorrichtung gemäß jeglichem der Ansprüche 1 bis 10, dadurch gekennzeichnet, daß ein Verhältnis einer Fläche des genannten Kurzschlußteils (9) zu einer Fläche der genannten zweiten Emitterschicht (4) so gesetzt ist, daß ein Anoden-Kurzschlußverhältnis kleiner als 10% bereitgestellt wird.

12. Vorrichtung gemäß jeglichem der Ansprüche 1 bis 11, dadurch gekennzeichnet, daß der Flächenwiderstand ρsN der genannten Pufferschicht mit niedrigem Widerstand (8) desweiteren folgendermaßen bestimmt wird

ρsN = K(1/d²)

wobei d ein Abstand (cm) zwischen den genannten Kurzschlußteilen (9) und K eine Proportionalitätskonstante ist.