DE3529476C2 - - Google Patents

Description

Die Erfindung bezieht sich auf einen Treiberkreis für einen zwei Paaren von Bitleitungen gemeinsamen Signalabtastverstärker nach dem Oberbegriff des Anspruches 1.

Ein derartiger Treiberkreis ist aus der EP 00 49 990 A2 be­ kannt. Zwar wird bei dem bekannten Treiberkreis auch während des Wartezustandes vor der Adressierung der Speicherzellen der Gatterspannungspegel der Transfertransistorgruppen auf einen höheren Wert als den der Vorladespannung der Bitleitungen gehalten, und es wird die Gatterspannung der Transfertransistor­ gruppen der nicht ausgewählten Bitleitungspaare während der Adressierung der Speicherzellen nicht ganz auf das Nullpoten­ tial abgesenkt, jedoch geschieht die Absenkung auf die Vorlade­ spannung vermindert um die Schwellenspannung eines Transistors. Wegen des Absenkens der Gatterspannung unter den Pegel der Vor­ ladespannung und das Anheben der Gatterspannung wieder auf den hohen Pegel ist der ganze Vorgang langsam.

Fig. 1 zeigt ein Ausführungsbeispiel eines gemeinsamen Signalabtastverstärkers, welcher in Verbindung mit der vorliegenden Erfindung verwendet werden kann. Gemäß Fig. 1 ist dabei ein Taktsignal Φ₃ vorgesehen, welches den ent­ sprechenden Quellen von Transistoren 1 und 2 zugeführt werden kann. Der Abfluß des Transistors 1 ist mit einem Abtastpunkt 9 verbunden, während sein Steueranschluß zu einem Abtastpunkt 10 führt. Auf der anderen Seite ist der Abfluß des Transistors 2 mit dem Abtastpunkt 10 verbunden, während der Steueranschluß an dem Abtastpunkt 9 angeschlossen ist. Die beiden Transistoren 1 und 2 bilden einen Abtastver­ stärker des Flip-Flop-Typs.

Der Abtastpunkt 9 ist über einen Transfertransistor 7 _R mit einer Bitleitung 3 _R verbunden, während der betreffen­ de Abtastpunkt 9 auf der anderen Seite über einen Trans­ fertransistor 7 _L mit einer Bitleitung 3 _L verbunden ist. Der Abtastpunkt 10 ist hingegen über einen Transfertran­ sistor 8 _R mit einer Bitleitung 4 _R verbunden, während die­ ser Abtastpunkt 10 ebenfalls über einen Transfertransistor 8 _L mit einer Bitleitung 4 _L verbunden ist. Die Transfer­ transistoren 7 _R und 8 _R können dabei die beiden Bitleitun­ gen 3 _R und 4 _R auf der rechten Seite mit Hilfe des Abtast­ verstärkers an- und ausschalten, wobei die An- und Aus­ steuerung mit Hilfe eines Steuertaktsignals Φ _2R erfolgt. Die Transfertransistoren 7 _L und 8 _L ermöglichen auf der anderen Seite das An- und Ausschalten der Bitleitungen 3 _L und 4 _L auf der rechten Seite mit Hilfe des Abtastver­ stärkers, wobei die Ansteuerung in diesem Fall mit Hilfe eines Steuertaktsignals Φ _2L erfolgt. Die Bitleitungen 3 _R und 4 _R bilden ein Paar von gefalteten Bitleitungen, während die Bitleitungen 3 _L und 4 _L ein anderes Paar von gefalteten Bitleitungen darstellen. Der in Fig. 1 darge­ stellte gemeinsame Signalabtastverstärker, welcher durch die beiden Transistoren 1 und 2 gebildet ist, wird dabei von den beiden Paaren von gefalteten Bitleitungen gemein­ sam benutzt.

Die auf der rechten Seite von Fig. 1 befindlichen Bitlei­ tungen 3 _R und 4 _R sind mit den Quellenanschlüssen von Tran­ sistoren 5 _R und 6 _R verbunden. Eine Vorladungsspannung V _R wird den entsprechenden Abflußelektroden der Transistoren 5 _R und 6 _R zugeführt, während ein Vorladungstaktsignal Φ _1R den entsprechenden Steuerelektroden zugeführt wird. Die­ se Transistoren 5 _R und 6 _R ermöglichen eine Aufladung der Bitleitungen 3 _R und 4 _R auf eine Vorladungsspannung V _R in Abhängigkeit eines Vorladungstaktsignals Φ _1R . Die Bitlei­ tungen 3 _R und 4 _R sind fernerhin mit Speicherzellen MC _1R und MC _NR verbunden. Der Speicherinhalt der Speicherzelle MC _1R wird auf der Bitleitung 3 _R ausgelesen, sobald eine Wortleitung WL _1R gewählt ist, während der Speicherinhalt der Speicherzelle MC _NR auf der Bitleitung 4 _R ausgelesen wird, sobald eine Wortleitung WL _NR gewählt ist. Die Bit­ leitungen 3 _R und 4 _R sind fernerhin mit Hilfsspeicherzel­ len DC _1R und DC _2R verbunden. Das zwischen dem Auslesepo­ tential der Information "0" und der Information "1" vor­ handene Zwischenpotential wird dabei bezüglich der Hilfs­ speicherzelle DC _1R auf der Bitleitung 3 _R ausgelesen, so­ bald eine Hilfswortleitung DWL _1R gewählt ist, während das betreffende Zwischenpotential auf der Bitleitung 4 _R ausge­ lesen wird, sobald eine Hilfswortleitung DWL _2R mit Bezug auf die Hilfsspeicherzelle DC _2R gewählt ist.

Ähnliche Elemente wie die mit den Bitleitungen 3 _R und 4 _R verbundenen Elemente sind mit den Bitleitungen 3 _L und 4 _L auf der linken Seite vorgesehen. Diese Elemente entspre­ chen den bereits erörterten Elementen, wobei allerdings anstelle der Indizes "R" Indizes "L" verwendet sind, so daß in diesem Fall auf eine genauere Beschreibung verzich­ tet werden kann.

Die auf der linken Seite befindlichen Bitleitungen 3 _L und 4 _L sind über Transfertransistoren 11 und 12 mit ent­ sprechenden Lese-/Schreibleitungen I/O ₁ und I/O ₂ verbun­ den. Den entsprechenden Steuerelektroden der Transfer­ transistoren 11 und 12 wird ein Taktsignal Φ ₄ zugeführt.

Obwohl allein vier Wortleitungen WL _1R , WL _NR , WL _1L und WL _NL in Fig. 1 gezeigt sind, so kann die Anzahl N eine beliebi­ ge gerade Zahl der Wortleitungen auf jeder Seite entspre­ chend gewählt werden, während die Anzahl N von Speicher­ zellen MC _1R (MC _1L ) bis MC _NR (MC _NL ), welche mit den Bit­ leitungen 3 _R (3 _L ) und 4 _R (4 _L ) verbunden sind, durch N/2 festgelegt ist.

Obwohl der in Fig. 1 dargestellte Schaltkreis nur einen einzigen Abtastverstärker aufweist, weist ein tatsächlich verwendeter Speicher im allgemeinen eine Mehrzahl derar­ tiger Abtastverstärker auf, welche vertikal angeordnet sind, um auf diese Weise eine Anordnung von Speicherzel­ len zu bilden.

Im folgenden soll nunmehr ein Schaltkreis beschrieben wer­ den, welcher nur einen Abtastverstärker und zwei Wortlei­ tungen aufweist, um auf diese Weise das Verständnis der vorliegenden Erfindung zu erleichtern.

Fig. 2 zeigt ein Zeitdiagramm bei einem NMOS-Halbleiter­ element, welches zur Erläuterung der Funktionsweise der Schaltanordnung von Fig. 1 verwendet ist.

In einem Wartezustand bis zum Zeitpunkt T ₁ befindet sich das Vorladungstaktsignal Φ _1L auf einem hohen Signalwert, wodurch die Transistoren 5 _L und 6 _L in den Ein-Zustand ge­ schaltet werden, während die Bitleitungen 3 _L und 4 _L auf die Vorladungsspannung von V _L geladen werden. Das Vorla­ dungstaktsignal Φ _1R befindet sich ebenfalls auf einem hohen Signalwert, so daß die Bitleitungen 3 _R und 4 _R über die Transistoren 5 _R und 6 _R auf die Vorladungsspannung V _R auf­ geladen werden. Während dieses Zeitintervalls befindet sich das den Abtastverstärker entaktivierende Taktsignal Φ ₃ auf einem hohen Signalwert, so daß der Abtastverstär­ ker in dem Wartezustand gehalten ist. Es sei in diesem Zu­ sammenhang angenommen, daß eine der Speicherzellen MC _1R und MC _NR auf der rechten Seite des Abtastverstärkers mit Hilfe eines nicht dargestellten Adressiersignals adressiert ist, was zur Folge hat, daß das Potential auf einer der beiden Wortleitungen WL _1R oder WL _NR und einer der Hilfs­ wortleitungen DWL _1R oder DWL _2R erhöht ist, während die nicht gewählte Wortleitung WL _1L oder WL _NL und die Hilfs­ wortleitung DWL _1L oder DWL _2L sich auf einem niedrigen Spannungswert befinden.

Die Potentialwerte der gewählten Wortleitung und der Hilfs­ wortleitung werden nicht unmittelbar bei der Adressierung durch das Adressiersignal erhöht. Dies ist deshalb der Fall, weil das Adressiersignal einem nicht dargestellten Dekoder zugeführt wird, welcher die Potentialwerte von bestimmten Wortleitungen und Hilfswortleitungen erhöht, wobei die Zunahme der Potentialwerte auf der jeweiligen Wortleitung bzw. Hilfswortleitung durch die Adressierung entsprechend einem Zeitintervall für die Signalverarbei­ tung innerhalb des Dekoders verzögert ist.

Im folgenden soll nunmehr jener Fall beschrieben werden, in welchem beispielsweise die Wortleitung WL _1R und die Hilfswortleitung DWL _2R ausgewählt werden.

Beim Auftreten eines Adressiersignals erhält das Steuer­ taktsignal Φ _2L zum Zeitpunkt T ₂ einen niedrigen Spannungs­ wert, bevor die Potentialwerte auf der Wortleitung WL _1R und der Hilfswortleitung DWL _2R zunehmen, was zur Folge hat, daß die beiden Transfertransistoren 7 _L und 8 _L beide in ihren nichtleitenden Zustand gelangen. Die Abtastpunkte 9 und 10 werden demzufolge von den beiden Bitleitungen 3 _L und 4 _L elektrisch abgeschaltet, während die auf der Wort­ leitung WL _1R und der Hilfswortleitung DWL _2R vorhandenen Potentialwerte zum Zeitpunkt T ₃ zunehmen. Die in der Spei­ cherzelle MC _1R befindliche Information wird daraufhin auf die Bitleitung 3 _R ausgelesen, während die in der Hilfs­ speicherzelle DC _2R befindliche Ladung auf die Bitleitung 4 _R ausgelesen wird. Die ausgelesene Information wird dem­ zufolge über die Transfertransistoren 7 _R und 8 _R den Ab­ tastpunkten 9 und 10 zugeführt, und zwar während der Zeit­ periode, während welcher das Steuertaktsignal Φ _2R sich bis zum Zeitpunkt T ₄ auf einem hohen Signalwert befindet. Der Spannungswert des Steuertaktsignals Φ _2R fällt zum Zeitpunkt T ₄ geringfügig ab, während die Impedanzwerte der Transfertransistoren 7 _R und 8 _R erhöht werden. Sobald das Taktsignal Φ ₃ zum Zeitpunkt T ₅ einen niedrigen Span­ nungswert erreicht, wird der durch die Transistoren 1 und 2 gebildete Abtastverstärker aktiviert und die den Abtast­ punkten 9 und 10 zugeführte Information entsprechend ver­ stärkt. Die verstärkte Information wird dann über die Transfertransistoren 7 _R und 8 _R den Bitleitungen 3 _R und 4 _R zurückgeleitet, um auf diese Weise in der gewählten Spei­ cherzelle erneut eingeschrieben zu werden. Das Steuertakt­ signal Φ _2L gelangt zum Zeitpunkt T ₆ erneut auf einen hohen Signalwert, wodurch die verstärkte Information über die Transfertransistoren 7 _L und 8 _L zu den Bitleitungen 3 _L und 4 _L transferiert wird.

Zum Zeitpunkt T ₇ gelangt das Taktsignal Φ ₄ auf einen hohen Signalwert, so daß die verstärkte Information über die Transfertransistoren 10 und 11 den Lese-/Schreibleitungen I/O ₁ und I/O ₂ transferiert wird. Die Wortleitung WL _1R , die Hilfswortleitung DWL _2R und das Taktsignal Φ ₄ erreichen zum Zeitpunkt T ₈ erneut niedrige Spannungswerte, während die Taktsignale Φ _1R , Φ _1L , Φ ₃ und Φ _2R zum Zeitpunkt T ₉ hohe Signalwerte annehmen, so daß auf diese Weise die gefalte­ ten Bitleitungen auf beiden Seiten die Potentialwerte V _R bzw. V _L erhalten und der Abtastverstärker in seinen Warte­ zustand zurückkehrt.

Der sequentielle Lese-/Schreibvorgang wird in der beschrie­ benen Weise durchgeführt. Die Impedanzwerte der Transfer­ transistoren 7 _R und 8 _R werden bei der Verstärkung des Ab­ tastverstärkers erhöht, wodurch die Kapazitätsbelastung der Abtastpunkte 9 und 10 reduziert wird, so daß auf die­ se Weise eine Erhöhung der Wirkungsempfindlichkeit zu­ standekommt.

Falls die auf der linken Seite befindlichen Speicherzel­ len MC _1L und MC _NL gewählt werden, werden die Wellenformen der Steuertaktsignale Φ _2L und Φ _2R gegeneinander ausge­ tauscht.

Der in Fig. 1 dargestellte Abtastverstärker wird, wie er­ wähnt, derart betrieben, daß derselbe von zwei Paaren von gefalteten Bitleitungen gemeinsam benutzt wird.

So wie sich anhand obiger Beschreibung ergibt, haben die Wellenformen der Steuersignale Φ _2R und Φ _2L wichtige Funk­ tionen zum Treiben des gemeinsamen Abtastverstärkers. Das auf der nicht gewählten Seite vorhandene Steuertaktsignal, d. h. in dem vorliegenden Fall Φ _2L , muß dabei unmittelbar auf einen niedrigen Spannungswert gebracht werden, bevor die Potentialwerte der gewählten Wortleitungen bei der Adressierung der Speicherzellen durch das Adressiersignal ansteigen, d. h. bevor das Auslesen der Speicherzellen er­ folgt, wodurch erreicht wird, daß die nicht gewählten Bit­ leitungen von dem Abtastverstärker abgetrennt werden. Ein langsamer Abfall des Steuertaktsignals auf der nicht ge­ wählten Seite verzögert das Auslesen der Speicherzellen, wodurch ein Auslesen mit hoher Geschwindigkeit verhindert wird. Ein langsamer Abfall des Steuertaktsignals verzögert fernerhin den Transfer der durch den Abtastverstärker ver­ stärkten Information in Richtung der Lese-/Schreibleitun­ gen I/O ₁ und I/O ₂, wodurch ein Auslesen mit hoher Geschwin­ digkeit verhindert wird. Es ist demzufolge ein Treiber­ kreis für einen gemeinsamen Abtastverstärker erforderlich, welcher einen sehr rasch durchzuführenden Auslesevorgang gestattet, indem die vorhandenen Bitleitungen gegenüber dem Abtastverstärker sehr rasch angeschlossen bzw. abge­ trennt werden.

Es ist demzufolge Aufgabe der vorliegenden Erfindung, einen Treiberkreis für einen von zwei Paaren von Bitlei­ tungen gemeinsam angesteuerten Abtastverstärker zu schaf­ fen, welcher das Anschalten bzw. Abtrennen der Bitleitun­ gen von und zu dem Abtastverstärker mit hoher Geschwin­ digkeit erlaubt, so daß der gemeinsame Abtastverstärker mit hoher Geschwindigkeit betrieben werden kann.

Erfindungsgemäß wird ein Treiberkreis für einen gemeinsamen Signalabtastverstärker der eingangs beschriebenen Art vorgesehen, welcher durch die kennzeichnenden Merkmale des Anspruches 1 gekennzeichnet ist.

Der Treiberkreis soll nunmehr anhand eines Ausführungsbeispie­ les näher erläutert und beschrieben werden, wobei auf die Zeichnungen Bezug genommen ist. Es zeigt

Fig. 1 ein Schaltdiagramm der Ausführungsform eines gemeinsamen Abtastverstärkers, welcher in Verbin­ dung mit dem Treiberkreis verwendbar ist;

Fig. 2 ein Zeitdiagramm zur Erläuterung der Funktions­ weise zum Antreiben des in Fig. 1 dargestellten Schaltkreises;

Fig. 3 ein Zeitdiagramm zur Erläuterung des Antreib­ vorgangs bei der Ausführungsform des Treiberkreises;

Fig. 4 ein Schaltdiagramm eines Teiles der Ausführungs­ form des Treiberkreises, welche insbeson­ dere mit einem Schaltkreis zur Erzeugung der Steuer­ taktsignale versehen ist;

Fig. 5 ein Zeitdiagramm zur Erläuterung der Funktionswei­ se des Schaltkreises von Fig. 4;

Fig. 6 ein Schaltdiagramm eines anderen Teils der Ausführungsform des Treiberkreises, welche insbesonde­ re mit einem Schaltkreis zur Erzeugung der Verrie­ gelungstaktsignale versehen ist;

Fig. 7 ein Zeitdiagramm zur Erläuterung der Funktions­ weise des Schaltkreises von Fig. 6;

Fig. 8 ein Schaltdiagramm eines anderen Teils der Ausfüh­ rungsform des Treiberkreises, mit Darstellung insbesondere des Entkodierkreises zur Entkodierung der Verriegelungstaktsignale, welche von dem Schalt­ kreis von Fig. 6 abgegeben und dem Schaltkreis von Fig. 4 zugeführt werden;

Fig. 9 ein Zeitdiagramm zur Erläuterung der Funktions­ weise des Schaltkreises von Fig. 8;

Fig. 10 ein Schaltdiagramm eines weiteren Teils der Aus­ führungsform des Treiberkreises unter Darstellung insbesondere des Schaltkreises zur Erzeugung der Taktsignale zum Antreiben des Schaltkreises von Fig. 4; und

Fig. 11 ein Zeitdiagramm zur Erläuterung der Funktions­ weise des Schaltkreises von Fig. 10.

Fig. 3 zeigt ein Zeitdiagramm zur Erläuterung der Funktions­ weise einer Ausführungsform des Treiberkreises zum Trei­ ben eines gemeinsamen Abtastverstärkers. Die Grundstruktur des Schaltkreises eines derartigen gemeinsamen Abtastver­ stärkers kann dabei identisch wie in Fig. 1 ausgebildet sein. Im Wartezustand befinden sich die Vorladungstaktsi­ gnale Φ _1L und Φ _1R auf einem hohen Signalwert, so daß die Bitleitungen 3 _R , 4 _R , 3 _L und 4 _L auf die entsprechenden Vor­ ladungsspannungen V _R und V _L aufgeladen werden. Die Span­ nungswerte V _R und V _L sind dabei gleich eingestellt, so daß dieselben im folgenden mit V _REF bezeichnet werden sollen.

Zu dem betreffenden Zeitpunkt sind die Spannungswerte der Steuertaktsignale Φ _2L und Φ _2R höher als die Gesamtheit der Bitleitungs-Vorladungsspannung V _REF und der Schwellwert­ spannung der Transfertransistoren eingestellt. Alle Trans­ fertransistoren 7 _L , 8 _L , 7 _R und 8 _R befinden sich demzufolge im angeschalteten Zustand, während die Abtastpunkte 9 und 10 auf das Potential V _REF aufgeladen sind. Die besondere Eigenschaft einer derartigen Ansteuerung besteht darin, daß der Wert des Steuertaktsignales Φ _2L auf der nicht ge­ wählten Seite nicht vollkommen auf einen niedrigen Span­ nungswert reduziert wird, sondern auf eine Bitleitungs- Vorladungsspannung V _REF festgelegt ist, bevor bei der Adressierung der Speicherzellen ein entsprechender Span­ nungsanstieg auf den entsprechenden Wortleitungen zustan­ de kommt. Die Bitleitungen 3 _R , 3 _L , 4 _R und 4 _L und die Ab­ tastpunkte 9 und 10 befinden sich demzufolge auf dem Po­ tentialwert des Signals V _REF , so daß die Transfertransisto­ ren 7 _L und 8 _L abgeschaltet sind, wobei die Abflußquellen und Gatterelektroden durch die Verriegelung des Steuertakt­ signals Φ _2L auf den Wert V _REF denselben Spannungswert er­ halten. Ein derartiger Abschaltvorgang kann dabei durch Verriegelung des Spannungswertes des Steuertaktsignales Φ _2L auf den Wert V _REF mit höherer Geschwindigkeit erreicht werden als wenn derselbe auf den niedrigen Spannungswert reduziert wird.

Wenn beispielsweise die einen niedrigen Spannungswert speichernde Speicherzelle MC _1R adressiert wird, erfolgt der Betriebsablauf in der folgenden Weise: Gemäß Fig. 3 bedeuten die Symbole V _3R und V _3L die Potentialwerte auf den Bitleitungen 3 _R und 3 _L , während das Symbol V ₉ den Po­ tentialwert an dem Abtastpunkt 9 angibt. Zum Zeitpunkt T ₁ erreichen die Vorladungstaktsignale Φ _1R und Φ _1L ihre nied­ rigen Spannungswerte, während die Potentialwerte V _3R und V _3L auf dem Potentialwert V _REF verbleiben. Zum Zeitpunkt T ₂ wird das Steuertaktsignal Φ _2L auf dem Spannungswert V _REF verriegelt, so daß die Transfertransistoren 7 _L und 8 _L wie beschrieben abgeschaltet werden und die Bitleitung 3 _L elektrisch von dem Abtastpunkt 9 abgetrennt wird. Auf der anderen Seite behält das Steuertaktsignal Φ _2R seinen hohen Spannungswert, so daß die Bitleitung 3 _R mit dem Abtastpunkt 9 verbunden bleibt. Zum Zeitpunkt T ₃ wird das auf der Wort­ leitung WL _1R befindliche Potential erhöht und die inner­ halb der Speicherzelle MC _1R befindliche Information auf der Bitleitung 3 _R ausgelesen. Zu diesem Zeitpunkt wird das auf der Bitleitung 3 _R befindliche Potential V _3R geringfügig reduziert, wobei die Größe des Potentials durch das Kapazitätsverhältnis der Speicherzelle MC _1R gegenüber der Bitleitung 3 _R bestimmt ist. Das auf dem Abtastpunkt 9 be­ findliche Potential wird in Abhängigkeit dieser Tatsache geringfügig reduziert, wobei jedoch der Transfertransistor 7 _L nicht angeschaltet wird, da der verringerte Potential­ wert im allgemeinen kleiner als die Schwellwertspannung V _TH der Transistoren ist. Zum Zeitpunkt T ₅ erreicht das Taktsignal Φ ₃ seinen niedrigeren Spannungswert, wodurch der Abtastverstärker aktiviert und der auf dem Abtastpunkt 9 vorhandene Potentialwert anfängt, sich zu verringern. Zu diesem Zeitpunkt wird das Steuertaktsignal Φ _2R auf den Wert V _REF reduziert und die Bitleitung 3 _R kurzzeitig von dem Abtastpunkt 9 abgetrennt, so daß auf diese Weise die kapazitive Belastung reduziert und die Verstärkungsempfind­ lichkeit verbessert wird. Nach einem Zeitintervall Δ T nach dem Zeitpunkt T ₅ reduziert sich der Potentialwert V ₉ auf den Wert V _REF -V _TH , so daß die Transfertransistoren 7 _L und 7 _R anfangen, in ihren eingeschalteten Zustand zu gelangen, während die Bitleitungen 3 _L und 3 _R automatisch mit dem Abtastpunkt 9 wieder verbunden werden. In der Fol­ ge erreichen die Steuertaktsignale Φ _2R und Φ _2L ihre hohen Spannungswerte, welche zum Zeitpunkt T ₆ höher sind als der Spannungswert V _REF , wodurch die Leitfähigkeit der Trans­ fertransistoren 7 _R und 7 _L erhöht wird. Die aus der Spei­ cherzelle ausgelesene Information wird demzufolge in zu­ friedenstellender Weise während des Auslesevorganges den Lese-/Schreibleitungen zugeführt.

Die auf der nicht gewählten Seite befindlichen Bitleitun­ gen werden, wie bereits beschrieben, durch Festklemmen der Gatterspannung der Transfertransistoren auf der nicht gewählten Seite mit Hilfe einer Bitleitung-Vorladungsspan­ nung abgetrennt, bevor ein Anstieg der Potentialwerte auf den Wortleitungen bei der Adressierung der Speicherzelle während des beschriebenen Vorganges auftritt, so daß auf diese Weise ein Abschaltvorgang mit höherer Geschwindig­ keit erreicht werden kann als in jenem Fall, in welchem die Gatter-Spannungswerte der Transfertransistoren voll­ kommen auf den niedrigeren Spannungswert reduziert werden. Die Gatterspannungswerte der Transfertransistoren werden dabei mit Hilfe der Bitleitung-Vorladungsspannung derart verriegelt, daß die Transfertransistoren automatisch durch die Verstärkerfunktion des Abtastverstärkers abgeschaltet werden, während die auf der nicht gewählten Seite befind­ lichen Bitleitungen automatisch mit dem Abtastverstärker erneut verbunden werden, so daß auf diese Weise die zur erneuten Verbindung der Bitleitungen mit der nicht gewähl­ ten Seite erforderlichen Zeitintervalle sehr kurz gemacht werden können. Der innerhalb der Speicherzelle befindliche Speicherinhalt kann unmittelbar nach der Verstärkung durch den Abtastverstärker nach außen abgegeben werden, so daß auf diese Weise ein Auslesevorgang mit hoher Geschwindig­ keit durchführbar ist. Die an den Transfertransistoren anliegenden Gatter-Spannungswerte sind fernerhin höher als die Summe der Bitleitung-Vorladungsspannung und der Schwell­ wertspannungswerte der Transfertransistoren beim Auslesen des Inhalts der Speicherzelle, so daß auf diese Weise ein ausreichender Auslesespannungswert bei der beschriebenen Ausführungsform erreicht wird. Der Anstieg der Gatterspan­ nung kann in diesem Fall innerhalb eines kürzeren Zeit­ raumes durchgeführt werden als dies in dem Falle möglich ist, wenn die Gatter-Spannungswerte der Transfertransisto­ ren vollkommen auf die niedrigeren Spannungswerte reduziert werden, worauf dann in der Folge eine erneute Anhebung auf die höheren Spannungswerte vorgenommen werden muß. Diese Maßnahme stellt ebenfalls einen Faktor dar, welcher zur Erzielung eines Auslesevorganges mit hoher Geschwindigkeit beiträgt.

Im folgenden soll nunmehr eine Ausführungsform eines Trei­ berkreises zur Erzielung des in Fig. 3 beschriebenen Ab­ laufes beschrieben werden. Im Rahmen der folgenden Be­ schreibung wird angenommen, daß die Bitleitung-Vorladungs­ spannung V _REF gleich der Speisespannung V _CC gemacht ist.

Fig. 4 zeigt ein Schaltdiagramm zur Erzeugung des Steuer­ taktsignales Φ _2L von Fig. 3. Der in Fig. 4 dargestellte Schaltkreis umfaßt Transistoren Q ₁ bis Q ₈ sowie Kondensa­ toren C ₁ bis C ₅. Der Abflußelektrode des Transistors Q ₁ wird die Speisespannung V _CC zugeführt, während der Steuer- Elektrode das Vorladungstaktsignal Φ _1L zugeführt wird.

Die Quellen-Elektrode ist hingegen mit einem Klemmenpunkt N ₂ verbunden. Der Abflußelektrode des Transistors Q ₂ wird das invertierte Vorladungstaktsignal _1L zugeführt, welches das invertierte Signal des Vorladungstaktsignales Φ _1L ist. Der Steuer-Elektrode wird hingegen die Speise­ spannung V _CC zugeführt, während die Quellen-Elektrode mit dem Klemmenpunkt N ₁ verbunden ist. Der Abflußelektrode des Transistors Q ₃ wird die Speisespannung V _CC zugeführt, während die Steuer-Elektrode mit dem Klemmenpunkt N ₁ und die Quellen-Elektrode mit dem Klemmenpunkt N ₂ verbunden sind. Der Abflußelektrode des Transistors Q ₄ wird die Spei­ sespannung V _CC zugeführt, während die Steuerelektrode mit dem Klemmenpunkt N ₂ und die Quellen-Elektrode mit der Aus­ gangsklemme 13 verbunden sind, wobei letztere der Abgabe des Steuertaktsignales Φ _2L dient. Der Abflußelektrode des Transistors Q ₅ wird die Speisespannung V _CC zugeführt, während die Steuerelektrode mit einem Klemmenpunkt N ₃ und die Quellen-Elektrode mit der Ausgangsklemme 13 verbunden sind. Der Abflußelektrode des Transistors Q ₆ wird die Speisespannung V _CC zugeführt, während die Steuerelektrode mit einem Klemmenpunkt N ₄ und die Quellen-Elektrode mit dem Klemmenpunkt N ₃ verbunden sind. Der Abflußelektrode des Transistors Q ₇ wird das invertierte Vorladungs-Takt­ signal _1L zugeführt, während der Steuerelektrode die Spei­ sespannung V _CC zugeführt ist. Die Quellen-Elektrode ist hingegen mit dem Klemmenpunkt N ₄ verbunden. Der Abflußelek­ trode des Transistors Q ₈ wird die Speisespannung V _CC zuge­ führt, während der Steuerelektrode das Vorladungstaktsi­ gnal Φ _1L zugeführt ist. Die Quellen-Elektrode ist hingegen mit dem Klemmenpunkt N ₃ verbunden. Der eine Anschluß des Kondensators C ₁ ist mit dem Klemmenpunkt N ₁ verbunden, wäh­ rend dem anderen Anschluß das invertierte Verzögerungstakt­ signal ₃′ zugeführt wird, das ein invertiertes verzöger­ tes Signal des Taktsignales Φ ₃ ist. Der eine Anschluß des Kondensators C ₂ ist mit dem Klemmenpunkt N ₂ verbunden, während dem anderen Anschluß das im folgenden noch zu be­ schreibende Verriegelungstaktsignal Φ _5L zugeführt wird. Der eine Anschluß des Kondensators C ₃ ist mit der Ausgangs­ klemme 13 verbunden, während dem anderen Anschluß das eben­ falls noch zu beschreibende Taktsignal Φ _6L zugeführt wird. Der eine Anschluß des Kondensators C ₄ ist mit dem Klemmen­ punkt N ₃ verbunden, während dem anderen Anschluß das in­ vertierte Taktsignal ₃ zugeführt wird, welches das inver­ tierte Signal des Taktsignales Φ ₃ ist. Der eine Anschluß des Kondensators C ₅ ist mit dem Klemmenpunkt N ₄ verbunden, während dem anderen Anschluß das invertierte verzögerte Taktsignal ₃′ zugeführt wird.

Der zur Erzeugung des Steuertaktsignales Φ _2R erforderliche Schaltkreis ist ähnlich wie der zur Erzeugung des Steuer­ taktsignales Φ _2L erforderliche Schaltkreis ausgebildet, mit der Ausnahme, daß anstelle der Vorladungstaktsignale Φ _1L und des invertierten Vorladungstaktsignales _1L ein Vorladungstaktsignal Φ _1R und ein invertiertes Vorladungs­ taktsignal _1R zugeführt werden, während auf der anderen Seite anstelle des Verriegelungstaktsignales Φ _5L ein Ver­ riegelungstaktsignal Φ _5R und anstelle eines Taktsignales Φ _6L ein Taktsignal Φ _6R zugeführt werden.

Fig. 5 zeigt ein Zeitdiagramm zur Erläuterung der Funktions­ weise des Schaltkreises von Fig. 4. Die Beschreibung er­ folgt dabei für jenen Fall, in welchem die auf der rech­ ten Seite von Fig. 4 befindliche Speicherzelle mit Hilfe des in Fig. 1 dargestellten Abtastverstärkers adressiert wird.

Im Wartezustand zum Zeitpunkt T ₁ weisen das Vorladungstakt­ signal Φ _1L und das Taktsignal Φ ₃ hohe Spannungswerte auf, während die Ausgangsklemme 13 und demzufolge das Steuer­ taktsignal Φ _2L eine Vorladung auf höhere Werte als die Speisespannung V _CC erhalten, was durch die im folgenden noch zu beschreibende kapazitive Kopplung des Kondensa­ tors C ₃ erreicht wird. Zu diesem Zeitpunkt werden die Klem­ menpunkte N ₂ und N ₃ auf die Speisespannung V _CC vorgela­ den, indem die Transistoren Q ₁ und Q ₈ angeschaltet werden. Die Transistoren Q ₄ und Q ₅ bleiben jedoch gesperrt, weil die an den Quellen-Elektroden anliegenden Potentialwerte höher sind als die an den Steuerelektroden. Das invertier­ te Vorladungstaktsignal _1L befindet sich fernerhin auf einem niedrigen Spannungswert, so daß die Klemmenpunkte N ₁ und N ₄ über die entsprechenden Transistoren Q ₂ und Q ₇ ebenfalls niedrige Spannungswerte aufweisen. Beide Tran­ sistoren Q ₃ und Q ₆ befinden sich demzufolge im abgeschalte­ ten Zustand.

Zum Zeitpunkt T ₁ erhält das Vorladungstaktsignal Φ _1L einen niedrigen Spannungswert, während das invertierte Vorladungs­ taktsignal _1L einen hohen Spannungswert erreicht. Die Klemmenpunkte N ₁ und N ₄ erhalten somit über die Transisto­ ren Q ₂ und Q ₇ hohe Spannungswerte. Zum Zeitpunkt T ₂ erhält das Verriegelungstaktsignal Φ _5L einen hohen Spannungswert, wobei der Klemmenpunkt N ₂ aufgrund der kapazitiven Kopp­ lung mit dem Kondensator C ₂ auf einen Wert angehoben wird, welcher ausreichend höher als die Speisespannung V _CC ist. Der Transistor Q ₄ wird demzufolge sehr rasch angeschaltet und das Steuertaktsignal Φ _2L mit hoher Geschwindigkeit von dem hohen Spannungswert oberhalb der Speisespannung V _CC auf den Wert der Speisespannung V _CC festgeklemmt. Zum selben Zeitpunkt erhält das Taktsignal Φ _6L einen niedri­ gen Spannungswert, wodurch der Wert des Steuertaktsignales Φ _2L auf einen niedrigen Wert heruntergezogen wird, bei welchem eine Verriegelung auf dem Wert der Speisespannung V _CC erfolgt, wobei dieser Vorgang mit hoher Geschwindigkeit aufgrund der kapazitiven Kopplung mit dem Kondensator C ₃ bewirkt wird. Zum Zeitpunkt T ₅ gelangt das Taktsignal Φ ₃ auf einen niedrigen Spannungswert, während das invertierte Taktsignal ₃ seinen hohen Spannungswert erhält. Der Klem­ menpunkt N ₃ wird demzufolge auf einen Potentialwert ange­ hoben, welcher erheblich höher als die Speisespannung V _CC ist, wobei dieser Anstieg aufgrund der kapazitiven Kopplung mit dem Kondensator C ₄ zustande kommt. Der Transistor Q ₅ wird demzufolge sehr rasch eingeschaltet, wobei jedoch kei­ ne Ladung auftritt, da das Steuertaktsignal Φ _2L bereits auf dem Wert der Speisespannung V _CC festgeklemmt ist. Zum Zeitpunkt T ₅′ wird das invertierte verzögerte Taktsignal ₃′ auf einen hohen Spannungswert gebracht, so daß auf diese Weise die Spannungspunkte N ₁ und N ₄ Spannungswerte erhalten, welche ausreichend höher als die Speisespannung V _CC ist, wobei dieser Vorgang durch die kapazitive Kopp­ lung mit den Kondensatoren C ₁ und C ₅ bewirkt wird. Die Transistoren Q ₃ und Q ₆ werden demzufolge sehr rasch ange­ schaltet, während die Klemmenpunkte N ₂ und N ₃ auf dem Wert der Speisespannung V _CC verriegelt werden, so daß auf diese Weise die Transistoren Q ₄ und Q ₅ abgeschaltet werden. Zum Zeitpunkt T ₆ erhält das Taktsignal Φ _6L erneut seinen hohen Spannungswert, wodurch erreicht wird, daß das Steuer­ taktsignal Φ _2L einen hohen Spannungswert erreicht, welcher oberhalb der Speisespannung V _CC liegt, wobei dieser Vor­ gang mit Hilfe der kapazitiven Kopplung des Kondensators C ₃ bewirkt wird.

Bei dem der Erzeugung des Steuertaktsignales Φ _2R dienenden Schaltkreis verbleibt das Verriegelungstaktsignal Φ _5R hin­ gegen auf einem niedrigeren Spannungswert, während das Taktsignal Φ _6R zum Zeitpunkt T ₂ einen hohen Signalwert ein­ nimmt. Der Klemmenpunkt N ₂ verbleibt demzufolge auf dem Wert der Speisespannung V _CC , während das Steuertaktsignal Φ _2R auf einem hohen Signalwert verbleibt, welcher oberhalb der Speisespannung V _CC liegt. Zum Zeitpunkt T ₅ erhält das invertierte Taktsignal ₃ einen hohen Signalwert, während das Taktsignal Φ _6R einen niedrigen Spannungswert erreicht. Der Transistor Q ₅ wird demzufolge sehr rasch mit Hilfe des Kondensators C ₄ eingeschaltet, so daß auf diese Weise das Steuertaktsignal Φ _2R auf dem Wert der Speisespannung V _CC festgeklemmt wird. Dieses Festklemmen erfolgt dabei auf­ grund des Vorhandenseins des Kondensators C ₃ mit erhöhter Geschwindigkeit. Der Ablauf ist dabei im wesentlichen iden­ tisch mit dem bei dem Schaltkreis zur Erzeugung des Takt­ signales Φ _2L .

Im Fall, in welchem die auf der linken Seite befindliche Speicherzelle des Abtastverstärkers von Fig. 1 adressiert wird, wird der Funktionsablauf des Schaltkreises zur Er­ zeugung des Taktsignales Φ _2L durch den Ablauf des Schalt­ kreises zur Erzeugung des Taktsignales Φ _2R ersetzt.

Mit Hilfe des in Fig. 4 gezeigten Schaltkreises werden, wie erwähnt, die Steuertaktsignale Φ _2L und Φ _2R erzeugt, welche den in Fig. 1 dargestellten gemeinsamen Abtastver­ stärker mit hoher Geschwindigkeit ansteuern.

Im folgenden soll nunmehr ein Ausführungsbeispiel eines Schaltkreises zur Erzeugung des Verriegelungstaktsignales Φ _5L bzw. Φ _5R beschrieben werden, welches dem Schaltkreis von Fig. 4 zugeführt wird. Dieser Verriegelungstaktgenera­ torkreis besteht aus zwei Teilen eines zur Erzeugung eines Φ ₅-Signales dienenden Generatorkreises, wodurch ein Ver­ riegelungstaktsignal Φ ₅ mit hoher Ansprechgeschwindigkeit zur Adressierung der Speicherzellen mit Hilfe eines Adres­ siersignales erzeugt wird und wobei ein Entkodierkreis vorgesehen ist, mit welchem eine Entkodierung des Verrie­ gelungstaktsignales Φ ₅ durchgeführt wird, um auf diese Weise die beiden Arten von Verriegelungstaktsignalen Φ _5L und Φ _5R zu erzeugen.

Der in Fig. 6 dargestellte Schaltkreis dient zur Erzeugung des erwähnten Verriegelungstaktsignales Φ ₅. Gemäß Fig. 6 umfaßt der betreffende Generatorkreis Transistoren M ₁ bis M ₁₁ sowie einen Kondensator C ₆ (Boosterkondensator). Der Abflußelektrode des Transistors M ₁ wird die Speisespannung V _CC zugeführt, während die Steuerelektrode das Vorladungstaktsignal Φ ₁ erhält und die Quellen-Elektrode mit dem Klemmenpunkt N ₅ verbunden ist. Die Abflußelektrode des Transistors M ₂ ist mit dem Klemmenpunkt N ₅ verbunden, während der Steuerelek­ trode ein erstes Adressiertaktsignal Φ _A zugeführt ist und die Quellen-Elektrode geerdet ist. Die Abflußelektrode des Transistors M ₃ ist hingegen mit dem Klemmenpunkt N ₅ verbunden, während der Steuerelektrode ein zweites Adres­ siertaktsignal _A zugeführt ist und die Quellen-Elektrode geerdet ist. Der Abflußelektrode des Transistors M ₄ wird ein invertiertes Vorladungstaktsignal ₁ zugeführt, welches dem invertierten Signal des Vorladungstaktsignales Φ ₁ ent­ spricht. Die Steuerelektrode ist dagegen mit dem Klemmen­ punkt N ₅ verbunden, während die Quellen-Elektrode mit dem Klemmenpunkt N ₆ verbunden ist. Die Abflußelektrode des Transistors M ₅ ist mit dem Klemmenpunkt N ₆ verbunden, wäh­ rend der Steuerelektrode das invertierte verzögerte Takt­ signal ₃′ zugeführt wird und die Quellen-Elektrode geer­ det ist. Der Abflußelektrode des Transistors M ₆ wird die Speisespannung V _CC zugeführt, während die Steuerelektrode mit dem Klemmenpunkt N ₆ und die Quellen-Elektrode mit dem Klemmenpunkt N ₇ verbunden sind. Die Abflußelektrode des Transistors M ₇ ist mit dem Klemmenpunkt N ₇ verbunden, wäh­ rend der Steuerelektrode das invertierte verzögerte Takt­ signal ₃′ zugeführt wird und die Quellen-Elektrode geer­ det ist. Die Abflußelektrode des Transistors M ₈ ist mit dem Klemmenpunkt N ₇ verbunden, während die Steuerelektrode mit dem Klemmenpunkt N ₅ verbunden ist und die Quellen- Elektrode geerdet ist. Der Abflußelektrode des Transistors M ₉ wird die Speisespannung V _CC zugeführt, während die Steuerelektrode mit dem Klemmenpunkt N ₇ und die Quellen- Elektrode mit der Ausgangsklemme 14 verbunden sind, wobei an letzterer das Verriegelungstaktsignal Φ ₅ abnehmbar ist. Die Abflußelektrode des Transistors M ₁₀ ist mit der Aus­ gangsklemme 14 verbunden, während die Steuerelektrode mit dem Klemmenpunkt N ₅ verbunden ist und die Quellen-Elektrode geerdet ist. Die Abflußelektrode des Transistors M ₁₁ ist mit der Ausgangsklemme 14 verbunden, während der Steuer­ elektrode das invertierte verzögerte Taktsignal ₃′ zuge­ führt ist und die Quellen-Elektrode geerdet ist. Der eine Anschluß des Kondensators C ₆ ist mit dem Klemmenpunkt N ₆ verbunden, während der andere Anschluß mit dem Klemmenpunkt N ₇ verbunden ist.

Eines der Vorladungstaktsignale Φ _1L und Φ _1R von Fig. 1 kann als Vorladungstaktsignal Φ ₁ verwendet werden. Anstel­ le des Vorladungstaktsignales Φ ₁ kann jedoch ebenfalls ein Adressiermarkierungssignal eingesetzt werden. Die beiden Adressiersignale Φ _A und _A werden durch partiale Bits er­ zeugt, welche von dem Adressiersignal zur Adressierung der Speicherzelle extrahiert werden, wobei das erste Adres­ siertaktsignal Φ _A die Adressierung der Speicherzelle auf der rechten Seite des Abtastverstärkers von Fig. 1 angibt, während das zweite Adressiertaktsignal _A die Adressierung der auf der linken Seite befindlichen Speicherzelle des Abtastverstärkers von Fig. 1 anzeigt. Das erste Adressier­ taktsignal Φ _A erhält dabei einen hohen Spannungswert, so­ bald die auf der rechten Seite befindliche Adressierzelle adressiert wird, während das zweite Adressiersignal _A einen hohen Signalwert erhält, sobald eine Adressierung der auf der linken Seite befindlichen Speicherzelle vor­ genommen wird.

Fig. 7 zeigt ein Zeitdiagramm zur Erläuterung der Funktions­ weise des Schaltkreises von Fig. 6. Die Funktionsweise die­ ses Schaltkreises soll im folgenden anhand der Fig. 7 be­ schrieben werden. Im Wartezustand bis zum Zeitpunkt T ₁ weist das Vorladungstaktsignal Φ ₁ einen hohen Signalwert auf, so daß der Klemmenpunkt N ₅ über den Transistor M ₁ auf einen hohen Signalwert aufgeladen wird. Die Transistoren M ₄, M ₈ und M ₁₀ befinden sich dabei in ihren angeschalteten Zu­ ständen, während die Klemmenpunkte N ₆ und N ₇ sowie das Verriegelungstaktsignal Φ ₅ einen niedrigen Spannungswert aufweisen. Zum Zeitpunkt T ₁ erhält das Vorladungstaktsi­ gnal Φ ₁ einen niedrigen Signalwert, während das invertier­ te Vorladungstaktsignal ₁ einen hohen Signalwert aufweist. Demzufolge wird der Transistor M ₁ abgeschaltet, während der Klemmenpunkt N ₅ einen hohen Signalwert beibehält, so daß der Transistor M ₅ in seinem angeschalteten Zustand erhalten wird. Das einen hohen Signalwert aufweisende in­ vertierte Vorladungstaktsignal ₁ wird demzufolge dem Klemmenpunkt N ₆ zugeführt, welcher demzufolge einen hohen Signalwert erreicht, so daß der Transistor M ₆ angeschaltet wird. Da der Klemmenpunkt N ₅ jedoch einen hohen Signalwert beibehält, wird der Transistor M ₈ in dem angeschalteten Zustand gehalten, während der Klemmenpunkt N ₇ seinen nied­ rigen Spannungswert beibehält. Zum Zeitpunkt T ₂ wird eines der beiden Adressiertaktsignale Φ _A bzw. _A auf einen hohen Signalwert gebracht, so daß einer der beiden Transistoren M ₂ oder M ₃ angeschaltet wird, um auf diese Weise den Klem­ menpunkt N ₅ auf einen niedrigen Wert zu bringen. Der Tran­ sistor M ₄ wird demzufolge abgeschaltet, und der Klemmenpunkt N ₆ erhält einen hohen schwimmenden Spannungswert. Auf der anderen Seite werden die Transistoren M ₈ und M ₁₀ abgeschal­ tet, wodurch der Spannungswert des Klemmenpunktes N ₇ anfängt anzusteigen. Der Klemmenpunkt N ₆ wird demzufolge aufgrund der kapaziti­ ven Kopplung des Kondensators C ₆ auf einen höheren Span­ nungswert angehoben, wodurch der Transistor M ₆ sehr rasch angeschaltet wird, um auf diese Weise die Spannung an dem Klemmenpunkt N ₇ bis auf einen Wert der Speisespannung V _CC mit hoher Geschwindigkeit anzuheben. Der Transistor M ₉ wird demzufolge angeschaltet, um auf diese Weise das Ver­ riegelungstaktsignal Φ ₅ mit hoher Geschwindigkeit auf einen hohen Spannungswert zu bringen. Zum Zeitpunkt T ₅′ wird das invertierte verzögerte Taktsignal ₃′ auf einen hohen Span­ nungswert gebracht, wodurch die Transistoren M ₅, M ₇ und M ₁₁ angeschaltet werden, so daß auf diese Weise die Klem­ menpunkte N ₆ und N ₇ sowie das Verriegelungstaktsignal Φ ₅ einen niedrigen Spannungswert erhalten. Obwohl das inver­ tierte verzögerte Taktsignal ₃′ bei der beschriebenen Aus­ führungsform zur Rückstellung des Schaltkreises verwendet ist, so kann eine derartige Rückstellung ebenfalls mit Hilfe anderer Arten von Rückstelltaktsignalen erreicht werden.

In dem in Fig. 6 dargestellten Schaltkreis wird das Ver­ riegelungstaktsignal Φ ₅ wie beschrieben erzeugt, welches mit hoher Geschwindigkeit dem ersten oder zweiten Adressier­ taktsignal Φ _A bzw. _A entspricht.

Fig. 8 zeigt eine Ausführungsform des erwähnten Entkodier­ kreises, mit welchem insbesondere das Verriegelungstakt­ signal Φ _5L erzeugt wird. Der Schaltkreis von Fig. 8 umfaßt dabei die Transistoren M ₁₂ bis M ₁₈. Der Abflußelektrode des Transistors M ₁₂ wird die Speisespannung V _CC zugeführt, während der Steuerelektrode das Vorladungstaktsignal Φ ₁ zugeführt ist und die Quellen-Elektrode mit dem Klemmen­ punkt N ₈ verbunden ist. Die Abflußelektrode des Transistors M ₁₃ ist mit dem Klemmenpunkt N ₈ verbunden, während der Steuer-Elektrode das zweite Adressiertaktsignal _A zuge­ führt ist und die Quellen-Elektrode geerdet ist. Der Ab­ flußelektrode des Transistors M ₁₄ wird das Verriegelungs­ taktsignal Φ ₅ des in Fig. 6 dargestellten Schaltkreises zu­ geführt, während die Steuerelektrode mit dem Klemmenpunkt N ₈ und die Quellen-Elektrode mit einer Ausgangsklemme 15 verbunden sind, wobei an letzterer das Verriegelungstakt­ signal Φ _5L ableitbar ist. Die Abflußelektrode des Transi­ stors M ₁₅ ist mit der Ausgangsklemme 15 verbunden, während die Steuerelektrode mit dem Klemmenpunkt N ₆ verbunden ist und die Quellen-Elektrode geerdet ist. Der Abflußelektrode des Transistors M ₁₆ wird die Speisespannung V _CC zugeführt, während die Steuerelektrode das Vorladungstaktsignal Φ ₁ erhält, und die Quellen-Elektrode mit dem Klemmenpunkt N ₉ verbunden ist. Die Abflußelektrode des Transistors M ₁₇ ist mit dem Klemmenpunkt N ₉ verbunden, während die Steuerelek­ trode zu der Ausgangsklemme 19 führt und die Quellen-Elek­ trode geerdet ist. Die Abflußelektrode des Transistors M ₁₈ ist schließlich mit der Ausgangsklemme 15 verbunden, wäh­ rend der Steuerelektrode das Verriegelungstaktsignal Φ _5R zugeführt ist und die Quellen-Elektrode geerdet ist.

Der zur Erzeugung des Verriegelungstaktsignales Φ _5R dienen­ de Schaltkreis, welcher ebenfalls innerhalb des Entkodier­ kreises vorgesehen ist, ist ähnlich wie der in Verbindung mit Fig. 8 beschriebene Schaltkreis aufgebaut mit der Aus­ nahme, daß anstelle des zweiten Adressiertaktsignales _A das erste Adressiertaktsignal Φ _A zugeführt wird, während gleichzeitig anstelle des Verriegelungstaktsignales Φ _5R das Verriegelungstaktsignal Φ _5L zugeführt wird.

Fig. 9 zeigt ein Zeitdiagramm zur Erläuterung der Funktions­ weise des Schaltkreises von Fig. 8. Im folgenden soll die Funktionsweise dieses Schaltkreises unter Bezugnahme auf Fig. 9 beschrieben werden, und zwar für den Fall, daß die auf der rechten Seite des Abtastverstärkers von Fig. 1 vor­ handene Speicherzelle adressiert wird.

In dem Wartezustand zum Zeitpunkt T ₁ befindet sich das Vorladungstaktsignal Φ ₁ auf einem hohen Signalwert. Die Transistoren M ₁₂ und M ₁₆ befinden sich somit im angeschal­ teten Zustand, während die Klemmenpunkte N ₈ und N ₉ auf hohe Signalwerte aufgeladen sind. Die Transistoren M ₁₄ und M ₁₅ werden demzufolge angeschaltet, so daß die Ausgangsklemme 15 und damit das Verriegelungstaktsignal Φ _5L niedrige Span­ nungswerte annehmen. Falls die auf der rechten Seite von Fig. 1 dargestellte Speicherzelle zum Zeitpunkt T ₂ adres­ siert wird, erhält das erste Adressiertaktsignal Φ _A einen hohen Signalwert, während das zweite Adressiertaktsignal _A einen niedrigen Signalwert beibehält. Der Klemmenpunkt N ₈ wird demzufolge zum Zeitpunkt T ₂ auf einem hohen Signal­ wert gehalten, so daß der Transistor M ₁₄ seinen leitenden Zustand beibehält. Der Signalwert des Verriegelungstakt­ signales Φ ₅ wird demzufolge direkt der Ausgangsklemme 15 zugeführt, so daß das Verriegelungstaktsignal Φ _5L diesel­ be Wellenform aufweist wie das Verriegelungstaktsignal Φ ₅. In der Folge wird dann der Transistor M ₁₇ angeschal­ tet, so daß der Klemmenpunkt N ₉ einen niedrigen Signalwert erhält. Der Transistor M ₁₅ wird demzufolge in seinen abge­ schalteten Zustand gebracht.

Bei einem Schaltkreis zur Erzeugung des Verriegelungstakt­ signales Φ _5R nimmt das erste Adressiertaktsignal Φ _A zum Zeitpunkt T ₂ einen hohen Signalwert an, so daß auf diese Weise der Transistor M ₁₃ angeschaltet wird und der Klem­ menpunkt N ₈ einen niedrigen Signalwert erhält, aufgrund welcher Tatsache der Transistor M ₁₄ abgeschaltet wird. Der Signalwert des Verriegelungstaktsignales Φ ₅ wird demzufol­ ge nicht an die Ausgangsklemme 15 weitergeleitet, während der Transistor M ₁₇ nicht angeschaltet wird. Der Transistor M ₁₅ verbleibt somit im angeschalteten Zustand, während das Ver­ riegelungstaktsignal Φ _5R auf einem niedrigen Signalwert gehalten wird. Während des Zeitraumes, während welchem das Verriegelungstaktsignal Φ _5L einen hohen Signalwert aufweist, ist der Transistor M ₁₈ im angeschalteten Zustand, wodurch erreicht werden kann, daß das Verriegelungstakt­ signal Φ _5R mit Sicherheit auf einem niedrigen Spannungswert gehalten wird, und zwar wenigstens während der Periode eines hohen Signalwertes des Verriegelungstaktsignales Φ _5L .

Im Fall, in welchem die auf der linken Seite des Schalt­ kreises von Fig. 1 vorhandene Speicherzelle gewählt wird, wird der Betrieb des Schaltkreises zur Erzeugung des Ver­ riegelungstaktsignales Φ _5L durch den Betrieb des Schalt­ kreises zur Erzeugung des Verriegelungstaktsignales Φ _5R ersetzt.

Im folgenden soll nunmehr ein Ausführungsbeispiel eines Schaltkreises zur Erzeugung des Taktsignales Φ _6L beschrie­ ben werden, das dem Schaltkreis von Fig. 4 zugeführt wird. Fig. 10 zeigt dabei einen derartigen Schaltkreis zur Erzeu­ gung des Taktsignales Φ _6L . Der Schaltkreis von Fig. 10 um­ faßt dabei die Transistoren M ₁₉ bis M ₂₇. Der Abflußelek­ trode des Transistors M ₁₉ wird die Speisespannung V _CC zuge­ führt, während die Steuerelektrode das Vorladungstaktsi­ gnal Φ ₁ erhält und die Quellen-Elektrode mit dem Klemmen­ punkt N ₁₀ verbunden ist. Die Abflußelektrode des Transistors M ₂₀ ist mit dem Klemmenpunkt N ₁₀ verbunden, während die Steuer-Elektrode das invertierte verzögerte Taktsignal ₃′ erhält und die Quellen-Elektrode geerdet ist. Der Abfluß­ elektrode des Transistors M ₂₁ wird das invertierte Takt­ signal O ₃ zugeführt, während die Steuerelektrode mit dem Klemmenpunkt N ₁₀ und die Quellen-Elektrode mit dem Klem­ menpunkt N ₁₁ verbunden sind. Die Abflußelektrode des Tran­ sistors M ₂₂ ist mit dem Klemmenpunkt N ₁₁ verbunden, während die Steuerelektrode das invertierte verzögerte Taktsignal ₃′ erhält und die Quellen-Elektrode geerdet ist. Die Ab­ flußelektrode des Transistors M ₂₃ ist hingegen mit dem Klemmenpunkt N ₁₁ verbunden, während der Steuerelektrode das Vorladungstaktsignal Φ ₁ zugeführt ist und die Quellen- Elektrode geerdet ist. Die Abflußelektrode des Transistors M ₂₄ erhält die Speisespannung von V _CC , während der Steuer­ elektrode das Vorladungstaktsignal Φ ₁ zugeführt ist. Die Quellen-Elektrode ist hingegen mit einer Ausgangsklemme 16 verbunden, an welcher das Taktsignal Φ _6L abgeleitet werden kann. Der Abflußelektrode des Transistors M ₂₅ wird die Speisespannung V _CC zugeführt, während der Steuerelek­ trode das invertierte verzögerte Taktsignal ₃″ zugeführt wird und die Quellen-Elektrode mit der Ausgangsklemme 16 verbunden ist. Die Abflußelektrode des Transistors M ₂₆ ist mit der Ausgangsklemme 16 verbunden, während die Steuer­ elektrode zu dem Klemmenpunkt N ₁₁ führt und die Quellen- Elektrode geerdet ist. Die Abflußelektrode des Transistors M ₂₇ ist mit der Ausgangsklemme 16 verbunden, während der Steuerelektrode das Verriegelungstaktsignal Φ _5L zugeführt ist und die Quellen-Elektrode geerdet ist.

Das invertierte verzögerte Taktsignal ₃″ wird dadurch er­ halten, indem das invertierte verzögerte Taktsignal ₃′ erneut um ein bestimmtes Zeitintervall verzögert wird.

Der Schaltkreis zur Erzeugung des Taktsignales Φ _6R ist ähnlich wie der Schaltkreis von Fig. 10 ausgebildet, mit der Ausnahme, daß das Verriegelungstaktsignal Φ _5R anstelle des Verriegelungstaktsignales Φ _5L zugeführt wird.

Fig. 11 zeigt ein Zeitdiagramm zur Erläuterung der Funk­ tionsweise des Schaltkreises von Fig. 10. Die Funktions­ weise des betreffenden Schaltkreises soll im folgenden an­ hand der Fig. 11 beschrieben werden.

Im Wartezustand bis zum Zeitpunkt T ₁ befindet sich das Vorla­ dungstaktsignal Φ ₁ auf einem hohen Signalwert, wobei die Transistoren M ₁₉, M ₂₃ und M ₂₄ sich im angeschalteten Zu­ stand befinden. Der Klemmenpunkt N ₁₀ weist somit einen hohen Spannungswert auf, während der Klemmenpunkt N ₁₁ einen niedrigen Spannungswert besitzt. Die Ausgangsklemme 16 und demzufolge auch das Taktsignal Φ _6L besitzen demzu­ folge einen hohen Spannungswert. Zum Zeitpunkt T ₁ erhält das Vorladungstaktsignal Φ ₁ einen niedrigen Spannungswert, so daß auf diese Weise die Transistoren M ₁₉, M ₂₃ und M ₂₄ abgeschaltet werden. Die Klemmenpunkte N ₁₀ und N ₁₁ sowie die Ausgangsklemme 16 werden demzufolge schwimmend gehal­ ten, wobei keine Veränderung der Potentialwerte eintritt. Zum Zeitpunkt T ₂ erhält das Verriegelungstaktsignal Φ _5L einen hohen Spannungswert, so daß auf diese Weise der Tran­ sistor M ₂₇ angeschaltet wird. Die Ausgangsklemme 16 erhält demzufolge einen niedrigen Spannungswert, so daß das Takt­ signal Φ _6L ebenfalls einen niedrigen Spannungswert erhält. Zum Zeitpunkt T ₅ erhält das Taktsignal Φ ₃ einen niedrigen Spannungswert, während das invertierte Taktsignal ₃ einen hohen Spannungswert aufweist. Da der Klemmpunkt N ₁₀ einen hohen Spannungswert besitzt, erhält der Klemmpunkt N ₁₁ über den Transistor M ₂₁ ebenfalls einen hohen Spannungs­ wert. Der Transistor M ₂₆ wird demzufolge angeschaltet, während das Taktsignal Φ _6L keine Veränderung aufweist, da die Ausgangsklemme 16 bereits einen niedrigen Spannungswert besitzt. Zum Zeitpunkt T ₅′ erhält das invertierte verzöger­ te Taktsignal ₃′ einen hohen Spannungswert, während das Verriegelungstaktsignal Φ _5L einen niedrigen Spannungswert annimmt. Die Transistoren M ₂₀ und M ₂₂ werden demzufolge angeschaltet, während der Transistor M ₂₇ abgeschaltet wird.

Die Klemmenpunkte N ₁₀ und N ₁₁ erhalten somit niedrige Span­ nungswerte, so daß auf diese Weise die Transistoren M ₂₁ und M ₂₆ abgeschaltet werden. Zum Zeitpunkt T ₆ wird das in­ vertierte verzögerte Taktsignal ₃″ auf einen hohen Signal­ wert gebracht, so daß der Transistor M ₂₅ angeschaltet wird, und auf diese Weise die Ausgangsklemme 16 einen hohen Spannungswert erhält. Das Taktsignal Φ _6L wird demzufolge ebenfalls auf einen hohen Spannungswert angehoben.

Bei dem Schaltkreis zur Erzeugung des Taktsignales Φ _6R be­ hält das Verriegelungstaktsignal Φ _5R zum Zeitpunkt T ₂ sei­ nen niedrigen Spannungswert, so daß das Taktsignal Φ _6R auf einem hohen Spannungswert verbleibt. Zum Zeitpunkt T ₅ erreicht das invertierte Taktsignal Φ ₃ einen hohen Span­ nungswert, so daß der Transistor M ₂₆ angeschaltet wird. Dies wiederum hat zur Folge, daß die Ausgangsklemme 16 und damit das Taktsignal Φ _6R niedrige Spannungswerte aufwei­ sen. Die Funktionsweise in der Folge ist dann im wesentli­ chen identisch mit der Funktionsweise des Schaltkreises von Fig. 10.

Bei dem beschriebenen Schaltkreis von Fig. 10 werden dem­ zufolge Taktsignale Φ _6L bzw. Φ _6R erzeugt, welche zum Trei­ ben des Schaltkreises von Fig. 4 verwendet werden.

Der Treiberkreis des gemeinsamen Abtastverstärkers gemäß der Erfindung wird durch die beschriebenen Schaltkreise der Fig. 4, 6, 8 und 10 gebildet, um auf diese Weise Steuer­ signale Φ _2L bzw. Φ _2R zu erzeugen, welche zum Ansteuern des gemeinsamen Abtastverstärkers mit hoher Geschwindigkeit verwendet werden können.

Obwohl in der obigen Beschreibung ein gemeinsamer Abtast­ verstärker mit gefalteten Bitleitungen beschrieben worden ist, können jedoch ebenfalls offene Bitleitungen einge­ setzt werden. In diesem Fall werden die in Fig. 1 gezeigten Bitleitungen 3 _L und 3 _R als ein Paar von offenen Bitleitun­ gen ausgebildet, während die Bitleitungen 4 _L und 4 _R als ein anderes Paar von offenen Bitleitungen ausgebildet wer­ den. Ein entsprechendes Taktsignal, welches dem Steuertakt­ signal Φ _2L entspricht, wird in diesem Fall den Steuerelek­ troden der Transfertransistoren 7 _L und 7 _R zugeführt, wäh­ rend ein dem Steuertaktsignal Φ _2R entsprechendes Taktsi­ gnal den Steuerelektroden der Transfertransistoren 8 _L und 8 _R zugeführt wird.

Die Bitleitungen 3 _L und 4 _R können ebenfalls als ein Paar von offenen Bitleitungen eingesetzt werden, in welchem Fall die Bitleitungen 3 _R und 4 _L das andere Paar von offenen Bit­ leitungen bilden. In diesem Fall wird ein dem Steuertakt­ signal Φ _2R entsprechendes Taktsignal den Steuerelektroden der Transfertransistoren 7 _L und 8 _R zugeführt, während ein dem Steuertaktsignal Φ _2R entsprechendes Taktsignal den Steuerelektroden der Transfertransistoren 8 _L und 7 _R zuge­ führt wird.

Claims (4)

1. Treiberkreis für einen zwischen zwei Paaren von Bitleitungen (3 _R , 4 _R und 3 _L , 4 _L ) angeordneten Abtastverstärker (1, 2), welcher die von entsprechenden Speicherzellen (MC _1R , MC _NR und MC _1L , MC _NL ) ausgelesene Information verstärkt und der von beiden Paaren von Bitleitungen (3 _R , 4 _R und 3 _L , 4 _L ) gemeinsam verwendet wird,
mit einer ersten Transfertransistorgruppe (7 _R , 8 _R ; 7 _L , 8 _L ), welche zwischen einem der Paare von Bitleitungen (3 _R , 4 _R bzw. 3 _L , 4 _L ) und dem Abtastverstärker angeordnet ist;
einer zweiten Transfertransistorgruppe (7 _L , 8 _L ; 7 _R , 8 _R ), welche zwischen dem anderen Paar von Bitleitungen (3 _L , 4 _L bzw. 3 _R , 4 _R ) und dem Abtastverstärker (1, 2) angeordnet ist;
einem Verriegelungstaktgeneratorkreis zum Erzeugen eines Ver­ riegelungstaktsignales (Φ ₅) mit hoher Geschwindigkeit in Ab­ hängigkeit der Adressierung der Speicherzellen;
einem Dekoder zum Dekodieren des Verriegelungstaktsignales (Φ ₅) und Erzeugen eines Teilverriegelungstaktsignales (Φ _5R , Φ _5L ) in Abhängigkeit von der Adressierung der Speicherzellen und des Verriegelungstaktsignales (Φ ₅);
einem Ein-/Aus-Steuerkreis zum Erzeugen eines Steuertaktsigna­ les (Φ _2L , Φ _2R ) mit Hilfe des Teilverriegelungstaktsignales (Φ _5R , Φ _5L ) des Dekoders und einer Vorladungsspannung (V _REF , V _CC , V _R ), zum Steuern der Ein- und Aus-Zustände der beiden Transfertransistorgruppen (7 _R , 8 _R ; 7 _L , 8 _L ), welcher einen Schaltkreis aufweist zum Einstellen der Gatterspannungspegel der Transfertransistorgruppen in einem Wartezustand vor der Adressierung der Speicherzellen auf einen höheren Wert, als den der Summe des Vorladungsspannungspegels der entsprechenden Bitleitungen und des Schwellwertspannungspegels der entspre­ chenden Transfertransistorgruppen, so daß die entsprechenden Transfertransistorgruppen eingeschaltet sind, dadurch gekennzeichnet, daß die Gatterspannung der Transfer­ transistorgruppe, welche zwischen den Bitleitungen, die nicht mit einer adressierten Speicherzelle verbunden sind, und dem Abtastverstärker (1, 2) angebracht ist, auf der Vorladungs­ spannung der Bitleitungen während der Adressierung der Spei­ cherzellen verriegelt ist, so daß diese Transfertransistorgrup­ pe abgeschaltet ist.

2. Treiberkreis nach Anspruch 1, dadurch gekennzeichnet, daß die beiden Paare von Bitleitungen in Form von gefalteten Bitleitungen (3 _R , 4 _R und 3 _L , 4 _L ) ausge­ bildet sind.

3. Treiberkreis nach Anspruch 1, dadurch gekennzeichnet, daß die beiden Paare von Bitleitungen als offene Bitleitungen ausgebildet sind.

4. Treiberkreis nach Anspruch 1, dadurch gekennzeichnet, daß der Verriegelungstaktgeneratorkreis eine erste Potentialquelle (V _CC ),
eine zweite Potentialquelle (Erde), welche einen von der ersten Potentialquelle unterschiedlichen Potentialwert aufweist,
einen ersten Transistor (M ₆), welcher mit einem Anschluß mit der ersten Potentialquelle verbunden ist,
einen zweiten Transistor (M ₈), welcher zwischen der anderen An­ schlußklemme des ersten Transistors (M ₆) und der zweiten Poten­ tialquelle zwischengeschaltet ist,
einen ersten Schaltkreis (M ₁-M ₄), welcher in Abhängigkeit einer Adressierung von der Speicherzelle den ersten Transistor (M ₆) leitfähig und den zweiten Transistor (M ₈) nichtleitend macht,
einen Boosterkondensator (C ₆), welcher zwischen der anderen An­ schlußklemme des ersten Transistors (M ₆) und dem Steueranschluß des ersten Transistors (M ₆) angeschlossen ist und auf diese Weise eine Leitbarmachung des ersten Transistors (M ₆) mit hoher Geschwindigkeit ermöglicht und
einen zweiten Schaltkreis (M ₉), welcher auf der Basis einer Potentialveränderung des anderen Anschlusses des ersten Tran­ sistors (M ₆) das Verriegelungstaktsignal (Φ ₅) erzeugt, aufweist.