DE3401407C2

DE3401407C2 -

Info

Publication number: DE3401407C2
Application number: DE3401407A
Authority: DE
Inventors: Takashi Yokohama Jp Shiraishi
Original assignee: Toshiba Corp
Current assignee: Toshiba Corp
Priority date: 1983-01-18
Filing date: 1984-01-17
Publication date: 1990-09-20
Also published as: GB2135511B; US4641175A; JPS59132167A; DE3401407A1; GB2135511A; GB8400401D0

Description

Die Erfindung betrifft ein bilaterales, Gate-gesteuertes Halbleiterbauelement nach dem Oberbegriff des Patentanspruchs 1.

Ein derartiges Halbleiterbauelement ist bekannt aus US-PS 36 96 273.

Ferner ist aus DE-OS 16 14 149 ein als Triac ausgebildetes Halbleiterbauelement bekannt, bei dem eine in einer ersten Halbleiterschicht gebildete erste Emitterzone und eine in einer zweiten Halbleiterschicht gebildete zweite Emitterzone sich bei Betrachtung in Schichtungsrichtung überlappen und in einem innerhalb der äußeren Begrenzungen dieser Emitterzonen in Form einer kleinen Aussparung inselförmig angeordneten Teilbereich nahe einer ohne Ausnehmung ausgebildeten Hilfsemitterzone einander nicht überlagert sind.

Ein Halbleiterbauelement, das dem nach der vorgenannten US-PS 36 96 273 im Prinzip ähnlich ist, wird zur ausführlicheren Darlegung des Standes der Technik nachfolgend anhand von Fig. 1 bis 4 der beigefügten Zeichnungen näher beschrieben. Bei dem in Fig. 1A bis 1C dargestellten Halbleiterbauelement sind erste bis dritte Halbleiterschichten 1 bis 3 vom P-, N- und P- Leitungstyp (Leitfähigkeitstyp) jeweils übereinander angeordnet. Erste und zweite Emitterzonen bzw. -regionen von einem N-Leitfähigkeitstyp werden mit vorgegebenen Mustern in der ersten und dritten Halbleiterschicht 1 und 3, wie dargestellt, gebildet. Die dritte Halbleiterschicht 3 weist außerdem eine in ihr gebildete Hilfsemitterzone bzw. -region auf. Eine erste Hauptelektrode 6 ist auf der freigelegten Hauptoberfläche der ersten Halbleiterschicht 1 vorgesehen. Die erste Hauptelektrode 6 befindet sich in Kontaktberührung mit der ersten Halbleiterschicht 1 und der ersten Emitterregion 4. Eine zweite Hauptelektrode 7 ist auf der freigelegten Hauptoberfläche der dritten Halbleiterschicht 3 angeordnet. Die zweite Hauptelektrode 7 ist in Kontaktberührung mit der dritten Halbleiterschicht 3 und der zweiten Emitterregion 5. Eine Gate-Elektrode 8 ist auf der Hilfsemitterregion 9 angeordnet. T 1 und T 2 bezeichnen Hauptanschlüsse und G einen Gate-Anschluß.

Die erste und zweite Emitterregion 4 und 5 sind so ausgestaltet bzw. gemustert, daß sie in diesen Schichten eine Vielzahl von Inseln 10 und 11 der ersten und zweiten Halbleiterschicht 1 und 3 bilden.

Die erste und zweite Emitterregion 4 und 5 überlappen sich jeweils in Bereichen 12 und 13 in der Nähe der Gate-Region oder der Gate-Elektrode 8, wenn man in die Schichtungsrichtung der Schichten 1 und 3 sieht. Aus Fig. 2 ist ersichtlich, daß die Anzahl der Inseln 10 und 11 je Einheitsfläche in den überlappenden Bereichen 12 und 13 größer ist als die in den nichtüberlappenden Bereichen. Zur Vereinfachung der Darstellung sind die Inseln in den überlappenden Bereichen der Fig. 1A bis 1C fortgelassen. Außerdem sind in Fig. 1A die Hauptelektroden 6 und 7 aus dem gleichen Grunde fortgelassen.

In einem so ausgebildeten Halbleiterbauelement (bzw. -vorrichtung) sorgt das Vorhandensein der überlappenden Bereiche 12 und 13 der ersten und zweiten Emitterregion 4 und 5 in zufriedenstellender Weise für eine hohe Gate-Trigger-Empfindlichkeit. Außerdem erhöht die hohe Dichte der Inseln in den überlappenden Bereichen sehr wesentlich die kritische Aus- bzw. Sperrspannung pro Zeiteinheit (dv/dt) _c im Zeitpunkt der Kommutierung bzw. Stromumkehr.

Die Gate-Trigger-Charakteristiken der vier Halbleitervorrichtungen gemäß den Fig. 1A bis 1C und Fig. 2 sind in den Fig. 3A bis 3D dargestellt. Wenn diese Charakteristiken erhalten werden, wird die Polarität am Anschluß G relativ zur Polarität am Anschluß T 1 eingestellt. Die kritische Aus- bzw. Sperrspannung/Zeiteinheit (dv/dt) _c im Zeitpunkt der Kommutierung in den Moden bzw. Betriebsarten I und III sowie der kritische Strom/Zeiteinheit (di/dt) im Modus der Betriebsart I sind in den Fig. 4A bis 4C dargestellt. Wie aus diesen Fig. ersichtlich ist, ist die kritische Aus- bzw. Sperrspannung je Zeiteinheit (dv/dt) _c im Zeitpunkt der Kommutierung in den Moden I und III gut. Wenn diese Vorrichtung in Modus I ausgeschaltet wird, weisen, wie in Fig. 4C dargestellt, T 1: (-) und T 2: (+) auf. Außerdem ist der kritische Strom/Zeiteinheit (di/dt) zwischen ungefähr 30 bis 60 A/µs, was sehr schwach ist. Der angenommene Grund hierfür ist der, daß, wenn ein scharf ansteigender Strom in dem oben genannten Vorspannungsmodus fließt, es für die Vorrichtung schwierig ist, in der Nähe der Gate-Region auszuschalten.

Ideal gesehen sollten in einer als Schaltvorrichtung dienenden Halbleitervorrichtung die Charakteristiken (dv/dt) _c im Zeitpunkt der Kommutierung in den Moden I und III sowie die Charakteristik (di/dt) im Modus I zufriedenstellend sein.

Der Erfindung liegt die Aufgabe zugrunde, ein Halbleiterbauelement der eingangs genannten Art weiter zu verbessern, so daß unter Währung einer hohen Gate-Trigger-Empfindlichkeit ein höherer Stromanstieg (di/dt) erzielbar ist.

Erfindungsgemäß wird diese Aufgabe mit den Merkmalen im kennzeichnenden Teil des Patentanspruchs 1 gelöst.

Weiterbildungen der Erfindung ergeben sich aus den Unteransprüchen.

Bevorzugte Ausführungsformen der Erfindung sind nachfolgend anhand von Fig. 5A bis 8D der beigefügten Zeichnungen näher beschrieben. In den Zeichnungen zeigen:

Fig. 1A bis 1C Darstellungen eines konventionellen Triacs, von denen Fig. 1A eine Draufsicht des Triacs und die Fig. 1B und 1C Querschnittsansichten entlang der Linien B-B und C-C von Fig. 1A sind,

Fig. 2 eine vergrößerte Ansicht eines Teils des Triacs gemäß den Fig. 1A bis 1C,

Fig. 3A bis 3D jeweils Gate-Trigger-Stromcharakteristiken in vier Gate-Trigger-Moden I, II, III, IV des konventionellen Triacs gemäß Fig. 1A bis Fig. 1C,

Fig. 4A bis Charakteristiken des Triacs gemäß den Fig. 1A bis 1C, von denen die Fig. 4A und 4B die kritische Aus- bzw. Sperrspannung/Zeiteinheit (dv/dt) _c im Zeitpunkt der Kommutierung in den Moden I und III und Fig. 4C einen kritischen Strom/Zeiteinheit (di/dt) in einem Gate-Trigger-Modus I darstellt,

Fig. 5A bis 5C eine Ausführungsform eines erfindungsgemäßen Halbleiterelementes in Form eines Triacs, von denen Fig. 5A eine Draufsicht des Triacs, und die Fig. 5B und 5C Querschnittansichten entlang der Linien B-B und C-C von Fig. 5A sind,

Fig. 5D eine vergrößerte Ansicht eines Teils des Triacs gemäß den Fig. 5A bis 5C,

Fig. 6A bis 6D Gate-Trigger-Charakteristiken in vier Gate- Trigger-Moden I bis IV des Triacs gemäß den Fig. 5A bis 5C,

Fig. 7A bis 7C Charakteristiken des Triacs gemäß den Fig. 5A bis 5C, von denen die Fig. 7A und 7B die kritische Aus- bzw. Sperrspannung/Zeiteinheit (dv/dt) _c im Zeitpunkt der Kommutierung in den Moden I und III und die Fig. 7C den kritischen Strom/Zeiteinheit (di/dt) im Modus 1 darstellen und

Fig. 8A bis 8D eine weitere Ausführungsform eines Triacs, von denen die Fig. 8A eine Draufsicht des Triacs, die Fig. 8B und 8C Querschnittsansichten entlang der Linien B-B und C-C von Fig. 8 und Fig. 8D eine vergrößerte Ansicht eines Teils des Triacs gemäß den Fig. 8A bis 8C ist.

Im folgenden wird nun die Erfindung anhand der in den Fig. 5A bis 5C, 6A bis 6D und 7A bis 7C im Rahmen eines ersten Ausführungsbeispieles beschrieben. In diesem ersten Ausführungsbeispiel ist die Erfindung bei einem Triac angewendet. Die ersten bis vierten Gate-Trigger-Moden I bis IV des Triacs, die Polaritäten der Potentiale an den Hauptanschlüssen T 1, T 2 und dem Gate-Anschluß G des Triacs sind für diese Moden aus der folgenden Tabelle ersichtlich.

Die Polarität des Potentials am Gate-Anschluß G wird in Beziehung gesetzt mit der Polarität des Potentiales an dem Hauptanschluß T 1. Die Fig. 7A und 7B veranschaulichen die kritische Aus- bzw. Sperrspannung/Zeiteinheit (dv/dt) _c im Zeitpunkt der Kommutierung im Modus I, indem die Polarität des Potentials an dem Hauptanschluß T 1 positiv (+) gesetzt ist in bezug auf die Polarität am Hauptanschluß T 2, sowie im Modus III, in dem die Polarität des Potentials an dem Hauptanschluß T 1 negativ (-) gesetzt ist in bezug auf die an dem Hauptanschluß T 2. In den Fig. 7A und 7B stellt die Abszisse die Änderungsrate der Spannung pro 1 µs dar. Fig. 7C stellt den kritischen Strom/Zeiteinheit (di/dt) im Modus I dar, in dem die Polarität des Potentials an dem Hauptanschluß T 1 negativ (-) gesetzt ist in bezug auf die an dem Hauptanschluß T 2. In Fig. 7C stellt die Abszisse die Stromänderungsrate pro µs dar.

Wie aus den Fig. 5B und 5C ersichtlich ist, werden die erste bis dritte Halbleiterschichten 21, 22, 23 mit unterschiedlichen Leitfähigkeitstypen jeweils übereinander angeordnet. Hierbei ist eine zweite Halbleiterschicht 22 vom N-Leitfähigkeitstyp auf einer ersten Halbleiterschicht 21 von einem P-Leitfähigkeitstyp übereinander angeordnet. Eine dritte Halbleiterschicht 23 von einem P-Leitfähigkeitstyp ist auf der zweiten Halbleiterschicht 22 angeordnet. Eine erste Emitterregion 24 von einem N-Leitfähigkeitstyp, die entsprechend der gestrichelten Linien von Fig. 5A ausgebildet bzw. strukturiert ist, ist in der ersten Halbleiterschicht 21 vorgesehen. Eine Vielzahl von Inseln 30 der ersten Halbleiterschicht 21 sind in der Struktur bzw. in dem Muster der ersten Emitterregion 24 angeordnet, wenn man in die Schichtungsrichtung der Schichten 21 bis 23 sieht. Eine zweite Emitterregion 25 vom N-Leitfähigkeitstyp ist in der dritten Halbleiterschicht 23 ausgebildet. Die zweite Emitterregion 25 ist so strukturiert bzw. gemustert, daß eine Vielzahl von Inseln 31 der dritten Halbleiterschicht 23 in der zweiten Emitterregion 25 ausgebildet, wenn man in dieselbe Richtung sieht. Eine Hilfsemitterregion 29 vom N-Leitfähigkeitstyp ist ebenfalls in der dritten Halbleiterschicht 23 angeordnet. Auf der freigelegten Hauptoberfläche der ersten Halbleiterschicht 21 ist über die gesamte Fläche eine Hauptelektrode 26 vorgesehen, die mit der ersten Halbleiterschicht 21 sowie mit der ersten Emitterregion 24 in Berührung steht. Eine Hauptelektrode 27, die mit der dritten Halbleiterschicht 23 und der zweiten Emitterregion 25 in Berührung steht, ist auf der freigelegten Hauptoberfläche der dritten Halbleiterschicht 23 vorgesehen. Eine Gate-Elektrode 28 ist auf der freigelegten Hauptoberfläche der dritten Halbleiterschicht 23 vorgesehen. Diese kommt mit der Hilfsemitterregion 29 und der dritten Halbleiterschicht 23 in Berührungskontakt. Die Hilfsemitterregion 29 dient in einem Gate-Trigger-Modus, in dem der Gate-Anschluß G auf negatives Potential gesetzt ist, als ein Emitter für den Hilfsthyristor. Der Gate-Anschluß G ist mit der Gate-Elektrode 28 verbunden. Hauptanschlüsse T 1 und T 2 sind jeweils mit der ersten und zweiten Hauptelektrode 26 und 27 verbunden.

Die erste und zweite Emitterregion 24 und 25 überlappen sich jeweils teilweise an im wesentlichen rechtwinkligen Bereichen 32 und 33 in der Nachbarschaft oder dicht neben der Gate-Region oder Gate-Elektrode 28, gesehen in die Schichtungsrichtungen der Schichten 21 bis 23. Die Emitterregionen 24 und 25 sind teilweise voneinander durch einen verlängerten Spalt bzw. Zwischenraum getrennt, oder überlappen sich jeweils in der Nähe oder dicht bei der Gate-Region oder der Gate-Elektrode 28, gesehen in die Schichtungsrichtungen der Schichten 21 bis 23.

Außerdem sind die Emitterregionen 24 und 25 voneinander getrennt oder nicht überlappend strukturiert durch einen anderen verlängerten Spalt oder Zwischenraum 35, der von der Gate-Region entfernt ist, gesehen in derselben Richtung. Aus Fig. 5D ist es gut ersichtlich, daß die Dichte der Inseln 30 und 31 in den überlappenden Bereichen 32, 33 je Flächeneinheit größer ist als die der Inseln 30 und 31 in den anderen Bereichen. Der längliche Spalt 35 hat eine Breite D 1, die auf einen Wert festgesetzt ist, welcher im Bereich der Trägerdiffusionslänge in der ersten und dritten Halbleiterschicht 21 und 23 ist. Dieser Spalt ist vorgesehen, um einen Ausschaltfehler zu verhindern, der von der kritischen Aus- bzw. Sperrspannung/Zeiteinheit (dv/dt) _c beim Kommutieren des Triacs herrührt.

Wie bereits erwähnt, verbessert der Spalt 34, der zwischen der ersten und zweiten Emitterregion 24 und 25 vorgesehen ist, den Injektionswirkungsgrad der Ladungsträger, die sich in die erste und zweite Emitterregion 24 und 25 bewegen. Dies bewirkt außerdem ein Ansteigen des kritischen Stromes/ Zeiteinheit (di/dt) im Modus I, wie in Fig. 7C dargestellt. Der kritische Strom ist z. B. in der konventionellen Halbleitervorrichtung sehr klein, z. B. zwischen 30 und 50 A/µs, während bei der vorliegenden Ausführungsform dieser sehr groß ist, z. B. zwischen 540 und 600 A/µs. Außerdem ist der Maximumwert des Gate-Trigger-Stromes in allen vier Moden sehr klein, nämlich 25 mA oder weniger. Die kritische Aus- bzw. Sperrspannung/Zeiteinheit (dv/dt) _c wurde im Zeitpunkt der Kommutierung in den Moden I und III geprüft, in denen jeweils die Polaritäten an den Anschlüssen des Triacs folgendermaßen sind: T 1 (+), T 2 (-) und T 1 (-), T 2 (+). Die Ergebnisse dieser Prüfung sind in den Fig. 7A und 7B dargestellt. Wie aus den graphischen Darstellungen ersichtlich ist, sind diese Charakteristiken nicht sehr verschlechtert verglichen mit denen der konventionellen Vorrichtung nach den Fig. 1A bis 1C, welche in den Fig. 4A und 4B dargestellt sind. Wenn man die Charakteristiken von Fig. 4A und 7A miteinander vergleicht, ist festzustellen, daß die kritische Aus- bzw. Sperrspannung (dv/dt) _c der konventionellen Vorrichtung von 20 bis 60 V/µs reicht, während die der vorliegenden Erfindung von 10 bis 50 V/µs reicht. Diese Werte der konventionellen Vorrichtung und der vorliegenden Ausführungsform liegen fast innerhalb eines vergleichbaren Bereiches. Im Modus III, in dem T 1: (-) und T 2: (+) ist, reicht die kritische Aus- bzw. Sperrspannung der konventionellen Vorrichtung von 20 bis 60 V/µs wie in Fig. 4B zu sehen ist. Andererseits reicht sie von 10 bis 50 V/µs bei der vorliegenden Ausführungsform, wie aus Fig. 7B zu sehen ist. Diese Bereiche sind demnach innerhalb eines vergleichbaren Bereiches und zeigen an, daß die Verringerung dieser Charakteristik bei der vorliegenden Ausführungsform vernachlässigbar ist. Dies zeigt, daß bei diesen Charakteristiken die vorliegenden Ausführungsform als Ganzes gegenüber der bekannten Vorrichtung verbessert wird. Das Vorhandensein der überlappenden Bereiche 32 und 33 hält die Gate-Trigger- Empfindlichkeit auf einem hohem Pegelniveau. Die Anordnung der Halbleitervorrichtung nach der vorliegenden Erfindung bewirkt keine Vergrößerung der Chipgröße oder der Anzahl der Herstellungsschritte, die für die Fertigung erforderlich sind.

In den Fig. 5A bis 5C wurden die Inseln 30 und 31 in den überlappenden Bereichen 32 und 33 fortgelassen, und zwar aus Gründen der Vereinfachung in der Darstellung. In Fig. 5A sind diese Bereiche zur Erklärung der Erfindung nicht notwendig, daß die erste und zweite Hauptelektrode 26 und 27 ebenfalls aus demselben Grunde fortgelassen wurden. Die Größen der dargestellte Bereiche bei sämtlichen Fig. 5A bis 5C können zur Erleichterung der Darstellung jeweils in bezug aufeinander genau gleich sein.

Die tatsächlichen physikalischen Dimensionen jedes der Teile der Halbleitervorrichtung nach den Fig. 5A bis 5C sind im folgenden für die Ermittlung der Charakteristiken gemäß den Fig. 6A bis 6D und 7A bis 7C wiedergegeben. Die Chipgröße des Triacs ist ungefähr 4,2 mm². Die Durchschnittsstörstellenkonzentration der ersten und zweiten Emitterregion 24, 25 ist ungefähr 4 × 10²⁰ cm^-3. Ihre Dicke beträgt ungefähr 17 µm. Die Durchschnittsstörstellenkonzentration der ersten und dritten Halbleiterschicht 21 und 23 ist ungefähr 3 × 10¹⁷ cm^-3. Die Dicke eines Bereiches der ersten Halbleiterschicht 21, der sandwichartig zwischen der zweiten Halbleiterschicht 22 und der ersten Emitterregion 24 angeordnet ist und die Dicke eines Bereiches der dritten Halbleiterschicht 23, die sandwichartig zwischen der zweiten Halbleiterschicht 22 und der zweiten Emitterregion 25 vorgesehen ist, beträgt jeweils für beide ungefähr 400 µm. Die Durchschnittsstörstellenkonzentration und die Dicke der zweiten Halbleiterschicht 22 sind jeweils ungefähr 2 × 10¹⁴ cm^-3 und 160 µm. Die Breite D 2 jedes überlappenden Bereiches 32 und 33 der ersten und zweiten Emitterregion 24 und 25 ist ungefähr 100 µm. Die Breite D 3 des Spaltes oder Zwischenraumes 34 ist ungefähr 20 µm. Die Länge des Spaltes 34 beträgt ungefähr 200 µm. Die Inseln 30 und 31 sind kreisförmig ausgebildet und weisen eine Oberflächenstörstellenkonzentration von ungefähr 2 × 10¹⁹ cm^-3 auf sowie einen Durchmesser von ungefähr 130 µm. Die gesamte Fläche der ersten Emitterregion 24 ist ungefähr 9 mm². Die gesamte Fläche der zweiten Emitterregion 25 ist ungefähr 5,6 mm². Die Fläche jeder der überlappenden Bereiche 32 und 33 ist ungefähr 0,055 mm².

In den Fig. 8A bis 8C ist eine zweite Ausführungsform des Halbleiterbandelementes nach der Erfindung dargestellt. Die strukturelle Anordnung der zweiten Vorrichtung ist grob gesehen gleich der der ersten Ausführungsform gemäß den Fig. 5A bis 5C. Die unterschiedlichen Punkte der zweiten Ausführungsform bestehen in den Strukturierungen bzw. Mustern und Anordnungen der ersten und zweiten Emitterregion 24 und 25, der Hilfsemitterregion 29 und der Gate-Elektrode 28.

Wie aus Fig. 8A ersichtlich, sind die erste und zweite Emitterregion 24 und 25 im wesentlichen rechtwinklig in ihrer Gestalt und weisen jeweils einen halbkreisförmigen konvexen Bereich in der Mitte der jeweils längeren Seite auf, während der andere Bereich einen halbkreisförmigen konkaven Bereich in der Mitte der entsprechenden längeren Seite hat. Wenn man von oben auf die Figur schaut, sind diese Emitterregionen 24 und 25 parallel zueinander angeordnet, während der konvexe Bereich der ersten Emitterregion 25 an gekrümmten bzw. gebogenen Bereichen 32 A, 33 A, 32 B und 33 B überlappt. Außerdem ist ein wenig gekrümmter nichtüberlappender Bereich 34 zwischen der Spitze des konvexen und konkaven Bereiches der Emitterregionen 24 und 25 vorgesehen. Die Hilfsemitterregion 29, die eine C-förmige Gestalt aufweist, ist in dem Bereich der dritten Halbleiterschicht 23 angeordnet, in der sich der konkave Bereich des ersten Emitters 24 befindet. Eine kreisförmige Gate- Elektrode 28 ist auf der Hilfsemitterregion 29 angeordnet. Die Gate-Elektrode 28 kommt mit der dritten Halbleiterschicht 23 in Berührung, so wie dies bei der ersten Ausführungsform der Fall ist. Die Dichte der Inseln 30 und 31 in den überlappenden Bereichen 32 A, 33 A, 32 B und 33 B ist ebenfalls höher als die der anderen Bereiche. Diese Merkmale, nämlich das Vorhandensein der überlappenden Bereiche und die höhere Dichte der Inseln in ihnen, sorgen für nützliche Wirkungen, die mit denen der ersten Vorrichtung vergleichbar sind.

Wie aus dem Vorhergehenden ersichtlich ist, überlappen sich die erste und zweite Emitterregion, die beide auf den Hauptoberflächen der Halbleiterschichten angeordnet sind, teilweise in der Nähe der Gate-Region, während sie außerdem dazwischen einen nichtüberlappenden Bereich oder Spalt in der Nähe derselben aufweisen. Mit dieser Anordnung ist die kritische Aus- bzw. Sperrspannung/Zeiteinheit (dv/dt), im Zeitpunkt der Kommutierung nicht wesentlich verschlechtert. Außerdem ist der kritische Strom/Zeiteinheit (di/dt) bemerkenswert verbessert. Als Ergebnis kann festgestellt werden, daß die gesamten Charakteristiken des Halbleiterbauelementes verbessert sind.

Claims

1. Halbleiterbauelement mit

(a) einer ersten Halbleiterschicht (21) eines ersten Leitungstyps,
(b) einer zweiten Halbleiterschicht (22) eines zweiten Leitungstyps, die auf der ersten Halbleiterschicht (21) angeordnet ist,
(c) einer dritten Halbleiterschicht (23) des ersten Leitungstyps, die auf der zweiten Halbleiterschicht (22) angeordnet ist,
(d) einer ersten Emitterzone (24) des zweiten Leitungstyps mit einer vorbestimmten Musterung, wobei diese erste Emitterzone in der ersten Halbleiterschicht (21) ausgebildet und darin innerhalb einer äußeren Begrenzung mehrere erste Inseln (30) der ersten Halbleiterschicht bildet,
(e) einer zweiten Emitterzone (25) des zweiten Leitungstyps mit einer vorbestimmten Musterung, wobei diese zweite Emitterzone in der dritten Halbleiterschicht (23) ausgebildet und darin innerhalb einer äußeren Begrenzung mehrere zweite Inseln (31) der dritten Halbleiterschicht bildet,
(f) einer Hilfsemitterzone (29) des zweiten Leitungstyps, die in der dritten Halbleiterschicht (23) außerhalb der äußeren Begrenzung des zweiten Emitterzone (25) ausgebildet ist und eine C-förmige Gestalt mit einer Ausnehmung aufweist,
(g) einer ersten Hauptelektrode (26), die auf der freigelegten Hauptoberfläche der ersten Halbleiterschicht (21) angeordnet ist und mit der ersten Halbleiterschicht und der ersten Emitterzone (24) in Kontakt ist,
(h) einer zweiten Hauptelektrode (27), die auf der freigelegten Hauptoberfläche der dritten Halbleiterschicht (23) angeordnet ist und mit der dritten Halbleiterschicht und der zweiten Emitterzone (25) in Kontakt ist, und
(i) einer Gateelektrode (28), die auf der freigelegten Oberfläche der dritten Halbleiterschicht (23) angeordnet ist und mit der dritten Halbleiterschicht und der Hilfsemitterzone (29) in Kontakt ist,
(j) wobei in Schichtungsrichtung die äußere Begrenzung der ersten Emitterzone (24) in einem Teilbereich (32) und die äußere Begrenzung der zweiten Emitterzone (25) in einem Teilbereich (33) nahe der Hilfsemitterzone (29) sich überlappen,

dadurch gekennzeichnet, daß

(k) in Schichtungsrichtung die äußere Begrenzung der ersten Emitterzone (24) und die äußere Begrenzung der zweiten Emitterzone (25) in einem der Ausnehmung der Hilfsemitterzone (29) gegenüberliegenden, an die überlappenden Teilbereiche (32, 33) angrenzenden Trennbereich (34) voneinander getrennt sind.

2. Halbleiterbauelement nach Anspruch 1, dadurch gekennzeichnet, daß der Trennbereich (34) im wesentlichen rechteckig ist und in seiner Längsausdehnung sich etwa senkrecht zu einer Mittelachse der Ausnehmung der Hilfsemitterzone (29) erstreckt.

3. Halbleiterbauelement nach Anspruch 1, dadurch gekennzeichnet, daß der Trennbereich (34) im wesentlichen bogenförmig ist und mit seiner konkaven Begrenzung der Ausnehmung der Hilfsemitterzone (29) gegenüberliegt.

4. Halbleiterbauelement nach Anspruch 3, dadurch gekennzeichnet, daß der bogenförmige Trennbereich (34) im wesentlichen symmetrisch zur Mittelachse der Ausnehmung angeordnet ist.

5. Halbleiterbauelement nach Anspruch 3 oder 4, dadurch gekennzeichnet, daß der bogenförmige Trennbereich (34) zwischen zwei bogenförmig sich überlappenden Teilbereichen (32 A, 33 A, 32 B, 33 B) der ersten und zweiten Emitterzone (24, 25) liegt.

6. Halbleiterbauelement nach einem der vorangehenden Ansprüche, dadurch gekennzeichnet, daß die Breite (D 2) der überlappenden Teilbereiche (32, 33; 32 A, 33 A, 32 B, 33 B) der ersten und zweiten Emitterzonen (24, 25) ungefähr 100 µm ist.

7. Halbleiterbauelement nach einem der vorangehenden Ansprüche, dadurch gekennzeichnet, daß die Breite (D 3) des Trennbereiches (34) ungefähr 20 µm ist.

18. Halbleiterbauelement nach einem der vorangehenden Ansprüche, dadurch gekennzeichnet, die Dichte der Inseln (30, 31) in den sich überlappenden Teilbereichen (32, 33; 32 A, 33 A, 32 B, 33 B) der ersten und zweiten Emitterzonen (24, 25) größer ist als in den sich nicht überlappenden Teilbereichen dieser Zonen.