DE3486447T2

DE3486447T2 - Lock-Detektor für eine digitale Phasenregelschleife

Info

Publication number: DE3486447T2
Application number: DE3486447T
Authority: DE
Inventors: Steven N Levine
Original assignee: Motorola Inc
Current assignee: Motorola Solutions Inc
Priority date: 1984-01-03
Filing date: 1984-12-31
Publication date: 1997-10-23
Anticipated expiration: 2005-01-01
Also published as: SG28382G; JPH0744447B2; ES550913A0; DE3486447D1; ES539342A0; EP0168426A1; JPH0738428A; MX157636A; ES8702009A1; ES8800803A1; JPH0738427A; JP2541398B2; ATE150916T1; EP0490178A1; AU3787785A; KR940002449B1; KR850700194A; EP0490178B1; ES550914A0; ES550912A0

Description

Hintergrund der Erfindung

Diese Erfindung bezieht sich auf einen Verriegelungsdetektor für eine digitale, phasenverriegelte Schleife.
Ein Schaltkreis mit einer phasenverriegelten Schleife (PLL), der einen Referenzoszillator, einen Referenzfrequenzteiler, einen programmierbaren Frequenzteiler, einen Phasenkomparator zur Überwachung der Differenz in der Phase zwischen dem Ausgangssignal der zwei Frequenzteiler und einen Verriegelungsdetektor aufweist, ist aus der EP-A-0 024 878 bekannt.

Kurze Zusammenfassung der Erfindung

Gemäß einem Aspekt schafft die Erfindung einen Verriegelungsdetektor zur Verwendung in einer digitalen, phasenverriegelten Schleife, die ein Eingangssignal und ein Ausgangssignal besitzt, zum Produzieren eines Ausgangssignals des Verriegelungsdetektors in Abhängigkeit der relativen Phase des Eingangs der phasenverriegelten Schleife und der Ausgangssignale, der aufweist:
Einrichtungen zum Erzeugen eines sich außerhalb der Phase befindlichen Signals des Eingangs- und Ausgangssignals der phasenverriegelten Schleife, die außerhalb der Phase sind;
Einrichtungen zum Erzeugen eines Taktsignals in der Form von Hochfrequenzimpulsen;
eine Torsteuereinrichtung zum tormäßigen Steuern der Hochfrequenz-Taktimpulse, um tormäßig gesteuerte Taktimpulse zu erzeugen, wenn das sich außerhalb der Phase befindliche Signal anzeigt, daß das Eingangs- und Ausgangssignal der phasenverriegelten Schleife außerhalb der Phase sind;
eine erste und eine zweite Teilereinrichtung zum Akkumulieren der tormäßig gesteuerten Taktimipulse, wobei jeder unter einer periodischen, allerdings unterschiedlichen Rate, jeweils zurückgesetzt wird, und wobei der erste Teiler Impulse über eine relativ kurze Periode relativ zu der Periode der Hochfrequenz-Taktimpulse akkumuliert und der zweite Teiler Überlaufimpulse, die von dem ersten Teiler ausgegeben werden, akkumuliert, wobei die Überlaufimpulse, die von dem ersten Teiler ausgegeben sind, außerhalb der Verriegelung befindliche Impulse aufweisen, die anzeigen, daß sich die phasenverriegelte Schleife außerhalb einer Verriegelung befindet, und die durch den zweiten Teiler über eine relativ lange Periode relativ zu der Periode der Hochfrequenz-Taktimpulse akkumuliert werden; und
eine Verriegelungsindikatoreinrichtung zum Anzeigen eines verriegelten Zustands in dem Fall, daß der zweite Teiler nicht eine vorbestimmte Anzahl von sich außerhalb der Verriegelung befindlichen Impulsen akkumuliert hat, und wobei die Verriegelungsindikatoreinrichtung verschiedene, aufeinanderfolgende, lange Perioden von sich außerhalb der Verriegelung befindlichen Zyklen erfordert, bevor sie so eingestellt wird, um einen sich außerhalb der Verriegelung befindlichen Zustand anzuzeigen.
Ein Verfahren zum Erfassen eines verriegelten Zustands in einer digitalen, phasenverriegelten Schleife, die Eingangs- und Ausgangssignale besitzt, wie es in Anspruch 4 definiert ist, wird auch geschaffen.

Kurze Beschreibung der Zeichnungen

Figur 1 zeigt ein Blockdiagramm einer Mehrfachfrequenz-, digitalen, phasenverriegelten Schleife, die die vorliegende Erfindung einsetzt.
Figur 2a zeigt eine elektrische Schematik des programmierbaren Teilers, des Phasenkomparators und des Phasen- und Frequenzeinstellnetzwerks der Vielfachfrequenz-, digitalen, phasenverriegelten Schleife der Figur 1.
Figur 2b zeigt eine elektrische Schematik des Frequenzteiler- und Verriegelungs-Detektorschaltkreises mit digitaler, phasenverriegelter Schleife der Figur 1.
Figur 3a zeigt ein Zeitabstimmungsdiagramm, das die Betriebsweise des Frequenzeinstellbereichs der Figur 2a im Detail darstellt.
Figur 3b zeigt ein Zeitabstimmungsdiagramm, das die Betriebsweise des Phaseneinstellbereichs der Figur 2a im Detail darstellt.
Figur 3c zeigt ein Zeitabstimmungsdiagramm, das die Betriebsweise des Verriegelungserfassungsschaltkreises der Figur 2b darstellt.

Detaillierte Beschreibung der Zeichnungen

Figur 1 stellt ein Blockdiag ramm der Vielfachfrequenz-, digitalen, phasenverriegelten Schleife (DPLL) 10 dar, die gemäß der vorliegenden Erfindung aufgebaut ist.
Die digitale, phasenverriegelte Schleife weist ein Phasen- und Frequenzeinstellnetzwerk 12 auf, das mit einem digitalen Teiler 16, einer Bandbreitensteuerung 20 und einem UND-Gatter 30 und einem Eingangstaktanschluß 14 gekoppelt ist. Die Bandbreitensteuerung 20 ist auch mit einem Phasenkomparator 18 gekoppelt. Der Phasenkomparator 18 nimmt Eingänge von dem Ausgang des digitalen Teilers 16 ebenso wie das empfangene Datensignal an.
Im Betrieb wird ein Referenztaktsignal von einer Signalquelle zu dem Phasen- und Frequenzeinstellnetzwerk 12 über den Anschluß 14 hin gekoppelt. Das Referenztaktsignal wird zusätzlich zu einem digitalen Teiler 26 und dem programmierbaren, digitalen Teiler 28 hin gekoppelt. Das Phasen- und Frequenzeinstellnetzwerk 12 erzeugt ein verschobenes Taktsignal von dem Referenztaktsignal und erzeugt Frequenzverschiebungen durch selektives Addieren oder Subtrahieren des Referenztaktsignals und des verschobenen Taktsignals unter einer Rate, die durch den programmierbaren Takt von dem Signal- UND-Gatter 30 bestimmt ist, das durch programmierbare Signale Y und Z gesteuert wird. Das Phasen- und Frequenzeinstellnetzwerk bewirkt auch Frequenzverschiebungen, wie dies durch ein programmierbares Steuersignal X geführt wird, ebenso wie Signale, die durch die Bandbreitensteuerung 20 erzeugt sind.
Das Phasen- und Frequenzeinstellnetzwerk 12 liefert ein zusammengesetztes Taktsignal E, das zu dem digitalten Teiler 16 hin gekoppelt wird. Der digitale Teiler 16 teilt in der Frequenz das zusammengesetzte Taktsignal E und liefert das Ausgangssignal der digitalen, phasenverriegelten Schleife. Der Ausgang des digitalen Teilers 16 ist mit einem Eingang des Phasenkomparators 18 gekoppelt. Ein zweiter Eingang des Phasenkomparators 18 ist mit einem empfangenen Datensignal gekoppelt. Der Phasenkomparator liefert ein Signal, das zu der relativen Phase des Ausgangs der DPLL und dem empfangenen Datensignal in Bezug gesetzt ist. Wenn das DPLL-Ausgangssignal und das Eingangsdatensignal nicht exakt in Phase sind, wird ein Ausgang angezeigt. Die Betriebsweise des Phasenkomparators wird später in weiterem Detail besprochen.
Die Vielfachfrequenz-, digitale, phasenverriegelte Schleife ist zusätzlich mit zwei Frequenzteilern 26 und 28 versehen, die zwischen dem Takteingang 14 und einem UND- Gatter 30 gekoppelt sind. Der digitale Teiler 28 nimmt programmierbare Eingänge Y, Z auf, die den Teiler 28 veranlassen, eine Veränderung der Teilungsverhältnisse zu bewirken. Die programmierbaren Steuerungen Y, Z, ebenso wie eine Steuerung X, arbeiten mit einer Bandbreitensteuerung 20 zusammen und bewirken, daß die Bandbreitensteuerung die Schleifenkorrekturbandbreite gemäß Schleifenbetriebsfrequenzen variieren. Die programmierbare Steuerung X arbeitet auch mit dem Phasen- und Frequenzeinstellnetzwerk 12 zusammen und steuert die Richtung von Frequenzkorrekturen durch die digitale, phasenverriegelte Schleife. Die Eingänge zu dem Phasenkomparator sind auch mit einem Exklusiv-ODER-Gatter 24 gekoppelt, das weiterhin mit einem Verriegelungsdetektor 22 gekoppelt ist.
Wie zuvor erwähnt ist, arbeitet die Vielfachfrequenz-DPLL mit drei programmierbaren Steuereingängen X, Y und Z zusammen. Die programmierbaren Steuersignale arbeiten mit der Bandbreitensteuerung 20, der Phasen- und Frequenzeinstellung 12 und dem programmierbaren, digitalen Teiler 28 zusammen und richten bzw. lenken die Mittenfrequenz und Bandbreite der Vielfachfrequenz-DPLL. In der bevorzugten Ausführung der vorliegenden Erfindung ist es wünschenswert, eine erste Betriebsfrequenz mit einer Breitbandfähigkeit und verschiedene andere Betriebsfrequenzen mit einer schmalen Bandfähigkeit zu schaffen. Dieses Merkmal ermöglicht das Testen einer Anzahl von Betriebsfrequenzen, während die Vielfachfrequenz-DPLL auf eine bekannte, einzelne Frequenz programmiert ist. Die Bandbreitensteuerung 20 bewirkt eine Schleifenbandbreitenvariation durch Änderung der Anzahl der digitalen Impulse, die zu dem zusammengesetzten Takt addiert oder von diesem subtrahiert werden, während Schleifenphaseneinstellungen bewirkt werden.
Die programmierbaren Steuersignale Y, Z steuern auch die Schleifenbetriebsfrequenz in der nachfolgenden Art und Weise. Das zusammengesetzte Referenztaktsignal wird, über das Phasen- und Frequenzeinstellnetzwerk 12, zu dem Teiler 16 hin gekoppelt. In der bevorzugten Ausführungsform wird ein Taktreferenzsignal von 1,92 MHz geliefert, und, mit keiner anderen Manipulierung, würde der Teiler 16 eine Schleifenbetriebsfrequenz von 6000 Hz liefern. Deshalb ist eine Vielfachfrequenz-DPLL in der Lage, ungefähr 6000 Korrekturen pro Sekunde vorzunehmen. Zusätzlich sind die Teiler 26 und 28 zu dem 1,92 MHz Referenztakt und dem UND-Gatter 30 so gekoppelt, um ein Ausgangssignal zu liefern, das von verschiedenen, möglichen Frequenzen sein kann, und zwar basierend auf den programmierbaren Steuersignalen Y, Z. Die Ausgangsfrequenz des UND-Gatters 30 ist äquivalent zu
fEderived = N/200 (freference)
wobei N durch die programmierbaren Steuerungen Y, Z geliefert wird, wie in Figur 1 dargestellt ist. Deshalb ist zum Beispiel für N=1 dieser Ausgang
1,92 MHz/200 = 9600Hz
Das programmierbare Taktsignal wird zu dem Phasen- und Frequenzeinstellnetzwerk 12 hin gekoppelt, das entweder verschobene Referenztaktimpulse von dem 1,92 MHz Referenztaktsignal unter einer Rate, die durch das programmierbare Taktsignal bestimmt ist, addiert, subtrahiert oder möglicherweise keines von beiden vornimmt. Deshalb würde für N=1 die Schleifenbetriebsfrequenz wie folgt berechnet werden:
1,92 MHz + 9600 Hz = 6030 Hz
Wie früher erwähnt ist, kann für die Frequenzen, die beschrieben sind, die Vielfachfrequenz-DPLL ungefähr 6000 Korrekturen/Sekunde vornehmen. Wenn das Phasen- und Frequenzeinstellnetzwerk 6000 impulse/Sekunden zu dem Referenztaktsignal addiert oder von diesem subtrahiert, kann die digitale, phasenverriegelte Schleife Phasendisparitäten gemäß der folgenden Beziehung kompensieren:
1,92 MHz + 6000 Hz/320 = 6018,75 Hz
Deshalb kann, wenn die Bandbreitensteuerung 20 1 Impuls pro Korrektur addiert oder subtrahiert, die Schleifenbandbreite wie folgt definiert werden:
6000 Hz ± 18,75 Hz
Der Phasenkomparator 18 kann so programmiert werden, um Phasenvergleiche an den positiven Kanten von f&sub1; oder an sowohl der positiven als auch der negativen Kante von fo vorzunehmen, wenn X Y Z = 0 0 0 jeweils gilt. Die letztere Bedingung trägt ungefähr 12000 Korrekturen, die pro Sekunde vorgenommen werden können, und wird in Verbindung mit einem zusätzlichen Impuls pro Korrektur verwendet, der addiert oder subtrahiert wird, um die DPLL-Verriegelungsbandbreite zu erweitern.
1,92 + 2(12000)/320 = 6000 ±75Hz
Die programmierbaren Steuersignale X, Y, Z instruieren die Bandbreitensteuerung 20, 1, 2 oder 4 Impulse pro Korrektur hinzu zu addieren oder zu subtrahieren, wobei deshalb, gemäß der bevorzugten Praxis der vorliegenden Erfindung und der Beziehungen vorstehend, die Vielfachfrequenz-DPLL Schleifen-Bandbreiten von 18,75 Hz, 75 Hz oder 150 Hz unter der Steuerung des Band breitensteuerschaltkreises 20 liefern kann.
Die Beziehung zwischen den programmierbaren Steuersignalen X, Y und Z und der Schleifen-Betriebsfrequenz und der Bandbreite ist nachfolgend in Tabelle 1 dargestellt. TABELLE 1
Figur 2a stellt eine elektrische Schematik des Phasen- und Frequenzeinstellnetzwerks 12, des Phasenkomparators 18 und der Bandbreitensteuerung 20 und der digitalen Teiler 26, 28 der Figur 1 dar. Die zugeordneten Zeitabstimmungsdiagramme für Figur 2a sind in Figur 3a und Figur 3b dargestellt. Gemäß Figur 2a wird ein Referenztaktsignal mit dem Anschluß 14 gekoppelt und liefert die Betriebsreferenzfrequenz für die Vielfachfrequenz-DPLL. Das Referenztaktsignal wird durch ein Flip-Flop 101 verarbeitet, das weiterhin mit NOR-Gattern 103, 105 gekoppelt ist. Das Flip-Fiop 101 und die NOR-Gatter 103, 105 liefern einen Referenztakt, ein Signal B, und ein verschobenes Referenztaktsignal, Signal A, die in Figur 3a dargestellt sind. Der Ausgangsanschluß des NOR-Gatters 105, oder das Signal A, wird zu einem Flip-Flop 107 gekoppelt, das einen Eingang zu der Bandbreitensteuerung 20 bildet. Das Signal A wird auch zu einem Multiplexer 109 geliefert, der auch der Bandbreitensteuerung 20 zugeordnet ist. Das Signal A ist zusätzlich mit einem Flip-Flop 111 und einem UND-Gatter 113, die einen Bereich des Phasen- und Frequenzeinstellnetzwerks 12 bilden gekoppelt.
Der Ausgang des NOR-Gatters 103, Signal B, ist mit Flip-Flops 115, 117, 119, 121, 123 gekoppelt, die einen Bereich des Frequenzteilers 26 der Figur 1 bilden. Zusätzlich wird das Signal B mit Flip-Flops 125, 127 und 129 gekoppelt, die einen Bereich des programmierbaren Teilers 28 bilden. Das Signal B wird zusätzlich mit einem Flip-Flop 131 und einem Multiplexer 133 in dem Band breitensteuerschaltkreis 20 gekoppelt. Das Signal B wird weiterhin mit einem UND-Gatter 135 in dem Phasen- und Frequenzeinstellnetzwerk 12 gekoppelt.
Unter weiterer Bezugnahme auf Figur 2a weist der Phasenkomparator 18 Flip-Flops 137, 139, 141, 143, 145, 147 und 149, ODER-Gatter 151 und 153, UND-Gatter 155 und ein NOR-Gatter 157, die so gekoppelt sind, wie dies in Figur 2a dargestellt ist, auf. Genauer gesagt ist das Flip-Flop 137 mit Flip-Flops 141 und 143 gekoppelt, die einen Bereich des Phasenvorschubschaltkreises des Phasenkomparators 18 bilden. In ähnlicher Weise ist das Flip-Flop 147 mit Flip-Flops 145 und 149 gekoppelt und sie bilden einen Bereich des Phasenverzögerungs-Schaltkreises des Phasenkomparators 18. Das Flip-Flop 139 ist mit Fiip-Flops 143 und 145 gekoppelt und liefert Signale zu sowohl den Phasenvorschub- als auch den Phasenverzögerungs-Bereichen des Komparators 18. Ein ODER-Gatter 151 ist mit Flip-Flops 141 und 149 gekoppelt und liefert ein erstes Ausgangssignal für den Phasenkomparator 18. Ein ODER-Gatter 153 ist mit Flip-Flops 143 und 145 gekoppelt und liefert ein zweites Ausgangssignal für den Phasenkomparatorschaltkreis. Ein UND-Gatter 155 ist mit Flip-Flops 145 und 149 gekoppelt und arbeitet mit einem NOR-Gatter 157 zusammen, das mit Flip-Flops 141 und 143 gekoppelt ist, um eine Rücksetzfunktion zu dem Phasenkomparator 18 zu liefern. Es sollte angemerkt werden, daß die Flip-Flops 137, 139, 141, 143, 145, 147 und 149 Flip-Flops vom D-Typ sind, die ausreichend bekannt sind.
Die Betriebsweise des Phasenkomparators 18 wird in Verbindung mit Figur 3b erläutert werden. Wie nun die Figur 3b zeigt, sind dort zwei Zeitabstimmungssignale fo und 2fo dargestellt. Diese Signale werden von dem Taktreferenzsignal durch den digitalen Teilerschaltkreis 16 der Figur 1 abgeleitet, was nachfolgend detaillierter besprochen werden wird. Die drei abgeleiteten Zeitabstimmungssignale fo, o, und 2fo der Figur 3a sind mit dem Phasenkomparator 18 der Figur 2a gekoppelt, wie dies dargestellt ist. Genauer gesagt wird das Zeitabstimmungssignal fo zu dem D-Anschluß des Flip-Flops 139 und dem C-Anschluß des Flip-Flops 137 geliefert. Das o-Zeitabstimmungssignal wird zu dem C- Anschluß des Flip-Flops 147 geliefert. Das 2fo-Zeitabstimmungssignal wird zu dem C- Anschluß des Flip-Flops 139 geliefert. Das ankommende Datensignal, fo, wird zu den D- Eingangsanschlüssen der Flip-Flops 137 und 147 gekoppelt.
Wie nun die Figuren 2a und 3b zeigen, entspricht das Signal G der Figur 3b dem Q-Ausgangssignal des Flip-Flops 137 der Figur 2a. Das Signal H der Figur 3b entspricht dem Q-Ausgangsanschluß des Flip-Flops 147 der Figur 2a. Das Signal 1 der Figur 3b entspricht dem Q-Ausgangsanschluß des Flip-Flops 141 der Figur 2a. Das Signal G der Figur 3b entspricht dem Q-Ausgangsanschluß des Flip-Flops 137 der Figur 2a.
Wie früher erwähnt ist, ist der Zweck des Phasenkomparators 18 derjenige, Ausgangssignale zu liefern, die die relative Phase des Referenztaktsignals und des empfangenen Datensignals anzeigen. Das Ausgangssignal fo der phasenverriegelten Schleife wird dazu verwendet, das empfangene Datensignal fi abzutasten. Drei mögliche Phasenbeziehungen können zwischen diesen zwei Signalen existieren. Die Signale können in Phase sein oder das Ausgangssignal der phasenverriegelten Schleife kann dem ankommenden Datensignal vorausgehen oder nacheilen. Die Flip-Flops 137 und 139 liefern einen Vergleich des ankommenden Datensignals und des DPLL-Ausgangssignals. Wenn das ankommende Datensignal (f) dem Ausgangssignal des Teilers 16 vorangeht, wie dies in Figur 3b dargestellt ist, wird das Flip-Flop137 bewirken, daß das Signal G hoch gesetzt wird. Da das Flip-Flop 137 direkt durch fo getaktet wird, wird das Signal G auf der voranführenden Kante eines Übergangs in fo hoch gesetzt werden. Das Flip-Flop 139 ist mit fo gekoppelt und wird durch ein 2fo-Signal getaktet, wobei deshalb, für jeden positiven Übergang in fo, das Signal L hoch gesetzt werden wird, allerdings wird 2fo hoch 1/2 Zyklus gesetzt werden, nachdem fo hoch gesetzt war, und zwar aufgrund der 1/2 Zyklusverzögerung, die durch das Flip-Flop 139 erzeugt ist. Tatsächliche Phasenkorrekturen werden auf einem positiven Übergang in dem Signal L bewirkt, wobei es deshalb wünschenswert ist, das Signal L zu verzögern, um zu verhindern, daß Phasenkorrekturen auf einer Kante des fo-Steuertakts auftreten.
Für diese Phasenbedingungen, wie dies in Figur 3b dargestellt und vorstehend beschrieben ist, wird ein positiver Übergang in dem Signal G, gefolgt durch einen positiven Übergang in L, bewirken, daß der Ausgang des Flip-Flops 141 hoch (Signal I) gesetzt werden wird. Ein hoher Wert in dem Signal I zeigt an, daß fi fo vorangeht, und deshalb sollten Impulse zu dem zusammengesetzten Systemtakt hinzugefügt werden, um zu bewirken, daß sich die Phase von fo vorschiebt. Wenn die Phase des DPLL-Ausgangssignals dem empfangenen Datensignal vorangeht, wird der Ausgang des Flip-Flops 143, das Signal hoch gesetzt werden, was anzeigt, daß Impulse von dem zusammengesetzten Systemtakt subtrahiert werden sollten, um zu bewirken, daß sich fo verzögert.
Die Flip-Flops 145, 147 und 149 arbeiten in einer analogen Weise, allerdings wird das Flip-Flop 147 auf der negativen Kante von fo getaktet und erzeugt Phasenvergleichssignale I' und I', die in Bezug auf die Signale I und verzögert werden. Die Flip-Flops 145, 147 und 149 werden durch den Bandbreitensteuerschaltkreis 20 durch ein UND- Gatter 155 zurückgesetzt gehalten. Wenn der digitale Schaltkreis mit phasenverriegelter Schleife für einen engen Bandbetrieb eingestellt wird, ist ein Phasenvergleich pro Periode von fo erforderlich. Wenn die digitale, phasenverriegelte Schleife für einen breiten Bandbetrieb eingestellt wird, werden Flip-Flops 145, 147 und 149 aktiviert und der Phasenkomparator 18 liefert zwei Phasenvergleiche pro Vergleichsperiode. Das bedeutet, einen Vergleich auf der voranführenden Kante von fo und einen auf der nachlaufenden Kante von fo. Die Flip-Flops 141, 143, 145 und 149 werden auch zurückgesetzt, immer wenn eine Phaseneinstellung vorgenommen worden ist, und zwar durch das UND-Gatter 155 und das NOR-Gatter 157.
Wie nun die Figur 2a zeigt, ist dort der DPLL-Digitalteiler 28 dargestellt. Der digitale Teiler 28 wird durch den Systemtakt B getaktet und liefert ein variables Teilungsverhältnis basierend auf den programmierbaren Systemsteuerungen Y, Z. Der digitale Teiler 28 weist Flip-Flops 125, 127, 129 ebenso wie einen Multiplexer 159 und UND-Gatter 161, 163 und 173, NAND-Gatter 167, 169 und 171, einen Inverter 165 und EXKLUSIV-ODER-Gatter 177 und 175, die so gekoppelt sind, wie dies in Figur 2a dargestellt ist, auf.
Der digitale Teiler 26 weist Flip-Flops 115, 116, 119, 121, 123 und NAND-Gatter 181, 183, 185, 187, 189, die so gekoppelt sind, wie dies in Figur 2a dargestellt ist, auf.
Der digitale Teiler 26 liefert ein festgelegtes Teilungsverhältnis von 25. Der Teiler 28 liefert ein variables Teilungsverhältnis von 1 bis 8. Die Ausgänge der Teiler 26, 28 werden durch UND-Gatter 30 in einer Dual-Modulart, um ein zusammengesetztes Teilungsverhältnis 200/N zu liefern, kombiniert, wobei N durch programmierbare Steuerungen Y, Z gesteuert wird. Es sollte angemerkt werden, daß digitale Teiler dieses Typs ausreichend bekannt sind und verschiedene Teilerkonfigurationen zufriedenstellend funktionieren würden. Deshalb können die Teiler 26, 28 irgendwelche passenden 200/N digitale Teiler sein und sind nicht auf die spezifische Konfiguration, die in Figur 2a dargestellt ist, beschränkt.
Wie weiterhin die Figur 2a zeigt, ist dort das Phasen- und Frequenzeinstellnetzwerk 12 der Figur 1 dargestellt. Das Phasen- und Frequenzeinstellnetzwerk 12 arbeitet mit dem programmierbaren Steuersignal X, dem abgeleiteten, programmierbaren Taktsignal, dem Referenztaktsignal B, dem verschobenen Referenztaktsignal A und dem Ausgangssignal der Bandbreitensteuerung 20 zusammen und addiert oder subtrahiert Impulse zu bzw. von dem DPLL-Referenzsignal B, um Phasendisparitäten oder Frequenzänderungen zu kompensieren. Das Phasen- und Frequenzeinstellnetzwerk 12 weist Flip-Flops 111 und 197, die Frequenzeinstellungen bewirken, und Flip-Flops 209 und 211, die Phaseneinstellungen bewirken, auf. Das Phasen- und Frequenznetzwerk umfaßt zusätzliche Inverter 191, 195, 205, NAND-Gatter 193, 203, 113, 135 und 217, UND-Gatter 201 und 207, NOR-Gatter 215 und 157 und ODER-Gatter 213, die so gekoppelt sind, wie dies in Figur 2a dargestellt ist.
Wie früher erwähnt ist, liefern die ODER-Gatter 151 und 153 in dem Phasenkomparator 18 ein Ausgangssignal, wobei ein aktives Signal, das an dem Ausgang des ODER-Gatters 151 erscheint, Impulse anzeigt, die zu dem zusammengesetzten Takt, Signal E, hinzuaddiert werden sollten, um in Bezug auf die Phase zu kompensieren, und ein aktiver Ausgang, der an dem Ausgang des ODER-Gatters 153 erscheint, zeigt ähnliche Impulse, die subtrahiert werden sollen, um in Bezug auf die Phase zu kompensieren. Das Phasen- und Frequenzeinstellnetzwerk 12 arbeitet auch mit den programmierbaren Signalen X, Y, Z zusammen, um Frequenzverschiebungen in der Betriebsfrequenz der digitalen, phasenverriegelten Schleife zu bewirken.
Das Phasen- und Frequenzeinstellnetzwerk 12 liefert Phasen- und Frequenzeinstellungen durch Kombinieren oder Subtrahieren eines Referenztakts, Signal B, und eines verschobenen Referenztakts, Signal A, um ein zusammengesetztes Signal E zu liefern, das den digitalen Teiler 16 mit phasenverriegelter Schleife der Figur 2b betreibt. Zusätzlich ist das Phasen- und Frequenzeinstellnetzwerk 12 mit dem Ausgang des UND-Gatters 30 gekoppelt, das ein programmierbares Taktsignal produziert und die Einstelirate des Phasen- und Frequenzeinstellnetzwerks 12 einrichtet.
Das Phasen- und Frequenzeinstellnetzwerk 12 arbeitet weiterhin mit dem programmierbaren Eingangssignal X zusammen, das positive oder negative Frequenzverschiebungen von der mittleren Schleifenbetriebsfrequenz anzeigt.
Im Betrieb wird das Phasen- und Frequenzeinstellnetzwerk 12 kontinuierlich mit dem Taktsignal A über das Flip-Flop 111 und das NAND-Gatter 113, dem Taktsignal B, über das Flip-Flop 197 und das NAND-Gatter 135, und dem Taktsignal C über NAND-Gatter 193 und 203 versorgt. Das programmierbare Eingangssignal X wird mit einem Inverter 191 gekoppelt, der selektiv entweder das Flip-Flop 197 (Frequenzaddierung) oder das Flip-Flop 111 (Frequenzsubtraktion) aktiviert, und zwar in Abhängigkeit von dem Zustand des Signals X. Wenn das programmierbare Steuersignal X niedrig ist, dann wird das abgeleitete, programmierbare Taktsignal C zu dem Flip-Flop 197 über das NAND-Gatter 193 und den inverter 195 gekoppelt. In einer ähnlichen Art und Weise wird dann, wenn das programmierbare Eingangssignal X hoch ist, das abgeleitete Taktsignal C mit dem Flip-Flop 111 über das NAND-Gatter 203 und den Inverter 205 gekoppelt. Wenn das programmierbare, abgeleitete Taktsignal C an dem Verzögerungseingang des Flip-Flops 197 erscheint, wird das Taktsignal B dem Signal C ermöglichen, durch das Flip-Flop 197 zu dem ODER-Gatter 213 zu takten. Der nächste B-Taktimpuls wird das Flip-Flop 197 zurücksetzen, was so tormäßig einen einzigen Impuls durch das Flip-Flop 197 steuert.
Der Ausgang des ODER-Gatters 213 ist normalerweise niedrig mit Ausnahme dann, wenn Impulse zu dem Hauptsystemtakt B hinzuaddiert werden, wobei deshalb, wenn der Ausgang des Flip-Flops 197 hoch ist, der Takt A mit dem Taktsignal B durch die NAND- Gatter 113, 135 und 217 summiert werden wird.
Impulse werden von dem Takt B in einer ähnlichen Weise subtrahiert. Wenn das programmierbare Eingangssignal X niedrig ist, wird das programmierbare, abgeleitete Taktsignal C zu dem Flip-Flop 111 durch das NAND-Gatter 203 und den Inverter 205 gekoppelt werden. Das programmierbare, abgeleitete Taktsignal C wird durch das Flip-Flop 111 mit jedem positiven Übergang des Taktsignals A getaktet, was dem Ausgang ermöglicht, zu hoch überzugehen, was demzufolge den Ausgang des NOR-Gatter 215 zu niedrig überführt. Wenn der Ausgang des NOR-Gatters 215 zu niedrig übergeht, wird das NAND-Gatter 135 gesperrt werden und der Hauptsystemtakt B wird von dem zusammengesetzten Taktsignal E isoliert werden.
Phasenkompensationen werden auch unter Verwendung des ODER-Gatters 213, des NOR-Gatter 215 und der NAND-Gatter 113, 135 und 217 bewirkt. Wie früher erwähnt ist, weist der Ausgang der ODER-Gatter 151 und 153 Phaseneinstellanzeigesignale auf. Das bedeutet, daß, wenn der Ausgang des ODER-Gatters 151 aktiv ist, dann eine positive Phaseneinstellung erforderlich ist. Wenn der Ausgang des ODER-Gatters 153 aktiv ist, ist eine negative Phasenverschiebung erforderlich. Wie nun die Figur 2a zeigt, arbeitet der Phasenkomparator 18 mit dem Phasen- und Frequenzeinstellnetzwerk 12 über UND-Gatter 201 und 207 zusammen. UND-Gatter 201 und 207 wirken auch mit NAND- Gattern 193 und 203 zusammen und liefern eine Entscheidung zwischen den Phasen- und Frequenzeinstellungen. Wenn eine Frequenzeinstellung momentan in Bearbeitung ist, werden die UND-Gatter 201 und 207 verhindern, daß die Phaseneinstellung bewirkt werden wird, bis die Frequenzeinstellung abgeschlossen worden ist. Dieses Merkmal wird in weiterem Detail später besprochen werden.
Unter der Annahme, daß eine Frequenzeinstellung nicht momentan in Bearbeitung ist, werden die Phasenvergleichssignale I, , I' oder ' zu den Verzögerungseingängen der Flip-Flops 209, 211 jeweils gekoppelt werden. Die Phaseneinstell-Fiip-Flops 209 und 211 wirken auch mit Taktsignalen A, B durch die Bandbreitensteuerung 20 zusammen. Die Bandbreitensteuerung 20 wird in weiterem Detail nachfolgend besprochen werden. Kurz gesagt liefert allerdings der Bandbreitensteuerschaltkreis 20 eine Steuerung für die Zahl der Impulse, die zu dem zusammengesetzten Taktsignal E für Phasenvergleiche hinzuaddiert oder davon subtrahiert werden sollen.
Der Bandbreitensteuerschaltkreis bewirkt eine variable Impulssteuerung durch Liefern eines variablen Taktsignals zu den Flip-Flops 209 und 211. Wenn der Verzögerungseingang des Fiip-Flops 209 aktiv ist, wird jeder positive Übergang des Signals, das an dem Taktanschluß erscheint, bewirken, daß das Signal K zu hoch übergeht, was den Ausgang des ODER-Gatters 213 aktiviert, das das NAND-Gatter 113 freigibt. Wie vorstehend erwähnt ist, werden, wenn das NAND-Gatter 113 freigegeben ist, Impulse zu dem zusammengesetzten Systemtakt E hinzuaddiert werden, wobei die tatsächliche Zahl der Phasenimpulse, die hinzuaddiert ist, durch den Taktanschluß des Fiip-Flops 209 gesteuert wird.
Wenn eine negative Phasenverschiebung erforderlich ist, müssen Impulse von dem zusammengesetzten Taktsignal E subtrahiert werden. Wenn der Ausgang des ODER-Gatters 153 aktiv ist, wird eine negative Phaseneinstellung momentan bewirkt, der Ausgang des NAND-Gatters 203 ist hoch, was das UND-Gatter 207 freigtibt, das den Ausgang des NOR-Gatters 153 zu dem Flip-Flop 211 hin koppelt. Das Flip-Fiop 211 arbeitet mit der Bandbreitensteuerung 20 über den Taktanschluß des Flip-Flops 211 zusammen. Mit jedem positiven Übergang des Bandbreitensteuertakts, der in dem Bandbreitensteuerschaltkreis erzeugt ist, wird der Ausgang des Flip-Flops 211 zu hoch übergehen, wenn eine negative Phasenverschiebung erforderlich ist. Wenn der Ausgang des Fiip-Flops 211 hoch ist, wird der Ausgang des NOR-Gatters 215 zu niedrig übergehen, was das NAND-Gatter 135 sperrt, um demzufolge zu verhindern, daß Impulse des Haupttaktsignals B mit dem zusammengesetzten Systemtaktsignal E kombiniert werden.
Wie früher erwähnt ist, werden Phaseneinstellungen verzögert werden, wenn eine Frequenzeinstellung momentan bewirkt wird. Um nun auf den Phasenkomparator 18 der Figur 2a Bezug zu nehmen, weisen die Ausgänge der Flip-Flops 141, 143, 145 und 149 Signale auf, die Phaseneinstellungen anzeigen. Wenn einmal ein Phaseneinstellsignal erscheint, wird das Signal beibehalten werden, bis das geeignete Fiip-Fiop zurückgesetzt ist. Das Rücksetzsignal zeigt an, daß eine Phaseneinstellung abgeschlossen worden ist. Das Phaseneinstellungs-Rücksetzsignal wird von dem Phasen- und Frequenzeinstellnetzwerk 12 durch ein NOR-Gatter157 abgeleitet. Die Ausgänge der Phaseneinstell-Flip-Flops 209 und 211 werden zu den Eingängen des NOR-Gatters 157 derart hin gekoppelt, daß, immer wenn eine Phaseneinstellung abgeschlossen worden ist, und zwar auf dem nächsten, darauffolgenden Bandbreitensteuertakt, der Ausgang des NOR-Gatters 157 zu niedrig übergehen wird, was die Flip-Flops 141 und 143 zurücksetzt.
Wie nun noch die Figur 2a zeigt, ist dort die Bandbreitensteuerung 20 der Figur 1 im Detail dargestellt. Die Bandbreitensteuerung 20 wird durch die programmierbaren Steuersignale X, Y und Z und die programmierbaren Schalter 223 und 225 gesteuert. Die Bandbreitensteuerung 20 liefert eine variable Steuerung, die die Zahl der Impulse bestimmt, die während einer Phaseneinstellung addiert oder subtrahiert werden sollen. Genauer gesagt kann die Bandbreitensteuerung 20 Phaseneinstellungen von einem, zwei oder vier Impuls(en) basierend auf programmierbaren Eingangssignalen bewirken. Wie früher erwähnt ist, liefert die Bandbreitensteuerung 20 ein variables Taktsignal zu den Flip- Flops 209 und 211 des Phasen- und Frequenzeinstellnetzwerks 12.
Die Bandbreitensteuerung 20 weist Flip-Flops 131 und 221, die als ein Frequenzteiler gekoppelt sind, Fiip-Flops 107 und 219, die auch als ein Frequenzteiler gekoppelt sind, ein NOR-Gatter 227, programmierbare Schalter 223 und 225 und Multiplexer 133 und 109 auf. im Betrieb werden Fiip-Flops 131 und 221 mit dem Takt B gekoppelt und liefern Signale unter einem halb und einem viertel der Rate des Referenztaktsignals B. Flip- Flops 107 und 219 sind mit dem Taktsignal A gekoppelt und liefern Signale unter einem halb und einem viertel der Rate des Taktsignals A. Die geteilten Taktsignale B und A werden zu Multiplexern 133 und 109 über die programmierbaren Schalter 223 und 225 jeweils gekoppelt. Die programmierbaren Schalter 223 und 225 steuern, welches geteilte Taktsignal zu den Multiplexern 133 und 109 gekoppelt wird. Wenn der Modus einer Eins-Position ausgewählt ist, wird ein dividiertes Taktsignal einer höheren Rate zu den Phaseneinstell-Flip-Flops 209 und 211 hin gekoppelt werden, was bewirkt, daß die Q- Ausgänge der Flip-Flops 209 und 211 schneller eingestellt und freigemacht werden, um dadurch die Anzahl der Impulse zu reduzieren, die von dem zusammengesetzten Systemtakt, Signal E, hinzuaddiert oder von diesem subtrahiert werden müssen.
Wenn eine relativ große Anzahl von Impulsen zu dem zusammengesetzten Taktsignal hinzuaddiert oder von diesem subtrahiert wird, werden größere Phasenverschiebungen bewirkt werden, wodurch eine breitere Bandbreitenfähigkeit zu der Schleife geliefert wird. Das NOR-Gatter 227 ist mit den Signalen X, Y, Z der programmierbaren Schleifensteuerung gekoppelt und besitzt einen Ausgang, der mit den Taktanschlüssen der Multiplexer 133 und 109 gekoppelt ist.
Ein hohes Ausgangssignal an dem Ausgang des NOR-Gatters 227 zeigt an, daß die digitale, phasenverriegelte Schleife für einen breiten Bandbetrieb eingestellt worden ist. Dieses Ausgangssignal bewirkt, daß die Multiplexer 133 und 109 die programmierbaren Schalter 223 und 225 auswählen, die zuvor für eine erforderliche Systemkonfiguration eingestellt worden sind, was bewirkt, daß die Flip-Flops 209 und 211 vielfache Impulskorrekturen bewirken. Wenn der Ausgang des NOR-Gatters 227 niedrig ist, wird die Vielfachfrequenz-, digitale, phasenverriegelte Schleife für einen schmalen Bandbetrieb eingestellt werden und die Multiplexer 109, 133 werden Signale A und B auswählen, die einzelne Impulskorrekturen bewirken.
Wie nun die Figur 2c zeigt, ist dort eine detaillierte, elektrische Schematik des digitalen Teilers 16 und des Verriegelungsdetektors 22 der Figur 1 dargestellt. Die verschiedenen Zeitabstimmungssignale der Figur 2b sind in Figur 3b und in den Figuren 2a und 3c dargestellt und auf sie wird untereinander austauschbar Bezug genommen werden.
Der Frequenzteiler 16 der Figur list mit dem zusammengesetzten Taktsignal E der Figuren 2a und 3a gekoppelt. Der Frequenzteiler 16 teilt das zusammengesetzte Taktsignal E, um das Betriebstaktsignal fo, der digitalen, phasenverriegelten Schleife 10, zu liefern. Zusätzlich liefert der Frequenzteiler 16 eine Vielzahl abgeleiteter Taktsignale, um den Verriegelungsdetektor 22 zu betreiben. Der Frequenzteiler 16 weist Flip-Flops 301, 303, 305, 307, 309, 311, 313, 315, 317 und ein NOR-Gatter 319, das so gekoppelt ist, wie es in Figur 2b dargestellt ist, auf, was eine ausreichend bekannte Frequenzteilerkonfiguration ist. Der Ausgang des Flip-Flops 303 liefert ein Signal unter einem Viertel der Frequenz des zusammengesetzten Taktsignals E, das dazu verwendet wird, verschiedene Bereiche des Verriegelungsdetektors 22 zu betreiben. Zusätzlich bilden die Flip-Flops 311, 313 und 315 und das NOR-Gatter 319 einen durch 5 teilenden Teiler 310, der ein Signal einer Zwischenfrequenz in Bezug auf das Gesamte des Teilers 16 erzeugt. Die kombinierten Ausgänge des Teilers 310 weisen einen Taktimpuls auf, der um fo herum zentriert ist, das Betriebstaktsignal der digitalen, phasenverriegelten Schleife 10. Gemäß der bevorzugten Ausführung der vorliegenden Erfindung liefert der Teiler 16 ein Ausgangssignal, das durch 320 in Bezug auf das zusammengesetzte Taktsignal E geteilt worden ist. Es sollte angemerkt werden, daß viele Frequenzteilerkonfigurationen zufriedenstellend in Zusammenhang mit der vorliegenden Erfindung funktionieren würden und die vorliegende Erfindung nicht auf die spezifische Konfiguration, die in Figur 2b dargestellt ist, begrenzt ist.
Wie weiterhin noch die Figur 2b zeigt, ist dort der Verriegelungserfassungsschaltkreis 16 im Detail dargestellt. Der Verriegelungsdetektor 16 vergleicht das Ausgangstaktsignal der digitalen, phasenverriegelten Schleife, fo, und ein empfangenes Datensignal, fi, und liefert eine Indikation, wenn sich die zwei Signale in Phase befinden. Der Verriegelungsdetektorschaltkreis 22 ermöglicht der digitalen, phasenverriegelten Schleife der vorliegenden Erfindung, daß sie als ein Ton-Detektor verwendet wird. Da die digitale, phasenverriegelte Schleife so programmiert werden kann, um bei einer spezifischen, bekannten Frequenz zu arbeiten, kann der Verriegelungsdetektor 22 eine Indikation liefern, daß eine spezifische Frequenz, innerhalb der Betriebsbandbreite, erfaßt worden ist.
Die Verriegelungserfassungsschaltkreis-Eingänge werden durch ein EXKLUSIV-ODER- Gatter 329 geliefert, das mit dem ankommenden Datensignal, fi, und dem Ausgangssignal fo des Frequenzteilers 16 gekoppelt ist. Der Ausgang des EXKLUSIV-ODER-Gatters 329 ist hoch, immer dann, wenn sich fo und fi außerhalb der Phase befinden. Der Ausgang des EXKLUSIV-ODER-Gatters 329 ist mit einem UND-Gatter 331 mit Vielfacheingang gekoppelt. Das UND-Gatter 331 ist weiterhin mit dem Ausgang des Flip- Flops 303 gekoppelt, das das zusammengesetzte Taktsignal E, geteilt durch 4, (E/4) ist, ebenso wie mit den Ausgängen des Teilers 310. Die Ausgänge des Teilers 310 liefern einen Impuls, der um fo herum zentriert ist, und werden dazu verwendet, um sicherzustellen, daß die Ergebnisse des Vergleichs von f, und fo durch das UND-Gatter 331, frei von einem fo-Zittern, tormäßig hindurch gesteuert werden. Wenn fo und fi außerhalb der Phase sind, wird der Ausgang des EXKLUSIV-ODER-Gatters 329 hoch sein und das UND-Gatter wird dem (E/4) Signal erlauben, das Flip-Fiop 335 zu takten. Wenn der Ausgang des EXKLUSIV-ODER-Gatters 329 niedrig ist, wird das UND-Gatter 331 gesperrt werden und kein E/4 Taktimpuls wird das Flip-Flop 335 erreichen.
Die Fiip-Flops 335, 337 und 339 sind in einer herkömmlichen Teilerkonfiguration 334 gekoppelt und liefern einen Überlauf-Ausgangsimpuls zu jedem Zeitpunkt, zu dem acht E/4 tormäßig gesteuerte Taktimpulse akkumuliert sind. Die Flip-Flops 321 und 323 sind in einer ausreichend bekannten Teilerkonfiguration gekoppelt. Die Fiip-Flops 321 und 323 sind mit dem Ausgangssignal, fo, der digitalen, phasenverriegelten Schleife gekoppelt und liefern ein Ausgangssignal bei einem Viertel der Frequenz von fo. Die Flip-Flops 325 und 327 und das EXKLUSIV-NOR-Gatter 333 weisen einen Kantendetektorschaltkreis auf, der durch einen relativ höheren Frequenztakt E/4 getaktet wird. Deshalb weist der Ausgang des EXKLUSIV-NOR-Gatters 333 ein Signal auf, das einen Impuls besitzt, der an jeder vierten Kante des Ausgangssignals der geteilten, phasenverriegelten Schleife auftritt. Anders ausgedrückt weist das Ausgangssignal des EXKLUSIV-NOR-Gatters 333 ein Signal auf, das einen Impuls besitzt, der unter einer Rate von fo/2 auftritt. Das Ausgangssignal des EXKLUSIV-NOR-Gatters 333 wird dazu vewendet, den Teiler 334 zurückzusetzen. Wenn weniger als 8 (E/4) tormäßig gesteuerte Taktimpulse während zwei Zyklen des Ausgangssignals, fo, der digitalen, phasenverriegelten Schleife akkumuliert worden sind, wird der Teiler 334 zurückgesetzt werden und keine Überlaufimpulse werden erzeugt werden. In der bevorzugten Praxis der vorliegenden Erfindung kann der Frequenzteiler 334 von 0 bis 4 Mal während zwei fo-Zyklen überlaufen.
Die Überlaufimpulse des Teilers 334 werden dazu verwendet, den Teiler 341 zu takten. Der Teiler 341 liefert einen Ausgangsimpuls immer dann, wenn der Teiler 334 8 Überlaufimpulse produziert. Wenn sich die Signale fo und fi ausreichend außerhalb der Phase befinden, wird eine signifikante Zahl tormäßig gesteuerter (E/4) Taktimpulse durch die Teiler 334 und 341 akkumuliert werden. Die Überlaufimpulse des Teilers 341 werden dazu verwendet, das Fiip-Flop 351 zu takten und zu verriegeln, das den Eingang zu dem Verriegelungserfassungs-Verriegelungsschaltkreis 350 bildet. Der Verriegelungserfassungs-Verriegelungsschaltkreis 350 akkumuliert Überlaufimpulse, S, des Teilers 341 und zeigt an, ob sich die digitale, phasenverriegelte Schleife in einem verriegelten Zustand befindet. Der Verriegelungserfassungs-Verriegelungsschaltkreis 350 wird durch Signale P und R gesteuert, die die Ausgangssignale der EXKLUSIV-ODER-Gatter 352 und 354 jeweils aufweisen.
Die Signale P und R werden durch den Teiler 343 und einen Dualkanten-Detektor, der durch Flip-Flops 345, 347 und 349 und ein EXKLUSIV-NOR-Gatter 354 und das EXKLUIV-ODER-Gatter 352 gebildet ist, erzeugt. Der Frequenzteiler 343 ist mit dem Ausgang des EXKLUSIV-NOR-Gatters 333 gekoppelt, der ein gepulstes Signal ist, das eine Frequenz von fo/2 besitzt. Der Teiler 343 liefert einen Ausgangsimpuls alle 512 fo-Impulse. Das Ausgangssignal des Teilers 343, das benannte Signal O, besitzt eine Frequenz von ungefähr 11,7 Hz in der bevorzugten Ausführung der vorliegenden Erfindung. Die Flip-Flops 345, 347 und 349 sind in einer Schieberegisterkonfiguration gekoppelt, die durch das (E/4) Taktsignal getaktet wird. Das EXKLUSIV-ODER-Gatter 352 erzeugt einen Impuls, der an jeder Kante der Impulse des Signals O auftritt. Das EXKLUSIV-NOR- Gatter 354 erzeugt ein gepulstes Ausgangssignal R, das in der Frequenz identisch ist, allerdings in Bezug auf das Signal P verzögert ist. Wie früher erwähnt ist, sind die verschiedenen Zeitabstimmungssignale des Verriegelungserfassungsschaltkreises 22 in Figur 3c dargestellt und auf sie wird untereinander austauschbar mit den Bezeichnungen, die in Figur 2b dargestellt sind, Bezug genommen.
Unter Bezugnahme nun auf den Verriegelungserfassungs-Verriegelungsschaltkreis 350 der Figur 2b liefert das Flip-Flop 351 die erste Stufe des Verriegelungserfassungs-Verriegelungsschaltkreises. Wenn ein Impuls in Signalen auftritt, wird das Flip-Flop 351 verriegelt werden und das Signal T wird zu hoch gesetzt werden. Das Signal T verbleibt hoch, bis das Flip-Flop 351 durch das Signal R zurückgesetzt wird. Falls keine Überlaufimpulse des Signals F das Flip-Flop 351 verriegelt haben, wird das Signal T niedrig verbleiben. Das Flip-Flop 351 wird mit dem verzögerten Signal R zurückgesetzt, wobei deshalb, wenn keine Überlaufimpulse empfangen werden, das Signal T inaktiv verbleibt. Wenn das Signal T inaktiv ist, wird der nachfolgende C-Taktimpuls das Flip-Flop 353 takten und bewirken, daß das Signal U zu hoch übergeht. Der Impuls des hohen Signals U wird in das Flip-Flop 357 durch den C-Takt hineingetaktet werden, was bewirkt, daß das Signal W zu hoch übergehen wird. Ein logisch hoher Zustand in dem Signal W zeigt an, daß sich die digitale, phasenverriegelte Schleife in einem verriegelten Zustand befindet.
Wenn einmal das Signal W auf hoch gesetzt worden ist, wird das Signal V zu niedrig überführt werden. Das Signal V taktet das Flip-Flop 357, wobei deshalb, wenn das Signal V auf niedrig verriegelt wird, das Flip-Fiop 357 gesperrt werden wird. Immer wenn das Signal W auf hoch verriegelt wird, wird das Signal W notwendigerweise auf niedrig verriegelt. Wenn das Verriegelungserfassungssignal W aktiv ist, wird das letzte Segment des Signals S, Signal U, das einen nicht verriegelten Zustand anzeigte, die Fiip-Flops 359 und 361 nicht zurückgesetzten Die Flip-Flops 359 und 361 werden C Taktimpulse so lange zählen, wie sie nicht zurückgesetzt sind. Das Ausgangssignal des Flip-Flops 361 wird dazu verwendet, das Flip-Flop 357 zurückzusetzen, und bewirkt ein Signal W, um einen sich außerhalb einer Verriegelung befindlichen Zustand anzuzeigen. Deshalb müssen für das In-Verriegelung-Indikatorsignal W, um es zurückzusetzen, zwei aufeinanderfolgende Signal-S-Aus-Verriegelung-Indikationen auftreten. Zusätzliche Teilerstufen können mit den Fiip-Flops 359 und 361 kombiniert werden, um eine zusätzliche Fähigkeit zu liefern, um zusätzliche Aus-Verriegelung-Indikatorimpulse zu fordern, die für eine Aus-Verriegelung-Indikation erforderlich sind.
Zusammenfassend ist ein verbesserter, Vielfachfrequenz-, digitaler, phasenverriegelter, mit Schleifen versehener Schaltkreis beschrieben worden. Die Vielfachfrequenz-, digitale, phasenverriegelte Schleife verwendet einen herkömmlichen Schaltkreis, um sowohl eine Frequenz als auch eine Phaseneinstellung in der digitalen, phasenverriegelten Schleife zu bewirken. Die bevorzugte Praxis der vorliegenden Erfindung sieht die Verwendung eines Phasen- und Frequenzeinstellnetzwerks vor, um selektiv ein Referenztaktsignal und ein verschobenes Referenztaktsignal zu kombinieren oder selektiv Impulse von dem Referenztaktsignal wegzulassen, um ein zusammengesetztes, digitales, phasenverriegeltes Taktsignal zu erzeugen. Die Betriebsmittenfrequenz der digitalen, phasenverriegelten Schleife wird programmierbar durch periodisches Addieren verschobener Referenztaktimpulse zu dem Referenztaktsignal unter einer Rate, die durch das programmierbare Taktsignal bestimmt ist, gesteuert. Die Vielfachfrequenz-, digitale, phasenverriegelte Schleife kann als ein Ton-Detektor durch Hinzufügung eines Verriegelungserfassungsschaltkreises verwendet werden. Die Vielfachfrequenz-, digitale, phasenverriegelte Schleife kann für eine bekannte Betriebsfrequenz programmiert werden. Wenn der Verriegelungserfassungsschaltkreis einen verriegelten Zustand in der digitalen, phasenverriegelten Schleife anzeigt, ist eine bekannte Frequenz, innerhalb der Bandbreite der Schleife, notwendigerweise erfaßt worden. Die Vielfachfrequenz-, digitale, phasenverriegelte Schleife könnte als ein Vielfach-Ton-Detektor durch programmierbare Verschiebung der Betriebsfrequenz der Vielfachfrequenz-, digitalen, phasenverriegelten Schleife sequentiell zwischen erforderlichen Frequenzen verwendet werden. Demgemäß werden andere Modifikationen, Verwendungen und Ausführungsformen für einen Fachmann auf dem betreffenden Fachgebiet, ohne den Schutzumfang der beigefügten Ansprüche zu verlassen, ersichtlich werden.

Claims

1. Verriegelungsdetektor zur Verwendung in einer digitalen, phasenverriegelten Schleife, die ein Eingangssignal und ein Ausgangssignal besitzt, zum Produzieren eines Ausgangssignals des Verriegelungsdetektors in Abhängigkeit der relativen Phase des Eingangs der phasenverriegelten Schleife und der Ausgangssignale, der aufweist:

Einrichtungen zum Erzeugen eines sich außerhalb der Phase befindlichen Signals des Eingangs- und Ausgangssignals der phasenverriegelten Schleife, die außerhalb der Phase sind;

Einrichtungen zum Erzeugen eines Taktsignals in der Form von Hochfrequenzimpulsen;

eine Torsteuereinrichtung zum tormäßigen Steuern der Hochfrequenz-Taktimpulse, um tormäßig gesteuerte Taktimpulse zu erzeugen, wenn das sich außerhalb der Phase befindliche Signal anzeigt, daß das Eingangs- und Ausgangssignal der phasenverriegelten Schleife außerhalb der Phase sind;

eine erste und eine zweite Teilerein richtung zum Akkumulieren der tormäßig gesteuerten Taktimipulse, wobei jeder unter einer periodischen, allerdings unterschiedlichen, Rate, jeweils zurückgesetzt wird, und wobei der erste Teiler Impulse über eine relativ kurze Periode relativ zu der Periode der Hochfrequenz-Taktimpulse akkumuliert und der zweite Teiler Überlaufimpulse, die von dem ersten Teiler ausgegeben werden, akkumuliert, wobei die Überlaufimpulse, die von dem ersten Teiler ausgegeben sind, außerhalb der Verriegelung befindliche Impulse aufweisen, die anzeigen, daß sich die phasenverriegelte Schleife außerhalb einer Verriegelung befindet, und die durch den zweiten Teiler über eine relativ lange Periode relativ zu der Periode der Hochfrequenz-Taktimpulse akkumuliert werden; und

eine Verriegelungsindikatoreinrichtung zum Anzeigen eines verriegelten Zustands in dem Fall, daß der zweite Teiler nicht eine vorbestimmte Anzahl von sich außerhalb der Verriegelung befindlichen Impulsen akkumuliert hat, und wobei die Verriegelungsindikatoreinrichtung verschiedene, aufeinanderfolgende, lange Perioden von sich außerhalb der Verriegelung befindlichen Zyklen erfordert, bevor sie so eingestellt wird, um einen sich außerhalb der Verriegelung befindlichen Zustand anzuzeigen.

2. Verriegelungsdetektor nach Anspruch 1, wobei die Hochfrequenz-Taktimpulse zusätzlich so tormäßig gesteuert werden, um um die Mitte jedes halben Zyklus des Ausgangssignals der phasenverriegelten Schleife zentriert zu werden.

3. Verriegelungsdetektor nach Anspruch 1 oder 2, wobei eine programmierbare Zahl aufeinanderfolgender, sich außerhalb der Verriegelung befindlicher Impulse erforderlich ist, um den Verriegelungsindikator so einzustellen, um einen sich außerhalb der Verriegelung befindlichen Zustand anzuzeigen.

4. Verfahren zum Erfassen eines verriegelten Zustands in einer digitalen, phasenverriegelten Schleife, die Eingangs- und Ausgangssignale besitzt, wobei das Verfahren die Schritte aufweist:

a) Erzeugen eines sich außerhalb der Phase befindlichen Signals dann, wenn das Eingangs- und Ausgangssignal der phasenverriegelten Schleife außerhalb der Phase sind;

b) Erzeugen eines Taktsignals in der Form von Hochfrequenz-Taktimpulsen und tormäßiges Steuern der Hochfrequenz-Taktimpulse, um tormäßig gesteuerte Taktimpulse bei dem Vorhandensein des erzeugten, sich außerhalb der Phase befindlichen Signals zu erzeugen;

c) Akkumulieren der tormäßig gesteuerten Taktimpulse mit einem ersten Zähler, wobei der erste Zähler Impulse über eine relativ kurze Periode relativ zu der Periode der Hochfrequenz-Taktimpulse akkumuliert;

d) Akkumulieren der ersten Zählerausgangsimpulse mit einem zweiten Zähler, wobei der zweite Zähler Impulse über eine relativ lange Periode relativ zu der Periode der Hochfrequenz-Taktimpulse akkumuliert;

e) Zurücksetzen des ersten und des zweiten Zählers unter einer periodischen, allerdings unterschiedlichen, Rate jeweils; und

f) Anzeigen eines verriegelten Zustands in dem Fall, daß der zweite Zähler nicht eine vorbestimmte Anzahl von Impulsen akkumuliert hat, bevor der zweite Zähler zurückgesetzt ist.

5. Verfahren nach Anspruch 4, das weiterhin den Schritt aufweist:

g) Anzeigen eines sich außerhalb der Verriegelung befindlichen Zustands in dem Fall, daß der zweite Zähler einen Ausgangsimpuls über eine Vielzahl aufeinanderfolgender Zyklen mit relativ langer Periode produziert.