DE3230067A1 - Permanentspeichervorrichtung - Google Patents

Description

Die vorliegende Erfindung betrifft eine Permanentspeichervorrichtung, wie z.B. ein EPROM (löschbares und elektrisch programmierbares ROM).

Bei einem EPROM bestehen die Speicherzellen aus MISFETs (Metall-Isolator-Halbleiter-Feldeffekttransistoren) mit einem doppelten Gate-Aufbau, die ein floatendes (potentialfreies) Gate und ein Steuergate besitzen, die in vertikalen und lateralen Richtungen angeordnet sind. Die auf den Adressensignalen für die X-Decoder basierenden Steuersignale werden selektiv an die Steuergates der Speicherzellen in der X-Richtung über eine gemeinsame Wortleitung angelegt j die auf den Adressensignalen für die Y-Decoder basierenden Steuersignale werden selektiv an die Drainelektroden der Speicherzellen in der Y-Richtung über eine gemeinsame Bit-Leitung angelegt, um hierdurch die Schreib- und Lese-Vorgänge auszuführen. Bei einem so aufgebauten EPROM wird ein großer Betrag an elektrischer Leistung verbraucht, wenn periphere Schaltungen, wie z.B. Decoder, mit MISFETs aufgebaut sind, deren Kanal den gleichen Leitungstyp besitzt. Die Erfinder der vorliegenden Erfindung haben daher versucht, den Leistungsverbrauch zu reduzieren, indem sie periphere Schaltkreise entwarfen, die CMOS-FETs einsetzen (komplementäre Metall-Oxid-Halbleiter-Feldeffekttransistoren).

Bei der Untersuchung haben die Erfinder der vorliegenden Erfindung Jedoch den Umstand herausgefunden, daß dann, wenn die peripheren Schaltungen aus CMOSFETs aufgebaut sind, ein N-Kanal-MISFET vom Verarmungstyp, der als Widerstandselement in einer zwischen die Wortleitung und den VersorgungsSpannungsanschluß V_pp zum Laden der Wortleitung geschalteten Hochziehschaltung verwendet wird, es erlaubt, daß ein großer Betrag von Strom von der Wortleitung in den X-Decoder insbesondere dann fließt, wenn Daten ausgelesen werden sollen, und er eine Reduzierung des Leistungsverbrauchs erschwert. Insbesondere wird ein Transfergate (ein MISFET vom Verarmungstyp), der zwischen den X-Decoder und die Wortleitung einer nicht ausgewählten Zeile geschaltet ist, leitend gemacht, wenn Informationen ausgelesen werden sollen. Daher tritt eine Potentialdifferenz über dem Widerstand auf, die gleich der Lesespannung (V_pp = 5 Volt) ist. Da aber der MISFET in der Hochziehschaltung einen kleinen Widerstand besitzt, fließt der elektrische Strom leicht von dem Spannungs-Versorgungsanschluß V_pp aus über den MISFET, die Wortleitung und das Transfergate zu dem X-Decoder. Mit einem Betrag von etwa 1o /uA fließt der Strom durch jede Wortleitung. Daher fließt insgesamt ein Strom von etwa 5 mA.

Die gleiche Erscheinung tritt ebenfalls auf, wenn ein MISFET vom Verarmungstyp als Widerstandselement in der Hochziehschaltung auf der Seite der Y-Decoder eingesetzt wird. Wenn Daten ausgelesen werden, so fließt nämlich ein Extra-Strom in den Y-Decoder, was zu einem Anwachsen des Gesamtverbrauchs an elektrischem Strom (elektrische Leistung) führt.

Um beim Auslesen von Daten den Stromverbrauch zu reduzieren und um den Leistungs "verbrauch des EPROM zu vermindern, kann man versuchen, das Verhältnis (W/L) der Kanalbreite des MISFET zu seiner Kanallänge zu redu-

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zieren, so daß der Drainstrom vermindert wird. In diesem Fall besteht jedoch die einzige Möglichkeit darin, die Kanallänge zu vergrößern, weil die Kanalbreite nicht in diesem Umfang reduziert werden kann. Eine Vergrößerung der Kanallänge führt jedoch zu einem Anwachsen der Fläche des MISFET und macht es schwierig, für die Vorrichtung eine hohe Integrationsdichte zu erreichen.

Die Erfinder der vorliegenden Erfindung haben daher untersucht, einen P-Kanal-MISFET des Anreicherungstyps anstelle eines N-Kanal-MISFETs des Verarmungstyps als Widerstandselement zu verwenden. In diesem Fall kann beim Auslesen von Daten verhindert werden, daß der Strom in die nicht ausgewählten Leitungen fließt. Die Verwendung einer Schreibspannung Vp_p von beispielsweise 25 Volt oder 21 Volt während des Einschreib-Vorganges trägt jedoch zum Auftreten des Latch-Up-Effektes ("Einklink-Effekt") bei, der wiederum zu einer Beschädigung der Elemente führt. Durch die Diffusionsgebiete, die Halbleitersubstrate und die Wannen des N-Kanal-MISFET und des P-Kanal-MISFET werden nämlich parasitäre Transistoren des PNP- und des NPN-Typs gebildet, und eine PNPN-Thyristorstruktur wird leitend gemacht (Auftreten des Latch-Up-Effektes) durch parasitäre Transistoren, die durch eine hohe, an diese parasitären Transistoren angelegte Spannung getriggert werden.

Aufgabe der Erfindung ist dementsprechend, eine Speichervorrichtung anzugeben, bei der der elektrische Leistungsverbrauch reduziert ist, und bei der der Integrationsgrad erhöht wird, bei der ferner das Auftreten des Latch-Up-Effektes verhindert ist, und die stabil arbeitet.

3ο Eine weitere Aufgabe der Erfindung besteht darin, eine Speichervorrichtung mit stark vermindertem Leistungsverbrauch anzugeben, die es ermöglicht, den Integrationsgrad zu erhöhen, die das Auftreten des Latch-Up-Effektes verhindert, und die stabil arbeitet, wobei das in der Hochziehschaltung verwendete

Widerstandselement beim Auslesen von Daten einen hohen Widerstandswert aufweist, um den Blindstrom zu beschränken, und einen kleinen Widerstand beim Einschreiben von Daten aufweist, um die Ladegeschwindigkeit zu erhöhen.

Diese Aufgabe wird mit einer im Oberbegriff des Patentanspruches 1 angegebenen Permanentspeichervorrichtung nach der im kennzeichnenden Teil des Patentanspruches angegebenen Weise gelöst.

Weitere vorteilhafte Ausgestaltungen der Erfindung ergeben sich aus den Unteransprüchen.

Im folgenden wird nun die Erfindung anhand der in den Figuren dargestellten Ausführungsbeispiele beschrieben und näher erläutert.

Fig. 1 zeigt ein Schaltbild einer Ersatzschaltung eines EPROM gemäß einem ersten Ausführungsbeispiel der vorliegenden Erfindung;

Fig. 2 zeigt eine Draufsicht auf einen Teil der Speicherzellen und der Hochziehschaltung bei dem EPROM der Fig. 1;

Fig. 3 zeigt einen Querschnitt, bei dem der Abschnitt A einen Teil entlang der Linie X-X der Fig. 2 und der Abschnitt B einen Teil der peripheren Schaltungselemente darstellt;

Fig. 4A bis 4F zeigen in Querschnitten die Stufen der Herstellung des Speicherzellenanteiles A und des Anteiles B der peripheren Schaltungselemente entsprechend Fig. 3;

Fig.5 zeigt einen Querschnitt durch ein zweites Ausführungsbeispiel der vorliegenden Erfindung;

— Jb —

Fig. 6 zeigt in einem Schaltbild eine Ersatzschaltung für ein EPROM nach einem dritten Ausführungsbeispiel der Erfindung;

Fig. 7 zeigt in einer Draufsicht einen Teil der Speicherzellen und der Hochziehschaltung bei dem EPROM der Fig. 6;

Fig. 8 zeigt einen Querschnitt, bei dem der Abschnitt A einen Teil entlang der Linie X-X der Fig. 7 und der Abschnitt B einen Teil der peripheren Schaltungselemente darstellt;

Fig. 9A bis 9F zeigen in Querschnitten die Schritte zur Herstellung des Speicherzellenabschnittes A und des Abschnittes B der peripheren Schaltungselemente der Fig. 8;

Fig. 1o zeigt einen Querschnitt durch ein viertes Ausführungsbeispiel der vorliegenden Erfindung;

Fig. 11 zeigt in einem Diagramm die Beziehung zwischen der Gatespannung und dem Drainstrom;

Fig. 12 zeigt in einem Querschnitt ein fünftes Ausführungsbeispiel der vorliegenden Erfindung;

Fig. 13 zeigt in einem Querschnitt ein sechstes Ausführungsbeispiel der vorliegenden Erfindung;

Fig. 14 zeigt einen Querschnitt eines siebten Ausführungsbeispiels der vorliegenden Erfindung;

Fig. 15 zeigt einen Querschnitt eines achten Ausführungsbeispiels der vorliegenden Erfindung;

Fig. 16 bis 19 stellen ein neuntes Ausführungsbeispiel der vorliegenden Erfindung dar, wobei die Fig. 16 und 19 Draufsichten auf Hochzieh-Widerstände sind; und

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Fig. 17 in einem Querschnitt den Speicherzellenabschnitt A und den Abschnitt B der peripheren Schaltelemente darstellt, und wobei die Fig. 18 in einem Diagramm die Beziehung zwischen der Gatespannung und dem Drainstrom darstellt.

Fig. 2o zeigt einen Querschnitt durch ein zehntes Ausführungsbeispiel der Erfindung;

Fig. 21 zeigt einen Querschnitt durch ein elftes Ausführungsbeispiel der vorliegenden Erfindung;

die Fig. 22 und 23 zeigen ein zwölftes Ausführungsbeispiel der vorliegenden Erfindung. Fig. 22 zeigt in einer Draufsicht einen Speicherzellenanteil und die Fig. 23 einen Querschnitt durch den Speicherzellenabschnitt A undden Abschnitt B der peripheren Schaltungselemente.

Ausführungsbeispiele der vorliegenden Erfindung, die sich für EPROMs eignen, werden unter Bezugnahme auf die Figuren nun beschrieben.

Fig. 1 zeigt den Schaltungsaufbau eines EPROM nach einem ersten Ausführungsbeispiel der vorliegenden Erfindung. Die Speicherzellen sind in vertikalen und lateralen Richtungen angeordnet; sie bestehen aus N-Kanal-MISFETs mit doppeltem Gateaufbau (Q_m_., ... ^QMi-m) ^Ms (^QMn-1« ·" ^QMn-m^ ^{die ein floatendes} (potentialfreies) Gate und ein Steuergate besitzen. Gemeinsame Wortleitungen VL, Wp ··· W , welche die Steuergates verbinden, und gemeinsame Bit-Leitungen W^ ... D , die die Draingebiete verbinden, sind in sich überkreuzender Weisein Form einer Matrix angeordnet. Die Enden auf der einen Seite der Wortleitungen sind über Transfergates Qm₁, ... Q_m vom Verarmungstyp an den X-Decoder X-DEC angeschlossen; die

anderen Enden sind an den Spannungsversorgungsanschluß Vpp über Hochwiderstandselemente r,. ... r angeschlossen, die Hochziehschaltungen zum Laden der Wortleitungen bilden. Die einzelnen Bit-Leitungen sind an eine Leseschaltung RC und an eine Schreibschaltung WC durch eine gemeinsame Bit-Leitung über Schalt-MISFETs Q_S1, Qo angeschlossen. Weiterhin sind die Gates der FETs Q_S1, ... Q_Sm über Transfer-Gates Q₁₁ ¹ ... Q_Tm' an einen Y-Decoder Y-DEC angeschlossen. Weiterhin sind Hochwiderstandselemente r ·, ... r ' der Hochziehschaltungen zwischen den Spannungsversorgungsanschluß V_pp und den Verbindungspunkt der FETs Qo₁» ··· Qo_ und der Transfer-Gates Q^₁ ', ... Qm_1n ¹ geschaltet.

Zur Verminderung des elektrischen Leistungsverbrauchs sind bei diesem EPROM die peripheren Schaltungen wie die Decoder X-DEC und Y-DEC, die Lese- und Schreibschaltungen alle mit CMOS-Transistoren aufgebaut. Es ist aber darauf hinzuweisen, daß anstelle der oben erwähnten MISFETs vom Verarmungstyp polykristalline Siliziumschichten von hohem Widerstand als Widerstandselemente T₁, ... r , ^₁ ¹J ··· r ' in den Hochziehschaltungen auf der Seite des Spannungsversorgungsanschlusses V_pp zum Anlegen einer hohen Spannung eingesetzt worden sind.

Im folgenden wird nun der Betrieb des EPROM beschrieben. Wenn Daten eingeschrieben werden, so wird eine hohe Spannung (z.B. 25 Volt) an den Spannungsversorgungsanschluß Vpp angelegt. Wenn Daten gelesen werden sollen, so wird eine niedrige Spannung (z.B. 5 Volt) angelegt.

Demgegenüber wird die auf den an die Ausgangsseite des X-Decoders X-DEC angeschlossenen Wortleitungen hervorgerufene Spannung auf einen Pegel von beispielsweise 5 Volt eingestellt, wenn die Leitungen ausgewählt werden, und auf einen tiefen Pegel von beispielsweise O Volt gesetzt, wenn die Leitungen nicht ausgewählt werden.

Die Schreibfreigabespannung We, die an die Gates der Transfer-Gates vom Verarmungstyρ, die aus MISFETs ^QT1 * *' ^Tn ^bes-teJlen» angelegt wird, wird auf einen hohen Pegel von beispielsweise 5 Volijge setzt, wenn Daten auszulesen sind, und auf einen tiefen Pegel von beispielsweise O Volt gesetzt, wenn Daten einzuschreiben sind.

Der Einschreibvorgang wird nun beschrieben. Wenn mit einer dem Spannungsversorgungsanschluß V_pp zugeführten hohen Spannung von beispielsweise 25 Volt die Wortleitung W₁ ausgewählt ist, so wird das aus dem MISFET Op. bestehende Transfer-Gate nichtleitend gemacht. Daher wird die hohe Spannung (25 Volt) an die Wortleitung W₁ angelegt. Wenn in diesem Fall der Schalt-MISFET Qg₁ durch den Y-Decoder Y-DEC ausgewählt worden ist, so wird eine Spannung von 13 Volt an das Drain der Speicherzelle Qm_1-1 von der Schreibschaltung WC angelegt. Dementsprechend wird eine Information in die Speicherzelle QjVj-J_-1 eingeschrieben. Hierbei sind die auf den MISFETs Qm₂ · · · QrP_n bestehenden Transfer-Gates alle leitend gemacht, und die nicht ausgewählten Wortleitungen W₂, ... W nehmen den Referenzpegel (Massepegel) an. An die Steuergates der mit den nicht ausgewählten Wortleitungen verbundenen Speicherzellen wird keine Spannung angelegt.

Es wird nun der Lesevorgang beschrieben. Eine niedrige Spannung, beispielsweise 5 Volt, wird an den Versorgungsspannungsanschluß V_pp angelegt. Der Ausgang des ausgewählten X-Decoders wird auf 5 Volt gesetzt. Wenn die Wortleitung W₁ ausgewählt wird, so nimmt die Source-Spannung des MISFET Qm₁ den Wert von 5 Volt an, und folglich wird das Transfer-Gate Q^₁ leitend gemacht. Demzufolge wird die Spannung (von 5 Volt) des X-Decoders der Wortleitung W₁ zugeführt.

Wenn der Schalt-MISFET Qg₁ durch den Y-Decoder ausgewählt ist, so wird an das Drain der Speicherzelle Q^_1-1 über die Lesespannung eine Spannung von 5 Volt zugeführt. Auf diese Weise ist der Lesevorgang ausgeführt.

Wenn eine Information gelesen wird, so nehmen die nicht ausgewählten Wortleitungen Wp ... W den Referenzpegel (Massepegel) an. In diesem Fall fließt ein Leckstrom von dem Versorgungsspannungsanschluß V_pp über die Hochziehwiderstände r₂ ... r_n zu den nicht ausgewählten Wortleitungen W₂ ... W_n. Daher müssen diese Widerstände Γρ ... r einen hohen Widerstandswert besitzen. Von der vorliegenden Erfindung werden Widerstandselemente angegeben, die diese Forderung erfüllen.

Unter Bezugnahme auf die Fig. 2 und 3 wird im folgenden nun im einzelnen der Aufbau eines EPROM mit solchen Widerstandselementen beschrieben.

Die Fig. 2 zeigt Hochziehschaltungen für drei Wortleitungen Wp, W, und W, der Fig. 1, und die Fig. 3 zeigt einen Querschnitt, bei dem der Abschnitt A einen Teil entlang der Linie X-X der Fig. 2 darstellt, und der Abschnitt B einen Teil der peripheren Schaltungselemente zeigt. Hochziehschaltungen für die anderen Wortleitungen und Widerstände rJ, ... r ' sind in der gleichen, in den Fig. 2 und 3 dargestellten Weise aufgebaut; sie sind in dem Diagramm nicht dargestellt. Die Speicherzellen sind voneinander durch FeId-SiOp-Filme 2a getrennt, die auf eine.- Hauptoberfläche eines P-artigen Siliziumsubstrats 1 gebildet sind. Der Speicherzellen-Abschnitt A ist von dem Abschnitt B für die peripheren Schaltungselemente wie Decoder usw. durch einen FeId-SiO₂-FiIm 2b getrennt. Zur Vereinfachung der Zeichnung ist der unter dem Feld-SiO₂-Filmen befindliche Kanalstopper weggelassen. Die Speicherzellen

bestehen aus in dem Substrat 1 gebildeten N - artigen Diffusionsgebieten 3, 4, 5 und 6, aus Steuergates CGp, CG, und CG^, die als Teile der aus polykristallinen Siliziumfilmen gebildeten Wortleitungen ausgestaltet sind, und aus floatenden Gates FGp, FG, und FG, , die aus polykristallinen Siliziumfilmen bestehen, die unter den Steuergates angeordnet sind. Die Steuergates erstrecken sich als Wortleitungen auf dem FeId-SiOp-FiIm 2b, und diejenigen Teile von ihnen, die nicht mit Phosphor behandelt oder in die keine Ionen injiziert sind, dienen als Hochwiderstandselemente r~, r^ und r^ in den Hochziehschaltungen. Die Widerstandselemente Γρ, r,, Γ/ bestehen daher aus den gleichen polykristallinen Siliziumfilmen der zweiten Schicht wie die Wortleitungen (und die Steuergates), und die an ihren Enden befindlichen N⁺-artigen polykristallinen Siliziumfilme 7, 8, 9 sind an eine gemeinsame Aluminiumleiterbahn 1o angeschlossen, die an den Spannungsversorgungsanschluß V_pp angeschlossen ist.

Die Widerstandselemente r., r_o ... r_ sollten einen elektrischen Widerstand von mehr als 1o Ohm, besser Io bis 1o Ohm, insbesondere 1o bis 1o^y Ohm haben. Der Widerstand muß sehr viel größer als der Widerstand eines N-Kanal-MISFET vom Verarmungstyp sein (5 x 1ο·* Ohm). Wie unter Bezugnahme auf die Schaltung der Fig. 1 erwähnt wurde, bedeutet dies, daß dann, wenn beispielsweise der Transistor CV?* der nicht ausgewählten Leitung beim Auslesen von Daten leitend gemacht wird, der Widerstand Γρ aus polykristallinem Silizium, der einen hohen Widerstandswert besitzt, nur einen .sehr kleinen Strom über die Wortleitung W^ und den Transistor Qm_2-1 in den Decoder X-DEC fließen läßt. Auf der Seite des Y-Decoders Y-DEC haben die Widerstände r _Λ ' ... r¹ Wi-

7 1o derstandswerte von etwa 1o bis 1o Ohm, so daß nur ein sehr kleiner Strom in den Decoder Y-DEC fließen kann. Dementsprechend kann der beim Auslesen von Daten

in die Decoder fließende Strom insgesamt sehr stark reduziert und kleiner als einige Nanoampe're pro Element gemacht werden, so daß der Verbrauch an elektrischer Leistung bis zu einem Grad erniedrigt wird, der vergleichbar mit dem von CMOS-Schaltungen ist. In dieser Hinsicht sollten die Widerstände T₁ ... r , r · ... r ' Widerstände von mehr als 1o Ohm aufweisen. Der Widerstand sollte Jedoch nicht mehr als 1o Ohm betragen, weil ein zu grosser Widerstand die Schreibgeschwindigkeit herabsetzt. Bei dem Ausführungsbeispiel bestehen die peripheren Schaltungen, wie z.B. die Decoder entsprechend der Fig. 3, aus CMOS-Elementen, um den Verbrauch an elektrischer Leistung herabzusetzen. Bei der Fig. 3 bezeichnet das Bezugszeichen 11 eine N-artige Wanne; die Bezugszeichen 12 und 13 bezeichnen P⁺-artige Diffusionsgebiete; mit 14 und 15 sind N⁺-artige Diffusionsgebiete bezeichnet, mit 16 und 17 Gate-Elektroden, die aus einer zweiten Schicht aus polykristallinem Silizium bestehen, 18 und 19 bezeichnen Gate-Oxidfilme, 2o und 21 SiO₂-Filme auf der Oberfläche der polykristallinen Siliziumfilme, und mit 22 ist ein Film aus Phosphorsilicatglas bezeichnet.

Wie oben beschrieben, unterscheiden sich die Hochwiderstandselemente r. ... r , r ' ... r ' der Hochziehschaltungen dieses Ausführungsbeispieles sehr stark von ...den oben erwähnten N-Kanal-MISFETs vom Verarmungstyp. Das bedeutet, daß die Größe der Elemente nicht vergrößert werden muß, um den Strom zu verkleinern, wenn Daten ausgelesen werden sollen. Vielmehr kann die Größe (insbesondere die Breite und die Dicke der Widerstandsfilme) leicht geändert werden,oder es kann mittels Ioneninjektion Dotierstoff eingebracht werden, um den gewünschten hohen Widerstand zu erzielen. Daher kann die Größe der Widerstandselemente auf weniger als ein Zehntel der Größe des MISFET reduziert werden, wodurch es möglich wird, das EPROM selbst mit einer hohen Integrationsdichte zu versehen.

Weiterhin sind die Widerstandselemente r ... r , T₁ ¹ ... r_m« alle auf dem FeId-SiO₂-FiIm 2b gebildet und von dem Substrat 1 getrennt, so daß bezüglich der Elemente in dem CMOS-Abschnitt B der Fig. 3 keine parasitären Transistoren gebildet werden, d.h. daß der Latch-Up-Effekt (Einklinkeffekt) effektiv verhütet und der Betrieb stabil wird. Selbst wenn man versucht, anstelle der oben erwähnten Hochwiderstandselemente Widerstände zu verwenden, die aus in dem Substrat 1 gebildeten diffundierten Gebieten oder ionenimplantierten Gebieten bestehen, ist es gegenwärtig schwierig, diesen Gebieten einen ausreichend hohen Widerstand zu geben. Im Fall der N-artigen Widerstandsgebiete tritt weiterhin auf der Seite des CMOS-Abschnittes eine Thyristorkonstruktion auf, die den Latch-Up-Effekt hervorruft.

Die Hochwiderstandselemente bestehen aus einem polykristallinen Siliziumfilm der zweiten Schicht, und sie können präzise ohne Änderung des Herstellungs-Verfahrens für gewöhnliche EPROMs leicht gebildet werden. Dies wird nachfolgend mit dem Herstellungsprozeß der Fig. 4 beschrieben.

Entsprechend der Fig. 4A werden zunächst auf der Hauptoberfläche des P-artigen Siliziumsubstrats 1 eine N-artige Wanne 11 und ein FeId-SiO₂-FiIm 2b selektiv mittels Diffusion und der Technik der selektiven Oxidation gebildet. Nachdem ein Gateoxidfilm 18 gebildet worden ist, wird auf der gesamten Oberfläche des Siliziumsubstrates 1 mittels chemisehen Abscheidens aus der Gasphase (im folgenden als CVD-Verfahren bezeichnet) ein polykristalliner Siliziumfilm abgeschieden, und er wird durch Fotoätzung mit einem Muster versehen, so daß nach einer

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Behandlung mit Phosphor (d.h. nachdem der polykristalline Siliziumfilm mit Dotierstoff dotiert worden ist) ein polykristalliner Siliziumfilm 23 mit einer vorgegebenen Gestalt gebildet wird. Die Oberfläche des polykristallinen Siliziumfilms 23 wird sodann zur Bildung eines darauf liegenden SiC^-Filmes 2o oxidiert. Auf der Seite der peripheren Schaltungen wird der Gateoxidfilm entfernt und ein neuer Gateoxidfilm 19 gebildet, oder der Gateoxidfilm 18 wird als Gateoxidfilm 19 verwendet.

Sodann wird als zweite Schicht ein polykrxstalliner Siliziumfilm 24 auf der gesamten Oberfläche des Substrates 1 mit einem CVD-Verfahren entsprechend der Fig. 4B abgeschieden, und ein vorgegebener Teil davon wird mit einem SiO₂-FiIm 25 (als Maske) mittels eines CVD-Verfahrens bedeckt, gefolgt von einer Phosphorbehandlung. Der nicht mit der Maske 25 bedeckte polykristalline Siliziumfilm 24 wird N⁺- leitend, und der unter der Maske 25 liegende polykristalline Siliziumfilm bleibt ein polykristalliner Siliziumfilm mit hohem Widerstand.

Die Maske 25 wird sodann entsprechend der Fig. 4C durch Ätzen entfernt, und der polykristalline Siliziumfilm 24, der SiOp-FiIm 2o, der polykristalline Siliziumfilm 23 und der SiO₂-FiIm 18 werden nacheinander einer Ätzung auf das gleiche Muster ausgesetzt. Damit werden polykristalline Siliziumfilme 26 und 27 in der Form von Steuergates, polykristalline Siliziumfilme 28 und 29 in der Form von floatenden Gates, polykristalline Siliziumfilme 3o und 31 in der Form von Gateelektroden der peripheren Schaltungen gebildet, und die Gateoxidfilme auf beiden Seiten des polykristallinen Siliziumfilmes werden entfernt, um das Substrat freizulegen. Durch die

oben beschriebene Musterbildung verbleibt auf der Seite des Widerstandselementes r, ein N⁺-artiger polykristalliner Siliziumfilm 9 mit einem vorgegebenen Muster.

Danach wird die Oberfläche des Substrates durch Erhitzen leicht oxidiert, um gemäß der Fig. 4D einen dünnen SiOp-FiIm 34 zu bilden; ein SiOp-FiIm wird anschließend auf der gesamten Oberfläche des Substrates 1 mittels eines CVD-Verfahrens abgeschieden. Der SiO₂-FiIm wird zur Bildung von Masken 32, 33, die den Widerstand r. und die Wanne 11 bedecken, selektiv geätzt. Durch das Ätzen zur Bildung der Masken 32, 33 wird der dünne SiOp-FiIm 34 mit Ausnahme der Teile unter den Masken 32, 33 entfernt. Die Oberfläche des Substrates und die Oberflächen der polykristallinen Siliziumfilme 26, 27» 3o, 31 und 9 werden dann mit einem Strahl 35 von Arsenionen bestrahlt, so daß in die freigelegte Oberfläche des Substrates und in die polykristallinen Siliziumfilme 27, 9, die nicht mit den Masken 32, 33 bedeckt sind, Arsenionen selektiv injiziert werden, und anschließend wird ein Glühen (Tempern) in Stickstoff ausgeführt. Auf diese Weise werden in dem Substrat 1 als Source-Gebiete bzw. als Drain-Gebiete N⁺-artige Diffusionsgebiete 4, 5, 14 und 15 gebildet, und es wird N -artiges Silizium 36 gebildet, das an die polykristallinen Siliziumfilme 27 und 9 angrenzt. Die Größe des N -artigen Siliziumfilmes 36 kann willkürlich gesetzt werden in Abhängigkeit von der Gestalt der Maske 32, und damit kann der Widerstandswert des Widerstandes r, aus polykristallinem Silizium von hohem Widerstand auf irgendeinen gewünschten Wert eingestellt werden. In der Fig. 3 und in den nachfolgenden Zeichnungen ist auf den beiden Seiten des Widerstandes r^ von hohem

Widerstandswert der N⁺-artige polykristalline SiIi-

ziumfilm 36 als eine mit den N⁺artigen Siliziumfilmen 27 und 9 einheitliche Struktur dargestellt.

Die Masken 32, 33 werden dann entsprechend der Fig. 4E entfernt, und es wird ein neuer SiOp-FiIm mittels eines CVD-Verfahrens mit nachfolgender Ätzung abgeschieden, um SlO₂-Filme 36, 37 auf vorgegebenen Teilen zu bilden. Unter Verwendung der SiOp-Filme 36, als Maske wird die gesamte Oberfläche mit einem Strahl 38 von Borionen bestrahlt, um P⁺-artige Diffusionsgebiete 12, 13 zu bilden, die als Source- oder Drain-Gebiete in der Wanne 11 dienen.

Entsprechend der Fig. 4F werden die Masken 36, 37 entfernt, und die Oberflächen werden in einer oxidierenden Atmosphäre für die Bildung eines SiO₂-Filmes einer leichten Wärmebehandlung unterzogen, um hierdurch Gateelektroden CG,, CG^, FG,, FG,, 16 und 17 der MISFETs zu bilden. Sodann werden der auf der gesamten Oberfläche mittels eines CVD-Verfahrens abgeschiedene Phosphorsilicatglasfilm 22 und der darunterliegende SiOp-FiIm selektiv mittels Photoätzung für die Bildung von durchgehenden Kontaktlöchern 39, 4o entfernt.

Sodann wird Aluminium auf der gesamten Oberfläche mittels einer Vakuum-Abscheidetechnik abgeschieden und mittels Photoätzung mit einem Muster versehen, um Aluminiumleiterbahnen, wie z.B. die Bit-Leitung D , die VersorgungsSpannungsleitung 1o usw. entsprechend der Fig. 3 zu bilden.

Die Fig. 5 entspricht dem Querschnitt der Fig. 3, unterscheidet sich Jedoch dadurch, daß das Hochwiderstandselement r, in der Hochziehschaltung auf dem polykristallinen Silizium der ersten Schicht be-

steht und über eine Alurainiumleiterbahn 41 mit dem Steuergate CG^ verbunden ist. Mit dieser Konstruktion kann man ohne Änderung des Herstellungsverfahrens ein Hochwiderstandselement erhalten, das die gleichen Funktionen und Wirkungen zeigt wie jene des oben beschriebenen Ausführungsbeispiels.

Der Herstellungsprozess ist wie folgt. In dem Verfahrensschritt der Fig. 4A bleibt der polykristalline Siliziumfilm der ersten (PoIy-Si-) Schicht auf dem Feld-SiOp-Film 2b zurück, und die Oberflächen werden selektiv mit Phosphor in der gleichen Weise wie bei dem Verfahrensschritt der Fig. 4B behandelt, um einen Anteil von polykristallinem Silizium mit hohem Widerstand zu bilden. Nach der Oxidation der Oberfläche des polykristallinen Siliziumfilms der ersten Schicht wird darauf eine zweite polykristalline Siliziumschicht aufgebracht und einer Musterbildung entsprechend der Fig. 4C und einer nachfolgenden Oxidation unterworfen. In diesem Fall wird der polykristalline Siliziumfilm des Steuergates CG^ einer solchen Musterbildung unterworfen, so daß er entsprechend der Darstellung der Fig. 5 von demjenigen polykristallinen Siliziumfilm, der den Widerstand r, bildet, getrennt ist. Sodann werden Arsenionen entsprechend der Fig. 4D injiziert, wobei der mittels eines CVD-Verfahrens gebildete SiO₂-FiIm als Maske für die Bildung von N⁺- artigen Gebieten dient. In diesem Fall sollte der Hochwiderstandsanteil r^ mit einer Maske (SiOp) bedeckt sein. Sodann werden entsprechend dem Schritt der Fig. 4E Borionen eingebracht und die Oberflächen oxidiert, gefolgt von einer Bildung eines Phosphorsilicatglasfilmes wie bei dem Schritt der Fig. 4F. Nach der Bildung von Durchtrittslöchern in dem Glasfilm wird Aluminium aufgedampft, und mittels einer Musterbildung werden Aluminiumleiterbahnen D , 41

und 1o gebildet.

Bislang wurde ein erstes und ein zweites Ausführungsbeispiel der Erfindung beschrieben. Die oben beschriebenen Ausführungsbeispiele können Jedoch auf der Basis der dieser Erfindung zugrunde liegenden technischen Idee weiter modifiziert werden. Beispielsweise kann zusätzlich zu der Verwendung eines polykristallinen Siliziumfilmes von hohem Widerstand auch eine PN-Grenzschicht-Diode, die in dem polykristallinen Siliziumfilm gebildet ist, als Hochwiderstandselement in der Hochziehschaltung eingesetzt werden. Weiterhin kann der polykristalline Siliziumfilm in einen einkristallinen Film mittels eines konventionellen Glühverfahrens (Temperverfahrens) mit einem Laserstrahl umgewandelt werden, und der einkristalline Siliziumfilm als Hochwiderstandselement verwendet werden. Die Erfindung kann nicht nur auf das oben erwähnte EPROM, sondern auch auf ein EAROM (elektrisch änderbares ROM) wie auch auf jeden anderen Permanentspeicher angewendet werden, bei dessen Betriebsbedingungen hohe Spannungen Vpp vorliegen.

Ein EPROM nach einem dritten Ausführungsbeispiel der vorliegenden Erfindung wird nachfolgend im Zusammenhang mit den Fig. 6, 7, 8 und 9A tis 9F beschrieben. Die gleichen Teile wie in den Fig. 1 bis 5 sind mit den gleichen Bezugszeichen versehen.

Die Fig. 6 zeigt den Schaltungsaufbau des EPROM, bei dem die in vertikalen und lateralen Richtungen angeordneten Speicherzellen aus N-Kanal-MISFETs (Qjvm -i ··· Q_Mi__m) bis (QiVj_n-1 -·· Qi^m) bestehen, die ein floatendes Gate und ein Steuergate besitzen. Gemeinsame Wortleitungen W₁, W₂ ... W_n, die Steuergates verbinden, und gemeinsame Bit-Leitungen D₁ ... D » die die Drains

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verbinden, sind in einander überkreuzender Weise in Form einer Matrix angeordnet. Die Enden der einen Seite der Wortleitungen sind an den X-Decoder X-DEC über Transfer-Gates Qm₁ ..· Q_Tnvom Verarmungstyp angeschlossen, und die Enden der anderen Seite sind über änderbare Widerstandselemente R₁ .. . R , die die Hochziehschaltungen zum Laden der Wortleitungen bilden, an den Versorgungsspannungsanschluß V_pp angeschlossen. Die einzelnen Bit-Leitungen sind über Sehalt-MISFETs Qg. ... Qg an eine Leseschaltung und an eine Schreibschaltung angeschlossen. Weiterhin sind Gates der FETs Qg₁ ... Qg über Transfer-Gates vom Verarmungstyp Q_T1' ... Qm_1n' mit dem Y-Decoder Y-DEC verbunden. Änderbare Widerstandselemente R₁ ¹ ... R ' der Hoch-Ziehschaltungen sind zwischen den Versorgungsanschluß und die Verbindungspunkte gelegt, an denen die

FETs Qg₁ ... Q_Sm mit den Transfer-Gates Qm₁ ¹ ... Qm ' miteinander verbunden sind.

Um den Verbrauch an elektrischer Leistung bei diesem EPROM zu reduzieren, bestehen die peripheren Schaltungen, wie z.B. die Decoder X-DEC und Y-DEC, die Leseschaltungen und Schreibschaltungen usw. aus CMOS-Transistoren. Hier ist auf den Umstand hinzuweisen, daß MISFETs Q_pi ... Qp_n, Qm₁' ... Qp_1n ¹ (die Elemente mit änderbarem Widerstand), welche als Kanalteil einen polykristallinen Siliziumfilm von hohem Widerstand besitzen, als Widerstandselemente R₁ ... R , R₁ ¹ ... R ' in den Hochziehschaltungen auf der Seite der Versorgungsspannung Vpp anstelle der MISFETs vom Verarmungs-J5o typ verwendet werden, um die hohe Spannung anzulegen. Dies wird nachfolgend im einzelnen unter Bezugnahme auf die Fig. 7 und 8 beschrieben.

Die Fig. 7 zeigt Hochziehschaltungen für drei Wortleitungen W₂, W-z und W, ; die Fig. 8 zeigt einen Quer-

schnitt, bei dem der Abschnitt A einen Teil entlang der Linie X-X der Fig. 7 darstellt und ein Abschnitt einen Teil der peripheren Schaltungselemente darstellt. Hochziehschaltungen für andere Wortleitungen und Widerstande L¹ . . . R ' sind in der gleichen Weise wie bei den Fig. 7 und 8 aufgebaut und hier nicht dargestellt. Durch Feld-SiO₂-Filme 2a, die auf der einen Hauptoberfläche des P-artigen Siliziumsubstrates 1 gebildet sind, sind die Speicherzellen voneinander getrennt. Der Speicherzellen-Abschnitt A ist weiterhin von dem Abschnitt B für die peripheren Schaltelemente, wie z.B. die Decoder, durch den FeId-SiO₂-FiIm 2b getrennt. Der Kanalstopper unter den FeId-SiO₂-FiImBn ist zur Vereinfachung des Diagramms weggelassen. Die Speicherzellen bestehen aus in dem Substrat 1 gebildeten N -dotierten Diffusionsgebieten 3, 4, 5 und 6, aus Steuer-Gates CGp, CG, und CG^, die als Teile der aus den polykristallinen Siliziumfilmen bestehenden Wortleitungen gebildet sind, und aus floatenden Gates FGp» FG, und FG^, die aus unter den Steuer-Gates befindlichen polykristallinen Siliziumfilmen bestehen. Die Steuer-Gates erstrecken sich als Wortleitungen auf den FeId-SiO₂-FiIm 2b, und diejenigen Teile von ihnen, die weder mit Phosphor behandelt noch in die Ionen injiziert sind, dienen als Kanalgebiete CH₂, CH, und CH, von hohem Widerstand der MISFETs Qp₂» Qp-z und QpA, die die Hochziehschaltungen bilden. Diese MISFETs sind alle in der gleichen Weise aufgebaut. Beispielsweise besteht der in Fig. 8 dargestellte MISFET Q_pZ^ aus einer in dem Substrat 1 gebildeten N-dotierten Wanne 42, die als Gate-Elektrode dient, aus einem FeId-SiO₂-FiIm 2b auf der Wanne 42 als Gate-Oxidfilm, und aus P⁺-dotierten polykristallinen Siliziumfilmen 43, 44, die in dem gleichen polykristallinen Siliziumfilm zu beiden Seiten des Kanalgebietes CH, als Source- und Drain-Gebiete gebildet sind. Der als

Wortleitung W/ dienende N⁺-dotierte polykristalline Siliziumfilm 27 grenzt an den P -dotierten kristallinen Siliziumfilm 43 an, und die Versorgungsspannung V_pp wird an den P -dotierten polykristallinen Siliziumfilm 44 angelegt. Über der Oberfläche des Kanalteiles CH^ und über dem SiO₂-FiIm 21 ist auf dem Phosphorsilicatglasfilm 22 eine Gate-Elektrode 45 aus Aluminium angebracht. An diese Gate-Elektrode 45 wird ein Schreibfreigabe-Signal WE angelegt, das das gleiche Signal ist wie dasjenige, das an die N-dotierte Wanne 42 angelegt wird. Die als Kanalteile dienenden polykristallinen Siliziumfilme CHg, CH, und CH. bestehen aus dem gleichen, als zweite Schicht aufgebrachten polykristallinem Siliziumfilm wie die Wortleitungen (und die Steuer-Gates). Die P-dotierten polykristallinen Siliziumfilme 44 sind an ihren Enden an eine gemeinsame Aluminiumleiterbahn 1o angeschlossen, die mit der Spannungsversorgung Vpp verbunden ist. Die MIS-FETs Qpp» Qp^?> QpA» ··· haben die Wanne 42 gemeinsam, und die Signalspannung WE wird über eine gemeinsame Aluminiumleiterbahn 8 über ein in der Wanne gebildetes N⁺-dotiertes Diffusionsgebiet 7 angelegt. Bei diesem Ausführungsbeispiel bestehen entsprechend der Fig. 8 periphere Schaltkreise 3, wie z.B. die Decoder aus CMOS-Elementen, so daß der Verbrauch an elektrischer Leistung reduziert wird. In der Fig. 8 bezeichnet das Bezugszeichen 11 eine N-dotierte Wanne, 12 und 13 bezeichnen P -dotierte Diffusionsgebiete, 14 und 15 bezeichnen N -dotierte Diffusionsgebiete, 16 und 17 bezeichnen Gate-Elektroden, die aus der zweiten polykristallinen Siliziumschicht bestehen, 18 und 19 bezeichnen Gate-Oxidfilme, 2o und 21 bezeichnen SiOp-Filme auf den Oberflächen der polykristallinen Siliziumfilme.

3ο

Wie oben erörtert, zeigt das dritte Ausführungsbeispiel eine Konstruktion, bei der polykristalline Siliziumfilme von hohem Widerstand CH₂, CH, und CH; als gemeinsamer Kanal gebildet sind, und bei der P-Kanal-MISFETs Qp2' %">' %>4 ···» ^^{e a}-"-^s Elemente von veränderbarem Widerstand dienen, durch MISFETs gebildet sind, die den FeId-SiO₂-FiIm 2b, den SiO₂-FiIm 21 und den Glasfilm 22 als Gate-Oxidfilme haben. Beim Lesen von Daten sollten daher die Spannungen Vpp = 5 Volt und WE = 5 Volt angelegt werden. In den Kanalteilen CH₂, CH^, CH- ... wird keine invertierte Schicht induziert, und daher wird der Drain-Strom I₃₃₃ im wesentlichen abgeschaltet, und die MISFETs nehmen den nicht-leitenden Zustand an. Der in diesem Fall fließende Leckstrom —Λ 1 ist sehr klein; er beträgt etwa 1o A. Daher kann der von der Spannungsversorgung V_pp über die Wortleitung zu dem Decoder fließende Strom sehr stark reduziert werden (er ist insgesamt kleiner als I00 nA), d.h., der Verbrauch elektrischer Leistung kann bemerkenswert reduziert werden, und der Betrieb der peripheren Schaltkreise kann stabilisiert werden. In diesem Fall sollte der elektrische Widerstand in den Kanalteilen CH₂, CH^, CH, größer als 1o Ohm sein, vor-

1 8
zugsweise 1o bis 1o Ohm oder mehr. Der Widerstand muß sehr viel größer sein als der Widerstand der MIS-FETs vom Verarmungstyp (5 x Io 0hm). Wird nämlich in der Schaltung der Fig. 6 beispielsweise der Transistor Ck₁₂ . in der nicht ausgewählten Leitung bei dem Lesevorgang leitend, so nehmen die MISFETs, die als variable Widerstände R. ... R dienen, hohe Widerstandswerte an, und es kann nur ein sehr kleiner elektrischer Strom über die Wortleitung W₂ und den Transistor Qm₂-.-, ^{in den} Decoder X-DEC fließen. Auf der Seite des Y-Decoders Y-DEC nehmen die variablen Widerstände R ' ... R ', die aus den Kanalteilen der MISFETs bestehen, ebenfalls hohe Widerstandswerte an,

und damit kann nur ein sehr kleiner Strom in den Y-Decoder Y-DEC fließen. Damit kann der elektrische Strom, der in die Decoder beim Auslesen von Daten fließt, insgesamt sehr stark reduziert werden, wodurch es möglich wird, den Verbrauch an elektrischer Leistung bis zu einem Grad zu reduzieren, der demjenigen von CMOS-Vorrichtungen vergleichbar ist. In dieser Hinsicht müssen die Widerstände R₁ ... R. R₁ ¹ ... R ' Widerstände von mehr als 1o Ohm aufweisen.

Anders als die MISFETs vom Verarmungstyp tragen diese variablen Widerstände dazu bei, beim Auslesen von Daten den Strom zu reduzieren. Daher besteht keine Notwendigkeit, die Abmessungen der Elemente zu vergrößern. Umgekehrt können die Abmessungen (insbesondere die Breite und die Dicke der Kanalteile) leicht verändert werden, um die gewünschten Widerstände zu erzielen. Da im Vergleich zu den MISFETs vom Verarmungstyp die Abmessungen reduziert werden können, kann das EPROM mit hoher Integrationsdichte aufgebaut werden.

Gemäß einem dritten Ausführungsbeispiel werden die MIS-FETs Qpp» Qp^> QpA leitend gemacht, wenn Daten eingeschrieben werden, und damit werden die Kanalwiderstände ausreichend reduziert. Wenn also in der Fig. 8 für das Einschreiben von Daten die Versorgungsspannung Vpp auf 21 Volt (oder 25 Volt) und WE auf O Volt gesetzt werden, so wird in dem Kanalteil CH, in ausreichendem Umfang eine invertierte Schicht induziert aufgrund des oberen und des unteren MISFET-Aufbaus mit dem gemeinsamen Kanalteil CH., und es fließt ein starker Drain-Strom I_QS über die als Stromweg dienende invertierte Schicht in die Wortleitung. Demzufolge kann für die Wortleitungen die Aufladungsgeschwindigkeit stark vergrößert werden, und die Daten können mit hohen Geschwindigkeiten gelesen werden. Da weiterhin der polykristalline Siliziumfilm für den Kanalteil ver-

verwendet wird, erhält man für das Lesen von Daten eine ausreichend große Stehspannung. Weiterhin können selbst dann, wenn in der PN-Grenzschicht des den Kanalteil CH, bildenden polykristallinen Siliziumfilms ein Durchbruch auftritt, die von dem Durchbruch herrührenden Ladungsträger nicht das Substrat beeinflussen, da der polykristalline Siliziumfilm von dem Substrat getrennt ist.

Gem'äB dem 3. Ausführungsbeispiel können die MISFETs der Hochziehschaltungen ohne Änderung des konventionellen Verfahrens zur Herstellung von EPROMs gebildet werden. Es wird nachfolgend unter Bezugnahme auf einen in den Fig. 9A bis 9F dargestellten Herstellungsprozeß beschrieben.

Entsprechend der Fig. 9A werden auf einer Hauptfläche des P-dotierten Siliziumsubstrates 1 mittels Diffusion und der Technik der selektiven Oxidation N-dotierte Wannen 11, 42 und ein FeId-SiO₂-FiIm 2b gebildet. Nach der Bildung des Gate-Oxidfilmes 18 wird mittels eines CVD-Verfahrens auf der gesamten Oberfläche ein polykristalliner Siliziumfilm aufgewachsen, und er wird durch Photoätzung mit einem Muster versehen, so daß ein polykristalliner Siliziumfilm 23 mit einer vorgegebenen Gestalt gebildet wird, nachdem er zuvor mit Phosphor in konventioneller Weise behandelt worden ist. Die Oberfläche des polykristallinen Siliziumfilmes 23 wird sodann oxidiert zur Bildung eines dünnen SiOp-Filmes. Der Gate-Oxidfilm 18 auf der Seite der peripheren Schaltungen wird entfernt, und es wird ein neuer Gate-Oxidfilm 19 gebildet, oder der Gate-Oxidfilm 18 wird als Gate-Oxidfilm auf der Seite der peripheren Schaltungen verwendet.

Eine zweite polykristalline Siliziumfilmschicht 24 wird sodann auf der gesamten Oberfläche mittels eines CVD-Verfahrens entsprechend der Fig. 9B abgeschieden, und vorgegebene Teile von ihr werden mit einem SiOp-FiIm 25 (die Maske) mittels eines CVD-Verfahrens bedeckt, wobei nachfolgend eine Phosphorbehandlung ausgeführt wird. Der polykristalline Siliziumfilm 24, der nicht mit der Maske 25 bedeckt ist, wird N -dotiert, und der unter der Maske 25 liegende polykristalline Siliziumfilm bleibt ein polykristalliner Siliziumfilm 24· von hohem Widerstand.

Die Maske 25 wird sodann mittels Ätzung entsprechend der Fig. 9C entfernt, und der polykristalline Siliziumfilm 24, der SiO₂-FiIm 2o, der polykristalline Siliziumfilm 23 und der SiO₂-FiIm 18 werden nachfolgend auf das gleiche Muster geätzt. Dadurch entstehen polykristalline Siliziumfilme 26 und 27 als Steuer-Gates, polykristalline Siliziumfilme 28 und 29 als floatende Gates und polykristalline Siliziumfilme 3o und 31 als Gate-Elektroden der peripheren Schaltungen, und zu beiden Seiten der polykristallinen Siliziumfilme 28, 29, 3o und 31 werden die Gate-Oxidfilme 18, 19 entfernt und das Substrat 1 freigelegt.

Danach werden die Oberflächen der polykristallinen Siliziumfilme 26, 27, 24', 3o, 31 und die Oberfläche des freigelegten Substrats leicht durch Erhitzen oxidiert, so daß sich auf den Oberflächen entsprechend der Fig. 9D ein dünner SiO₂-FiIm 34 bildet. Ein anderer SiO₂-FiIm wird sodann auf den polykristallinen Siliziumfilmen und auf dem Substrat mittels eines CVD-Verfahrens gebildet. Der SiO₂-FiIm wird sodann selektiv geätzt zur Bildung von Masken 32, 33, die den einen hohen Widerstand besitzenden polykristallinen Siliziumfilm 24' und das Wannengebiet 11 bedecken. Durch das

Ätzen für die Bildung der Masken wird der dünne SiO„-FiIm 34 entfernt, mit Ausnahme derjenigen Teile, die unter den Masken 32, 33 liegen. Die gesamte Oberfläche wird dann mit einem Strahl 35 von Arsenionen bestrahlt, um Selektiv Arsenionen in die freigelegte Oberfläche des Substrates zu injizieren, und sodann wird in Stickstoff eine Glühbehandlung (Temperung) durchgeführt. Auf diese Weise werden in dem Substrat 1 N -dotierte Diffusionsgebiete 4, 5, 14, 15 als Source- und als Drain-Gebiete gebildet, sowie ein N -dotiertes Gebiet 7 zum Zuführen von Elektrizität zu der Wanne.

Die Masken 32, 33 werden sodann entsprechend der Fig. 9E entfernt; ein neuer SiOp-FiIm wird mittels eines CVD-Verfahrens auf dem Substrat 1 abgeschieden, und nachfolgend wird eine Ätzung durchgeführt, um auf vorgegebenen Teilen einen SiO₂-FiIm 36 zu bilden, der teilweise die polykristalline Siliziumschicht 24' von hohem Widerstand bedeckt. Unter Verwendung des SiO₂-Filmes 36 als Maske wird die gesamte Oberfläche des Substrates mit einem Strahl 38 aus Borionen bestrahlt für die Bildung von P -dotierten Diffusionsgebieten 12, 13, die als Source- oder als Drain-Gebiete in der Wanne 11 dienen. Gleichzeitig werden Borionen in den einen hohen Widerstand besitzenden polykristallinen Siliziumfilm 24' zu beiden Seiten der Maske 36 injiziert, so daß sich P -dotierte polykristalline Siliziumfilme 43, 44 bilden. Diese P -dotierten polykristallinen Siliziumfilme dienen als Source bzw. als Drain des P-Kanal MISFET Q_p^ (der änderbare Widerstand R^), und sie grenzen einen Kanalteil CH^ ab. Durch die Bestimmung des Musters der Maske 36 kann daher die Kanallänge sehr genau eingestellt werden.

Entsprechend der Fig. 9F wird die Maske 36 entfernt,

- μβ -

und die Oberflächen werden leicht in einer oxidierenden Atmosphäre erhitzt, so daß sich ein SiOp-FiIm bildet, womit Gate-Elektroden CG,, CG., FG,, FG,, 16 und 17 der MISFETs gebildet werden. Sodann werden ein auf der gesamten Oberfläche mittels eines CVD-Verfahrens abgeschiedener Phosphorsilicatglasfilm 22, und der darunterliegende SiOp-FiIm durch Photoätzung entfernt und Kontaktlöcher 37, 39 und 4o gebildet.

Entsprechend der Fig. 8 wird sodann auf der gesamten Oberfläche durch Aufdampfen im Vakuum Aluminium abgeschieden und mittels Photoätzung mit einem Muster versehen, um Aluminiumleiterbahnen, wie z.B. die Bit-Leitung D , die Spannungsversorgungsleitung 1o, die Leitung 8 zum Anlegen der Spannung WE, und die Gate-Elektrode 45 zu bilden.

Die Fig. -1o zeigt den Aufbau nach einem vierten Ausführungsbeispiel der vorliegenden Erfindung.

Die Fig. 1o entspricht dem Querschnitt der Fig. 8, jedoch mit dem Unterschied gegenüber dem dritten Ausführungsbeispiel, daß das Substrat 1 als Gate des MISFET Qp, verwendet wird, der als Element mit variablem Widerstand in der Hochziehschaltung arbeitet, und daß die Gate-Elektrode 45 (vergl. Fig. 8) nicht über dem Kanalteil CH^ gebildet ist. Weiterhin ist ein P⁺- Diffusionsgebiet 49 (das als Kanalstopper dient) unter dem Feld-SiOp-Film 2b zusammenhängend mit dem P⁺- dotierten Diffusionsgebiet 47 gebildet, das über die Masseleitung 48 das Substrat 1 auf Massepotential setzt. Da das P⁺-dotierte Gebiet 49 eine auf Massepotential (0 Volt) liegende Gate-Elektrode ist, wird die Spannung V_G zu -21 Volt, wenn Daten eingeschrieben werden (V_pp = 21 Volt), und zu -5 Volt, wenn Daten ausgelesen werden (V_pp = 5 Volt).

Der Drain-Strom I_DS, der durch den Kanalteil CH, fließt, ändert sich daher so, wie dies mit der Kurve a in Fig. 11 angedeutet ist. In diesem Fall beträgt die Dicke des Feld-SiO₂-Filmes 2b (des Gate-Oxidfilmes) 6OOO A (600 nm). Daher fließt ein großer Drain-Strom I_Dg (io A), wenn Daten eingeschrieben werden, und ein sehr kleiner Strom

— 11
(1o~ A) fließt, wenn Daten ausgelesen werden, was die Stabilität des Betriebes erhöht. Wenn der Gate-Oxidfilm aus einem SiO₂-FiIm besteht (ein Film mit einer Dicke von 1000 A (loo nm)), der durch Oxidieren der Oberfläche des polykristallinen Siliziumfilmes gebildet ist, so nimmt die Kennlinie die Gestalt der Kurve b) in Fig. 11 an. Besteht der Gate-Oxidfilm aus einem gewöhnlichen SiO₂-FiIm (mit einer Dicke von 75o & (75 nm) ), der durch thermische Oxidation des einkristallinen Siliziums gebildet ist, so nimmt die Kennlinie den mit der Kurve c in Fig. 11 dargestellten Verlauf an. Diese Tatsache zeigt an, daß bei Vorhandensein des SiOp-FiI-mes oder des Gate-SiOp-Filmes der Drain-Strom I_n„ sehr leicht geändert wird, wenn Daten ausgelesen werden, (V_G = (-5 Volt ), indem das Gate geerdet wird. Der' Drain-Strom ändert sich insbesondere stark bei der Kurve c. Diese Tendenz wird deutlich, wenn das Gate auf einen negativen Pegel gesetzt wird (d.h. wenn Vp = -7 Volt bis -1o Volt ist). Gemäß diesem Ausführunpbeispiel, bei dem der Gate-Oxidfilm als FeId-SiO₂-FiIm verwendet wird, wird der Drain-Strom I~g jedoch durch die Kurve a dargestellt, und der Leckstrom kann bemerkenswert reduziert werden.

Bei dem&ritten, zuvor erwähnten Ausführungsbeispiel ermöglicht es die Bereitstellung der Gate-Elektrode 45, daß ein großer Drain-Strom I^q beim Lesen von Daten fließt. Bei dem Ausführungsbeispiel der Fig. 1o jedoch wird nur der Drain-Strom 1™, von der Substratseite gesteuert, und es fließt ein kleiner Strom Ijv=· Das dritte Ausführungsbeispiel kann dem Ausführungs-

beispiel der Fig. 10 gleich werden, wenn die Gate-Elektrode 45 potentialfrei oder auf Massepotential gelegt wird. Ein größerer Drain-Strom kann Jedoch fließen, wenn man eine Gate-Elektrode vorsieht als in dem Fall, in dem keine Gate-Elektrode vorhanden ist.

Bei dem Ausführungsbeispiel der Fig. 1o ist weiterhin der polykristalline Siliziumfilm von hohem Widerstand, der an die Versorgungsspannung ν_ρρ angeschlossen ist, auf dem FeId-SiO -Film gebildet und von dem Substrat 1 getrennt. Daher wird mit den Elementen (den peripheren Schaltungselementen) in dem CMOS Abschnitt B der Fig. kein parasitärer Konsistor gebildet, der latch-up-Effekt wird auf wirksame Weise verhindert und der Betrieb wird stabil ausgeführt.

Die Fig. 12 zeigt ein fünftes Ausführungsbeispiel der vorliegenden Erfindung. Bei diesem Ausführungsbeispiel sind im Unterschied zu dem Aasführungsbeispiel der Fig. 8 die Source-, Drain- und Kanal-Gebiete des MISFETs Qp, der Hochziehschaltung mit polykristallinen Siliziumfilmen aufgebaut, und sie sind an das Steuer Gate CG. über eine Aluminiumleiterbahn 41 angeschlossen. Dieser Aufbau ermöglicht Elemente von hohem Widerstand, die die gleichen Funktionen und Wirkungen zei gen wie Jene der vorangehenden Ausführungsbeispiele, ohne daß es nötig ist, den Herstellungsprozeß zu verändern.

Der Herstellungsprozeß sieht vor, daß von dem ersten polykristallinen Siliziumfilm etwas für die Bildung des Feld -SiO₂- Filmes 2b bei dem Schritt der Fig. 9a zurückgelassen wird, die Oberfläche des ersten polykristallinen Siliziumfilmes oxydiert wirdj daß eine zweite polykristalline Siliziumfilmschicht abgeschieden wird und nachfolgend mit einem Muster entsprechend der Fig. 9C versehen wird, lund daß die Oberfläche des

Filmes oxydiert wird. In diesem Fall wird der polykristalline Siliziumfilm des Steuer Gates CG. mit einem solchen Muster versehen, daß er entsprechend der Darstellung in der Fig. 12 von dem polykristallinen Siliziumfilm getrennt ist. Arsenionen werden sodann entsprechend der Fig. 9D injiziert, wobei der mit einem CVD-Verfahren gebildete SiOp-FiIm als Maske dient, sodaß N⁺-dotierte Gebiete gebildet werden. Hierbei sollte die Oberfläche des polykristallinen Siliziumfilmes auf der. Seite des Kanalteiles CH^ mit einer Maske (aus SiOo) bedeckt sein. Borionen werden danach in der gleichen Weise wie bei der Fig. 9E injiziert, die Oberfläche wird oxydiert, und Phosphor-Silikatglas wird in der gleichen Weise wie bei der Fig. 9F abgeschieden. Nachdem Löcher in dem Glasfilm gebildet worden sind, wird Aluminium aufgedampft und mit einem Muster versehen, so daß Aluminiumleiterbahnen D , 41, 10 usw. gebildet werden.

Die Fig. 13 zeigt ein sechstes Ausführungsbeispiel der vorliegenden Erfindung.

Bei diesem Ausführungsbeispiel 'besitzt - im Unterschied zu dem Ausführungsbeispiel der Fig. 8 - der MISFET in der Hochziehschaltung einen N-Kanal und wird über die Gate-Elektrode 42 mit einer Spannung versorgt, die gleich oder größer als die an.die Drain-Elektrode 9 angelegte Spannung Vp_p ist. Das Element mit veränderlichem Widerstand ist daher ein N-Kanal-MISFET. Zum Einschreiben von Daten (mit Vpp = 21 Volt) wird daher eine Spannung, die gleich oder größer V_pp ist, an die Gate-Elektrode angelegt, um den FET leitend zu machen. Zum Lesen von Daten wird eine Spannung von 5 Volt oder mehr an die Gate-Elektrode angelegt, um den FET nichtleitend zu machen. Da in diesem Fall ein Widerstandselement in den Kanalteil des FET eingeführt wird, sollte die Gate-Spannung größer als Vpp sein.

Beim Bilden des N-Kanal-MISFET sollten Borionen nicht in den Kanalteil während des VerfahrensSchrittes der Fig. 9E injiziert werden.

Die Fig. 14 zeigt ein siebtes Ausführusngsbeispiel gemäß der vorliegenden Erfindung.

Bei diesem Ausführungsbeispiel besteht der MISFET in der Hochziehschaltung aus polykristallinen Siliziumfilmen von zweischichtigem Aufbau, wobei der polykristalline Siliziumfilm 50 der unteren Schicht als Gate-Elektrode, und der polykristalline Siliziumfilm von hohem Widerstand der oberen Schicht als Kanalteil CHi dient. Bei der Fig. 14 bezeichnet das Bezugszeichen 51 eine Aluminiumleiterbahn zum Erden der Gate-Elektrode. Wie der polykristalline Siliziumfilm 23 in der Fig. 9A verbleibt die Gate-Elektrode 50 als erste polykristalline Siliziumfilmschicht auf dem Feld SiO₂-FiIm 2b und wird mit Phosphor behandelt, um sie zusammen mit dem polykristallinen Siliziumfilm 23 N⁺ _zu dotieren. Bei dem Verfahrensschritt der Fig. 9D verbleibt die dem Steuer—Gate CG. benachbarte zweite polykristalline Siliziumschicht über der teilweise überlappten Gate-Elektrode 50. Weiterhin werden P⁺-leitende Gebiete 43, 44 zu beiden Seiten des Kanalteiles CH- durch Injektion von Arsenionen 35 und Borionen 38 gebildet (Fig. 9E).

Bei diesem Ausführungsbeispiel können der Lese- und der Schreibvorgang stabil aufgrund des MISFET-Aufbaus ausgeführt werden, wie bei dem oben erwähnten Ausführu-iigsbeispiel. Die Schreibgeschwindigkeit kann in ausreichendem Umfang erhöht werden. Da jedoch der Gate-Oxydfilm 20 besteht, der eine Dicke von 1000 bis 1200A* (100 - 120 mm) besitzt und der durch Oxydation des polykristallinen Siliziumfilmes 50 der ersten Schicht gebildet ist, variiert der Drainstrom

ko ·■ "

in gewissem Ausmaß wenn die Gatespannung V für das Lesen von Daten verändert wird, wie dies bereits unter Bezugnahme auf Fig. 11 erwähnt wurde. Dieses Problem tritt jedoch nicht auf, wenn das Gate geerdet ist; der Drainstrom I kann

üb

ausreichend reduziert und stabilisiert werden.

Die Fig. 15 zeigt ein achtes Ausführungsbeispiel der vorliegenden Erfindung. Im Vergleich mit dem Ausführungsbeispiel der Fig. 14 besitzt das Ausführungsbeispiel der Fig. 15 eine Gateelektrode 52, die aus einem polykristallinen Siliziumfilm der zweiten Schicht besteht, und es besitzt einen polykristallinen Siliziumfilm der ersten Schicht auf der Seite des Kanales CH , und die wie das Ausführungs-

4
beispiel der Fig. 12 an das Steuergate CG. über eine Aluminiumleiterbahn 41 angeschlossen ist.

Der Aufbau dieses Ausführungsbeispieles macht es möglich, aus polykristallinen Siliziumfilmen bestehende Elemente von variablen Widerstand (MISFETs) mit einem zweischichtigen Aufbau entsprechend dem Ausführungsbeispiel der Fig. 12 zu erzielen.

Die Fign. 16 bis 19 zeigen ein neuntes Ausführungsbeispiel der vorliegenden Erfindung. Die dem neunten Ausführungsbeispiel entsprechenden Elemente von variablem Widerstand werden durch eine Abwandlung des Aufbaus der Fig. 10 gebildet. Das bedeutet, daß die Kanalteile CH. wie bei Fig. 12 aus einem polykristallinen Siliziumfilm der ersten Schicht bestehen, und daß sie über Aluminiumleiterbähnen 53 an die Steuergate CG. angeschlossen sind. Beispielsweise sind entsprechend der Fig. 16 vier Kanalteile CH₄ parallel geschaltet. In den Teilen 54 zwischen diesen

Kanälen befindet sich kein polykristalliner Siliziumfilm; d.h. die Kanäle sind voneinander durch einen Isolationsfilm getrennt (z.B. der SiO₂ Film 20, der Glasfilm 22 o.a.). Nach diesem Aufbau sind mehrere Elemente mit variablem Widerstand parallel zwischen die Spannungsversorgungsquelle VPP und die Wortleitungen geschaltet, was es ermöglicht, den beim Einschreiben von Daten in die Wortleitung fließenden Ladestrom zu erhöhen. Die Erfinder der vorliegenden Er-

findung haben nämlich den Umstand herausgefunden, daß bei einem MISFET, bei dem für den Kanalteil ein polykristalliner Siliziumfilm von hohem Widerstand verwendet wird, der Drainstrom I_DS fließt ohne von der Kanalbreite W beeinflußt zu sein.(der Strom erhöht sich nicht bei Erhöhung der Kanalbreite), sofern der Gateoxidfilm eine vergrößerte Dicke besitzt, und sie haben herausgefunden, daß der Drainstrom I__ daher η mal vergrößert werden kann je nach der Anzahl (n) der Kanalteile CH₄, die entsprechend der Figur 16 parallel angeordnet sind.

Die Figur 18 illustriert den Umstand, daß dann, wenn bei konstant gehaltener Kanallänge L die Zahl der Kanalteile vergrößert wird, der Drainstrom 1-.^ sich bei Anwachsen der Gatespannung V_ stark erhöht, aber sich nicht wesentlich vergrössert, wenn die Kanalbreite einfach vergrößert wird (in diesem Fall ist die Zahl der Kanäle 1), wie dies mit der gestrichelten Linie angedeutet ist. Daher kann bei dem Aufbau dieses Ausführungsbeispiels ein großer Strom beim Einschreiben von Daten fließen, und die Geschwindigkeit zum Laden der Wortleitungen kann stark erhöht werden.

Die Kanalteile CH₄ können entsprechend der Figur 19

+ parallel geschaltet sein. Insbesondere sind die P -dotierten Gebiete 43, 44 isoliert angeordnet, und die Leiterbahnen 10, sind mit diesen P -dotierten Gebieten kontaktiert.

Die parallel angeordneten Kanalteile können leicht mit einem gewöhnlichen Herstellungsverfahren gebildet werden, in dem mittels Photoätzung der polykristalline Siliziumfilm der ersten Schicht (ader der zweiten Schicht) mit einem Muster versehen wird.

Die Figur 20 zeigt ein zehntes Ausführungsbeispiel der vorliegenden Erfindung. Das Merkmal dieses Ausführungsbeispieles liegt darin, daß der Gateoxidfilm des MISFET, der in der Hochziehschaltung das Element mit variablem Widerstand bildet, aus einem auf der Oberfläche des Siliziumsubstrates 1, das als Gateelektrode verwendet wird, befindlichen Oxidfilm 55 besteht.

Die anderen Teile sind im wesentlichen dieselben wie bei der Figur 10. Der Gateoxidfilm 55 wird in diesem Fall mit den gleichen Schritten gebildet wie der Gateoxidfilm 19 der peripheren Schaltungen 3.

ti

Mit diesem Ausführungsbeispiel können die gleichen Funktionen und Wirkungen erzielt werden wie bei den vorher beschriebenen Ausführungsbeispielen (z.B. dem der Figur 10). Weiterhin zeigen sich gute MOS-Kennwerte, da der MISFET, der als Element mit variablem Widerstand dient, einen Gateoxidfilm besitzt, der aus einem auf der Oberfläche des einkristallinen Siliziums befindlichen Oxidfilm besteht. Weiterhin kann diese Vorrichtung hergestellt werden,ohne daß der Prozeß zur Herstellung von gewöhnlichen EPROMs modifiziert wird,und ohne daß zusätzliche Verfahrensschritte notwendig sind.

Die Figur 21 zeigt ein elftes Ausführungsbeispiel der vorliegenden Erfindung. Bei diesem Ausführungsbeispiel ist die Oberfläche des einkristallinen Siliziums oxidiert um mit dem gleichen Verfahrensschritt wie dem zur Bildung des Gateoxidfilms 18 der Speicherzelle den Gateoxidfilm 56 zu bilden. Ein Merkmal dieses Ausführungsbeispiels liegt jedoch darin, daß die Kanalteile CH₄ aus einem polykristallinen Siliziumfilm der ersten Schicht bestehen. Die Gatelektrode besteht aus einer N-dotierten Wanne 42, die über ein N -dotiertes Diffusionsgebiet 7 von der Aluminiumleiterbahn 8 mit der Versorgungsspannung Vp oder einer höheren Spannung versorgt wird. Hierbei ist der M-Kanaltyp und er ist an die Wortleitung über eine Aluminiumleiterbahn 41 angeschlossen.

Die Figuren 22 und 23 zeigen ein zwölftes Ausführungsbeispiel der vorliegenden Erfindung. Dieses Ausführungsbeispiel ist eine teilweise Abwandlung des dritten Ausführungsbeispiels der Figur 8. Bei der Figur 22 sind die P -dotierten Gebiete 43 der MISFETs, die als Elemente mit variablem Widerstand in der Hochziehschaltung verwendet werden, und die M -dotierten polykristallinen Siliziumschichten 27, die die Wortleitungen bilden, zusammen elektrisch mit Aluminiumleiterbahnen 62 verbunden. Die Aluminiumleiterbahnen 62 und die P -dotierten Gebiete 43 sind an Anschlußgebieten 61 miteinander verbunden. Da die P -dotierten Gebiete des polykristallinen Siliziumfilms und die N -dotierten Gebiete über Aluminiumleiterbahnen miteinander verbunden sind, ist es möglich, den Spannungsabfall zu eliminieren, der sich über die zwischen diesen erwähnten einzelnen Gebieten gebildeten P -N -übergang entwickelt. Dementsprechend

ίο

kann in wirksamer Weise die Versorgungsspannung von dem Spannungsversorgungsanschluß V_ an das Steuergate der Speicherzelle angelegt werden. Die Figur 23 zeigt einen Querschnitt entsprechend der Linie X-X der Figur 22, und sie zeigt weiterhin den Abschnitt B für die peripheren Schaltelemente. Der Speicherzellen-Abschnitt A, z.B. die MISFETs der Hochziehschaltungen, umfaßt einen auf dem N -artigen Diffusionsgebieten 4,5 gebildeten polykristallinen Siliziumfilm, Steuergates CG₃, CG₄, floatende Gates FG_, FG., eine Bitleitung D , und einen FeId-SiO₀-FiIm 2b, und er ist ebenin *
so wie der Abschnitt B für die peripheren Schaltungselemente nahezu gleich zu demjenigen der Figur 8. Ein Unterschied . liegt jedoch darin, daß das P -dotierte Sourcegebiet 43 des polykristallinen Siliziumfilms, der den MISFET in der Hochziehschaltung bildet, und der polykristalline Siliziumfilm 27, der das Steuergate CG. bildet, mittels einer Aluminiumleiterbahn 62 miteinander elektrisch verbunden sind.

Die insoweit beschriebene Erfindung kann weiter abgeändert werden, ohne daß man sich von dem technischen Gedanken und dem Umfang der Erfindung entfernt. Beispielsweise kann der Aufbau der MISFETs, die als Elemente mit variablem Widerstand in der Hochziehschaltung dienen, in verschiedenen Weisen abgeändert werden;'.beispielsweise kann die Oberfläche des einkristallinen Siliziums zur Bildung eines Gateoxidfilms oxidiert werden, und es kann darauf ein MISFET aus einem polykristallinen Siliziumfilm mit einem zweischichtigen Aufbau entsprechend der Figur 15 gebildet werden. Weiterhin kann die Gatespannung (Gatevorspannung) auf verschiedenartige Weise angelegt werden. Weiterhin kann der polykristalline Siliziumfilm, der den Kanalteil bildet, in einen Einkristall umgewandelt werden durch Anwendung der Laserstrahl-Glüh-(Temper-)Methode um einen einkristallinen Siliziumfilm zu bilden. Weiterhin ist es möglich, die MOS-Kennwerte dadurch zu ändern, daß die Kanalteile aus polykristallinem Silizium mit hohem Widerstand durch Ioneninjektion mit Dotierstoff dotiert werden. Die Erfindung ist nicht auf das oben angegebene EPROM beschränkt, die Erfindung kann ebenfalls auf EAROMs (elektrisch änderbare ROMs) angewen-

det werden, ebenso wie auf irgendeinen anderen Permanentspeicher, der mit hohen Versorgungsspannungen V_p betrieben wird.

RS/Bi/CG/US

Claims (27)

1. c ^:. _^: _: -. Q Q Q Γ) Π G 7 STREHL SCHÜBEL-HOPF SCHULZ

   WIDENMAYEKSTKASSK 17, D-HOOO MÜNCHEN 22

   Hitachi, Ltd.

   DEA-25801 12. August 1982

   PERMANENTSPEICHERVORRICHTUNG

   PATENTANSPRÜCHE

   Permanent speichervorrichtung/ gekennzeichnet durch

   eine Anzahl von Permanentspeicherzellen mit isoliertem Gate, die auf einem Halbleitersubstrat gebildet sind und die Steuergateelektroden aufweisen,

   Anschlüsse zum Zuführen einer hohen Steuerspannung und einer niedrigen Steuerspannung und durch

   eine Vielzahl von Wortleitungen, deren Enden auf der einen Seite der Wortleitungen an die Versorgungsspannungsanschlüsse über Widerstandselemente angeschlossen sind und eine Vielzahl von Speicherzellen an jede der Wortleitungen angeschlossen ist, wobei die Widerstandselemente aus einem auf einem isolierenden Film über dem Halbleitersubstrat gebildeten polykristallinen Siliziumfilm bestehen.
2. 2. Permanentspeichervorrichtung nach Anspruch 1, dadurch gekennzeichnet , daß die Enden auf der einen Seite der Wortleitungen über Feldeffekttransistoren mit isoliertem Gate an Decoder angeschlossen sind.
3. 3. Permanentspeichervorrichtung nach Anspruch 1, dadurch gekennzeichnet , daß eine Anzahl von Permanentspeicherzellen mit isoliertem Gate floatende Gateelektroden aufweisen, die aus einem polykristallinen Siliziumfilm bestehen.
4. 4. Permanentspeichervorrichtung nach Anspruch 1, dadurch gekennzeichnet , daß eine Anzahl von Speicherzellen an Bitleitungen angeschlossen sind, die über Schaltelemente an eine Leseschaltung und eine Schreibschaltung angeschlossen sind.
5. 5. Permanentspeichervorrichtung nach Anspruch 1, dadurch gekennzeichnet , daß eine Anzahl von Wortleitungen aus einem polykristallinen Siliziumfilm besteht, und daß sie als einheitliche Strukturen zusammen mit den Steuergateelektroden der genannten Anzahl von Permanentspeicherzellen gebildet sind.
6. 6. Permanentspeicherelemente nach Anspruch 4, dadurch gekennzeichnet , daß die Bitleitungen aus einer Aluminiumschicht bestehen.
7. 7. Permanentspeichervorrichtung, gekennzeichnet durch :

   eine Anzahl von Permanentspeicherzellen mit isoliertem Gate, die auf einem Halbleitersubstrat gebildet sind und die jeweils eine Steuergateelektrode aufweisen.

   Anschlüsse zum Zuführen einer hohen Steuerspannung und einer niedrigen Steuerspannung,

   eine Vielzahl von Wortleitungen, wobei die Enden der einen Seite der Wortleitungen mit den Steuerspannungsanschlüssen über Widerstandselemente verbunden sind, die Steuerelektroden aufweisen, wobei an jede der Wortleitungen eine Anzahl von Speicherzellen angeschlossen ist, und daß die Steuerelektroden aufweisenden Widerstandselemente aus einem polykristallinen Siliziumfilm bestehen, der auf einem isolierenden Film auf dem Halbleitersubstrat angeordent ist.
8. 8. Permanentspeichervorrichtung nach Anspruch 7, dadurch gekennzeichnet , daß die Steuerelektroden Metallelektroden sind, die auf einem isolierenden Film über den polykristallinen Siliziumfilm angeordnet sind.
9. 9. Permanentspeichervorrichtung nach Anspruch 7, dadurch gekennzeichnet , daß die Steuerelektroden aus Metallelektroden bestehen, die auf einem isolierenden Film über dem polykristallinen Siliziumfilm gebildet sind, und daß in dem Halbleitersubstrat unter dem polykristallinen Siliziumfilm Halbleiterwannengebiete gebildet sind.
10. 10. Permanentspeichervorrichtung nach Anspruch 7, dadurch gekennzeichnet , daß die Steuerelektroden aus Gebieten hoher Konzentration bestehen, die den gleichen Leitungstyp wie das Substrat aufweisen und die unter dem polykristallinen Siliziumfilm in dem Halbleitersubstrat gebildet sind.
11. 11. Permanentspeichervorrichtung nach Anspruch 7, dadurch g e kennzeichnet, daß die Steuerelektroden umfassenden Widerstandselemente aus polykristallinem Siliziumfilmen mit einem zweischichtigen Aufbau bestehen, und daß der polykristalline Siliziumfilm der oberen Schicht als Steuerelektroden verwendet wird.
12. 12. Permanentspeichervorrichtung nach Anspruch 7, dadurch gekennzeichnet, daß der zur Bildung der Widerstandselemente dienende Isolationsfilm, der die Elemente voneinander isoliert, ein FeId-SiO₂-FiIm ist.
13. 13. Permanentspeichervorrichtung nach Anspruch 7, dadurch gekennzeichnet , daß der Isolationsfilm für die Bildung der Widerstandselemente aus einem Gateoxidfilm besteht.
14. 14. Permanentspeichervorrichtung nach Anspruch 7, dadurch gekennzeichnet , daß die Wortleitungen aus einem polykristallinen Siliziumfilm bestehen und als einheitliche Strukturen zusammen mit den Widerstandselementen gebildet sind, welche die Steuerelektrode aufweisen.
15. 15. Permanentspeichervorrichtung nach Anspruch 7, dadurch gekennzeichnet , daß die Wortleitungen aus einem polykristallinen Siliziumfilm bestehen und mit den die Steuerelektroden aufweisenden Widerstandselementen über eine Aluminiumschicht verbunden sind.
16. 16. Permanentspeichervorrichtung nach Anspruch 7, dadurch gekennzeichnet , daß die die Steuerelektroden aufweisenden Widerstandselemente aus polykristallinen Siliziumfilmen mit einer zweischichtigen Struktur bestehen/ wobei der polykristalline Siliziumfilm der unteren Schicht für die Steuerelektroden verwendet wird.
17. 17. Permanentspeicherelement nach Anspruch 16, dadurch gekennzeichnet , daß der polykristalline Siliziumfilm der oberen Schicht an die Wortleitungen angeschlossen ist.
18. 18. Permanentspeichervorrichtung, gekennzeichnet durch

    eine Anzahl von Permanentspeicherzellen mit isoliertem Gate, die auf einem Halbleitersubstrat gebildet sind und die Steuergateelektroden besitzen,

    Anschlüsse zum Zuführen einer hohen Steuerspannung und einer niedrigen Steuerspannung und durch

    eine Anzahl von Wortleitungen, deren Enden auf der einen Seite über MISFETs, die als Kanalanteil einen polykristallinen Siliziumfilm aufweisen, mit den Anschlüssen verbunden sind, wobei eine Anzahl von Speicherzellen mit jeder der Wortlei-

    tungen verbunden ist, und wobei der polykristalline Siliziumfilm, der als Kanalteil der genannten MISFETs dient, auf einem Isolationsfilm über dem Halbleitersubstrat gebildet ist.
19. 19. Permanentspeichervorrichtung nach Anspruch 18, dadurch gekennzeichnet , daß die Kanalteile aus einer Vielzahl von zueinander parallel geschalteten Kanalteilen bestehen.
20. 20. Permanentspeichervorrichtung nach Anspruch 18, dadurch gekennzeichnet , daß die Gateelektrode des genannten MISFETs aus einem polykristallinen Siliziumfilm, einer Aluminiumschicht oder einem Halbleiter-Wannengebiet besteht.
21. 21. Permanentspeichervorrichtung nach Anspruch 18, dadurch gekennzeichnet , daß die Gateelektrode des MISFETs aus einem polykristallinen Siliziumfilm und einem Halbleiter-Wannengebiet besteht.
22. 22. Permanentspeichervorrichtung nach Anspruch 18, dadurch gekennzeichnet , daß die Gateelektrode des MISFETs aus einer Aluminiumschicht und einem Halbleiter-Wannengebiet besteht.
23. 23. Verfahren zur Herstellung einer Permanentspeichervorrichtung nach einem der Ansprüche 1 bis 22, gekennzeichnet durch die Verfahrensschritte: Bilden eines Feld-Isolationsfilms derart, daß zuerst ein

    erstes Gebiet, in dem Speicherzellen in der Oberfläche eines Halbleitersubstrats gebildet sind, von einem zweiten Gebiet isoliert wird, in dem die peripheren Schaltungsteile gebildet sind,
    Ausbilden eines ersten polykristallinen Siliziumfilmes auf dem ersten Gebiet,

    Bilden eines zweiten polykristallinen Siliziumfilmes auf dem ersten polykristallinen Siliziumfilm, auf dem Feldisolationsfilm und auf dem zweiten Gebiet,
    selektives Herstellen einer Maske auf dem zweiten polykristallinen Siliziumfilm, der sich auf dem ersten Feldisolationsfilm befindet, um den zweiten polykristallinen Siliziumfilm mit Dotierstoff des ersten Leitungstyps zu dotieren, Entfernen der Maske und selektives Ätzen des ersten und des zweiten polykristallinen Siliziumfilmes derart, daß eine floatende Gateelektrode und eine Steuergateelektrode in dem ersten Gebiet gebildet werden, daß ein Widerstandsteil aus einem polykristallinen Siliziumfilm auf dem Feldisolationsfilm gebildet wird, und daß auf dem zweiten Gebiet eine Gateelektrode gebildet wird,

    selektives Ausbilden einer Maske auf dem Widerstandsteil des polykristallinen Siliziumfilms, der sich auf dem Feldisolationsfilm befindet, und Dotieren dieses auf dem Feldisolationsfilm befindlichen polykristallinen Siliziumfilmes sowie des ersten und des zweiten Gebietes mit Dotierstoff des ersten Leitungstyps derart, daß Source- und Drain-Gebiete der Speicherzellen in dem ersten Gebiet gebildet werden, und daß Source- und Drain-Gebiete in den peripheren Schaltungsteilen

    des zweiten Gebietes gebildet werden, Ausbildung eines Schutzfilmes auf dem Substrat, das wie zuvor beschrieben behandelt worden ist, selektives Entfernen des Schutzfilmes zur Bildung von durchgehenden Löchern derart, daß ein Teil der Speicherzellen in dem ersten Gebiet und ein Teil der Widerstandsteile auf dem Feldisolationsfilm selektiv freigelegt werden und Bilden von metallenen Leiterbahnen, die über die Durchgangslöcher mit den Speicherzellen und den Widerstandsteilen verbunden sind.
24. 24. Verfahren nach Anspruch 23, dadurch gekennzeichnet , daß die ersten und die zweiten polykristallinen Siliziumfilme mit einem CVD-Verfahren abgeschieden werden.
25. 25. Verfahren nach. Anspruch 23, dadurch gekennzeichnet , daß die ersten und die zweiten Gebiete und der auf dem Feldisolationsfilm befindliche polykristalline Siliziumfilm mit Dotierstoff des ersten Leitungstyps mit Hilfe der Ionenimplantationstechnik dotiert werden.
26. 26. Verfahren nach Anspruch 23, dadurch gekennzeichnet, daß der erste und der zweite polykristalline Siliziumfilm derart selektiv geätzt werden, daß die auf dem ersten Gebiet gebildeten Steuergateelektroden und die auf dem Feldisolationsfilm gebildeten Widerstandsteile kontinuierlich als einheitliche Strukturen gebildet werden.
27. 27. Verfahren nach Anspruch 23, dadurch g e k e η η zeichne, t, daß die polykristallinen Siliziumfilme auf dem ersten und dem zweiten Gebiet sowie auf dem Feldisolationsfilm mit Dotierstoff des ersten Leitungstyps dotiert werden/ und daß sodann das zweite Gebiet mit Dotierstoff des zweiten Leitfähigkeitstyps dotiert wird, so daß Source- und Drain-Gebiete des zweiten Leitfähigkeitstyps in dem Anteil für die peripheren Schaltungen gebildet werden.