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DE69013094T2 - Nichtflüchtige Halbleiterspeicheranordnung und Verfahren zu ihrer Herstellung. - Google Patents

Nichtflüchtige Halbleiterspeicheranordnung und Verfahren zu ihrer Herstellung.

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Publication number
DE69013094T2
DE69013094T2 DE69013094T DE69013094T DE69013094T2 DE 69013094 T2 DE69013094 T2 DE 69013094T2 DE 69013094 T DE69013094 T DE 69013094T DE 69013094 T DE69013094 T DE 69013094T DE 69013094 T2 DE69013094 T2 DE 69013094T2
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DE
Germany
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gate
forming
adjacent
gate electrode
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DE69013094T
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Kuniyoshi Yoshikawa
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Toshiba Corp
Original Assignee
Toshiba Corp
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Publication date
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Description

  • Die vorliegende Erfindung betrifft eine nichtflüchtige Halbleiterspeichereinrichtung, die aus einer Vielzahl von in Zeilen und Spalten angeordneten Speicherzellen aufgebaut ist, wobei jede von diesen umfaßt ein Halbleitersubstrat eines ersten Leitfähigkeitstyps; einen Source-Bereich und einen Drain-Bereich, die in einem Oberflächenbereich des Halbleitersubstrats gebildet sind und einen zweiten Leitfähigkeitstyp aufweisen und die Zeilenrichtung definieren; eine erste Gate-Elektrode, die über einem Kanalbereich zwischen den Source- und Drain-Bereichen gebildet ist und durch einen ersten Gate-Isolationsfilm in einem elektrisch schwebenden Zustand gehalten wird; und eine zweite Gate-Elektrode, die als Steuergate dient und über der ersten Gate-Elektrode mit einem dazwischen angeordneten zweiten Gate-Isolationsfilm gebildet ist, wobei die Source- und Drain-Bereiche unter benachbarten dritten Isolationsfilmen gebildet sind, die dicker als der erste Gate-Isolationsfilm sind und die den Kanalbereich einer Speicherzelle von demjenigen einer benachbarten mit der gleichen Zeile isoliert. Ferner betrifft die Erfindung ein Verfahren zur Herstellung einer derartigen nichtflüchtigen Halbleitereinrichtung.
  • Eine derartige nichtflüchtige Halbleitereinrichtung ist aus der US-A-4 326 331 bekannt. Bei der Miniaturisierung der Einrichtung ergeben sich Probleme mit den Auswahleigenschaften.
  • Das Problem der Erfindung wird nachstehend eingehend anhand eine in den Fig. 1 bis 5 gezeigten Beispiels erläutert.
  • Fig. 1 ist eine Ansicht, die das planare Muster eines herkömmlichen EPROMs vom ultravioletten Löschtyp, welcher beispielsweise eine Doppelschicht-Gate- Elektrodenstruktur aufweist;
  • Fig. 2 ist eine Querschnittsansicht entlang der Schnittlinie II-II in Fig. 1; und
  • Fig. 3 ist ein Schaltbild, welches dem in Fig. 1 und 2 dargestellten EPROM entspricht.
  • Unter Bezugnahme auf die Fig. 1 und 2 bezeichnet ein Bezugszeichen 1 eine Speicherzelle, 2 einen Elementisolationsbereich, 3 eine schwebende Gate-Elektrode, 4 eine als Wortleitung dienende Steuergateelektrode, 5 ein Kontaktloch, 6 eine aus Aluminium gebildete Bitleitung, 10 ein P-Typ-Substrat, 11 eine n&spplus;-Typ-Source, 12 eine n&spplus;-Typ- Drain und 13 eine isolierende BPSG-Schicht. Die schwebende Gate-Elektrode 3 und die Steuergateelektrode 4 bilden gemeinsam eine Doppelschicht-Gate-Elektrodenstruktur. Die n&spplus;- Typ Source 11 und die n&spplus;-Typ-Drain 12 sind eine gemeinsame Source bzw. eine Drain, die gemeinsam von benachbarten Speicherzellen verwendet werden. Die gemeinsame Source 11 ist eine Diffusionsschicht, die in einem Oberflächenbereich des p&spplus;-Tvp-Substrats 11 Parallel zu der Steuergate-Elektrode 4 gebildet ist. Das Kontaktloch 5 wird gemeinsam mit den benachbarten Speicherzellen verwendet. Um Informationen in die Speicherzelle einzuschreiben, wird eine hohe Spannung an die Steuergate-Eletkrode 4 und die Drain 12 angelegt. Genauer gesagt werden durch die Anlegung der hohen Spannung Kanal- Nicht-Elektronen erzeugt und Elektronen werden in die schwebende Gate-Elektrode 3 injiziert. Infolgedessen erhöht sich die Schwellspannung des Zellentransistors und somit wird ermöglicht, daß Informationen in die Speicherzelle eingeschrieben werden.
  • In dem voranstehend erwähnten Speicher müssen das Kontaktloch 5 und der Elementisolationsbereich 2 um einen gewissen Abstand (ein Spiel für eine Fehlausrichtung), der bei dem Maskierungsschritt bei der Herstellung benötigt wird, auseinanderliegend angeordnet werden. Genauso müssen das Kontaktloch 5 und die schwimmende Gate-Elektrode 3 voneinander um einen gewissen Abstand auseinanderliegend angeordnet werden. Aufgrund der Notwendigkeit, derartige Spielräume vorzusehen, kann das Kontaktloch 5 nicht ausreichend skaliert oder proportional verkleinert werden. Somit wird verhindert, daß jede Speicherzelle miniaturisiert wird oder eine große Kapazität aufweist. Zusätzlich muß eine Hälfte einer gemeinsamen Source-Diffusionsschicht jeder Speicherzelle zugeordnet werden.
  • Fig. 4 ist eine Querschnittsansicht, die den Aufbau eines herkömmlichen berührungslosen EPROM zeigt und Fig. 5 ist ein Schaltbild des berührungslosen EPROMs. Unter Bezugnahme auf die Fig. 4 und 5 bezeichnet ein Bezugszeichen 21 ein p-Typ- Substrat, 22 eine aus einer eingebetteten Diffusionsschicht (d.h. einer Souce/Drain-Diffusionsschicht) vom n&spplus;-Typ gebildete Bitleitung, 23 einen Feldisolationsfilm (d.h. einen Element-Isolations-Oxidfilm), 24 einen Gate-Isolationsfilm, 25 einen Isolationsfilm zwischen einem schwebenden Gate und einem Steuergate, 26 ein schwebendes Gate, 27 ein als Wortleitung dienendes Steuergate und 28 eine Speicherzelle. Um eine große Kapazität für dieses berührungslose EPROM vorzusehen, wird die Source/Drain-Diffusionsschicht 22 unter den Feldisolationsfilm 23 vergraben, der sich zwischen den benachbarten Speicherzellen befindet, die das Steuergate 27 gemeinsam verwenden. Kein Kontaktloch ist für die vergrabene Diffusionsschicht 22 vorgesehen. Aufgrund dieser Zellenstruktur benötigt das EPROM kein Kontaktloch oder eine gemeinsame Source-Diffusionsschicht, wie diejenigen, die in Fig. 3 gezeigt sind, so daß das EPROM miniaturisiert werden kann und eine große Kapazität aufweist. Die Zellengröße des in Fig. 4 gezeigten kontaktlosen EPROMs ist nicht mehr als 70% der Zellengröße des herkömmlichen EPROMs. Jedoch muß dieses kontaktlose EPROM mit einer (nicht dargestellten) Wählschaltung versehen werden, mit der die vergrabene Diffusionsschicht 22 gemäß der Betriebsbedingung jeder Speicherzelle selektiv entweder als Source oder als Drain verwendet wird. Somit besitzt das berührungslose EPROM Nachteile dahingehend, daß die Peripherieschaltungsabschnitte (d.h. die anderen Schaltungsabschnitte als jede Speicherzelle) unvermeidbar kompliziert sind. Je mehr das EPROM miniaturisiert wird, desto schlechter werden zusätzlich die Wähleigenschaften der Wählschaltung.
  • Die vorliegende Erfindung wurde angesichts der voranstehend erwähnten Umstände durchgeführt und eine Aufgabe der vorliegenden Erfindung besteht darin, einen nichtflüchtigen Halbleiterspeicher und ein Verfahren zur Herstellung einer derartigen nichtflüchtigen Halbleitereinrichtung vorzusehen, die eine ähnliche Array- oder Feldschaltung wie diejenige eines herkömmlichen EPROMs aufweist, und die miniaturisiert werden kann und eine große Kapazität aufweist.
  • Zur Lösung der Aufgabe sieht die vorliegende Erfindung einen nichtflüchtigen Halbleiter vor, so wie er in Anspruch 1 definiert ist.
  • Die Aufgabe wird auch durch ein Verfahren nach Anspruch 4 gelöst.
  • In der vorliegenden Erfindung ist der Graben im wesentlichen in Selbstausrichtung in bezug auf Endabschnitte von zwei schwebenden Gate-Elektroden gebildet und seine Tiefe wird so bestimmt, daß er den dazwischenliegenden benachbarten Gate- Isolationsfilm ausreichen isoliert, wobei die Source- und Drain-Bereiche unter einem dritten Isolationsfilm gebildet werden, der dicker ist als der erste Gate-Isolationsfilm und der den Kanalbereich eines Halbleiterelements von demjenigen eines benachbarten Elements isoliert und wobei die Source- und Drain-Bereiche unter dem dritten Isolationsfilm angeordnet und voneinander an einer Position entsprechend einem Endabschnitt der ersten Gate-Elektrode getrennt sind.
  • Zur Lösung der zweiten Aufgabe sieht die vorliegende Erfindung ein Herstellungsverfahren für eine nichtflüchtige Halbleitereinrichtung vor, die die folgenden Schritte umfaßt: Bilden von eingebetteten Schichten eines zweiten Leitfähigkeitstyps in einem Halbleitersubstrat eines ersten Leitfähigkeitstyps; Bilden eines Kanalbereichs zwischen den eingebetteten Schichten durch Ionenimplantation und danach Bilden eines ersten Gate-Isolationsfilms auf dem Kanalbereich; Bilden eines Isolationsfilms, welcher dicker als der erste Gate-Isolationsfilm und auf der eingebetteten Schicht angeordnet ist; Bilden einer ersten Gate-Elektrode über dem Kanalbereich, so daß die erste Gate-Elektrode durch den ersten Gate-Isolationsfilm in einem elektrisch schwebenden Zustand gehalten wird, wobei die erste Gate- Elektrode für jedes Element gebildet wird; Bilden eines Grabens, der sich durch den Isolationsfilm und die eingebettete Schicht erstreckt und das Innere des Halbleitersubstrats erreicht, wodurch die eingebettete Schicht in einen Source-Bereich und einen Drain-Bereich geteilt wird; Auffüllen des Grabens mit einem isolierenden Material, wodurch ein Element von einem benachbarten isoliert und abgesondert wird; Bilden eines zweiten Isolationsfilms über der sich ergebenden Halbleiterstruktur und Bilden einer zweiten Gate-Elektrode auf der ersten Gate-Elektrode, dem Isolationsfilm und dem Graben, um so ein Element mit dem benachbarten elektrisch zu verbinden.
  • In der vorliegenden Erfindung ist der Graben in bezug auf Endabschnitte von zwei schwebenden Gate-Elektroden im wesentlichen in Selbstausrichtung gebildet und seine Tiefe wird so bestimmt, daß die benachbarten Source- und Drain- Diffusionsbereiche voneinander abgesondert werden. Da der Graben ein Durchstoßen und ein Stromleck an das benachbarte Element in zuverlässiger Weise verhindert, ist es möglich, die Zellengröße des nichtflüchtigen Speichers beträchtlich zu verkleinern. Ferner können die Peripherieschaltungen einfacher aufgebaut werden, da die Source- und Drainbereiche individuell vorgesehen sind.
  • Diese Erfindung kann aus der nachstehenden ausführlichen Beschreibung im Zusammenhang mit den beiliegenden Zeichnungen vollständiger verstanden werden. In den Zeichnungen zeigen:
  • Fig. 1 eine Ansicht, die das planare Muster eines herkömmlichen EPROMs zeigt;
  • Fig. 2 eine Querschnittsansicht entlang einer Schnittlinie II-II in Fig. 1;
  • Fig. 3 ein Schaltbild, welches dem in Fig. 1 gezeigten EPROM entspricht;
  • Fig. 4 eine Querschnittsansicht, die die Struktur eines herkömmlichen berührungslosen EPROMs zeigt;
  • Fig. 5 ein Schaltbild, welches dem in Fig. 4 gezeigten berührungslosen EPROM entspricht;
  • Fig. 6 eine Ansicht, die das planare Muster einer nichtflüchtigen Halbleitereinrichtung gemäß einer Ausführungsform der vorliegenden Erfindung zeigt;
  • Fig. 7 eine Querschnittsansicht der in Fig. 6 gezeigten nichtflüchtigen Halbleitereinrichtung, wobei der Querschnitt entlang einer Schnittlinie VII-VII in Fig. 6 genommen ist; und
  • Fig. 8A bis 8F die Verfahrensschritte, mit denen die in Fig. 6 gezeigte nichtflüchtige Halbleitereinrichtung hergestellt wird.
  • Nachstehend wird unter Bezugnahme auf die beiliegenden Zeichnungen eine Ausführungsform der vorliegenden Erfindung beschrieben.
  • Fig. 6 zeigt ein planares Muster einer nichtflüchtigen Halbleitereinrichtung gemäß einer Ausführungsform der vorliegenden Erfindung. Fig. 7 ist eine Querschnittsansicht entlang einer Schnittlinie VII-VII in Fig. 6. In der nichtflüchtigen Halbleitereinrichtung der Ausführungsform sind in einem Oberflächengebiet eines p-Typ-Siliziumsubstrats 101 n&spplus;-Typ-Drain-Diffusionsschichten 102 und n&spplus;-Typ-Source- Diffusionsschichten 104 so gebildet, daß sich ein Graben 103 zwischen einer Drain-Diffusionsschicht 102 und seiner entsprechenden Source-Diffusionsschicht 104 befindet. Ein Kanalbereich 105 ist zwischen einer Drain-Schicht 102 und seiner benachbarten Source-Diffusionsschicht 104 vorgesehen und ist mit einem ersten Gate-Isolationsfilm 107 abgedeckt. Eine schwebende Gate-Elektrode 108 (d.h. eine erste Gate- Elektrode) wird auf dem ersten Gate-Isolationsfilm 107 gebildet und wird mit einem zweiten Gate-Isolationsfilm 109 überdeckt. Ein erster Oxidfilm 106 isoliert die benachbarten schwebenden Gate-Elektroden 108 voneinander. Die Drain- Diffusionsschicht 102 von einer Zelle und die Source- Diffusionsschicht 104 der benachbarten Zelle befinden sich unter dem gleichen Feldoxidfilm 106 und sind voneinander durch den Graben 103 getrennt, der sich unter dem im wesentlichen zentralen Abschnitt des Feldoxidfilms 106 befindet. Eine Steuer-Gate-Elektrode 110 (d.h. eine zweite Gate-Elektrode) ist gebildet, um den zweiten Gate- Isolationsfilm 109 abzudecken. Die Steuer-Gate-Elektrode 110 befindet sich über der schwebenden Gate-Elektrode 108 und erstreckt sich über den Feldoxidfilm 106 und den Graben 103. Ein CVD-Oxidfilm 111 ist über der sich ergebenden Halbleiterstruktur gebildet, um die voranstehend erwähnten Strukturkomponenten abzudecken. Ferner wird ein BPSG-Film 112 auf der gesamten Oberfläche des CVD-Oxidfilms 111 gebildet. Die schwebende Gate-Elektrode 108 und die Steuer-Gate- Elektrode 110 sind sowohl zur n&spplus;-Typ-Drain-Diffusionsschicht 102 als auch zur n&spplus;-Typ-Source-Diffusionsschicht 104 senkrecht angeordnet. Ein Bezugszeichen 120 bezeichnet eine Speicherzelle.
  • Das Verfahren zur Herstellung der voranstehend erwähnten nichtflüchtigen Halbleitereinrichtung wird nachstehend unter Bezugnahme auf die Fig. 8A bis 8F beschrieben.
  • Zunächst wird, wie in Fig. 8A gezeigt, in ausgewählten Oberflächenbereichen des p-Typ-Siliziumsubstrats 101 aus Einkristallsilizium unter Verwendung eines Lithographieverfahrens und einer Ionenimplantation eine eingebettete Schicht 100 vom n&spplus;-Typ gebildet. Bei der Ionenimplantation werden beispielsweise Arsen (As) und Antimon (Sb) verwendet. Die eingebettete Schicht 100 vom n&spplus;- Typ dient als eine Source/Drain-Diffusionsschicht.
  • Als nächstes werden, wie in Fig. 8B gezeigt, ein Feldoxidfilm 106 aus SiO&sub2; und ein erster Gate-Isolationsfilm 107 aus SiO&sub2; auf der eingebetteten Schicht 100 vom n&spplus;-Typ bzw. auf dem p- Typ-Silizium-Substrat 101 gebildet, und zwar unter einer derartigen Bedingung, daß ein Oxidfilm 106 auf der eingebetteten Schicht 100 vom n&spplus;-Typ ausreichend dicker aufwächst, als ein Oxidfilm 107 auf dem p-Typ-Silizium- Substrat 101, um dadurch die benachbarten Speicherzellen voneinander zu isolieren. Dabei kann der Kanalabschnitt aus SiO&sub2; entfernt werden, wobei die Stelle des Feldoxidfilm 106 maskiert wird, und danach kann eine erste Gate- Isolationsschicht 107 aus SiO&sub2; auf der Halbleiterstruktur gebildet werden. Kanalionen, z.B. Bor (B)-Ionen werden in denjenigen Abschnitt des Substrats 101 implantiet, welche sich zwischen den benachbarten eingbetteten Schichten 100 vom n&spplus;-Typ befinden, um dadurch einen Kanalbereich 105 zu bilden.
  • Dann werden, wie in Fig. 8C gezeigt, aufeinandergeschichtete Schichten bestehend aus einer ersten Polysiliziumschicht und einem Schutzoxidfilm 115 mit einer vorgegebenen Dicke und einer vorgegebenen Breite auf der gesamten Oberfläche der Halbleiterstruktur unter Verwendung eines CVD-Prozesses aufgebracht. Die Polysiliziumschichten auf Grabenbildungsgebieten in den zentralen Abschnitten der Feldoxidfilme 106 werden selektiv unter Verwendung des Maskenausrichtungsprozesses entfernt, um somit schwebende Gate-Elektroden 108 zu bilden. Die schwebende Gate-Elektrode 108 wird in bezug auf den Kanalbereich 105 durch die erste Gate-Isolationsschicht 107 in einem elektrisch schwebenden Zustand gehalten und erstreckt sich senkrecht zu der n&spplus;-Typ- Source-Drain-Diffusionsschicht 100.
  • Danach wird, wie in Fig. 8D gezeigt, durch einen Ätzschritt unter Verwendung des schwebenden Gate-Polysiliziums, des Schutzoxidfilms 115 und der Abdeckschicht 116 als Masken ein Graben 103 gebildet, so daß er sich durch Abschnitte des Feldoxidfilms 106 und die eingebettete Schicht 100 vom n&spplus;-Typ erstreckt und das Innere des p-Typ-Siliziumsubstrats 101 erreicht. Dieser Graben 103 kann in bezug auf die Endabschnitte der benachbarten schwebenden Gate-Elektroden 108 in einer selbstausrichtenden Weise gebildet werden. Genauer ausgedrückt, wird zunächst die schwebende Gate- Elektrode 108 (d.h. die erste Polysiliziumschicht) gebildet und dann werden der erste Feldoxidfilm 106 und die eingebettete Schicht 100 vom n&spplus;-Typ durch einen Ätzschritt teilweise entfernt, wobei die schwebende Gate-Elektrode 108 als eine Maske verwendet wird. Danach wird der freigelegte Oberflächenabschnitt des p&spplus;-Typ-Siliziumsubstrats 101 entfernt, wodurch der Gaben 103 gebildet wird, der sich in das Innere des Siliziumsubstrats 101 erstreckt. Es wird darauf hingewiesen, daß die Tiefe des Grabens 103 beliebig bestimmt werden kann. Infolge der Bildung des Grabens 103 wird die eingebettete Schicht 100 vom n&spplus;-Typ in eine n&spplus;-Typ- Drain-Diffusionsschicht 102 und eine n&spplus;-Typ-Source- Diffusionssicht 104 aufgeteilt.
  • Wie in Fig. 8E gezeigt, wird nach der Entfernung der Abdeckschichten 116 durch einen thermischen Oxidationsprozeß ein Oxidfilm auf den Oberflächen der schwebenden Gate- Elektrode 108 und der Ausnehmung 103 gebildet. Dann wird durch einen CVD-Prozeß ein SiO&sub2;-Film auf die gesamte Oberfläche aufgebracht und der Bereich innerhalb der Ausnehmung 103 wird zurückgeätzt und dann mit SiO&sub2; gefüllt, um so den Feldoxidfilm 106 in den ursprünglichen Zustand zurückzuführen. Infolgedessen werden die benachbarten Speicherzellen voneinander isoliert und durch das in die Ausnehmung 103 eingeführte Oxid (SiO&sub2;) voneinander getrennt.
  • Als nächstes wird, wie in Fig. 8F gezeigt, nach der Entfernung der Schutzoxidfilme 115 eine zweite Gate- Isolationsschicht 109 aus aufgeschichteten Schichten, bestehend aus einem Oxidfilm, einem Nitridfilm und einem Oxidfilm, auf der sich ergebenden Halbleiterstruktur gebildet. Danach wird eine zweite Polysiliziumschicht 110 auf den Abschnitt über der schwebenden Gate-Elektrode 108 gebildet, bis die zweite Polysiliziumschicht 110 eine vorgegebene Dicke aufweist. Die somit aufgebrachte zweite Polysiliziumschicht 110 dient als eine Steuer-Gate-Elektrode. Danach werden die Steuer-Gate-Elektroden strukturiert und erste und zweite Polysiliziumteile werden zur Bildung von schwebenden Gates und Steuer-Gates geätzt. Es wird darauf hingewiesen, daß die vorher erwähnte schwebende Gate- Elektrode 108 durch den Graben 103 in eine Vielzahl von Teilen aufgeteilt ist, so daß ein Teil jeder Speicherzelle zugeordnet ist, wohingegen die Steuer-Gate-Elektrode 110 nicht geteilt wird und von den Speicherzellen gemeinsam als eine Wortleitung verwendet wird. Abschließend wird ein CVD- Film 111 durch Verwendung eines CVD-Prozesses auf der sich ergebenden Halbleiterstruktur aufgebracht und dann wird ein als Isolationsfilm dienender BPSG-Film 112 auf dem CVD-Film 111 aufgebracht, um die Oberfläche der Halbleiterstruktur einzuebnen. In dieser Weise wird die in den Fig. 6 und 7 gezeigte Halbleitereinrichtung hergestellt.
  • In dem voranstehend beschriebenen EPROM wird das Intervall zwischen den benachbarten Zellen durch die Länge desjenigen Abschnitts des schwebenden Gates 108 bestimmt, welcher über den Feldoxidfilm 106 vorsteht, das heißt, den Abstand zwischen den benachbarten schwebenden Gates 108. Somit ist das Zellen-Array des EPROMs genauso klein, wie jenes des in Fig. 4 und 5 gezeigten herkömmlichen kontaktlosen EPROMs. Dementsprechend kann die vorliegende Erfindung eine nichtflüchtige Halbleitereinrichtung vorsehen, bei der es sich um einen Typ handelt, bei dem ein Transistor in einer Zelle eingebaut ist und die zu einem größeren Ausmaß miniaturisiert werden kann, als die herkömliche EPROM-Zelle. Da die Source-Diffusionsschicht 104 und die Drain- Diffusionsschicht 102 ihren eigenen Funktionen zugeordnet sind, kann die vorliegende Erfindung zusätzlich unter Verwendung einer ähnlichen Schaltungskonfiguration wie diejenige des herkömmlichen EPROMs ausgeführt werden. Somit sind die Peripherieschaltungen nicht kompliziert aufgebaut und die Auswähleigenschaften einer Wählschaltung stellen in der vorliegenden Erfindung kein Problem dar.
  • In der voranstehenden Beschreibung wurde die vorliegende Erfindung unter Beugnahme auf den Fall beschrieben, bei dem sie auf ein EPROM angewendet ist. Jedoch ist die vorliegende Erfindung nicht darauf beschränkt und kann in verschiedenen Vorgehensweisen ausgeführt oder modifiziert werden. Beispielsweise kann die vorliegende Erfindung auf ein EEPROM von einmaligen Löschungstyp oder ein Masken-ROM angewendet werden, vorausgesetzt, daß diese eine Doppelschicht- Polysiliziumstruktur ähnlich wie diejenige der vorliegenden Erfindung verwenden.
  • Die Bezugszeichen in den Ansprüchen dienen dem besseren Verständnis und beschränken den Umfang nicht.

Claims (6)

1. Eine nichtflüchtige Halbleiter-Speichereinrichtung, die aus einer Vielzahl von in Zeilen und Spalten angeordneten Speicherzellen aufgebaut ist, wobei jede von diesen umfaßt: ein Halbleitersubstrat (101) eines ersten Leitfähigkeitstyps; einen Source-Bereich (104) und einen Drain-Bereich (102), die in einem Oberflächenbereich des Halbleitersubstrats (101) gebildet sind und einen zweiten Leitfähigkeitstyp aufweisen und die Zeilenrichtung definieren; eine erste Gate-Elektrode (108), die über einem Kanalbereich (105) zwischen den Source- und Drain-Bereichen (104, 102) gebildet ist und durch einen ersten Gate-Isolationsfilm (107) in einem elektrisch schwebenden Zustand gehalten wird; und eine zweite Gate-Elektrode (110), die als ein Steuergate dient und über der ersten Gate-Elektrode (108) mit einem dazwischen liegenden zweiten Gateisolationsfilm (109) gebildet ist, wobei die Source- und Drain-Bereiche (104, 102) unter benachbarten dritten Isolationsfilmen (106) gebildet sind, die dicker sind als der erste Gate-Isolationsfilm (107) und die den Kanalbereich (105) einer Speicherzelle von demjenigen einer benachbarten mit der gleichen Zeile trennt,
dadurch gekennzeichnet, daß die Source- und Drainbereiche von benachbarten Zellen innerhalb der gleichen Zeile (104, 102) unter dem gleichen dritten Isolationsfilm (106) angeordnet und an einer Position, die einem Endabschnitt der ersten Gate-Elektrode (108 entspricht, voneinander getrennt sind.
2. Eine nichtflüchtige Halbleiter-Speichereinrichtung nach Anspruch 1, dadurch gekennzeichnet, daß die Source- (104) und Drain-Bereiche (102) von benachbarten Zellen innerhalb der gleichen Zeile voneinander ferner durch einen Graben (103) getrennt sind, welcher sich von jedem dritten Isolationsfilm (106) in das Innere des Halbleitersubstrats (101) erstreckt.
3. Eine nichtflüchtige Halbleiter-Speichereinrichtung nach Anspruch 2, dadurch gekennzeichnet, daß sich das Steuer-Gate (110) über der ersten Gate- Elektrode (108), dem dritten Isolationsfilm (106) und dem Graben (103) mit dem dazwischen angeordneten zweiten Isolationsfilm (109) befindet und benachbarte Elemente innerhalb einer Zeile elektrisch verbindet.
4. Ein Verfahren zur Herstellung einer nichtflüchtigen Halbleitereinrichtung, die aus einer Vielzahl von in Spalten und Zeilen angeordneten Speicherzellen aufgebaut ist;
gekennzeichnet durch die folgenden Schritte:
Bilden von eingebetteten Schichten (100) eines zweiten Leitfähigkeitstyps in einem Halbleitersubstrat (101) eines ersten Leitfähigkeitstyps, wobei die Schichten voneinander beabstandet angeordnet sind und die Spaltenrichtung definieren;
Bilden von Kanalbereichen (105) zwischen den eingebetteten Schichten (100) durch Ionenimplantation und dann Bilden von ersten Gate-Isolationsfilmen (107) auf dem Kanalbereich (105);
Bilden von Isolationsfilmen (106), welche dicker als der erste Gate-Isolationsfilm (107) und auf den eingebetteten Schichten (100) angeordnet sind;
Bilden von ersten Gate-Elektroden (108) über den Kanalbereichen (105), so daß die ersten Gate-Elektroden (108) durch die ersten Gate-Isolationsfilme (107) in einem elektrisch schwebenden Zustand gehalten werden;
Bilden von Gräben (103), die sich durch die Isolationsfilme (106) und die eingebetteten Schichten (100) erstrecken und das Innere des Halbleitersubstrats (101) erreichen, wodurch die eingebetteten Schichten (100) in Source-Bereiche (104) und Drain-Bereiche (102) von benachbarten Speicherzellen innerhalb der gleichen Zeile geteilt werden;
Auffüllen der Gräben (103) mit einem isolierenden Material (106), wodurch die Speicherzelle von einer benachbarten innerhalb der gleichen Zeile getrennt und isoliert wird;
Bilden eines zweiten Isolationsfilms (109) über der sich ergebenden Halbleiterstruktur; und
Bilden von zweiten Gate-Elektroden (110) auf den ersten Gate-Elektroden (108), den Isolationsfilmen (106) und den Gräben (103), um so eine Speicherzelle mit den benachbarten Zellen innerhalb der gleichen Zeile elektrisch zu verbinden.
5. Ein Verfahren nach Anspruch 4, dadurch gekennzeichnet, daß der Grabenbildungsschritt durch selbstausrichtende Endabschnitte der ersten Gate-Elektroden (108) von zwei benachbarten Speicherzellen innerhalb der gleichen Zeile ausgeführt wird.
6. Ein Verfahren nach Anspruch 10, dadurch gekennzeichnet, daß es ferner den Schritt eines Bildens eines BPSG-Films (112) auf der gesamten Oberfläche der sich ergebenden Halbleiterstruktur umfaßt.
DE69013094T 1989-07-25 1990-07-25 Nichtflüchtige Halbleiterspeicheranordnung und Verfahren zu ihrer Herstellung. Expired - Fee Related DE69013094T2 (de)

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
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