[go: up one dir, main page]
More Web Proxy on the site http://driver.im/

DE3047738C2 - Halbleiteranordnung - Google Patents

Halbleiteranordnung

Info

Publication number
DE3047738C2
DE3047738C2 DE3047738A DE3047738A DE3047738C2 DE 3047738 C2 DE3047738 C2 DE 3047738C2 DE 3047738 A DE3047738 A DE 3047738A DE 3047738 A DE3047738 A DE 3047738A DE 3047738 C2 DE3047738 C2 DE 3047738C2
Authority
DE
Germany
Prior art keywords
zone
conductivity type
semiconductor
region
island
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Expired
Application number
DE3047738A
Other languages
English (en)
Other versions
DE3047738A1 (de
Inventor
Johannes Arnoldus Appels
Hendrik Cornelis de Eindhoven Graaff
Kornelis Jan Nijmegen Wagenaar
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Koninklijke Philips NV
Original Assignee
Philips Gloeilampenfabrieken NV
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Philips Gloeilampenfabrieken NV filed Critical Philips Gloeilampenfabrieken NV
Publication of DE3047738A1 publication Critical patent/DE3047738A1/de
Application granted granted Critical
Publication of DE3047738C2 publication Critical patent/DE3047738C2/de
Expired legal-status Critical Current

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/7801—DMOS transistors, i.e. MISFETs with a channel accommodating body or base region adjoining a drain drift region
    • H01L29/7802—Vertical DMOS transistors, i.e. VDMOS transistors
    • H01L29/7813—Vertical DMOS transistors, i.e. VDMOS transistors with trench gate electrode, e.g. UMOS transistors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/74—Making of localized buried regions, e.g. buried collector layers, internal connections substrate contacts
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/08—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions with semiconductor regions connected to an electrode carrying current to be rectified, amplified or switched and such electrode being part of a semiconductor device which comprises three or more electrodes
    • H01L29/0821—Collector regions of bipolar transistors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/08—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions with semiconductor regions connected to an electrode carrying current to be rectified, amplified or switched and such electrode being part of a semiconductor device which comprises three or more electrodes
    • H01L29/0843—Source or drain regions of field-effect devices
    • H01L29/0847—Source or drain regions of field-effect devices of field-effect transistors with insulated gate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/7801—DMOS transistors, i.e. MISFETs with a channel accommodating body or base region adjoining a drain drift region
    • H01L29/7802—Vertical DMOS transistors, i.e. VDMOS transistors
    • H01L29/7809—Vertical DMOS transistors, i.e. VDMOS transistors having both source and drain contacts on the same surface, i.e. Up-Drain VDMOS transistors

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Ceramic Engineering (AREA)
  • Manufacturing & Machinery (AREA)
  • Bipolar Transistors (AREA)
  • Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
  • Element Separation (AREA)

Description

IVB
ist, wobei Ec die kritische Feldstärke in V/μπι ist, oberhalb der in der Halbleiterschicht (3) Lawinenvervielfachung auftritt, und K8 die Durchschlagspannung in Volt des pn-Übergangs (5) darstellt.
2. Halbleiteranordnung nach Anspruch !,dadurch gekennzeichnet, daß sich die vergrabene Schicht (11) in Projektion nahezu nicht außerhalb der aktiven Zone (8) vom zweiten Leitungstyp erstreckt (F i g. 1).
3. Halbleiteranordnung nach Anspruch 1, dadurch gekennzeichnet, daß die vergrabene Schicht (11) an ihrem Rande wengistens auf der Seite der Kontaktzone (9) sich an mindestens eine sich von dem Rande der vergrabenen Schicht (11) zu der Oberfläche (2) erstreckende hochdotierte Wand (41) vom ersten Leitungstyp anschließt, die höher dotiert ist als die Halbleiterschicht (3),
4. Halbleiteranordnung nach einem der vorhergehenden Ansprüche, dadurch gekennzeichnet, daß das Trenngebiet (6) ein Halbleitergebiet vom zweiten Leitungstyp ist, das mit dem inselförmigen Gebiet (3A) einen zweiten pn-übergang (7) bildet, wobei die vergrabene Schicht (11) durch das inselförmige Gebiet (3A) von dem Trenngebiet (6) getrennt ist.
5. Halbleiteranordnung nach Anspruch 4, dadurch
gekennzeichnet, daß entlang der Oberfläche gerechnet, der kürzeste Abstand (d) der Kontaktzone (9) von dem Rand des Trenngebietes (6) größer als der Abstand ist, über den sich die zu dem zweiten pn-5 Obergang (7) gehörige Verarmungszone an der Oberfläche entlang bei der Durchschlagspannung dieses pn-Übergangs (7) erstreckt
6. Halbleiteranordnung nach einem der vorhergehenden Ansprüche, dadurch gekennzeichnet, daß die
ίο aktive Zone (8) vom zweiten Leitungstyp innerhalb des Halbleiterkörpers (1) völlig von dem inselförmigen Gebiet (3A) umgeben ist
7. Halbleiteranordnung nach einem der vorhergehenden Ansprüche, dadurch gekennzeichnet daß innerhalb der aktiven Zone (8) vom zweiten Leitungstyp mindestens eine aktive Zone (10, 50, 60) vom ersten Leitungstyp angebracht ist
8. Halbleiteranordnung nach Anspruch 7, dadurch gekennzeichnet, daß die aktive Zone (50, 60) vom ersten Leitungstyp und das inselförmige Gebiet (3A) die Source- und die Drain-Zone eines Feldeffekttransistors mit isolierter Gate-Elektrode (52,62) bilden, dessen aktive Zone (8) vom zweiten Leitungstyp das Kanalgebiet der Feldeffekttransistoren bildet.
9. Halbleiteranordnung nach Anspruch 8, dadurch gekennzeichnet, daß sich mindestens eine Nut (53) von der Oberfläche (2) her durch die aktiven Zonen (50, 8) vom ersten bzw. vom zweiten Leitungstyp hindurch bis in das inselförmige Gebiet (3A) erstreckt, wobei die Wand der Nut (53) wenigstens an der Stelle der aktiven Zone (8) vom zweiten Leitungstyp mit einer Isolierschicht (51) überzogen ist auf der die Gate-Elektrode (52) angebracht ist (F ig. 5).
10. Halbleiteranordnung nach Anspruch 8, dadurch gekennzeichnet daß auf der Oberfläche (2) wenigstens an der Stelle der aktiven Zone (8) vom zweiten Leitungstyp eine Isolierschicht (61) angebracht ist, auf der zwischen der aktiven Zone (60) vom ersten Leitungstyp und dem inselförmigen Gebiet (3A)e'me Gate-Elektrode (62) angebracht ist.
11. Halbleiteranordnung nach Anspruch 7, dadurch gekennzeichnet, daß die aktive Zone (10) vom ersten Leitungstyp die Emitterzone und die aktive Zone (8) vom zweiten Leitungstyp die Basiszone eines Bipolartransistors bildet.
12. Halbleiteranordnung nach Anspruch 11, dadurch gekennzeichnet, daß das Trenngebiet (6) ein Halbleitergebiet vom zweiten Leitungstyp ist und die Basiszone (8) mit dem Trenngebiet (6) verbunden ist (F ig. 2).
Die Erfindung bezieht sich auf eine Halbleiteranordnung mit einem Halbleiterkörper mit einer an eine Oberfläche grenzenden Halbleiterschicht von einem ersten Leitungstyp, die auf einem Substratgebiet vom zweiten entgegengesetzten Leitungstyp liegt und mit diesem einen pn-übergang bildet, und einem Trenngebiet, das sich von der Oberfläche her über praktisch die ganze Dicke der Halbleiterschicht erstreckt und ein inselförmiges Gebiet der Halbleiterschicht umgibt, innerhalb dessen sich eine zu einem H.ilblcilcrschalUinjisdc-
ment gehörige aktive Zone rom zweiten Leitungstyp und eine neben dieser Zone liegende Kontaktzone vom ersten Leitungstyp mit einer die der Halbleiterschicht überschreitenden Dotierungskonzentration befinden, wobei die aktive Zone und die Kontaktzone beide an die Oberfläche grenzen und wenigstens die Kontaktzone weiter völlig von dem inselförmigen Gebiet umgeben ist, und wobei die Dicke und die Dotierungskonzentration des inselförmigen Gebietes derart gering siad, daß beim Anlegen einer Spannung in der Sperrichtung über to dem pn-Ubergang sich die Verarmungszone bei einer die Durchschlagspannung des pn-Obergangs unterschreitenden Spannung bis zu der Oberfläche erstreckt
Es sei bemerkt daß im Betriebszustand über dem gespannten pn-Übergang nicht an jedem Punkt die gleiehe Sperrspannung vorhanden zu sein braucht infolge parallel zu der Oberfläche fließender Ströme. Infolge des durch diese Ströme herbeigeführten Spannungsabfalls kann sich der Fall ergeben, daß im Betriebszustand das inselförmige Gebiet an Stellen, an denen diese Sperrspannung hoch ist, wohl und an Stellen, an denen die Sperrspannung über dem pn-Obergang verhältnismäßig niedrig ist, nicht völlig bis zu der Oberfläche verarmt isL
Eine Halbleiteranordnung der oben beschriebenen Art ist aus der DE-OS 29 01 193 und aus der DE-OS 29 27 560 bekannt Bei der in der DE-OS 29 01 193 beschriebenen Halbleiteranordnung bilden das inselförmige Gebiet die Kollektorzone und die aktive Zcne vom zweiten Leitungstyp die Basiszone eines vertikalen Bipolartransistors, dessen Emitterzone durch eine aktive Obcrfiächenzone vom ersten Leitungstyp gebildet wird, die in der genannten aktiven Zone vom zweiten Leilungstyp erzeugt ist.
Eine derartige Halbleiteranordnung weist, wie in der DE-OS 29 0! J93 auseinandergesetzt wird, den großen Vorteil auf, daß die Durchschlagspannung zwischen der Kontaktzonc und dem Substratgebiet einerseits und dieser Kontaktzone und der aktiven Zone andererseits, die im Betriebszustand oft praktisch am gleichen Potential wie diese Kontaktzone liegt, sehr hoch sein kann und sich sogar dem eindimensional berechneten theoretischen Wert nähern kann. Dies ist der Tatsache zuzuschreiben, daß bei hoher Kollektor-Basis-Spannung das insclförmigc Gebiet bis zu der Oberfläche verarmt ist, wodurch die Feldstärke an der Oberfläche erheblich herabgesetzt wird.
Eine derartige Halbleiteranordnung kann als aus einem Halbleiterschaltungselement aufgebaut gedacht werden, mit dem ein neben ihm angeordneter Übergangsfeldeffcktivtransistor in Reihe liegt, dessen Steuerelektrode durch das Substratgebiet gebildet wird.
Ein Nachteil dieser Halbleiteranordnung ist der, daß der Strom der von der Kontaktzone über die Halbleiterschicht (im allgemeinen eine epitaktische Schicht) zu der aktiven Zone vom zweiten Leitungstyp fließt (oder umgekehrt, abhangig von den Leitungstypen der unterschiedlichen Gebiete), in dem verhältnismäßig dünnen und hochohmigen Teil des inselförmigen Gebietes zwischen der aktiven Zone vom zweiten Leitungstyp und dem Substraigebiet bereits bei verhältnismäßig niedrigen Werten einen Spannungsabfall herbeigeführt, der die elektrischen Eigenschaften der Halbleiteranordnung beeinträchtigt (der sogenannte »Kirk«-Effekt; siehe US-ZS »IRE Transactions on Electron Devices«, ED 9, es 1962, S. 164-174). So tritt bei dem oben angeführten bekannten Bipolartransistor bereits bei sehr niedrigen Strömen eine erhebliche Herabsetzung der Verstärkung (IiFE) auf. Bei einem derartigen 1 ransistor ist die Herabsetzung des Reihenwiderstandes zwischen der Kontaktzone und der Basiszone durch eine bei gebräuchlichen Bipolartransistoren übliche vergrabene Schicht, die sich von unter der Basiszone bis unter die Kontaktzone erstreckt nicht möglich weil dadurch die Verarmungszone praktisch auf die vergrabene Schicht beschränkt bleiben würde und sich nicht bis zu der Oberfläche erstrecken könnte, wodurch die beabsichtigten hohen Durchschlagspannungen nicht mehr erreicht werden könnten.
Aus der DE-OS 29 27 560 ist ein Feldeffekttransistor vom VMOS-Typ bekannt, der zwischen Source- und Drainzone ein inselförmiges Gebiet einer epikatischen Schicht enthält, das bei Hochspannungsbetrieb bis zur Oberfläche verarmt ist Dieser Feldeffekttransistor ist vom vertikalen Typ, bei dem der obenerwähnte Spannungsabfall über der epitaktischen Schicht parallel zur Oberfläche nicht auftritt
Aus der US-PS 35 64 356 ist ein Bin-v'.artransistor bekannt, bei dem der Kollektorstrom durch die yerarmte Kollektorschicht parallel zur Oberfläche bis zu dem auf der Oberfläche angeordneten Kollektorkontakt fließt Dabei ergibt sich ebenfalls der obenerwähnte Nachteil eines Spannungsabfalls zwischen Kollektorkontakt und Basiszone, wodurch u. a. die Verstärkung beeinträchtigt wird.
Der Erfindung liegt daher die Aufgabe zugrunde, eine Halbleiteranordnung der am Anfang der Beschreibung angegebenen Art mit einem Aufbau zu schaffen, bei der vor allem die genannten Nachteile der bekannten Halbleiterbauelemente unter Beibehaltung der gewünschten hohen Durchschlagspannung vermieden werden.
Bei den der Erfindung zugrunde liegenden Überlegungen wurde erkannt daß die gestellte Aufgabe durch Anwendung einer hochdotierten Zone vom ersten Leitungstyp erreicht werden kann, die sich an einer in bezug auf die aktive Zone und die Kontaktzons besonders ausgewählten Stelle zwischen dem Substratgebiet und dem inselförmigen Gebiet erstreckt.
D^ angegebene Aufgabe wird nach der Erfindung mit einer Halbleiteranordnung der eingangs beschriebenen Art nun dadurch gelöst, daß zwischen dür Halbleiterschicht und dem Substratgebiet eine vergrabene Schicht vom ersten Leitungstyp mit einer die Halbieiterschicht überschreitenden Dotierungskonzentration vorhanden ist, die sich wenigstens unter zumindest einem Teil der genannten aktiven Zone erstreckt und durch das inselförmige Gebiet von der aktiven Zone getrennt ist, wobei in Projektion der Abstand in μπι zwischen dem Rand der vergrabenen Schicht und dem Rand der Kontaktzone mindestens gleich
2VB
ist, wobei Ec die kritische Feldstärke in Volt/μΐη ist, oberhalb der in der Halbleiterschicht Lawinenvervielfachung auftritt, und VB die Durchschlagspannung in Volt des pn-Übergangs darstellt.
Dadurch, daß sich die vergrabene Schicht nicht bis unter die Kontaktzone erstreckt (wie dies bsi gebräuchlichen Transistoren bekannt ist), sondern in Projektion einen Abstand von mindestens
IVB E1
μΐη
von dieser Zone entfernt bleibt, kann sich die Verarmungszone zwischen der vergrabenen Schicht und der Kontaktzone von dem ersten pn-übergang bis zu der Oberfläche erstrecken, wodurch die Höhe der Durchschlagspannung praktisch gleich der beim Vorhanden- s sein der vergrabenen Schicht ist. In dem unter der aktiven Zone liegenden Gebiet sorgt aber die vergrabene Schicht dafür, daß der Strom von der aktiven Zone zu der vergrabenen Schicht geradlinig überquert und in üem Teil des inselförmigen Gebietes, der zwischen der aktiven Zone und der vergrabenen Schicht liegt, praktisch keinen Spannungsabfall herbeiführt, wodurch die obenbeschriebenen Probleme vermieden werden.
Eine erste bevorzugte Ausführungsform der Halbleiteranordnung nach der Erfindung ist dadurch gekennzeichnet, daß sich die vergrabene Schicht in Projektion nahezu nicht außerhalb der aktiven Zone erstreckt. Um dafür zu sorgen, daß sich der Strom möglichst regelmäßig über den Querschnitt der Halbleiterschicht verteilt, schließt sich nach einer anderen bevorzugten Ausführungsform die vergrabene Schicht an ihrem Rande wenigstens auf der Seite der Kontaktzone an mindestens eine sich von dem Rande der vergrabenen Schicht zu der Oberfläche erstreckende hochdotierte Wand vom ersten Leitungstyp an, die höher dotiert ist als die Halblederschicht.
Das Trenngebiet, das das inselförmige Gebiet seitlich umgibt, kann ein Gebiet aus isolierendem oder sehr hochohmigen Material sein und z. B. aus Siliziumoxid oder hochohmigen amorphem oder polykristallinem Halbleitermaterial bestehen. Nach einer bevorzugten Ausführungsform ist jedoch das Trenngebiet ein Halbleitergebiet vom zweiten Leitungstyp, das mit dem inselförmigen Gebiet einen zweiten pn-Obergang bildet, wobei die vergrabene Schicht durch das inselförmige Gebiet von dem Trenngebiet getrennt ist. Um zu vermeiden, daß die Feldstärke an diesem zweiten pn-übergang an der Oberfläche unzeitig den kritischen Wert erreicht, wird vorzugsweise dafür gesorgt, daß, an der Oberfläche entlang gerechnet, der kürzeste Abstand zwischen der Kontaktzone und dem Rande des Trenngebietes größer als der Abstand ist, über den sich die Verarmungszone, die zu dem zweiten pn-übergang gehört, an der Oberfläche entlang bei der Durchschlagspannung dieses zweiten pn-Übergangs erstreckt.
Die aktive Zone vom zweiten Leitungstyp kann innerhalb des Halbleiterkörpers völlig von dem inselförmigen Gebiet umgeben sein und dadurch auf einem von dem des Substratgebietes verschieden gewählten Potential gehalten werden.
Nach einer weiteren bevorzugten Ausführungsform der Halbleiteranordnung ist innerhalb der aktiven Zone vom zweiten Leitungstyp mindestens eine weitere aktive Zone vom ersten Leitungstyp erzeugt Dabei kann die letztere aktive Zone z. B. die Emitterzone und die aktive Zone vom zweiten Leitungstyp die Basiszone eines Bipolartransistors bilden. Wenn in diesem Falle ein Trenngebiet ein Halbleitergebiet vom zweiten Leitungstyp ist, kann dieses Gebiet mit Vorteil mit der Basiszone verbunden sein. Die Basiszone weist dadurch automatisch praktisch das gleiche Potential wie das Substratgebiet auf, so daß ein gesonderter Anschluß entfallen kann.
Die aktive Zone vom ersten Leitungstyp kann aber stattdessen auch zusammen mit dem inselförmigen Gebiet vom ersten Leitungstyp die Source- und die Drainzone eines Feldeffekttransistors mit isolierter Gate-Elektrode bilden, dessen aktive Zone vom zweiten Leiiungstyp das Kanalgebiet des Feldeffekttransistors bildet. Dabei kann dieser Feldeffekttransistor ein sogenannter V-MOS-Transistor sein, wobei sich mindestens eine gegebenenfalls V-förmige Nut von der Oberfläche durch die aktiven Zonen vom ersten bzw. vom zweiten Leitungstyp hindurch bis in das inselförmige Gebiet erstreckt, während die Wand der Nut wenigstens an der Stelle der aktiven Zone vom zweiten Leitungstyp mit einer Isolierschicht überzogen ist, auf der eine Gate-Elektrode erzeugt ist. Es ist aber nach einer anderen bevorzugten Ausführungsform auch möglich, einen sogenannten D-MOS-Transistor herzustellen, wobei auf der genannten Oberfläche wenigstens an der Stelle der aktiven Zone vom zweiten Leitungstyp eine Isolierschicht erzeugt ist, auf der zwischen der aktiven Zone vom ersten Leitungstyp und dem inselförmigen Gebiet eine Gate-Elektrode erzeugt ist.
Einige Ausführungsbeispiele der Halbleiteranordnung nach der Erfindung sind in der Zeichnung dargestellt und werden im folgenden näher beschrieben. Es zeigt
Fi g. 1 teilweise perspektivisch und teilweise schematisch im Querschnitt eine Halbleiteranordnung nach der Erfindung,
F i g. 2, 3 und 4 schematisch im Querschnitt Abwandlungen der Halbleiteranordnung nach Fig. 1,
F i g. 5 schematisch im Querschnitt eine andere Halbleiteranordnung nach der Erfindung, und
F i g. 6 schematisch im Querschnitt eine weitere Ausführungsform der Halbleiteranordnung nach der Erfindung.
Die Figuren sind schematisch und nicht maßstäblich gezeichnet, wobei insbesondere die Abmessungen in der Dickenrichtung übertrieben groß dargestellt sind. Entsprechende Teile sind in den Figuren im allgemeinen mit den gleichen Bezugsziffern bezeichnet. Halblcitergebiete vom gleichen Leitungstyp sind in den Querschnitten in derselben Richtung schraffiert.
Fig. 1 zeigt teilweise perspektivisch und teilweise schematisch im Querschnitt eine Halbleiteranordnung nach einem ersten Ausführungsbeispiel. Die Halbleiteranordnung enthält einen Halbleiterkörper 1 mit einer an eine Oberfläche 2 grenzenden Halbleiterschicht 3 von einem ersten Leitungstyp, die im vorliegenden Beispiel eine η-leitende Siliziumschicht mit einer Dicke von 15μητι und einer Dotierungskonzentration von 4 · 10H Atomen/cm3 ist. Die Halbleiterschicht 3 liegt auf einem Substratgebiet 4 vom zweiten entgegengesetzten Leitungstyp, das im vorliegenden Beispiel aus p-leitendem Silizium besteht und eine Dotierung, konzentration von 1,5 · 1015 Atomen/cm3 aufweist; das genannte Substratgebiet bildet mit der Halbleiterschicht 3 einen pn-übergang 5.
Ein Trenngebiet 6 erstreckt sich von der Oberfläche 2 her über die ganze Dicke der Halbieiterschicht 3 und umgibt ein inselförmiges Gebiet 3A der Halbieiterschicht 3. Im vorliegenden Beispiel wird das Trenngebiet 6 durch ein p-Ieitendes Siliziumgebiet gebildet, das mit dem inselförmigen Gebiet 3/4 einen zweiten pn-Übergang 7 bildet.
Innerhalb des inselförmigen Gebietes 3/4 befindet sich eine zu einem Halbleiterschaltungselement, im vorliegenden Beispiel einem bipolaren vertikalen Transistor, gehörige aktive Zone 8 vom zweiten Leitungstyp, im vorliegenden Beispiel also vom p-Leitungstyp, mit einer Dicke von etwa 3 μπτ. Außerdem befindet sich im Gebiet 3/4 neben der Zone 8 eine Kontaktzone 9 vom ersten (also vom n-) Leitungstyp mit einer die der
Schicht (3,3A) überschreitenden Dotierungskonzentration. Die Zonen 8 und 9 grenzen beide an die Oberfläche 2. Die Kontaktzone 9 und im vorliegenden Beispiel auch die Zone 8 sind innerhalb des Halbleiterkörpers 1 völlig vom inselförmigen Gebiet 3A umgeben.
Die Dicke und die Dotierungskonzentration des inselförmiger. Gebietes 3/4 sind derart gering, daß (bei der vorgegebenen Substratdotierung) beim Anlegen einer Spannung in der Sperrichtung über dem pn-übergang 5 sich die Verarmungszone bei einer Spannung, die niedriger als die Durchschlagspannung des pn-Übergangs 5 ist, bis zu der Oberfläche 2 erstreckt. Im vorliegenden Beispiel ist an einem bestimmten Punkt des pn-Übergangs 5 zwischen den Zonen 8 und 9 das Gebiet 3Λ bis zu der Oberfläche 2 bei einer Spannung von 90 V über dem pn-übergang 5 an der Stelle dieses Punktes verarmt, während die Durchschlagspannung des pn-Übergnngs 5 etw;i 300 V beträgt. Innerhalb der p-leitenden aktiven Zone 8 ist eine aktive Zone 10 vom ersten (n-) Leitungstyp erzeugt. Diese Zone 10 bildet die Emitterzone und die Zone 8 bildet die Basiszone eines Bipolartransistors, dessen Kollektorzone durch das inselförmige Gebiet 3A und dessen Kollektorkontaktzone durch die Zone 9 gebildet wird.
Der bisher beschriebene Bipolartransistor weist eine hohe Kollektor-Basis-Durchschlagspannung auf. Eine Schaltungsmöglichkeit unter Verwendung eines Belastungswiderstandes R ist in F i g. 1 dargestellt. Zwischen der Basiszone 8 und dem Emittergebiet 10 kann eine Steuer panniing Vi von z. B. einigen Volt angelegt werden. Die Gebiete 8 und 6 bzw. 4 liegen beim Anlegen einer hohen Kollektor-Emitter-Spannung Vj in bezug auf das Gebiet 3/4 praktisch am gleichen Potential. Infolge der vollständigen Verarmung des Gebietes 3A bis zu der Oberfläche 2 neben der Kontaktzone 9 kann eine sehr hohe Kollektor-Basis-Durchschlagspannung erreicht werden, wie dies in der DE-OS 29 01 193 beschrieben ist.
Ein Nachteil besteht jedoch darin, daß der Stromverstärkungsfaktor (/)fe) ohne weitere Maßnahmen bereits bei niedrigen Kollektorströmen stark herabgesetzt wird. Dies ist auf die große Stromdichte in der verhältnismäßig dünnen und hochohmigen Kollektorschicht zwischen der Basiszone 8 und dem Substratgebiet 4 zurückzuführen.
Bei dem Transistor nach der Erfindung ist nun zwischen der Halbleiterschicht 3 bzw. 3/4 und dem Substratgebiet 4 eine vergrabene Schicht 11 vom ersten (n-)Leitungstyp mit einer die der Halbleiterschicht 3 überschreitenden Dotierungskonzentration angebracht, die sich wenigstens unter zumindest einem Teil der Zone 8, in diesem Beispiel unter der ganzen Zone 8, erstreckt Die vergrabene Schicht 11 weist im vorliegenden Beispiel eine Dicke von etwa ΙΟμτη auf und ist durch das inselförmige Gebiet 3Λ von der p-leitenden aktiven Zone 8 (die hier die Basiszone bildet) und von dem Trenngebiet 6 getrennt; der vertikale Abstand zwischen der vergrabenen Schicht 11 und der Basiszone 8 ist im vorliegenden Beispiel etwa ΐΟμπι und der horizontale Abstand zwischen der vergrabenen Schicht 11 und dem Trenngebiet 6 beträgt etwa 10 am. Dabei ist in Projektion (siehe F i g. 1) der Abstand L zwischen dem Rand der vergrabenen Schicht 11 und dem Rand der Kontaktzone 9 im vorliegenden Beispiel 40 μπι. Die kritische Feldstärke Ec über der in der Siliziumschicht 3 Lawinenvervielfachung auftritt, beträgt etwa 25 V/μΐη und die Durchschlagspannung Ve des pn-Übergangs 5 ist etwa 300 V. Daraus folgt,daß
IVb
ist, so daß
L>-
24 um
ist. Wenn näherungsweise angenommen wird, daß die Feldstärke an der Oberfläche 2 oberhalb des Randes der vergrabenen Schicht 11 praktisch gleich Null ist und in Richtung auf die Kontaktzone 9 annähernd linear auf einen Höchstwert am Rande der Zone 9 zunimmt, liegt dieser Höchstwert bei der Durchschlagspannung noch unterhalb der kritischen Feldstärke, so daß am Rande der Zone 9 kein Durchschlag an der Oberfläche 2 auftritt.
Weiter ist sichergestellt, daß der kürzeste Abstand d (siehe Fig. 1), an der Oberfläche 2 entlang gerechnet, von der Kontaktzone 9 bis zum Rande des Trenngebietes 6 größer als der Höchstabstand ist, über den sich die Verarmungszone des zweiten pn-Übergangs 7 an der Oberfläche 2 entlang erstrecken kann, was der Breite der Verarmungszone bei der Durchschlagspannung des pn-Übergangs 7 entspricht. Infolge der obengenannten Umstände ist die Basis-Kollektor-Durchschlagspannung des Transistors praktisch ebenso hoch wie beim Fehlen der vergrabenen Schicht 11.
Infolge des Vorhandenseins der vergrabenen Schicht 11 fließt jedoch der Strom in dem Transistor nach der Erfindung nahezu direkt von der vergrabenen Schicht 11 zu der Basiszone 8 in einer Richtung quer zu der Oberfläche 2. Dadurch tritt unter der Basiszone 8 nur ein vernachlässigbarer lateraler Spannungsabfall auf und bleibt der Stromverstärkungsfaktor Are bei verhältnismäßig großen Strömstärken hoch.
Bei dem Ausführungsbeispiel nach F i g. 1 ist die aktive Basiszone 8 innerhalb des Halbleiterkörpers 1 völlig von dem inselförmigen Gebiet 3/4 umgeben. Dadurch kann die Basiszone 8, wie auch in Fig. 1 angegeben ist, an ein von dem des Substratgebietes 4 verschiedenes Potential gelegt werden. In gewissen Fällen wird jedoch die Ausführungsform nach F i g. 2 bevorzugt, bei der die aktive Zone 8 mit dem Trenngebiet 6 vom gleichen Leitungstyp verbunden ist. Der Transistoraufbau nach F i g. 2 ist der Einfachheit halber drehsymmetrisch um die Linie M-M' gedacht, aber dies braucht keineswegs der Fall zu sein.
so Bei dem Ausführungsbeispiel nach Fig.2 liegt die Basiszone 8 praktisch auf dem gleichen Potential wie das Substratgebiet 4, das durch das Trenngebiet 6 mit dieser Zone verbunden ist. Dadurch kann man mit nur einer Anschlußklemme B für Basis und Substrat auskommen. Der Emitter und der Kollektor werden bei E und Cangeschlossen.
In den Beispielen nach den F i g. 1 und 2 erstreckt sich die vergrabene Schicht 11 in Projektion nahezu nicht außerhalb der aktiven Zone 8. Dies ist aber durchaus nicht unbedingt notwendig. Siehe z. B. die Ausführungsform nach F i g. 3, in der sich die vergrabene Schicht 11 in Richtung auf die Kontaktzone 9 außerhalb der aktiven Basiszone 8 erstreckt Dabei soll aber stets die obengenannte Bedingung
L >
erfüllt werden. Im Beispiel nach der F i g. 3 wurde zur Illustrierung als Trenngebiet 6 ein versenktes Siliziumoxidgebiet gewählt, das das inselförmige Gebiet 3A umgibt. Dieses Gebiet 3Λ ist mit einer Oxidschicht 31 überzogen, in der Fenster für die Emitter-, Basis- und Kollektorkontakte 32, 23 bzw. 34 gebildet sind. Eine derartige passivierende Oxidschicht ist im allgemeinen auch auf der Oberfläche 2 der Ausführungsbeispiele nach den Fig. 1 und 2 vorhanden, aber ist dort der Deutlichkeit der Figuren halber nicht dargestellt.
In Fig.4 ist wieder eine andere Ausführungsform dargestellt, die in großen Zügen der nach F i g. 1 entspricht, mit dem Unterschied, daß sich die vergrabene Schicht 11 an ihrem Rande wenigstens auf der Seite der Kontaktzone 9 und im vorliegenden Beispiel an ihrem ganzen Rande entlang an eine sich von diesem Rand zu der Oberfläche erstreckende hochdotierte n-leitende Wand 41 anschließt. Diese Wand braucht an der Oberfläche nicin küiliäkücri zu Sein und wird dazu benutzt sicherzustellen, daß der Strom von der Kollektorkontaktzone 9 zu der Basiszone 8 bereits zwischen der Zone 9 und der Wand 41 sich homogen über den Querschnitt der epitaktischen Schicht 3 verteilt, wonach der Strom von der vergrabenen Schicht 11 her gerade zu der Basiszone 9 überquert. Eine Stromkonzentration mit zugehörigem Spannungsabfall wird damit optimal vermieden.
Die F i g. 5 und 6 zeigen ganz andere Ausführungsformen der Halbleiteranordnung nach der Erfindung. Fig.5 zeigt schematisch im Querschnitt einen Feldeffekttransistor vom sogenannten V-MOS-Typ mit einer aktiven p-leitenden Zone 8, die das Kanalgebiet des Feldeffekttransistors bildet, und darin liegenden aktiven η-leitenden Zonen 50, die die Source-Zonen des Transistors bilden, während das η-leitende inselförmige Gebiet 3Λ zusammen mit der η-leitenden vergrabenen Schicht U und der η-leitenden Kontaktzone 9 die Drain-Zone bildet. Die Funktionen der Source- und der Drain-Zone können auch untereinander vertauscht werden. Nuten 53 erstrecken sich von der Oberfläche 2 her durch die aktiven Zonen 50 und 8 hindurch bis in das inselförmige Gebiet 3/4. Die Wand der Nuten 53 ist wenigstens an der Stelle der aktiven Zone 8 mit einer Isolierschicht 51 überzogen, auf der Gate-Elektroden 52 erzeugt sind, die miteinander verbunden sind. Auch in diesem Falle werden die obengenannten Bedingungen für die Dicke und die Dotierung des inselförmigen Gebietes 3Λ und für den Abstand L erfüllt, so daß für den pn-übergang 5 zwischen der Drain-Zone und dem Kanalgebiet eine sehr hohe Durchschlagspannung erreicht wird. Zugleich wird durch das Vorhandensein der hochdotierten n-Ieitenden vergrabenen Schicht 11, durch die der Strom von dieser vergrabenen Schicht her gerade zu der Zone 8 überquert, Stromkonzentration und Spannungsabfall in dem Gebiet zwischen der Zone 8 und der vergrabenen Schicht 11 vermieden.
Die Ausführungsform nach F i g. 5 kann durch die Anwendung derselben Leitungstypen und Abmessungen für die unterschiedlichen Halbleitergebiete wie im vorhergehenden Beispiel erhalten werden. Bei einer Dotierungskonzentration von 4 · 1014 Atomen/cm3 für die epitaktische Schicht 3 und einer Dotierungskonzentration von 7 · 1014AtOmCnZCm3 für das Substratgebiet 4 wird bei diesen Abmessungen die Durchschlagspannung zwischen der Drain-Zone und dem Kanalgebiet etwa 400 V, wobei, wie in F i g. 5 dargestellt ist, die Source-Zonen 50 miteinander verbunden und über Elektroden 54 mit dem Kanalgebiet 8 kurzgeschlossen sind. Die Source-Zanen 50 sind mit einem Source-Anschluß S, die Steuerelektroden 52 sind mit einem Steuerelektrodenanschluß G und die Drain-Zone ist über die Kontaktzone 9 mit einem Drain-Anschluß D verbunden.
Schließlich wird in F i g. 6 schematisch im Querschnitt noch ein anderes Ausführungsbeispiel der Haibleileranordnung nach der Erfindung dargestellt. Die Halbleiteranordnung nach Fig.6 ist eine Abwandlung des Beispiels nach Fig.5, und zwar ein sogenannter D-MOS-Transistor (ein anderer Typ Feldeffekttransistor mil isolierter Steuerelektrode). Dabei ist auf der oberen Fläche 2 der Halbleiterscheibe eine Isolierschicht 61 aus /.. B. Siliziumoxid oder Siliziumnitrid gebildet. Diese Isolierschicht 61 befindet sich wenigstens an der Stelle der p-leitenden aktiven Zone 8, die im vorliegenden Beispiel in drei Teile aufgeteilt ist, die außerhalb der Zeichnungsebene erwünschtenfalls miteinander verbunden sein können. Innerhalb jeder Zone 8 befindet sich eine n-leitende Source-Zone 60. Auf der Isolierschicht 61 sind zwischen den Zonen 60 und dem auch hier zu der Drain-Zone gehörigen η-leitenden inselförmigen Gebiet 3/4 Steuerelektroden 62 angebracht. Die Source-Zonen 60 sind auf gleiche Weise wie in F i g. 5 über Elektroden 63 auf der Oberfläche 2 mit den Zonen 8, die das Kanalgebiet enthalten, verbunden. Mit denselben Abmessungen und Dotierungskonzentrationen wie in F i g. 5 sind auch hier Durchschlagspannungen in der Größenordnung von 400 V erzielbar.
In den Fig.3. 5 und 6 wird das Substratgebiet 4 wie üblich vorzugsweise mit der meist negativen Spannung der Schaltung verbunden.
Die Anwendung der Erfindung ist nicht auf die gegebenen Ausführungsbeispiele beschränkt, vielmehr sind für den Fachmann viele Abwandlungen möglich. So können z. B. auch in den Halbleiteranordnungen nach Fig. 1, 2, 4, 5 und 6 statt halbleitender Trenngebicte 6 Trenngebiete aus einem Isoliermaterial, wie in Fig.3, verwendet werden. In der Ausführungsforiii nach F i g. 3 kann sich die vergrabene Schicht 11 erwünschtenfalls ohne Bedenken nach links bis zu dem versenkten Oxidmuster 6 erstrecken. Obgleich sich die vergrabene Schicht 11 in den Beispielen nach den Fig. ι, 2, 5 und 6 praktisch nur unter der aktiven Zone 8 erstreckt, kann auch in diesen Beispielen die vergrabene Schicht sich analog der F i g. 3 weiter in Richtung auf die Kontaktzone 9 erstrecken, vorausgesetzt, daß die Bedingung
L >
2VB
erfüllt wird. Weiter können, ausgenommen in Fig.4, auch in den anderen Ausführungsbeispielen vertikale Wände 41 (siehe Fig.4) zwischen der vergrabenen Schicht 11 und der Oberfläche angebracht werden, die erwünschtenfalls nur zwischen den Zonen 8 und 9 vorhanden zu sein brauchen, um den gewünschten Effekt zu erreichen. In jedem Beispiel können die gewählten Leitungstypen durch je die entgegengesetzten Typen ersetzt werden. Statt Silizium können auch andere Halbleitermaterialien verwendet werden, während für die Isolierschichten 31, 51 und 61 statt Siliziumoxid auch andere Materialien, wie Siliziumnitrid, Siliziumoxynitrid oder Aluminiumoxynitrid oder eine Kombination aufeinander liegender verschiedener Isolierschichten verwendet werden können. Weiter kann die Erfindung außer bei Bipolartransistoren und Feldeffekttransistoren mit isolierter Steuerelektrode auch bei anderen Halbleiteranordnungen mit Vorteil angewandt werden. Die Halbleiteranordnung nach der Erfindung kann vorteil-
hafterweise einen Teil einer integrierten Schaltung bilden, in der außer dem Gebiet 3A, auch andere inselförmige Gebiete der Halbleiterschicht 3 vorhanden sind,
die andere Schaltungselemente enthalten.
Hierzu 2 Blatt Zeichnungen
10
20
30
40
45
50
55
60
65

Claims (1)

Patentansprüche:
1. Halbleiteranordnung mit einem Halbleiterkörper (1), mit einer an eine Oberfläche (2) grenzenden Halbleiterschicht (3) von einem ersten Leitungstyp, die auf einem Substratgebiet (4) vom zweiten Leitungstyp liegt und mit diesem Gebiet einen pn-Obergang (5) bildet, und einem Trenngebiet (6), das sich von der Oberfläche (2) her über die ganze oder nahezu die ganze Dicke der Halbleiterschicht (3) erstreckt und ein inselförmiges Gebiet (3A) der Halbleiterschicht (3) umgibt, innerhalb dessen sich eine zu einem Halbleiterschaltungselement gehörige aktive Zone (8) vom zweiten Leitungstyp und eine neben dieser Zone (8) liegende Kontaktzone (9) vom ersten Leitungstyp mit einer die der Halbleiterschicht (3) überschreitenden Dotierungskonzentration befinden, wobei die aktive Zone (8) und die Kontaktzone (9) beide an die Oberfläche (2) grenzen und wenigstens die Kontaktzone (3) völlig von dem inselförmigen Gebiet (3A) umgeben ist, und wobei die Dicke und die Dotierungskonzentration des inselförmigen Gebietes (3A) derart gering sind, daß beim Anlegen einer Spannung in der Sperrichtung über dem pn-Obergang (5) sich die Verarmungszone bei einer Spannung, die niedriger als die Durchschlagspannung des pn-Übergangs (5) ist, bis zu der Oberfläche
(2) erstreckt, dadurch gekennzeichnet, daß zwischen der Halbleiterschicht (3) und dem Substratgebiet ('ζ eine vergrabene Schicht (11) vom ersten Leitungstyp mit einer die <\er Halbleiterschicht
(3) überschreitenden Dotierungskonzentration vorhanden ist, die sich wenigstens ••«jiter zumindest einem Teil der genannten aktiven Zone (8) erstreckt und durch das inselförmige Gebiet (3A) von der aktiven Zone (8) getrennt ist, wobei in Projektion der Abstand (L) m μΐη zwischen dem Rand der vergrabenen Schicht (11) und dem Rand der Kontaktzone (9) mindestens gleich
DE3047738A 1980-03-10 1980-12-18 Halbleiteranordnung Expired DE3047738C2 (de)

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
NLAANVRAGE8001409,A NL186665C (nl) 1980-03-10 1980-03-10 Halfgeleiderinrichting.

Publications (2)

Publication Number Publication Date
DE3047738A1 DE3047738A1 (de) 1981-09-24
DE3047738C2 true DE3047738C2 (de) 1986-07-17

Family

ID=19834952

Family Applications (1)

Application Number Title Priority Date Filing Date
DE3047738A Expired DE3047738C2 (de) 1980-03-10 1980-12-18 Halbleiteranordnung

Country Status (9)

Country Link
US (1) US4409606A (de)
JP (1) JPS56126966A (de)
CA (1) CA1155971A (de)
DE (1) DE3047738C2 (de)
FR (1) FR2477776A1 (de)
GB (1) GB2071412B (de)
IT (1) IT1194011B (de)
NL (1) NL186665C (de)
SE (1) SE8009091L (de)

Families Citing this family (26)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
NL187415C (nl) * 1980-09-08 1991-09-16 Philips Nv Halfgeleiderinrichting met gereduceerde oppervlakteveldsterkte.
CA1200622A (en) * 1981-12-04 1986-02-11 Western Electric Company, Incorporated Collector for radiation-generated current carriers in a semiconductor structure
US4985373A (en) * 1982-04-23 1991-01-15 At&T Bell Laboratories Multiple insulating layer for two-level interconnected metallization in semiconductor integrated circuit structures
DE3215652A1 (de) * 1982-04-27 1983-10-27 Siemens AG, 1000 Berlin und 8000 München Integrierbarer bipolarer transistor
US4942440A (en) * 1982-10-25 1990-07-17 General Electric Company High voltage semiconductor devices with reduced on-resistance
US4862242A (en) * 1983-12-05 1989-08-29 General Electric Company Semiconductor wafer with an electrically-isolated semiconductor device
US4622568A (en) * 1984-05-09 1986-11-11 Eaton Corporation Planar field-shaped bidirectional power FET
US4661838A (en) * 1985-10-24 1987-04-28 General Electric Company High voltage semiconductor devices electrically isolated from an integrated circuit substrate
US4963951A (en) * 1985-11-29 1990-10-16 General Electric Company Lateral insulated gate bipolar transistors with improved latch-up immunity
US4823173A (en) * 1986-01-07 1989-04-18 Harris Corporation High voltage lateral MOS structure with depleted top gate region
US4868921A (en) * 1986-09-05 1989-09-19 General Electric Company High voltage integrated circuit devices electrically isolated from an integrated circuit substrate
US4717679A (en) * 1986-11-26 1988-01-05 General Electric Company Minimal mask process for fabricating a lateral insulated gate semiconductor device
US5023678A (en) * 1987-05-27 1991-06-11 International Rectifier Corporation High power MOSFET and integrated control circuit therefor for high-side switch application
US4866495A (en) * 1987-05-27 1989-09-12 International Rectifier Corporation High power MOSFET and integrated control circuit therefor for high-side switch application
FR2650122B1 (fr) * 1989-07-21 1991-11-08 Motorola Semiconducteurs Dispositif semi-conducteur a haute tension et son procede de fabrication
SE500814C2 (sv) * 1993-01-25 1994-09-12 Ericsson Telefon Ab L M Halvledaranordning i ett tunt aktivt skikt med hög genombrottsspänning
SE500815C2 (sv) * 1993-01-25 1994-09-12 Ericsson Telefon Ab L M Dielektriskt isolerad halvledaranordning och förfarande för dess framställning
FR2708144A1 (fr) * 1993-07-22 1995-01-27 Philips Composants Dispositif intégré associant un transistor bipolaire à un transistor à effet de champ.
JP3412332B2 (ja) * 1995-04-26 2003-06-03 株式会社デンソー 半導体装置
SE512661C2 (sv) * 1996-11-13 2000-04-17 Ericsson Telefon Ab L M Lateral bipolär hybridtransistor med fälteffektmod och förfarande vid densamma
US5859469A (en) * 1997-07-18 1999-01-12 Advanced Micro Devices, Inc. Use of tungsten filled slots as ground plane in integrated circuit structure
US5912501A (en) * 1997-07-18 1999-06-15 Advanced Micro Devices, Inc. Elimination of radius of curvature effects of p-n junction avalanche breakdown using slots
US6011297A (en) * 1997-07-18 2000-01-04 Advanced Micro Devices,Inc. Use of multiple slots surrounding base region of a bipolar junction transistor to increase cumulative breakdown voltage
US6392274B1 (en) * 2000-04-04 2002-05-21 United Microelectronics Corp. High-voltage metal-oxide-semiconductor transistor
DE102009039056A1 (de) 2008-11-12 2010-05-20 Sew-Eurodrive Gmbh & Co. Kg Asynchronmotor und Verfahren zum Herstellen eines Asynchronmotor
US10553633B2 (en) * 2014-05-30 2020-02-04 Klaus Y.J. Hsu Phototransistor with body-strapped base

Family Cites Families (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US3564356A (en) * 1968-10-24 1971-02-16 Tektronix Inc High voltage integrated circuit transistor
DE2229122A1 (de) * 1972-06-15 1974-01-10 Bosch Gmbh Robert Integrierter schaltkreis
CA1131801A (en) * 1978-01-18 1982-09-14 Johannes A. Appels Semiconductor device
US4329703A (en) * 1978-07-21 1982-05-11 Monolithic Memories, Inc. Lateral PNP transistor
NL184551C (nl) * 1978-07-24 1989-08-16 Philips Nv Veldeffekttransistor met geisoleerde stuurelektrode.

Also Published As

Publication number Publication date
JPS56126966A (en) 1981-10-05
CA1155971A (en) 1983-10-25
FR2477776A1 (fr) 1981-09-11
JPH0127592B2 (de) 1989-05-30
NL8001409A (nl) 1981-10-01
GB2071412B (en) 1984-04-18
GB2071412A (en) 1981-09-16
SE8009091L (sv) 1981-09-11
IT1194011B (it) 1988-08-31
NL186665C (nl) 1992-01-16
US4409606A (en) 1983-10-11
FR2477776B1 (de) 1984-08-24
NL186665B (nl) 1990-08-16
DE3047738A1 (de) 1981-09-24
IT8026985A0 (it) 1980-12-29

Similar Documents

Publication Publication Date Title
DE3047738C2 (de) Halbleiteranordnung
DE3135269C2 (de) Halbleiteranordnung mit herabgesetzter Oberflächenfeldstärke
DE102009055322B4 (de) Halbleitervorrichtung mit einem Transistor mit isoliertem Gate und Diode
DE2910566C2 (de) Statische Induktionshalbleitervorrichtung
DE2901193C2 (de) Halbleiteranordnung
DE69319549T2 (de) Spannungsgesteuerte Halbleiteranordnung
DE3821065C2 (de)
DE69025990T2 (de) Bipolarer Transistor mit isolierter Steuerelektrode und Verfahren zu dessen Herstellung
DE2611338C3 (de) Feldeffekttransistor mit sehr kurzer Kanallange
DE69414311T2 (de) Halbleiteranordnung mit einer Bipolarfeldeffektanordnung mit isoliertem Gate
DE69305909T2 (de) Leistungsanordnung mit isoliertem Gate-Kontakt-Gebiet
DE3707867C2 (de)
DE2047166A1 (de) Halbleitervorrichtung
DE19914697A1 (de) Verarmungs-MOS-Halbleiterbauelement und MOS-Leistungs-IC
EP0011879A1 (de) Feldeffekttransistor
DE1614144A1 (de) Feldeffekttransistor mit isolierten Gattern
DE3214893A1 (de) Halbleiteranordnung
DE3526826A1 (de) Statischer induktionstransistor und denselben enthaltenden integrierte schaltung
DE19744678A1 (de) Thyristor mit isoliertem Gate
DE2913536C2 (de) Halbleiteranordnung
DE2804165A1 (de) Halbleiteranordnung mit einem fuer die stromfuehrung geeigneten kanal und einer source-elektrode
DE1539070A1 (de) Halbleiteranordnungen mit kleinen Oberflaechenstroemen
CH670173A5 (de)
DE2927662C2 (de) Halbleiteranordnung
DE2607194C2 (de) Halbleiteranordnung

Legal Events

Date Code Title Description
8110 Request for examination paragraph 44
D2 Grant after examination
8364 No opposition during term of opposition
8327 Change in the person/name/address of the patent owner

Owner name: PHILIPS ELECTRONICS N.V., EINDHOVEN, NL

8327 Change in the person/name/address of the patent owner

Owner name: KONINKLIJKE PHILIPS ELECTRONICS N.V., EINDHOVEN, N

8339 Ceased/non-payment of the annual fee