DE2757462A1 - Elastischer speicher zur unterdrueckung einer phasenstoerung in einem system zur uebertragung von digitalsignalen - Google Patents
Elastischer speicher zur unterdrueckung einer phasenstoerung in einem system zur uebertragung von digitalsignalenInfo
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Description
Elastischer Speicher zur Unterdrückung einer
Phasenstörung in einem System zur übertragung
von Digitalsignalen.
Die Erfindung bezieht sich auf einen elastischen Speicher nach dem Oberbegriff des Anspruchs 1.
In Obertragungssystemen für Digitalsignale sind Multiplexer
vorgesehen, welche durch Mehrfachschaltung von K-Systemen der Ordnung i ein System der Ordnung i + 1 bilden. Diese Mehrfachschaltung hat ein Zittern der Phasenlage zur Folge, das in
der entfernten Demultiplexer-Endstelle unterdrückt werden muß.
Aus der DT-OS 2 620 291 ist ein elastischer Speicher für einen asynchron arbeitenden PCM-Multiplexer der Ordnung i + 1
zum Mehrfachschalten von 4 Eingangsbitgruppen der Ordnung i mit der Frequenz f bekannt. Der Rahmen, gemäß welchem die aus
dem System der Ordnung i + 1 kommenden Bits organisiert sind, enthält Rahmenausrichtinformationen und Dienstinformationen,
die in den aus den Systemen der Ordnung i kommenden Rahmen nicht enthalten sind. Aus diesem Grund ist die Multiplexfrequenz F größer als K . f . Damit Fm/K über einen oder
mehrere Rahmen gemittelt mit der Frequenz f jedes Systems der Ordnung i übereinstimmt, muß in allen aus dem System der
Ordnung i + 1 kommenden Rahmen eine Anzahl χ von Impulsen und in einigen Rahmen ein Bit gelöscht werden. Das Löschen eines
Bits zur Durchführung der genannten Mittelung (in der Fachsprache als 11S tuff ing" bezeichnet) wird dem entfernten Demultiplexer durch eine festgelegte Anzahl von Impulsen gemeldet, die
als "Stuffing-Kontrollbits" bezeichnet werden. Im entfernten Demultiplexer sind k elastische Empfangsspeicher vorhanden,
die der Frequenz jedes Systems der Ordnung i ihren augenblicklichen Wert f zurückgeben, wodurch erreicht wird, daß diese
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Frequenz in der Multiplex-Demultiplex-Operation Im Mittel keine
Veränderung erfährt. Die elastischen Empfangsspeicher bestehen im allgemeinen aus einer Vorrichtung zum Schreiben der Daten
in eine Speichereinheit und einer Lesevorrichtung vor, die die Abgabe der Daten mit einer Frequenz f bewirkt, die durch
eine Schaltung für phasenstarre Kopplung lokal erzeugt wird und den gleichen augenblicklichen Wert der Frequenz f der
Zubringersysterne aufweist, welche den Multiplexer speisen. Die
Schreibvorrichtung und die Lesevorrichtung der elastischen Empfangsspeicher bekannter Art benutzen Schieberegister, die
bei höheren Arbeitsgeschwindigkeiten Probleme hinsichtlich der Wärmeabfuhr hervorrufen können. Außerdem ist die Kopplung der
in den bekannten elastischen Empfangsspeichern vorgesehene phasenstarre Schaltung schwierig zu eichen, und sie ermöglicht
keine große Genauigkeit.
Der Erfindung liegt die Aufgabe zugrunde, einen zur Unterdrückung sowohl der durch die Endgeräte als auch der durch die
Ubertragungsleitungen des Systems verursachten Zitter-Phasenstörungen (Jitter) geeigneten elastischen Speicher anzugeben,
dessen Schaltungselemente selbst bei hoher Arbeitsgeschwindigkeit eine geringe Leistungsaufnahme haben und einen automatischen
Abgleich der phasenstarren Kopplung gewährleisten.
Diese Aufgabe wird durch den im Anspruch 1 gekennzeichneten elastischen Speicher gelöst.
Weitere Merkmale der Erfindung ergeben sich aus der folgenden Beschreibung eines nicht einschränkenden Ausführungsbeispiels. In der Zeichnung zeigen:
Fig. 1 die Struktur eines Mehrfachschaltungssystems mit
4 Zubringersystemen;
Fig. 2 das Blockschaltbild eines erfindungsgemäß realisierten elastischen EmpfangsSpeichers (ME1);
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Fig. 3 einen erfindungsgemäß realisierten Phasenvergleicher
(CF) nach Fig. 2 im einzelnen;
Fig. 4 einen erfindungsgemäß realisierten spannungsgesteuerten Oszillator (VO) nach Flg. 2 im einzelnen;
Fig. 5 eine erfindungsgemäß realisierte Stuffing-Leseeinheit (LS) nach Fig. 2 im einzelnen;
Fig. 7 einen erfindungsgemäß realisierten Parallel/Serien-Umsetzer (SL) nach Fig. 2 und
Obwohl der im folgenden beschriebene elastische Speicher zur Unterdrückung des durch Endgeräte (z.B. einen asynchron
arbeitenden PCM-Multiplexer für 34,368 MBit/s, der vier PCM-Systeme für 8,448 MBit/s bündelt oder mehrfachschaltet) verursachten Zitter-Störungen benutzt wird, eignet sich die Erfindung auch zur Beseitigung des summierten Zitterns auf übertragung sleitungen für Digitalsignale.
In Fig. 1 sind mit ME,, ME2, ME3 und ME4 vier elastische
Speicher bezeichnet, an welche Leitungen angeschlossen sind, die zu PCM-Systemen für 8,448 MBit/s geführt sind. Diese PCM-Systeme sind als vier voneinander unabhängige Datenquellen zu
betrachten, die gemäß einer Sekundärrahmenstruktur organisiert sind, welche keinen Zusammenhang mit der Tertiärrahmenstruktur
aufweist, nach welcher die aus dem Multiplexer für 34,368 MBit/s abgehenden Bits organisiert sind. Die elastischen Speicher ME
bilden einen Mittelwert in der Weise, daß die für jede Eingangsbitgruppe (Zubringergruppe) bestimmte Multiplexfrequenz nach
Mittelung über mehrere Rahmen mit der augenblicklichen Frequenz der einzelnen Eingangsbitgruppen übereinstimmt. Am Ausgang der
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elastischen Speicher ME stehen daher vier miteinander synchrone
Datenquellen für 8,448 MBit/s zur Verfügung, die an den Eingang eines Multiplexers ML an sich bekannter Art gelangen.
Dieser Multiplexer führt unter Parallel/Serien-Umsetzung der empfangenen Bitfolgen eine Mehrfachschaltung "Bit für Bit"
durch. Die so erhaltene Bitfolge wird mit einer Geschwindigkeit von 34,368 MBit/s an einen entfernten Demultiplexer DM weitergeleitet, der die empfangene Bitfolge auf die elastischen
Empfangsspeicher ME1 1, ME2 1* ME3 und ME4 verteilt. Die elastischen Empfangsspeieher gehen von einer Frequenz, die über
mehrere Rahmen gemittelt die Frequenz des Systems der Ordnung i ist, aber als Augenblickswert die Multiplexfrequenz mit periodischen Unstetigkeiten (Ausrichten, Dienste) und zufälligen
Unstetigkeiten (Stuffing-Bits) hat, auf die Frequenz über, die auch als Augenblickswert die Frequenz des Systems der Ordnung i
ist.
Zum besseren Verständnis der oben beschriebenen Mittelwertbildung sei nun die im Diagramm a der Fig. 8 dargestellte
Tertiärrahmenstruktur betrachtet, nach welcher die vom Multiplexer ML in Fig. 1 gelieferten Bits organisiert sind. Der
Tertiärrahmen T hat eine Länge von 1536 Bits, die auf vier Unterrahmen tj, t2, t^ und tj von je 384 Bits verteilt sind.
Mit kurzen Strichen sind in Fig. 8 Impulse dargestellt, die zusätzliche, in den zum Multiplexer ML gelangenden Datenflüssen nicht enthaltene Informationen ausdrücken, während
die langen Striche die Impulse sind, welche die Informationen der Systeme der Ordnung i ausdrücken.
Im Diagramm a werden die ersten 12 Bits des ersten Unterrahmens t. zur Übertragung des "Auerichtwortes" und von Alarminformationen benutzt. Die ersten vier Bits des zweiten, dritten
und vierten Unterrahmens t2, t3 bzw. tj sind die Stuffing-
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Kontroll-Bits. Es werden drei Stuffing-Kontroll-Bits für jede
Zubringergruppe benutzt, da die betreffende Nachricht gegen evtl. Fehler geschützt werden muß, die durch das Übertragungsmittel verursacht werden können. Die zweiten vier Bits des
vierten Unterrahmens t4 sind die Stuffing-Bits, die in einigen
Rahmen zur übertragung der Informationen der jeweiligen Systeme der Ordnung i benutzt werden (in diesem Fall haben die drei
Signalisierungsbits den Binärwert 0), während sie in anderen Rahmen aus der Bitfolge gelöscht werden (in diesem Fall haben
die drei Signalisierungsbits den Binärwert 1). Bei den Rahmen,in
denen keine Stuffing-Operation erfolgt, beträgt die mittlere Frequenz des Multiplex-Taktgebers, die für ein System der Ordnung
i bestimmt ist, 8,457 MBit/s. Bei den Rahmen, in denen eine Stuffing-Operation erfolgt, beträgt die mittlere Frequenz des
Multiplex-Taktgebers, die für dieses System bestimmt ist, 8,435 MBit/s. Durch Reservierung bzw. Weglassung der Stuffing-Bits für die übertragung der Informationen der zugehörigen
Zubringergruppe kann man erreichen, daß die für jede Zubringergruppe bestimmte Multiplexfrequenz über mehrere Rahmen gemittelt
mit der Augenblicksfrequenz des Systems übereinstimmt, d.h.
8,457 + 8,435 ■ 8,448 MBit/s.
Fig. 2 zeigt einen der elastischen Empfangsspeicher ME1, der
einen Datenfluß 1 empfängt, dessen über mehrere Rahmen gemittelte Frequenz 8,448 MBit/s beträgt. Dieser Datenfluß gelangt zu
einer Stuffing-Lese-Einheit LS, die ein Rücksetzsignal b (vgl. Fig. 8) sowie ein Signal c empfängt, das die Lage der
Stuffing-Kontroll-Bits bestimmt. Wenn die Einheit LS zwischen zwei aufeinanderfolgenden RUcksetzimpulsen des Signals b mindestens zwei Stuffing-Kontroll-Bits mit dem Binärwert 1 feststellt, dann erzeugt sie einen Impuls m für eine Sperrschaltung RI, der ferner ein die Lage des Stuffing-Bits angebendes
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Signal d und eine Impulsfolge CK" mit einer Tastfrequenz von 8,457 MBit/s zugeführt sind. Wenn der Ausgang der Stuffing-Lese-Einheit LS erregt ist, löscht die Sperrschaltung RI
den durch das Signal d angegebenen Impuls der Impulsfolge CK", wodurch die gewünschte Mittelung erfolgt und die Impulsfolge
CK' abgegeben wird.
Die Impulsfolge CK' gelangt zu einer Schreibeinheit US, die einen Schreibzähler CS, dessen Zahlkapazität 8 beträgt, und
eine Decodiereinheit DC enthält, die den Inhalt oder Zählwert des Zählers CS decodiert. Die Ausgangsimpulse der Decodiereinheit DC werden zur sequenziellen Freigabe des Schreibens
des Datenflusses in einen Speicher NM benutzt. Das Lesen des Speichers MM wird durch eine Taktimpulsfolge CKQ gesteuert,
die augenblicklich eine Frequenz von 8,448 MBit/s hat. Die Impulsfolge CKQ wird durch eine Schaltung PL für phasenstarre
Kopplung erzeugt. Die Impulsfolge CKQ (siehe Diagramm e in
Fig. 8) steuert einen Lesezähler CL, dessen Kapazität η = 8 beträgt und dessen Ausgangssignale zur Steuerung eines Parallel/Serien-Umsetzers SL benutzt werden, der den Inhalt des
Speichers aufnimmt und ihn an die nachgeschalteten Stromkreise weiterleitet.
Die phasenstarre Schaltung PL enthält einen Phasenvergleicher CF, dem an einem ersten Eingang ein im Diagramm f
in Fig. 8 dargestelltes Signal CK /n vom Ausgang der letzten Stufe des Lesezählers CL und an einem zweiten Eingang ein am
Ausgang der Decodiereinheit DC erzeugtes Signal CK'/n (Diagramm i) zugeführt sind, das die durch die Zahl η geteilte
Frequenz der Impulsfolge CK' hat.
In Fig. 3 ist der Phasenvergleicher CF im einzelnen dargestellt. Er besteht aus einer bistabilen Kippschaltung FF
vom I-K-Tyρ (also ein Flipflop mit zwei Bedingungseingängen
-I bzw. K- und einem Takteingang), die an ihrem Takteingang über eine durch ein Signal r freigegebene Torschaltung P das
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Signal CKQ/n empfängt, also eine Impulsfolge mit der durch n
geteilten Frequenz der Taktimpulsfolge CK . Die Torschaltung P,
die zum Abgleich (Eichung) der phasenstarren Schaltung PL dient, wird zunächst gesperrt, wodurch die bistabile Kippschaltung FF als Frequenzteiler arbeitet und ein Fehlersignal
(Fig. 8, Diagramm g) mit einem Impuls/Pause-Verhältnis von 50% erzeugt, aus dem ein Filter FI ein Dauersignal gewinnt, dessen
Amplitude dem Fehlersignal-Mittelwert entspricht. Das Dauersignal gelangt zu einem spannungsgesteuerten Oszillator VO mit
geregelter Ausgangsfrequenz. Bei gesperrter Torschaltung P wird durch Einwirken auf die Frequenzregelmittel des Oszillators VO
dessen Frequenz und damit die der Impulsfolge CKQ auf 8,448 MBit/s
eingestellt.
Da auch die Impulsfolge CK1 über mehrere Rahmen gemittelt
einen Wert hat, der mit dem der Impulsfolge CKQ übereinstimmt,
wird durch Freigabe der Torschaltung P die periodische Rücksetzung der Kippschaltung FF bewirkt, an deren Ausgang ein
Fehlersignal auftritt, das bei phasenstarrer Kopplung einen dem vorher erhaltenen Wert ähnlichen Mittelwert aufweist. Dies bedeutet, daß die am ersten und zweiten Eingang des Phasenvergleichers CF vorliegenden Signale um 1/2 Periode phasenverschoben sind, so daß das Fehlersignal im Mittel immer noch ein
Impuls/Pause-Verhältnis von 50% hat und somit am Ausgang des Filters FI ein Dauersignal vorliegt, dessen Amplitude gleich
der vorherigen Amplitude ist.
Im Diagramm h in Fig. 8 ist ein in der beschriebenen Weise erhaltenes Fehlersignal dargestellt, das infolge der erwähnten
Unstetigkeiten der Impulsfolge CK1 feste Vorderflanken und
verschiebbare Rückflanken aufweist. Durch einen erfindungsgemäß realisierten Phasenvergleicher wird erreicht, daß die
Leseimpulse für den Speicher MM automatisch im Mittel auf halben Weg zwischen zwei aufeinanderfolgenden "gleichnamigen"
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Schreibimpulsen liegen, da die Schwankung bzw. Verschiebung
der Rückflanken der Impulsfolge gemäß Diagramm h gegenüber der Frequenz gemäß Diagramm f vollkommen zentriert 1st.
Bei dem beschriebenen Ausführungsbeispiel werden eine
Impulsfolge CKQ/n und eine Impulsfolge CK'/n mit η = 8 verglichen. Bei phasenstarrer Kopplung sind die Impulsfolgen
jedes weiteren Paares durchschnittlich um 1/2 Perlode phasenverschoben, so daß die Leseimpulse (Diagramm f) des Speichers
MM sich durchschnittlich In der Mitte zwischen zwei aufeinanderfolgenden Schreibimpulsen (Diagramm 1) halten.
In Fig. 4 ist ein spannungsgeeteuerter Oszillator VO dargestellt, der hier nicht ausführlicher beschrieben wird, well
es sich um einen prinzipiell an sich bekannten Colpitts-Oszillator handelt. Der dargestellte Oszillator unterscheidet
sich von den bekannten Schaltungen jedoch dadurch, daß es ein Element V (darstellungsgemäß eine Diode) mit veränderbarer
Kapazität enthält, das in den Rückkopplungszweig geschaltet ist, so daß die vom Quarz Q erzeugte Schwingung durch eine
Serien-Kapazität moduliert wird. Das Element V mit veränderbarer Kapazität wird einerseits durch das am Ausgang des
Filters FI vorliegende Fehlersignal und andererseits durch ein mittels eines Potentiometers R manuell veränderbares
Dauersignal gesteuert. Das Potentiometer R hat sich als besonders nützlich erwiesen, da es im allgemeinen schwierig
ist, bei mehreren Elementen mit veränderbarer Kapazität ähnliche elektrische Eigenschaften zu gewährleisten. Durch
Verstellen des Potentiometers können die Abweichungen der Eigenschaften des Elementes V vom richtigen Wert ausgeglichen
werden.
Gemäß Fig. 5 enthält die Stuffing-Lese-Einheit LS eine
erste und eine zweite bistabile Kippschaltung FF1 und FF2,
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welche hlnterelnandergeschaltet sind und durch eine am Ausgang eines UND-Gliedes E, erscheinende Impulsfolge gespeist
werden. Das UND-Glied E, wird am einen Eingang durch eine am Ausgang des Demultiplexers DM verfügbare Impulsfolge 1 und
am anderen Eingang durch die Impulsfolge des Signals c gesteuert, welche die Lage der Stuffing-Kontroll-Bits angibt.
Die bistabilen Kippschaltungen FF, und FF- werden am Anfang jedes Rahmens T durch das Signal b zurückgesetzt. Die Einheit
LS erzeugt an ihrem Ausgang ein Signal m, wenn mindestens zwei Stuffing-Kontroll-Bits den Binärwert 1 haben.
Die Sperrschaltung RI η ach Fig. 6 enthält ein UND-Glied E2r das am einen Eingang durch das Ausgangssignal m der Einheit
LS und am anderen Eingang durch das Signal d gesteuert wird, das die Lage der Stuffing-Kontroll-Bits angibt. Das
Ausgangssignal des UND-Gliedes E2 gelangt zu einem negierten
Eingang eines UND-Gliedes E3, das an einem zweiten Eingang
die Taktimpulsfolge CK" empfängt. Am Ausgang des UND-Gliedes E3
liegt daher die Impulsfolge CK1 vor.
Fig. 7 zeigt den Parallel/Serien-Umsetzer SL, der aus
acht Torschaltungen P., P2, ...,Pg besteht, von denen jede am
einen Eingang den Inhalt einer zugehörigen Speicherzelle q1, q2,
...q8 des Speichers MM und an einem zweiten Eingang ein vom
Lesezähler CL erzeugtes Freigabesignal empfängt. Die Ausgangssignale
der Torschaltungen P., P2,...,P8 gelangen zum Eingang
eines ODER-Gliedes 0, an dessen Ausgang eine Impulsfolge entsteht, die an die nachgeschalteten Kreise weiterzuleiten ist.
Falls der elastische Speicher ME* zur Unterdrückung der
durch die Ubertragungsleitungen hervorgerufenen Zitter-Phasenstörung
(Jitter) benutzt werden soll, erübrigt sich sowohl die Stuffing-Lese-Einheit LS als auch die Sperrschaltung RI.
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Bei dieser Anwendung wird dagegen der Einsatz einer Einheit UE (Fig. 2) zum Gewinnen des Leitungstaktes (aus dem Datenfluß)
erforderlich. Diese Einheit UE liefert in an sich bekannter Weise eine Taktimpulsfolge CK*, die die Phasenverzerrung enthält und die Schreibeinheit US speist. Das Zittern wird also
in der gleichen Weise beseitigt wie die durch die Endgeräte eingeführten Zitterstörungen.
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Leerse ite
Claims (7)
10204/H/Ro. Patent«.*«!· 2 7 5 7 A 6
(DB 378) Dr. D!e'.cr v. 3c2oW
Ital.Anm.Nr.3O815 A/76 Dipl.-!:-. rr ..r'tz
23. Dezember 1976 Dlpl.-in-.. ν'c: . :, : -iler
8 München bo. Fc.lau 1860666
Societä Italiana Telecomunicazioni
Siemens s.p.a.
Piazzale Zavattari 12, Mailand/Italien
Piazzale Zavattari 12, Mailand/Italien
Patentansprüche
1f) Elastischer Speicher zur Unterdrückung einer Phasenstörung
^in einem System zur übertragung von Digitalsignalen, mit einer
aus einer Anzahl η Elementen bestehenden Speichereinheit, die durch einen die Phasenstörung enthaltenden Bitstrom gespeist
wird, der über mehrere Rahmen gemittelt einen festgelegten Frequenzwert hat, einer Schreibeinheit, die die Eingabe der
den Bitstrom bildenden Bits in die Speichereinheit mit der Frequenz des Bitstroms steuert, einer Schaltung für phasenstarre
Kopplung, die in Reihe einen Phasenvergleicher, ein Filter und einen spannungsgesteuerten Oszillator zur Erzeugung
einer Taktimpulsfolge enthält, deren Frequenz als Augenblickswert gleich dem festgelegten Wert des Bitstromes
ist, und einer Leseeinheit, die die Ausgabe des Inhalts der Speichereinheit mit der Frequenz der Taktimpulsfolge steuert,
dadurch gekennzeichnet, daß der Phasenvergleicher (CF) aus einer bistabilen Kippschaltung (FF) vom
I-K-Typ gebildet ist, welche an ihrem Takteingang durch ein Signal (CKQ/n) mit der durch η geteilten Frequenz der Taktimpulsfolge
(CK ) gesteuert ist und am Rücksetzeingang über eine Torschaltung (P) durch ein Signal (CK*/n) mit der durch
η geteilten Frequenz des Bitstromes (Impulsfolge CK') gespeist
ß 0 fl R ?
wird, und daß der spannungsgesteuerte Oszillator (VO) Mittel (R) zur manuellen Einstellung seiner Ausgangsfrequenz aufweist,
mit denen die Schaltung (PL) für phasenstarre Kopplung abgleichbar und der Pegel eines kontinuierlichen Signals bis zum Erreichen
eines Wertes änderbar ist, der zusammen mit dem bei gesperrter Torschaltung (P) erhaltenen kontinuierlichen Ausgangssignal
des Filters (FI) die Erzeugung von Impulsen mit der Frequenz der Taktimpulsfolge (CK ) bewirkt.
2.) Elastischer Speicher nach Anspruch 1, dadurch gekennzeichnet , daß die Schreibeinheit (US) aus
einem Zähler (CS), dessen Zählkapazität η beträgt, und einer Decodiereinheit (DC) besteht, die Impulse abgibt, mit denen
die Eingabe der Daten in die Speichereinheit (MM) sequenziell freigegeben wird.
3.) Elastischer Speicher nach Anspruch 1 oder 2, dadurch gekennzeichnet , daß die Leseeinheit (UL) aus
einem zweiten Zähler (CL), dessen Zählkapazität η beträgt, und einem Parallel/Serien-Umsetzer (SL) besteht, der η Torschaltungen
enthält (P1, P2/ .../ Pn),die von einem entsprechenden
Ausgang des zweiten Zählers (CL) freigegeben und durch den Inhalt einer entsprechenden Zelle (q, , q2, ..., q8) der
Speichereinheit (MM) gespeist werden, und deren Ausgangssignale einem ODER-Glied (0) zugeführt sind.
4.) Elastischer Speicher nach Anspruch 1, 2 oder 3, dadurch gekennzeichnet, daß der spannungsgesteuerte
Oszillator (VO) ein Colpitts-Oszillator ist, in welchen ein Element (V) mit veränderbarer Kapazität im Rückkopp
lung sz we ig in Reihe mit einem Quarz (Q) liegt, und daß die Mittel zur manuellen Einstellung der Frequenz aus einem Potentiometer
(R) bestehen, mit dem der Pegel eines an den einen Pol des Elements (V) mit veränderbarer Kapazität angelegten
Dauersignals veränderbar ist.
8098?fi
5.) Elastischer Speicher nach einem der vorangehenden Ansprüche,
dadurch gekennzeichnet, daß die die Schreibeinheit (US) speisende Impulsfolge (CK') vom
Ausgang einer Sperrschaltung (RI) kommt, die einen Impuls aus
einer Impulsfolge (CK"), deren Frequenz größer als die der erstgenannten Impulsfolge (CK1) ist, dann löscht, wenn ein
Ausgangssignal (m) einer Stuffing-Lese-Einheit (LS) erscheint, die durch einen Datenfluß gespeist wird, der mit der durch
Endgeräte des Systems verursachten Phasenstörung behaftet ist.
6.) Elastischer Speicher nach einem der Ansprüche 1 bis 4, dadurch gekennzeichnet, daß die die
Schreibeinheit (US) speisende Impulsfolge (CK1) vom Ausgang
einer Einheit (UE) kommt, die zum Extrahieren von Taktimpulsen aus einem Datenfluß dient, der mit einer durch die übertragungsleitung
en des Systems verursachten Phasenstörung behaftet ist.
7.) Elastischer Speicher nach Anspruch 5, dadurch gekennzeichnet , daß die Stuffing-Lese-Einheit
(LS) ein UND-Glied (E1) enthält, das durch den Datenfluß
und durch ein Signal (c) gespeist wird, welches die Lage der Stuffing-Kontroll-Bits in dem Rahmen erkennt, nach welchem
der Datenfluß organisiert ist, und daß an den Ausgang dieses UND-Gliedes (E.) zwei bistabile Kippschaltungen (FF1 und FF2)
in Reihe geschaltet sind, die am Anfang jedes Rahmens (T) zurückgesetzt werden (Signale b).
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