DE2807857C2

DE2807857C2 -

Info

Publication number: DE2807857C2
Application number: DE2807857A
Authority: DE
Inventors: John William Newfoundland N.J. Us Pross Jun
Original assignee: Singer Co
Current assignee: Singer Co
Priority date: 1977-02-28
Filing date: 1978-02-23
Publication date: 1987-05-27
Also published as: IL53952A; GB1592107A; JPS53108734A; FR2382050A1; SE422378B; CA1092247A; JPS6035759B2; NO780478L; US4106105A; NO150338B; FR2382050B1; NO150338C; IL53952A0; DE2807857A1; SE7802152L

Description

Die Erfindung bezieht sich auf eine digitale Schaltungsanordnung zur Fest stellung des Verhältnisses der Anzahl von 0-Bits zur Anzahl von 1-Bits in einem Datenwort, insbesondere für Kernspeicher.

Der Leistungsbedarf von Kernspeichern steht in direktem Bezug zur Anzahl der jeweils einzuschreibenden bzw. auszulesenden 0-Bits und kann dadurch reduziert werden, daß man beim Einschreiben von Datenwörtern mit mehr 0-Bits als 1-Bits die Polarität umkehrt, wobei lediglich ein zusätzliches Bit vorgesehen weden muß, welches angibt, ob die Polarität des jeweils eingeschriebenen Datenwortes umgekehrt wurde oder nicht, um im ersten Fall beim Auslesen wieder die ursprüngliche Polarität hervorbringen zu können.

Ausgehend von diesem Stande der Technik hat man auch schon vorgeschlagen, die in einen Kernspeicher oder dergleichen einzuschreibenden Datenwörter so umzuwandeln, daß die Anzahl ihrer 0-Bits und die Anzahl ihrer 1-Bits annähernd gleich sind, um einen möglichst kurzen Lese/Schreib-Zyklus zu erzielen und auch Fehlern beim Einschreiben entgegenzuwirken. Nach diesem bekannten Vorschlag wird das jeweils einzuschreibende Datenwort hinsichtlich der Anzahl seiner 0-Bits untersucht und in mindestens zwei Teile aufgeteilt, deren Polaritäten dann, wenn das Datenwort zu viele 0-Bits oder zu viele 1-Bits enthält, nacheinander so lange umgekehrt werden, bis die Anzahl von 0-Bits aller invertierten und nicht invertierten Datenwortteile etwa der Anzahl ihrer 1-Bits entspricht. Zur Feststellung der 0-Bits des Daten wortes bzw. der Datenwortteile dient eine Schaltungsanordnung mit mehre ren Flipflops, welche jeweils ein Bit des Wortes aufnehmen und an zwei Transistoren angeschlossen sind, die mit einer positiven Spannung beaufschlagt und ausgangsseitig jeweils mit einer ersten bzw. einer zweiten Ausgangs leitung verbunden sind. Die beiden allen Transistoren gemeinsamen Ausgangs leitungen sind an die beiden Eingänge eines Differenzverstärkers angeschlos sen, welcher eine hohe Ausgangsspannung liefert, wenn das Datenwort weniger 0-Bits als 1-Bits enthält, und eine niedrige Ausgangsspannung, wenn das Datenwort mehr 0-Bits als 1-Bits enthält. Ferner sind die Ausgangsleitungen über je einen Widerstand und eine gemeinsame Diode geerdet. Ihre Spannun gen sind jeweils der Anzahl von 0-Bits bzw. der Anzahl von 1-Bits des Da tenwortes proportional (U-PS 38 05 254).

Bekannt ist auch eine digitale Schaltungsanordnung zur Feststellung, ob die Anzahl von 1-Bits in einem Datenwort größer oder aber kleiner als die Anzahl von dessen 0-Bits ist, um im erstgenannten Fall die Polarität des Datenwortes umzukehren und seine Länge auf diese Weise für die Übertra gung zu vermindern. Die Schaltungsanordnung weist einen mehrstufigen Addierer auf, an welchen zwei Gatter angeschlossen sind. Der Addierer zählt die Anzahl von 1-Bits des Datenwortes. Falls dieselbe die Anzahl von dessen 0-Bits übersteigt, dann liefert eines der Gatter ein Signal, welches die Umkehr der Polarität des Datenwortes bewirkt (US-PS 29 34 746).

Der Erfindung liegt die Aufgabe zugrunde, eine digitale Schaltungsanordnung zur Feststellung des Verhältnisses der Anzahl von 0-Bits zur Anzahl von 1-Bits in einem Datenwort, insbesondere für Kernspeicher, zu schaffen, welche bei einfachem Aufbau aus wenigen Komponenten schnell und zuver lässig arbeitet sowie auf einfache Weise erweitert werden kann, um längere Datenwörter zu verarbeiten.

Diese Aufgabe ist durch die im kennzeichnenden Teil des Patentanspruchs 1 angegebenen Merkmale gelöst. Vorteilhafte Ausgestaltungen der erfindungs gemäßen Schaltungsanordnung sind in den Unteransprüchen angegeben.

Die erfindungsgemäße Schaltungsanordnung besteht im wesentlichen nur aus zwei Festwertspeichern und einem an dieselben angeschlossenen Addierer und kann auch noch zur Paritätskontrolle herangezogen werden. Die beiden Festwertspeicher und der Addierer können jeweils als integrierte Schaltung ausgebildet und für verhältnismäßig kurze Datenwörter ausgelegt sein. Um Datenwörter mit mehr Bits verarbeiten zu können, brauchen lediglich ein weiterer Satz von Festwertspeichern nebst Addierer und ein weiterer Addie rer vorgesehen zu werden. An den Addierer der beiden Festwertspeicher bzw. die beiden Addierer der beiden Festwertspeicherpaare und den weiteren Addierer kann ein NOR-Gatter angeschlossen werden, welches dann ein Signal zur Polaritätsumkehr des jeweils überprüften Datenwortes abgibt, wenn die Anzahl von dessen 0-Bits so groß wie oder größer als die Anzahl von dessen 1-Bits ist.

Nachstehend sind Ausführungsformen der erfindungsgemäßen Schaltungsan ordnung anhand von Zeichnungen beispielsweise beschrieben. Darin zeigt

Fig. 1 ein Blockschaltbild einer ersten Ausführungsform;

Fig. 2 tabellarisch den Inhalt jedes der beiden Festwertspeicher der Aus führungsform gemäß Fig. 1; und

Fig. 3 ein Blockschaltbild einer zweiten Ausführungsform für Datenwörter mit mehr Bits.

Die Schaltungsanordnung 10 gemäß Fig. 1 ist für die Feststellung der 0- Bits in Datenwörtern mit 16 Bits bestimmt. Sie besteht aus einem ersten Festwertspeicher 11, einem zweiten Festwertspeicher 12 und einem Addierer 13, welche Komponenten jeweils als integrierte Schaltung ausgebildet sein können, und weist ferner ein NOR-Gatter 14 auf.

Das jeweilige Datenwort wird den beiden Festwertspeichern 11 und 12 über Leitungen M ₀ bis M ₁₅ zugeführt. Das NOR-Gatter 14 gibt ein Signal ₁ ab, wenn die Polarität des Datenwortes umgekehrt werden soll. Fünf Ausgän ge S ₀ _i, S ₁ _i, S ₂ _i, S ₃ _i und C _i des Addierers 13 dienen der Schaltungsanordnungs erweiterung für Datenwörter mit mehr Bits.

Das Datenwort wird in zwei Gruppen von je 8 Bits halbiert, womit der erste Festwertspeicher 11 für 256 Wörter mit je vier Bits über die Leitungen M ₀ bis M ₇ bzw. der zweite Festwertspeicher 12 für ebenfalls 256 Wörter mit je vier Bits über die Leitungen M ₈ bis M ₁₅ beaufschlagt wird. Dabei ist die Leitung M ₀ bzw. M ₈ dem höchstwertigen Bit, die Leitung M ₁ bzw. M ₉ dem nächstniedrigerwertigen Bit, und die Leitung M ₇ bzw. M ₁₅ dem niedrigstwertigen Bit der einen bzw. der anderen Gruppe zugeordnet.

Fig. 2 veranschaulicht den Inhalt des ersten Festwertspeichers 11 bzw. des zweiten Festwertspeichers 12 an jedem der 256 Speicherplätze. Die obere Zeile stellt die 16 möglichen Kombinationen der über die Leitungen M ₀ bis M ₃ dem ersten Festwertspeicher 11 bzw. der über die Leitungen M ₈ bis M ₁₁ dem zweiten Festwertspeicher 12 zugeführten 0-Bits und/oder 1- Bits dar, während die linke Spalte die 16 möglichen Kombinationen der über die Leitungen M ₄ bis M ₇ dem ersten Festwertspeicher 11 bzw. der über die Leitungen M ₁₂ bis M ₁₅ dem zweiten Festwertspeicher 12 zugeführten 0-Bits und/oder 1-Bits repräsentiert. Alle übrigen Zahlen geben jeweils die Gesamtanzahl von 0-Bits der beiden der betreffenden Spalte bzw. Zeile zugeordneten Kombinationen von 0-Bits und/oder 1-Bits an, welche als 4-Bit- Wort an einem der 256 Speicherplätze des ersten Festwertspeichers 11 bzw. des zweiten Festwertspeichers 12 gespeichert ist, der bei der Eingabe dieser beiden Kombinationen adressiert wird.

Wird beispielsweise dem ersten Festwertspeicher 11 über die Leitung M ₀ ein 0-Bit, über die Leitung M ₁ ein 1-Bit, über die Leitung M ₂ ein 0-Bit, über die Leitung M ₃ ein 1-Bit, über die Leitung M ₄ ein 0-Bit, über die Lei tung M ₅ ein 1-Bit, über die Leitung M ₆ ein 1-Bit und über die Leitung M ₇ ein 1-Bit zugeführt, dann wird im ersten Festwertspeicher 11 derjenige Speicherplatz adressiert, dessen Inhalt in der Tabelle gemäß Fig. 2 in Spal te 5, Zeile 7 angegeben ist und aus einem der dortigen dezimalen Zahl 3 entsprechenden 4-Bit-Wort besteht, welches besagt, daß in dem über die Leitungen M ₀ bis M ₇ zugeführten Eingangswort drei 0-Bits enthalten sind, nämlich die über die Leitungen M ₀, M ₂ und M ₄ eingegebenen 0-Bits.

Jeder Festwertspeicher 11 bzw. 12 liefert also bei der Eingabe eines Ein gangswortes ein Ausgangswort, welche die Anzahl von 0-Bits des Eingangs wortes bzw. in den ihn adressierenden Leitungen M ₀ bis M ₇ bzw. M ₈ bis M ₁₅ angibt und über Ausgangsleitungen 11 a bis 11 d bzw. 12 a bis 12 d, die jeweils dem höchstwertigen Bit bzw. dem nächstniedrigerwertigen Bit bzw. dem niedrigstwertigen Bit des Ausgangswortes zugeordnet sind, dem Addierer 13 (4-Bit-Typ) zugeführt wird. Letzterer berechnet die Summe der von den jeweiligen Ausgangswörtern der beiden Festwertspeicher 11 und 12 repräsentierten Zahlen, die an den beiden an das NOR-Gatter 14 angeschlossenen Ausgängen, welche mit den Ausgängen C _i und S ₃ _i identisch sind, und den restlichen Ausgängen S ₂ _i, S ₁ _i sowie S ₀ _i des Addierers 13 er scheint.

Das Signal am Ausgang C _i hat das Gewicht 2⁴, das Signal am Ausgang S ₃ _i das Gewicht 2³, das Signal am Ausgang S ₂ _i das Gewicht 2², das Signal am Ausgang S ₁ _i das Gewicht 2¹ und das Signal am Ausgang S ₀ _i das Gewicht 2⁰. Wenn entweder das Signal am Ausgang S ₃ _i oder das Signal am Ausgang C _i eine logische "1" repräsentiert, dann ist die Anzahl der 0-Bits im einge gebenen Datenwort größer als oder gleich 8. Die beiden Signale an den Ausgängen C _i und S ₃ _i werden dem NOR-Gatter 14 zugeführt, welches also das Ausgangssignal "0" liefert, wenn die Anzahl von 0-Bits des Datenwortes größer als oder so groß wie die Anzahl von dessen 1-Bits ist, und das Aus gangssignal "1", wenn die Anzahl von 0-Bits des Datenwortes kleiner als die Anzahl von dessen 1-Bits ist. Das Ausgangssignal "0" entspricht dem obenerwähnten Signal ₁.

Fig. 3 veranschaulicht eine Schaltungsanordnung für die Feststellung der 0-Bits in Datenwörtern mit 32 Bits. Dabei sind zwei Einheiten 31 und 32 gemäß Fig. 1 und 2 für Wörter mit 16 Bits vorgesehen, also zwei Paare von Festwertspeichern 11, 12 und zwei Addierer 13, deren Ausgänge S ₀₁, S ₁₁, S ₂₁ und S ₃₁ bzw. S ₀₂, S ₁₂, S ₂₂ und S ₃₂ an einen weiteren Addierer 33 vom 4-Bit-Typ angeschlossen sind, welcher an dem mit einem NOR-Gatter 34 verbundenen Ausgang ein Signal mit dem Gewicht 2⁴ abgibt. Ferner sind die beiden Ausgänge C ₁ und C ₂ der einen Einheit 31 bzw. der anderen Ein heit 32, deren Signale ebenfalls jeweils das Gewicht 2⁴ haben, an das NOR- Gatter 34 angeschlossen, welches also das dem obenerwähnten Signal ₁ entsprechende Ausgangssignal "0" liefert, wenn die Anzahl von 0-Bits des jeweils eingegebenen Datenwortes größer als oder so groß wie die Anzahl von dessen 1-Bits ist, und das Ausgangssignal "1", wenn die Anzahl von 0-Bits des Datenwortes kleiner als die Anzahl von dessen 1-Bits ist.

Darüber hinaus kann die erfindungsgemäße Schaltungsanordnung zur Pari tätskontrolle herangezogen werden. Das Signal am Ausgang S ₀ _i der Schaltungs anordnung gemäß Fig. 1 befindet sich nämlich auf hohem Potential (beispiels weise 2,4 bis 5,0 Volt), wenn die Anzahl von 1-Bits des jeweils eingegebenen Datenwortes ungeradzahlig ist, während es sich dann, wenn die Anzahl der 1-Bits im Datenwort geradzahlig ist, auf einem niedrigen Potential (beispiels weise 0,0 bis 0,4 Volt) befindet. Der jeweilige Zustand kann zusammen mit dem Datenwort selbst gespeichert und dann zur Fehlerüberwachung heran gezogen werden, nämlich zur Überprüfung der Richtigkeit des Datenwortes bei jedem Auslesen.

Claims

1. Digitale Schaltungsanordnung zur Feststellung des Verhältnisses der Anzahl von 0-Bits zur Anzahl von 1-Bits in einem Datenwort, insbesondere für Kernspeicher, gekennzeichnet durch

a) zwei Festwertspeicher (11, 12), welche jeweils mit einem Eingangswort aus einigen Bits bzw. den restlichen Bits des Datenwortes beaufschlagbar sind und ein Ausgangswort mit weniger Bits als das Eingangswort liefern, wobei das Ausgangswort die Anzahl von 0-Bits im jeweiligen Eingangs wort angibt und an dem durch das Eingangswort adressierten Platz des jeweiligen Festwertspeichers (11 bzw. 12) gespeichert ist, und
b) einen Addierer (13), welcher mit den beiden Ausgangswörtern der Fest wertspeicher (11, 12) zur Addition der Bits des einen Ausgangswortes zu den Bits des anderen Ausgangswortes beaufschlagbar ist und ein entsprechendes Ausgangswort liefert, dessen beiden höchstwertigen Bits angeben, ob die Anzahl von 0-Bits des Datenwortes mindestens so groß wie oder aber kleiner als die Anzahl von dessen 1-Bits ist.

2. Schaltungsanordnung nach Anspruch 1, dadurch gekennzeich net, daß der Ausgang (S ₀ _i ) des Addierers (13) für das niedrigstwertige Bit von dessen Ausgangswort, welches angibt, ob die Anzahl von 1-Bits des Datenwortes ungeradzahlig oder geradzahlig ist, mit einer Schaltung zur Paritätskontrolle verbindbar ist.

3. Schaltungsanordnung nach Anspruch 1 oder 2, dadurch gekenn zeichnet, daß die beiden Festwertspeicher (11, 12) und der Addierer (13) jeweils als integrierte Schaltung ausgebildet sind.

4. Schaltungsanordnung nach Anspruch 1, 2 oder 3, dadurch gekenn zeichnet, daß die beiden Festwertspeicher (11, 12) und der Addierer (13) zweifach vorgesehen sind und an diese beiden jeweils mit einem Ein gangswort aus einem Teil bzw. dem restlichen Teil des Datenwortes derart beaufschlagbaren Einheiten (31, 32), daß einige Bits des einen Datenwort teils bzw. des restlichen Datenwortteils dem einen Festwertspeicher (11) und die restlichen Bits des einen Datenwortteils bzw. des restlichen Daten wortteils dem anderen Festwertspeicher (12) der einen Einheit (31) bzw. der anderen Einheit (32) zugehen, ein weiterer Addierer (33) angeschlossen ist, welcher mit den auf das höchstwertige Bit folgenden Bits jedes der beiden Ausgangswörter der Addierer (13) der Einheiten (31, 32) zur Addition dieser Bits des einen Ausgangswortes zu diesen Bits des anderen Ausgangs wortes beaufschlagbar ist und ein entsprechendes Ausgangswort liefert, dessen höchstwertiges Bit zusammen mit dem höchstwertigen Bit jedes der beiden Ausgangswörter der Addierer (13) der Einheiten (31, 32) angibt, ob die Anzahl von 0-Bits des Datenwortes mindestens so groß wie oder aber kleiner als die Anzahl von dessen 1-Bits ist.

5. Schaltungsanordnung nach Anspruch 1 bzw. 4, gekennzeich net durch ein mit den beiden höchstwertigen Bits des Ausgangswortes des Addierers (13) bzw. dem höchstwertigen Bit des Ausgangswortes des weiteren Addierers (33) und jedes der beiden Ausgangswörter der Addierer (13) der Einheiten (31, 32) beaufschlagbares NOR-Gatter (14 bzw. 34) zur Abgabe eines Signals ( ₁), wenn die Anzahl von 0-Bits des Datenwortes so groß wie oder größer als die Anzahl von dessen 1-Bits ist.