DE3906497A1 - Selbstkonfigurierendes speichersystem - Google Patents

Description

Die Erfindung bezieht sich auf ein Mikrocomputer-Speichersy­ stem und insbesondere ein solches System, das bezüglich seiner Speicherkapazität selbst-konfigurierend ist.

Moderne Mikrocomputersysteme enthalten Mittel zur Erweiterung des internen Speichers. Es ist beispielsweise üblich, das Chassis eines Mikrocomputers mit "Erweiterungsschlitzen" zu versehen, in die Speicherkarten eingesetzt werden können. Solche Speicherkarten sind in typischer Ausführung gedruckte Schaltungskarten, die mit einem Feld von Halbleiter-Speicher­ chips besetzt sind. Die zentrale Recheneinheit (CPU) des Mi­ krocomputers muß die Gesamtgröße des verfügbaren Speichers kennen, um Daten in einen solchen erweiterbaren Speicher spei­ chern und aus diesem wiedergewinnen zu können. Außerdem muß der gesamte Speicherraum so konfiguriert sein, daß es keine mehrdeutige Adressierung gibt.

Bei den meisten, mit erweiterbaren Speichern ausgestatteten Mikrocomputersystemen muß eine Gruppe von Computer-internen Schaltern eingestellt werden, um beim Einsetzen oder Entfernen von Speichermodulen die jeweilige Speichergröße anzuzeigen. Es ist durchaus nicht ungewöhnlich, daß ein Techniker die Ein­ stellung der Schalter bei Änderung der Speicherkapazität ver­ gißt oder die Schalter in die falschen Positionen bringt. In jedem Falle erhält die CPU fehlerhafte Information bezüglich der Speichergröße mit der Folge, daß der Computer nicht in der Lage ist, den Speicher in richtiger Weise zu adressieren. Ein anderes Problem besteht darin, daß ein Kunde eine Speicherkar­ te einsetzt, die Schalter unrichtig einstellt und aus der zusätzlichen Speicherkapazität keinen Nutzen ziehen kann.

Bei einigen anderen Systemen tastet die CPU das Vorhandensein jedes Speichermoduls ab. Dies ist in typischer Ausführung auf die Feststellung beschränkt, ob eine vorgegebene Speicherop­ tion installiert ist oder nicht. Derartige Systeme sind nicht in der Lage, Speichermodulen beliebiger Größe, die in einen oder mehrere Schlitze eingesteckt sind, anzupassen.

Der Erfindung liegt die Aufgabe zugrunde, ein voll selbstkon­ figurierendes Speichersystem zur Verfügung zu stellen, dessen Speichermodulen unterschiedlicher Speicherkapazitäten ohne besondere Einstellmaßnahmen in einen oder mehrere Erweite­ rungsschlitze eingesteckt werden können. Zwischen der CPU und den Speichermodulen laufende Signale informieren die Speicher­ module über ihre richtige Startadresse.

Die Erfindung stellt einen selbstkonfigurierenden Speicher für ein Computersystem zur Verfügung, das eine zentrale Rechenein­ heit (CPU) und ein Chassis mit Speicher-Erweiterungsschlitzen aufweist. Der Gesamtspeicher ist aufgeteilt zwischen einem der CPU physikalisch zugeordneten Speicher und einem zusätzlichen Speicher, der auf mehreren Speicher-Erweiterungskarten vorhan­ den ist, wobei die Speicher-Erweiterungskarten in Erweite­ rungsschlitze des Chassis selektiv einsteckbar und aus diesen entfernbar ist bzw. sind. Der CPU-Speicher und die Erweite­ rungsspeicher können zahlreiche unabhängige Konfigurationen haben. Die CPU arbeitet, als ob es einen einzigen durchgehenden Speicherraum gäbe, der mit dem CPU-Speicher beginnt und sich durch den Speicherraum nachfolgender Speicher-Erweiterungskar­ ten fortsetzt, wenn es derartige Karten im System gibt.

Die CPU mit eigenem Speicher und Speicher-Erweiterungskarten liefert jeweils Signale, welche die entsprechenden Größen der angeschlossenen Speicher bezeichnen. Eine Logikschaltung auf jeder Speicher-Erweiterungskarte erhält ein Signal, das die Größe des CPU-Speichers angibt, und ein Signal, das die Größe des auf dieser speziellen Speicher-Erweiterungskarte instal­ lierten Speichers angibt. Die Logikschaltung auf jeder Karte berechnet dann den Gesamtspeicherraum, der aus dem CPU-Spei­ cher und allen Speicher-Erweiterungen zwischen dem CPU-Spei­ cher und dieser Speicher-Erweiterungskarte vorhanden ist sowie den auf dieser Karte vorhandenen Speicherraum. Dieser Wert wird dann nach Art einer Gänseblümchenkette zur benachbarten Speicher-Erweiterungskarte weitergegeben.

Die Logikschaltung auf jeder Speicher-Erweiterungskarte be­ stimmt auch den dem physikalischen Speicherraum auf dieser Karte entsprechenden Adressenbereich. Wenn auf eine Adresse innerhalb des Bereichs von der CPU zugegriffen wird, erzeugt die Logikschaltung ein Bestätigungssignal, das an die CPU zurückgeleitet wird. Die CPU kann den insgesamt im Computer­ system installierten verfügbaren Speicherraum dadurch bestim­ men, daß sie sequentiell auf Speicheradressenplätze bzw. -zel­ len zuzugreifen versucht, die Grenzen zwischen Speichererwei­ terungsinkrementen entsprechen. Wenn die CPU kein Bestäti­ gungssignal mehr erhält, was bedeutet, daß eine Adresse dem auf irgendeiner Karte im System vorhandenen physikalischen Speicherraum nicht entspricht, nimmt sie die nächstniedrigere Adresse als obere Grenze des Adressierungsbereichs.

Im folgenden wird die Erfindung anhand eines in der Zeichnung dargestellten Ausführungsbeispiels näher erläutert. In der Zeichnung zeigen:

Fig. 1 ein Blockschaltbild eines die Erfindung beinhal­ tenden Mikrocomputersystems;

Fig. 2 eine Tabelle zur Definition eines Startadreßsig­ nals, das in den Speicherkarten bei der Erfin­ dung verwendet wird;

Fig. 3 eine Tabelle zur Definition eines Speicher-Be­ stätigungssignals, das erfindungsgemäß von den Speicherkarten entwickelt wird; und

Fig. 4 ein Blockschaltbild einer erfindungsgemäß ausge­ bildeten Speicherkarte.

Beschrieben wird ein selbst-konfigurierendes Speichersystem, das bevorzugte Anwendung bei Mikrocomputern findet. In der folgenden Beschreibung werden zu Zwecken der Erläuterung und ohne Beschränkung der Erfindung spezielle Zahlen-, Dimen­ sions-, Materialangaben o.dgl. gemacht, um das Verständnis für die Erfindung zu erleichtern. Es ist jedoch für den Fachmann klar, daß die Erfindung auch ohne diese speziellen Details realisiert werden kann.

Fig. 1 zeigt ein Mikrocomputersystem mit einem Prozessor 10 und Speicherkarten 12 und 14. Zwar wird die Erfindung im fol­ genden anhand eines Systems mit nur zwei Speicher-Erweite­ rungskarten beschrieben, jedoch ist es dem Fachmann klar, daß ein erfindungsgemäß ausgebildetes Computersystem eine beliebi­ ge Anzahl von Speicher-Erweiterungskarten haben kann, in dem die Anzahl von Bits in den Steuersignal in der weiter unten beschriebenen Weise in geeigneter Form vergrößert wird.

Der Prozessor 10 weist eine CPU 16 mit einem internen Speicher 18 auf. Der CPU-Speicher 18 hat eine für viele Verarbeitungs­ aufgaben des Prozessors 10 ausreichende Größe. Es gibt jedoch gewisse Verarbeitungstasks, die zusätzliche Speicherkapazität erforderlich machen, wie sie durch Speicher-Erweiterungskarten 12 und 14 zur Verfügung stehen. Jede der Speicherkarten 12 und 14 weist einen Speicher 20 und eine Decodierlogik 22 auf.

In dem beschriebenen Ausführungsbeispiel hält der Speicher 20 ein Feld aus dynamischen Direktzugriffsspeicher (DRAM)-Chips, wie im Stande der Technik bekannt. Ein solches Speicherfeld kann entweder vollständig oder halb mit Chips besetzt sein und kann entweder 1 Megabit oder 4 Megabit-Chips verwenden. Spei­ cher 20 ist auf eine Speicherkapazität von 16 Megabytes bei voller Population mit 1 Megabit-Chips konfiguriert. Es ist klar, daß der Speicher dann eine Speicherkapazität von 8 Mega­ bytes hat, wenn er nur halb mit 1 Megabit-Chips besetzt ist, und eine Speicherkapazität von 32 bzw. 64 Megabytes hat, wenn er mit 4 Megabit-Chips besetzt ist.

Der CPU-Speicher 18 hat ähnliche Konfiguration wie halbbesetz­ ter Speicher 20. Daher hat er eine Speicherkapazität von 8 oder 32 Megabytes, je nachdem, ob 1 oder 4 Megabit-Chips ver­ wendet werden.

Die CPU 16 arbeitet so, als ob es einen einzigen fortlaufenden Speicherraum gäbe, der mit dem CPU-Speicher 18 beginnt und sich bei Vorhandensein von Speicherkarten 12 und 14 durch deren Speicherraum fortsetzt. Die Adressen niedrigster Ordnung entsprechen den Speicherzellen bzw. -plätzen im CPU-Speicher 18. Die die Kapazität des CPU-Speichers übersteigenden Adres­ sen entsprechen den Speicherzellen im Speicher 20 der Spei­ cherkarte 12. Höhere Adressen als die gemeinsame Kapazität des CPU-Speichers 18 und der Speicherkarte 12 entsprechen Spei­ cherzellen im Speicher 20 der Speicherkarte 14. Wie weiter unten beschrieben werden wird, bestimmt die CPU 16 das Gesamt­ volumen des im gesamten Computersystem verfügbaren Speicher­ raums, um den Bereich von nutzbaren Adressen begrenzen zu können.

Eine Decodierlogik 22 auf jeder der Speicherkarten 12 und 14 bestimmt den Adressenbereich innerhalb des entsprechenden Speichers 20 auf der Basis von Eingangssignale, welche die Speicherkapazität im Speicher 20 und die Größe des Speichers mit Adressen niedriger Ordnung angeben; d.h. die Kapazität oder die Größe des Speichers im CPU-Speicher 18 im Falle der Speicherkarte 12 und die gemeinsame Speicherkapazität im CPU- Speicher 18 und in der Speicherkarte 12 im Falle der Speicher­ karte 14.

Die Speicherkarte 12 erhält das Eingangssignal SA/EING über eine Leitung 24 von der CPU 16. Zu beachten ist, daß trotz Darstellung einer Einzelleitung 24 in Fig. 1 bei einem in der Praxis realisierten Ausführungsbeispiel eine Vielzahl von parallelen Signalleitungen vorgesehen ist, wie dies im Stande der Technik bei der Herstellung von Verbindungen für digitale Informationen aus mehreren digitalen Bits üblich ist. Bei dem beschriebenen Ausführungsbeispiel enthält das Signal SA/EING drei digitale Bits. Daher enthält die Leitung 24 drei paralle­ le elektrische Leiter. In ähnlicher Weise gilt für alle Bezug­ nahmen auf ein Signal "Leitung", daß eine solche Leitung meh­ rere parallele elektrische Leiter enthalten kann, deren Anzahl durch die Zahl von über die Leitung zu übertragenden Bits bestimmt ist.

Das Signal SA/EING versorgt die Speicherkarte 12 mit einem Signal, das die Größe des Speichers mit niedrigeren Adressen darstellt. Wie in Fig. 1 gezeigt ist, ist die Speicherkarte 12 dem Prozessor 10 benachbart angeordnet. Die Speicherkapazität mit niedrigeren Adressen ist also diejenige des CPU-Speichers 18. Wie oben erläutert, kann der CPU-Speicher 18 eine Kapazi­ tät entweder von 8 Megabytes oder 32 Megabytes haben. Unabhän­ gig von der Größe des CPU-Speichers 18 liefert die CPU 16 über die Leitung 24 ein Ausgangssignal derart, daß alle Bits von SA/EING logische Einsen sind. Diese Bedingung von SA/EING zeigt der Decodierlogik 22 der Speicherkarte 12 an, daß die zugehörige Karte Speicheradressen hat, die auf diejenigen des CPU-Speichers 18 folgen.

Die CPU 16 gibt über eine Leitung 28 auch die CPU-Größe an.

Diese Ausgabe zeigt den Speicher-Erweiterungskarten die Größe des Speichers im CPU-Speicher 18 an. Wie oben gesagt, kann der CPU-Speicher 28 bei dem beschriebenen Ausführungsbeispiel eine Kapazität von entweder 8 oder 32 Megabytes haben. Daher braucht das CPU-Größen-Signal nur ein einziges Bit zu enthal­ ten, um die beiden möglichen Konfigurationen des Kernspeichers 18 darzustellen. Unter Verwendung bekannter Methoden von Lo­ gikschaltungskonstruktionen kombiniert die Decodierlogik 22 der Speicherkarte 12 die von den Eingangssignalen SA/EING und CPU-Größe gelieferten Informationen, um die Adresse des ersten Speicherplatzes im Speicher 20 der Speicherkarte 12 zu bestim­ men.

Wie in Fig. 4 gezeigt ist, erhält die Decodierlogik 22 auch ein Signal "Speichergröße", das die Kapazität des Speichers 20 angibt. Wie oben gesagt, kann der Speicher 20 8, 16, 32 oder 64 Megabytes haben. Daher benötigt das Signal "Speichergröße" nur zwei Bits zur Darstellung der vier Konfigurationsmöglich­ keiten des Speichers 20. Die Größe des Speichers 20 ist bei Herstellung der Speicherkarte natürlich bekannt. Während der Herstellung der Speicherkarte werden Leitungsbrücken (jumpers) installiert, um den geeigneten 2-Bit-Code als Speichergrößen­ eingabe für die Decodierlogik 22 zu liefern. In Kenntnis der Adresse der ersten Speicherzelle im Speicher 20 (wie zuvor erläutert) und der Speicherkapazität auf der eigenen Karte bestimmt die Decodierlogik 22 der Speicherkarte 12 den richti­ gen Startadreßcode für die benachbarte Speicher-Erweiterungs­ karte 14. Dieser Code wird als Signal SA/AUSG auf die Leitung 26 gegeben.

Zum Zwecke der Erläuterung stellt Fig. 2 tabellarisch jedes der möglichen Digitalworte dar, die dem Signal SA/AUSG einer ersten Speicherkarte (d.h. Karte 12) bei einem Ausführungsbei­ spiel zugeordnet sind, das bis zu zwei Speicher-Erweiterungs­ karten aufzunehmen vermag. Wie oben gesagt, kann der CPU-Spei­ cher 18 bei dem beschriebenen Ausführungsbeispiel eine von zwei verschiedenen Größen haben. Es sei angenommen, daß die Größe des CPU-Speichers 18 durch X dargestellt ist. Wie oben außerdem gesagt, kann der Speicher 20 der Speicherkarte 12 eine von vier unterschiedlichen Größen haben. Die Größe des Speichers 20 der Speicherkarte 12 sei dargestellt durch Y ₁. Es gibt daher acht mögliche Kombinationen von Speichergrößen X+Y ₁ an der Frontseite (d.h. an der Seite niedrigerer Adres­ sen) der Speicherkarte 14. Wenn beispielsweise die Decodierlo­ gik 22 der Speicherkarte 12 ein CPU-Größen-Eingangssignal erhält, das die Kapazität des CPU-Speichers 18 mit 8 Megabytes definiert, und außerdem ein Speichergrößen-Eingangssignal erhält, welches besagt, daß der Speicher 20 der Karte 12 8 Megabytes ist, so sind alle drei Bits des Signals SA/AUSG der Karte 12 auf logische Nullen eingestellt. Die Decodierlogik 22 der Speicherkarte 14 wird daher unterrichtet, daß eine Gesamt­ speicherkapazität X+Y ₁ von 16 Megabytes vor der Karte 14 gibt.

Die Decodierlogik 22 der Speicher-Erweiterungskarte 14 erhält das Signal SA/AUSG von der Decodierleitung 22 der Speicherkar­ te 12 als Eingangssignal SA/EING auf der Leitung 26. Die Deco­ dierleitung 22 der Speicherkarte 14 kombiniert in einer der Karte 12 entsprechenden Weise den Eingang SA/EING mit dem Signal "Speichergröße", das die Größe des auf der Speicherkar­ te 14 installierten Speicherraums angibt. Dieser zuletzt ge­ nannte Wert sei durch Y ₂ dargestellt. Die Decodierlogik 22 der Speicherkarte 14 leitet so denjenigen Adressenbereich ab, der dem Adreßraum Y ₂ entspricht. Die Decodierlogik 22 der Speicherkarte 14 leitet auch die Kapazität X+Y ₁+Y ₂ ab, welche den im CPU-Speicher 18 und in den Speicherkarten 12 und 14 insgesamt verfügbaren Speicherraum darstellt. Bei einer Ausführungsform mit mehr als zwei Speicher-Erweiterungsschlit­ zen wird eine digital codierte Darstellung dieses Werts einer benachbarten, nachfolgenden Speicher-Erweiterungskarte (nicht gezeigt) angeboten.

Zu beachten ist, daß die Leitung 26 offen wäre, wenn die Spei­ cherkarte 12 nicht in dem System installiert wäre. Um dieser Möglichkeit vorzubeugen, weist die Decodierlogik 22 Anhebewi­ derstände 40 (Fig. 4) an allen Bits des SA/EING-Eingangs auf. Die Anhebewiderstände 40 stellen sicher, daß alle Bits des Eingangssignals SA/EING als logische 1 erscheinen, wenn die das Eingangssignal liefernde Leitung, beispielsweise die Lei­ tung 26 in Fig. 1, offen ist. In diesem Falle erhält die Deco­ dierlogik 22 der Speicherkarte 14 entsprechend Darstellung in Fig. 2 die Information, daß der einzige vorhergehende Spei­ cherraum der CPU-Speicher 18 ist. Auf diese Weise kann eine Speicherkarte in einen beliebigen freien Schlitz eingesetzt werden und ist insofern nicht auf den dem Prozessor 10 benach­ barten Schlitz beschränkt. Wenn jedoch bei einem System mit mehr als zwei verfügbaren Schlitzen mehr als eine Speicher-Er­ weiterungskarte verwendet wird, müssen die Karten in aufeinan­ derfolgende Schlitze eingesteckt werden. Bei Existenz leerer Schlitze zwischen zwei Karten, erscheint die einem leeren Schlitzen folgende Karte als erste Speicherkarte.

Wie oben beschrieben, ist die Decodierlogik 22 einer jeden Speicher-Erweiterungskarte in der Lage, den Adressenbereich des ihr physikalisch zugeordneten Speicherraums zu bestimmen. Wie in Fig. 4 gezeigt ist, erhält die Decodierlogik 22 als ein Eingangssignal über eine Leitung 42 die am höchsten bewerteten Adreßbits (MSABs) immer dann, wenn die CPU 16 auf eine Spei­ cherzelle zugreift. Da das kleinste Inkrement eines Erweite­ runsspeichers bei dem beschriebenen Ausführungsbeispiel ein 8 Megabytes (2²³ Bytes)-Speicher ist, sind die 23 am niedrig­ sten bewerten Adreßbits für die Bestimmung des gerade adres­ sierten Erweiterungsspeicherinkrements irrelevant. Daher sind nur die am höchsten bewerteten Adreßbits als Eingabe für die Decodierlogik 22 erforderlich. Einige der 23 am niedrigsten bewerteten Adreßbits können aber ebenfalls der Decodierlogik 22 zur Verfügung gestellt werden, um ein Speicher-Teilfeld zu bezeichnen, wie nachfolgend beschrieben werden wird.

Immer wenn die auf dem Eingang 42 anstehenden Adreßbits einer Adresse innerhalb des Adressenbereichs im Speicher 20 entspre­ chen, setzt die Decodierlogik 22 das Ausgangssignal "Speicher­ -ACK" auf der Leitung 44 auf Null; anderenfalls ist Speicher- ACK auf eine logische Eins gesetzt. Eine Wahrheitstabelle für das Ausgangssignal Speicher-ACK ist in Fig. 3 gezeigt. Zu beachten ist, daß die angegebene Polarität des Signals Spei­ cher-ACK beliebig umkehrbar ist, soweit dies für die Gesamt­ konfiguration zweckmäßig erscheint.

Die Speicher-ACK-Ausgangssignale jeder Speicher-Erweiterungs­ karte werden an die Eingangsleitung 30 der CPU 16 angelegt. Die in der Zeichnung nicht gezeigte Ausgangsschaltung der Decodierlogik 22 für das Ausgangssignal Speicher-ACK ist in bekannter Weise derart ausgebildet, daß eine logische Null auf der Leitung 30 erscheint, wenn irgendeine Ausgangsleitung 44 auf einer logischen Null ist, während die Leitung 30 eine logische Eins nur dann darstellt, wenn alle Ausgangsleitungen 40 eine logische Eins führen. Immer wenn die CPU 16 auf eine Speicherzelle innerhalb des physikalischen Adreßraums einer der Speicher-Erweiterungskarten zugreift, führt die Leitung 30 eine logische Null.

Um den insgesamt verfügbaren Speicherraum und damit den Maxi­ malbereich von verfügbaren Adressen zu bestimmen, führt die CPU 16 eine Initiierungsroutine durch. Bei einer solchen Rou­ tine versucht die CPU 16 die Speichergrenzen entsprechend den Inkrementen oder Sprüngen von Erweiterungsspeichern, nämlich 8 Megabytes bei dem beschriebenen Ausführungsbeispiel, zu adres­ sieren. Bei der Erzeugung jeder Grenzadresse wird das Signal Speicher-ACK getestet. Wenn Speicher-ACK eine logische Null ist, wird die nächste Grenzadresse erzeugt. Wenn Speicher-ACK als logische Eins festgestellt wird, erkennt die CPU 16, daß die erzeugte Adresse den verfügbaren Speicherraum übersteigt, und speichert daraufhin den Wert des maximalen Adressenbe­ reichs. Ein Computerprogrammierer durchschnittlichen Könnens ist in der Lage, ein Computerprogramm zur Ausführung der zuvor beschriebenen Schritte zu schreiben.

Wie oben beschrieben, kann die CPU 16 die Größe des verfügba­ ren Speichers unabhängig davon bestimmen, ob eine, beide oder keine der Speicher-Erweiterungskarten 12 und 14 installiert ist oder sind. Außerdem ist die CPU 16 in der Lage, die Größe des verfügbaren Speichers für eine beliebige Kombination von Konfigurationen des CPU-Speichers 18 und der zusätzlichen Speicher 20 zu bestimmen.

Die Ein- und Ausspeicherung von Daten im Speicher 20 kann in konventioneller Weise erfolgen. Wie in Fig. 4 zu sehen ist, erhält der Speicher 20 Daten aus dem Prozessor 10 und liefert Daten an den Prozessor 10 über einen Datenbus 56. Eine Spei­ cheradresse wird über eine Leitung 48 vom Prozessor 10 zu einem Adressenpuffer 46 übertragen. Die Adresse wird danach über Treiber 50 an den Speicher 20 angelegt. Der Prozessor 10 liefert Zeilenadreßstrobe-(RAS) und Spaltenadreßstrobe- (CAS)-Signale über Leitungen 52 bzw. 54. Die Verwendung derar­ tiger Signale zur Steuerung des Speicherzugriffs ist bekannt. Das RAS-Signal wird direkt an den Speicher 20, das CAS-Signal jedoch über die Decodierlogik 22 angelegt. Bei dem beschriebe­ nen Ausführungsbeispiel ist der Speicher 20 in vier Speicher- Unterfelder unterteilt. Wie oben gesagt, verarbeitet die Deco­ dierlogik 22 einige der am höchsten bewerteten Adreßbits zur Erzeugung des Ausgangs-Speicher-ACK-Signals. Wenn die Deco­ dierlogik 22 feststellt, daß die Adresse dem im Speicher 20 residenten physikalischen Speicherraum entspricht, legt sie eines der Signale CAS1, CAS2, CAS3 oder CAS4 an den Speicher 20 an, und zwar synchron mit dem Erhalt des CAS-Signals über die Leitung 54. Die Decodierlogik 22 erzeugt das richtige CAS-Signal in Abhängigkeit davon, welches der vier Unterfelder adressiert wird.

Es ist zu sehen, daß die vorstehend beschriebene Erfindung im Rahmen der wesentlichen Charakteristiken des Erfindungsgedan­ kens in anderen speziellen Ausführungsformen realisiert werden kann.

Claims (12)

1. Selbstkonfigurierender erweiterbarer Speicher in einem Computersystem, bei dem Daten durch digitale Bytes aus jeweils mehreren digitalen Bits dargestellt und in einem fortlaufend geordneten Speicherraum mit sequentiell adressierbaren Zellen zur Speicherung der digitalen Bytes speicherbar sind und eine zentrale Recheneinheit (CPU 16) und ein Chassis mit mindestens zwei Aufnahmen für digitale Schaltungsmodule vorgesehen sind, dadurch gekennzeichnet, daß der selbstkonfigurierende erweiterbare Speicher aufweist:
einen CPU-Speicher (18) zur Speicherung einer vorgegebe­ nen Anzahl X von digitalen Bytes,
dem CPU-Speicher zugeordnete erste Ausgabemittel (28) zur Ausgabe eines den Wert von X darstellenden ersten Digitalsi­ gnals,
eine Anzahl m von Speicher-Erweiterungskarten (12, 14), die selektiv in die Aufnahmen einsetzbar sind und jeweils enthalten:
einen Speicher (20) zur Speicherung einer vorgegebenen Anzahl Y _i mit i=1 bis m von digitalen Bytes,
Rangiermittel (jumper means) zur Erzeugung eines den Wert von Y _i darstellenden zweiten Digitalsignals,
erste Eingangsmittel zur Aufnahme des ersten Digitalsi­ gnals und
zweite Eingangsmittel (26, 40) zur Aufnahme eines dritten Digitalsignals (SA/EING), das in einer n-ten Speicher-Erweite­ rungskarte (14) eine Gesamtanzahl von X+Y ₁+Y ₂+...+ Y _n-1 von digitalen Bytes des Speichers mit Adressen niedri­ gerer Ordnung als der niedrigsten Adresse in der n-ten Spei­ cher-Erweiterungskarte (14) darstellt, wobei jede der m Speicher-Erweiterungskarten eine Deco­ dierlogik (22) enthält, die das zweite Digitalsignal (SA/EING) mit einem der ersten und dritten Digitalsignale zur Erzeugung eines vierten Digitalsignals (SA/AUSG) kombiniert, wobei das vierte Digitalsignal in der n-ten Speicher-Erweiterungskarte (14) eine Gesamtanzahl X+Y ₁+Y ₂+...+Y _n-1+Y _n von digitalen Speicherbytes darstellt und an das zweite Ein­ gangsmittel einer benachbarten (n+1)-ten Speicher-Erweite­ rungskarte anlegbar ist und wobei das vierte Digitalsignal jeder der m Speicher-Erweiterungskarten eine kumulative Ge­ samtanzahl von Speicherbytes im Computersystem darstellt.

2. Selbstkonfigurierender erweiterbarer Speicher nach An­ spruch 1, dadurch gekennzeichnet, daß die Anzahl m gleich 2 ist.

3. Selbstkonfigurierender erweiterbarer Speicher nach An­ spruch 1 oder 2, dadurch gekennzeichnet, daß die Decodierlogik (22) in der n-ten Speicher-Erweiterungskarte (14) einen der vorgegebenen Anzahl Y _n von digitalen Bytes entsprechenden Adressenbereich berechnet.

4. Selbstkonfigurierender erweiterbarer Speicher nach einem der Ansprüche 1 bis 3, dadurch gekennzeichnet, daß jede der m Speicher-Erweiterungskarten außerdem ein drittes Eingangsmit­ tel zur Aufnahme einer durch die CPU zuzugreifenden Adresse und der Decodierlogik (22) zugeordnete Ausgangsmittel auf­ weist, welche in der n-ten Speicher-Erweiterungskarte ein fünftes Digitalsignal erzeugen, das angibt, wann die von der CPU (16) zuzugreifende Adresse innerhalb des Y _n entsprechen­ den Adressenbereichs liegt.

5. Selbstkonfigurierender erweiterbarer Speicher nach An­ spruch 4, dadurch gekennzeichnet, daß im Computersystem eine Recheneinrichtung zur Bestimmung eines verfügbaren Gesamtspei­ cherraums vorgesehen ist und daß diese Recheneinrichtung Mit­ tel zur Ausgabe einer Folge von Adressen inkrementell höherer Ordnung an die dritten Eingangsmittel jeder der Speicher-Er­ weiterungskarten (12, 14) und Mittel zum Testen des fünften Digitalsignals jeder der Speicher-Erweiterungskarten aufweist, wobei die Testmittel so ausgebildet sind, daß sie feststellen, wann eine Adresse aus der Folge von Adressen inkrementell höherer Ordnung außerhalb jedes der Adressenbereiche entspre­ chend Y _i liegt, wobei der Gesamtspeicherraum durch die letz­ te Adresse in der Folge von Adressen inkrementell höherer Ordnung bestimmt ist, die noch innerhalb einer der Adressenbe­ reiche entsprechend Y _i liegt.

6. Selbstkonfigurierender erweiterbarer Speicher nach einem der Ansprüche 1 bis 5, dadurch gekennzeichnet, daß die Anord­ nung so getroffen ist, daß jede der Speicher-Erweiterungskar­ ten (12, 14) in eine beliebige Aufnahme einsteckbar ist.

7. Selbstkonfigurierender erweiterbarer Speicher in einem Computersystem, bei dem Daten durch digitale Bytes aus jeweils mehreren digitalen Bits dargestellt und in einem fortlaufend geordneten Speicherraum mit sequentiell adressierbaren Zellen zur Speicherung der digitalen Bytes speicherbar sind und eine zentrale Recheneinheit (CPU 16) und ein Chassis mit mindestens zwei Aufnahmen für digitale Schaltungsmodule vorgesehen sind, dadurch gekennzeichnet, daß der selbstkonfigurierende erwei­ terbare Speicher aufweist:
einen CPU-Speicher (18) zur Speicherung einer vorgegebenen Anzahl X von digitalen Bytes;
dem CPU-Speicher zugeordnete erste Ausgabemittel (28) zur Ausgabe eines den Wert von X darstellenden ersten Digitalsi­ gnals;
eine erste Speicher-Erweiterungskarte (12), selektiv ein­ setzbar in eine erste der Aufnahmen, wobei die erste Speicher- Erweiterungskarte aufweist;
einen ersten Kartenspeicher für die Speicherung einer vor­ gegebenen Anzahl Y ₁ von digitalen Bytes,
erste Rangiermittel (jumper means) zur Erzeugung eines den Wert von Y ₁ darstellenden zweiten Digitalsignals,
erste Eingangsmittel zur Aufnahme des ersten Digitalsignals und
eine erste Decodierlogik, die das erste und das zweite Digitalsignal zur Erzeugung eines dritten Digitalsignals kom­ biniert, wobei das dritte Digitalsignal eine Gesamtanzahl X+ Y ₁ von digitalen Speicherbytes darstellt;
eine zweite Speicher-Erweiterungskarte (14), selektiv ein­ setzbar in eine zweite der Aufnahmen, wobei die zweite Spei­ chererweiterungskarte aufweist:
einen zweiten Kartenspeicher zur Speicherung einer vorgege­ benen Anzahl Y ₂ von digitalen Bytes,
zweite Rangiermittel zur Erzeugung eines den Wert von Y ₂ darstellenden vierten Digitalsignals,
zweite Eingangsmittel zur Aufnahme des dritten Digitalsi­ gnals und
eine zweite Decodierlogik, die das dritte und das vierte Digitalsignal zur Erzeugung eines fünften Digitalsignals kom­ biniert, wobei das fünfte Digitalsignal eine Gesamtzahl X+ Y ₁+Y ₂ von digitalen Speicherbytes darstellt.

8. Selbstkonfigurierender erweiterbarer Speicher nach An­ spruch 7, dadurch gekennzeichnet, daß die erste (12) und die zweite (14) Speicher-Erweiterungskarte identisch sind.

9. Selbstkonfigurierender erweiterbarer Speicher nach An­ spruch 7 oder 8, dadurch gekennzeichnet, daß die erste und zweite Decodierlogik (22) derart ausgebildet sind, daß sie einen Adressierbereich entsprechend den vorgegebenen Anzahlen Y ₁ bzw. Y ₂ von digitalen Bytes berechnen.

10. Selbstkonfigurierender erweiterbarer Speicher nach einem der Ansprüche 7 bis 9, dadurch gekennzeichnet, daß jede der ersten und zweiten Speicher-Erweiterungskarten (12, 14) außer­ dem ein drittes Eingangsmittel zur Aufnahme einer durch die CPU zuzugreifenden Adresse und Ausgangsmittel aufweist, welche ein sechstes Digitalsignal erzeugen, das angibt, wann die von der CPU zuzugreifende Adresse innerhalb des Y ₁+Y ₂ ent­ sprechenden Adressenbereiches liegt.

11. Selbstkonfigurierender erweiterbarer Speicher nach einem der Ansprüche 7 bis 10, dadurch gekennzeichnet, daß eine Re­ cheneinrichtung zur Bestimmung eines im Computersystem verfüg­ baren Gesamtspeicherraums vorgesehen ist und daß diese Rechen­ einrichtung Mittel zur Ausgabe einer Folge von Adressen inkre­ mentell höherer Ordnung an die dritten Eingangsmittel jeder der Speicher-Erweiterungskarten (12, 14) und Mittel zum Testen des sechsten Digitalsignals jeder der Speicher-Erweiterungs­ karten aufweist, wobei die Testmittel so ausgebildet sind, daß sie feststellen, wann eine Adresse aus der Folge von Adressen inkrementell höherer Ordnung außerhalb jedes der Adressenbe­ reiche entsprechend Y ₁+Y ₂ liegt, wobei der Gesamtspei­ cherraum durch die letzte Adresse in der Folge von Adressen inkrementell höherer Ordnung bestimmt ist, die noch innerhalb einer der Adressenbereiche entsprechend Y ₁+Y ₂ liegt.

12. Verfahren zur Bestimmung des Gesamtspeicherraums in einem Computersystem, bei dem Daten durch digitale Bytes aus jeweils mehreren digitalen Bits dargestellt und in einem fortlaufend geordneten Speicherraum mit sequentiell adressierbaren Zellen zur Speicherung der digitalen Bytes speicherbar sind und eine zentrale Recheneinheit (CPU), ein CPU-Speicher zur Speicherung einer vorgegebenen Anzahl X von digitalen Bytes, ein Chassis mit mindestens zwei Aufnahmen für digitale Schaltungsmodule und mehrere, in die Aufnahmen selektiv einsetzbare und jeweils einen Speicher zur Speicherung einer vorgegebenen Anzahl Y _i mit i=1 bis m von digitalen Bytes aufweisende Speicher-Er­ weiterungskarten vorgesehen sind, dadurch gekennzeichnet,

• (a) daß in der CPU ein den Wert von X darstellendes erstes Digitalsignal erzeugt wird;
• (b) daß das erste Digitalsignal zu einer n-ten Speicher-Er­ weiterungskarte übertragen wird;
• (c) daß intern in jeder der Speicher-Erweiterungskarten ein den Wert von Y _i darstellendes zweites Digitalsignal erzeugt wird;
• (d) daß ein drittes Digitalsignal erzeugt wird, das eine Gesamtanzahl X+Y ₁+Y ₂+...+Y _n-1 von digitalen Speicherbytes mit Adressen niedrigerer Ordnung als die Adresse niedrigster Ordnung in der n-ten Speicher-Erweiterungskarte darstellt;
• (e) daß das dritte Digitalsignal zur n-ten Speicher-Erwei­ terungskarte übertragen wird;
• (f) daß das zweite Digitalsignal mit einem der ersten und dritten Digitalsignale zur Erzeugung eines vierten Digitalsi­ gnals kombiniert wird, das in der n-ten Speicher-Erweiterungs­ karte eine Gesamtanzahl von X+Y ₁+Y ₂+...+Y _n-1+ Y _n von digitalen Speicherbytes darstellt, wobei das vierte Digitalsignal an das zweite Eingangsmittel einer benachbarten (n+1)-ten Speicher-Erweiterungskarte angelegt wird;
• (g) daß in der n-ten Speicher-Erweiterungskarte ein der vorgegebenen Anzahl Y _n von digitalen Bytes entsprechender Adressenbereich berechnet wird;
• (h) daß eine Folge von Adressen inkrementell höherer Ord­ nung von der CPU zu dem dritten Eingangsmittel jeder der Spei­ cher-Erweiterungskarten übertragen wird;
• (i) daß in der n-ten Speicher-Erweiterungskarte ein fünftes Digitalsignal erzeugt wird, das angibt, ob jede Adresse der Folge von Adressen inkrementell höherer Ordnung innerhalb des Y _n entsprechenden Adressenbereichs liegt; und
• (j) daß das fünfte Digitalsignal jeder der Speicher-Erwei­ terungskarten getestet wird, um festzustellen, wann eine Adresse der Folge von Adressen inkrementell höherer Ordnung außerhalb eines der Adressenbereiche entsprechend Y _i liegt, wodurch der gesamte Speicherraum durch eine letzte Adresse aus der Folge von Adressen inkrementell höherer Ordnung be­ stimmt wird, die innerhalb eines der Y _i entsprechenden Adressenbereiche liegt.