DE2731873C2

DE2731873C2 - Logische Schaltungsanordnung

Info

Publication number: DE2731873C2
Application number: DE2731873A
Authority: DE
Inventors: Harold Wallace Carrollton Tex. Dozier
Original assignee: Mostek Corp
Current assignee: STMicroelectronics lnc USA
Priority date: 1976-09-27
Filing date: 1977-07-14
Publication date: 1987-01-02
Also published as: GB1556108A; FR2365857A1; JPS6041040Y2; US4142176A; FR2365857B1; JPS5341951A; JPS5890599U; DE2731873A1; IT1079409B

Description

Die vorliegende Erfindung bezieht sich auf eine logische Schaltungsanordnung nach dem Oberbegriff des Anspruchs 1.
Die DE-OS 23 12 413 offenbart eine Matrixschaltung mit seriellen MOSFET-Gattern. Die Fig. 2a und 2c dieser Druckschrift zeigen ein Halbleitersubstrat, auf dem die seriell miteinander verschalteten MOSFET-Gatter in Reihen und Spalten angeordnet sind. Die Gate-Elektroden der einzelnen Feldeffekttransistoren, die die Gatter bilden, sind spaltenweise miteinander verbunden. Durch entsprechende Dotierung der Source-Drain-Bereiche einzelner Feldeffekttransistoren läßt sich die aus den Serienschaltungen der MOSFET-Gatter gebildete Schaltungsstruktur derart kodieren, daß eine vorbestimmte Abhängigkeit zwischen den Gate-Signalen und den Ausgangssignalen der Matrixschaltung herbeigeführt wird. Bei Verwenden einer derartigen logischen Schaltungsanordnung als Festwertspeicher kann nur dann mit einer zuverlässigen Arbeitsweise gerechnet werden, wenn die Summe der Widerstände der in Reihe geschalteten Feldeffekttransistoren unterhalb bestimmter Grenzen bleibt, die durch die MOS-Technologie vorgegeben sind. Dies begrenzt bei vorgegebenem Durchgangswiderstand des einzelnen Feldeffekttransistors die Anzahl der möglichen Speicherzellen eines auf einem Halbleitersubstrat ausgebildeten Festwertspeichers. Eine weitere Erhöhung der Anzahl der Speicherzellen kann lediglich dadurch erreicht werden, daß der Durchgangswiderstand des einzelnen Feldeffekttransistors weiter abgesenkt wird. Dies macht regelmäßig eine Vergrößerung der Fläche des Feldeffekttransistors nötig. Die Vergrößerung der Fläche des einzelnen Feldeffekttransistors vermindert wiederum die Anzahl der möglichen Speichereinheiten pro Halbleitersubstrat, da die Abmessungen des durch die Schaltung genutzten Teils des Halbleitersubstrats nicht oberhalb gewisser Grenzen liegen dürfen, damit der Ausschuß bei der Herstellung derartiger logischer Schaltungsanordnungen in erträglichen Grenzen bleibt.
Die Druckschrift "Funkschau", 1975, Heft 25 offenbart auf den Seiten 58-60 eine Reihe von MOS-Schaltungsstrukturen. In Bild 10 ist eine sogenannte Ratio-MOSFET- Serienschaltung mit drei NAND-Gattern gezeigt. Im Zusammenhang mit einer derartigen Serienschaltung ist auf Seite 58, dritte Spalte dieser Druckschrift ausgeführt, daß eine Vielfach-Serienschaltung von MOS-Feldeffekttransistoren als NAND-Gatter unwirtschaftlich ist, so daß man bei Verwenden der MOS-Technologie die Feldeffekttransistoren als NOR-Gatter zu schalten hat. Auf Seite 60, dritte Spalte, letzter Absatz dieser Druckschrift ist offenbart, daß bei Festwertspeichern (ROM) mit hoher Speicherdichte die NOR-Gattertechnik verwendet wird.
Die Druckschrift "IBM-Technical Disclosure Bulletin", Band 17, Nr. 9, Februar 1975 offenbart auf Seite 2594 sowie auf Seite 2595 ein elektrisch programmierbares MOSFET-ROM in paralleler NOR-Struktur.
Die Druckschrift "IEEE Transactions on Elektronic Computers", Band EC 15, Nr. 4, August 1966 offenbart auf den Seiten 475-478 verschiedene Verdrahtungsarten und Speicherorganisationsformen für Ringkernspeicher. Je nach Anzahl und Lage der einen Ringspeicher durchsetzenden Leiter gelangt man üblicherweise zu sogenannten planaren Systemen, bei denen das entsprechende Element in einer Richtung ausgewählt wird und in der anderen abgefragt wird, oder zu sogenannten kubischen Systemen, die bezüglich ihrer Dekodierung günstiger sind. Die erstgenannten Speicherorganisationen werden als 2D-Systeme bezeichnet, während die letztgenannten Speicherorganisationen als 3D-Systeme bekannt sind. Bei größeren Magnetspeichern mit Ferritringkernen ist man zeitweise zu einer dritten Organisationsform übergegangen, bei der die Anzahl der Wortspalten um den gleichen Faktor reduziert worden ist, um den die Anzahl der Steuerbits erhöht worden ist. Bei einer solchen Struktur kommen auf jeweils einer Wortleitung entsprechend mehr Ringkerne zu liegen, während die Abmessung des Speicherfeldes in Bitrichtung vermindert werden kann. Selbstverständlich benötigt man zum Auslesen derartiger Speicher eine außerhalb des Speichers angeordnete zusätzliche Beschaltung, mit der eine Dekodierung vorgenommen werden kann. Der Vorteil eines derartigen Speichers liegt also im wesentlichen in einer niedrigen Länge des Ringkernfeldes in Bitrichtung, wodurch niedrigere Laufzeiten innerhalb des Speichers erreicht werden; während der Gesamtaufwand in der Beschaltung deutlich ansteigt.
Ebenfalls einen Speicher, der lediglich durch Magnetisierung vorbestimmter Bereiche eine Information abspeichert, zeigt die DE-OS 14 74 480. In Abweichung von dem soeben erörterten Magnetspeicher, der sich der Magnetisierbarkeit von Ferritringkernen bedient, arbeitet der aus der DE-OS 14 74 480 bekannte Speicher mit Speicherdrähten, die mit einem magnetisierbaren Film überzogen sind. Die Speicherdrähte liegen senkrecht zu Wortsteuerleitungen und bilden an ihren Berührungspunkten mit diesen einzelne magnetische Speicherzellen. Wie bei jedem Magnetspeicher liegen auch bei diesem Magnetspeicher die einzelnen Speicherzellen eines Wortes hintereinander auf einer Steuerleitung, während die einzelnen Speicherzellen des gleichen Wortbits senkrecht hierzu hintereinander auf der jeweiligen Wortleitung angeordnet sind. Zur Erhöhung des Geräuschabstandes auf den horizontal verlaufenden Bitleitungen des bekannten Speichers sind bei diesem jeweils zwei Drittel der Bitleitungen von den Bitleseverstärkern abkoppelbar, so daß nur noch die Signale von den gerade an die Leseverstärker angeschalteten Bitleitungen gelesen werden können. Hierdurch wird der Geräuschabstand erhöht und trotz großer Speicherabmessungen eine niedrige Laufzeit innerhalb des Magnetspeichers erreicht.
Die Druckschrift IEEE Journal of Solid-State Circuts, Juni 1976, Band SC 11, Nr. 3, offenbart auf Seite 362 eine Feldeffekttransistor-Grundschaltung für einen Festwertspeicher. Die bekannte Feldeffekttransistorschaltung ist eine Serienschaltung einer Mehrzahl von Feldeffekttransistoren, die zwischen einem Versorgungspotential und Masse liegen. Ein am Ende der Serie liegender Feldeffekttransistor wird bei Auftreten eines an sein Gate angelegtes Taktsignal leitend geschaltet. Wie üblich ist ein Teil der Feldeffekttransistoren als Verarmungstyp ausgebildet, während die restlichen Feldeffekttransistoren solche vom Anreicherungstyp sind. Bei Adressierung eines Feldeffekttransistors vom Verarmungstyp bleibt dieser Feldeffekttransistor in seinem durchgeschalteten Zustand. Die nicht-angesteuerten Transistoren vom Anreicherungstyp, die in Reihe mit dem ausgewählten adressierten Transistor liegen, werden durch den niedrigen Eingangspegel der nicht-adressierten Adreßleitungen, die an ihre Gates angeschlossen sind, eingeschaltet. Aus diesem Grunde bleibt das Ausgangspotential auf hohem Pegel, da die vorgeladene Datenleitung über den in Rede stehenden Transistor vom Verarmungstyp, der als Widerstand aufgefaßt werden kann, entladen wird. Wird jedoch ein Feldeffekttransistor vom Anreicherungstyp angesteuert, so bleibt der Ausgangspegel niedrig, da keine Entladung der vorgeladenen Datenleitung stattfinden kann. Diese Art der Programmierung eines Feldeffekttransistor-Festwertspeichers und die sich daraus ergebende, oben beschriebene Funktionsweise ist praktisch jedem Festwertspeicher identisch oder ähnlich realisiert.
Gegenüber diesem Stand der Technik liegt der vorliegenden Erfindung die Aufgabe zugrunde, eine logische Schaltungsanordnung der eingangs genannten Art so weiterzubilden, daß mit ihr ein MOSFET-ROM in hochintegrierter Bauweise mit hoher Speicherinformationsdichte pro Substratfläche bei einfachem Layout implementierbar ist.
Diese Aufgabe wird bei einer logischen Schaltung mit den Merkmalen nach dem Oberbegriff des Anspruchs 1 durch die Merkmale im kennzeichnenden Teil dieses Anspruchs gelöst.
Erfindungsgemäß sind die in einer Spalte auf dem Halbleitersubstrat ausgebildeten Feldeffekttransistoren nur zum Teil Festwertspeicher, während der verbleibende Teil der Feldeffekttransistoren als steuerbarer Koppelschalter arbeitet. Trotz der verschiedenen Aufgaben der einzelnen Feldeffekttransistoren, die innerhalb der gemeinsamen Spalte liegen, können diese völlig identisch ausgebildet werden, so daß sich eine kontinuierliche Struktur der Spalten des MOSFET-ROM ergibt. Da sowohl die Speicher wie auch die durch die Koppelschalter gebildeten Dekoder innerhalb der gleichen Spalte liegen, wird aufgrund der durch die erfindungsgemäße Struktur notwendig gewordenen Koppelschalter kein zusätzlicher Raum auf dem Halbleitersubstrat in Reihenrichtung benötigt. Mit anderen Worten bleibt die Abmessung des erfindungsgemäßen MOSFET sowohl in Reihen- wie auch in Spalten-Richtung gegenüber einer logischen Schaltung, wie sie z. B. aus der DE-OS 23 12 413 bekannt ist, im wesentlichen unverändert, wenn man von dem minimalen Platzbedarf der Koppelschalter in Spalten-Richtung absieht. In Reihenrichtung wird trotz vielfacher Unterteilung der Serienschaltung der Festwertspeicherzellen kein zusätzlicher Platz benötigt, da jeweils eine Spalte mit mehreren Gruppen von Festwertspeicherzellen mit einer einzigen Spaltenleitung bzw. Bitleitung auskommt. Da die Anzahl der in Reihe hintereinanderliegenden Feldeffekttransistoren, die die Festwertspeicherzellen bilden, bei der erfindungsgemäßen Struktur praktisch frei gewählt werden kann, also nicht zwangsweise der Anzahl der Reihen entspricht, ist man in der Wahl des Durchgangswiderstandes eines jeden als Festwertspeicherzelle dienenden Feldeffekttransistors weitgehend frei. Daher erlaubt es die erfindungsgemäße Struktur des MOSFET-ROM, die Fläche eines als Festwertspeicher dienenden Feldeffekttransistors weitgehend zu reduzieren, obwohl hierbei der Durchgangswiderstand des Feldeffekttransistors ansteigt. Eine derartig vorteilhafte Platzersparnis ist nur dadurch möglich, daß die eigentliche Dekodierung zwischen den Gruppen der Festwertspeicherzellen, die miteinander seriell verschaltet sind, durch die Koppelschalter vorgenommen wird, die in Reihe zu den als Festwertspeicherzellen arbeitenden Feldeffekttransistoren liegen. Bei einer außerhalb des eigentlichen Speicherfeldes liegenden Gruppendekodierung durch außerhalb liegende Koppelschalter hätte man nämlich einen derart hohen Platzbedarf an Verbindungsleitungen, daß sich die durch die Unterteilung ergebende Platzersparnis wieder mehr als aufgehoben hätte.
Eine Ausführungsform von MOSFET-Festwertspeichern mit in Reihe geschalteten Feldeffekttransistoren sowie ein Ausführungsbeispiel gemäß der vorliegenden Erfindung werden nachfolgend unter Bezugnahme auf die Zeichnungen näher erläutert. Es zeigt
Fig. 1 ein Schaltungsdiagramm eines Festwertspeichers nach dem Stand der Technik mit Dekoder und
Fig. 2 ein Schaltungsdiagramm der erfindungsgemäßen Festwertspeicherstruktur.
Fig. 1 zeigt eine konventionelle ROM-Speichermatrix 10 mit einem Adreßdekoder 16. Zum Adressieren werden Adreßsignale durch den Adreßdekoder 16 geleitet und erscheinen als Reiheneingangssignale A-D an der ROM- Matrix 10.
Die Speicherung von Information innerhalb des ROM 10 geschieht durch einen irreversiblen Eingriff in die Speicherstruktur.
Die ROM-Matrix 10 hat MOSFET-Elemente 22 mit Source- und Drain-Elektroden 24 und 26. Die Gate-Elektrode 28 ist als isoliertes Gate ausgeführt.
Wenn den MOS-Transistoren 22 an ihrem Gate das Steuerpotential "0" zugeführt wird, sperren sie zwischen Source und Drain. Bei Beaufschlagung mit dem logischen "1"-Pegel an ihrem Gate leiten die MOS-Transistoren 22 zwischen Source und Drain.
Ein Teil der Transistoren 22 ist programmiert. Dies bedeutet, daß dieser Teil der Transistoren 22 unabhängig vom Gate-Potential leitend ist.
Das Auslesen des Festwertspeichers 10 wird dadurch bewerkstelligt, daß eine Reihenschaltung A, B, C, D auf Nullpotential gelegt wird, während alle übrigen Reihenleitungen mit hohem Potential beaufschlagt bleiben. Enthält die entsprechende Spaltenleitung einen logisch ansprechenden Transistor, dessen Gate auf das "Low" -Potential gelegt ist, so wird der Stromkreis unterbrochen. Im Fall eines fortwährend leitenden MOS-Elementes, also eines programmierten Transistors bleibt der Strompfad in seinem nicht unterbrochenen Zustand.
Die Transistoren 22 sind in Form eines Feldes von vier Eingangsreihen A-D und vier Ausgangsspalten 1-K = 4 angeordnet. Die Gates 28 der Transistoren innerhalb jeder Reihe sind als gemeinsame Gatestreifen ausgebildet. Die Drain-Elektroden 24 der Transistorens sind an die Source- Elektroden 26 der benachbarten Transistoren angeschlossen. Diese Anordnung liefert gate-gesteuerte serielle Schaltkreise.
Die Programmierung kann dadurch bewerkstelligt werden, daß MOSFET-Transistoren des Anreicherungs- und des Verarmungstyps verwendet werden, die in Serienschaltung angeordnet sind. Die Symbole E und D bezeichnen Anreicherungs- und Verarmungstypen.
Der Unterschied in der Arbeitsweise zwischen den Transistoren vom Anreicherungstyp 22 E und denjenigen vom Verarmungstyp 22 D besteht darin, daß beim Betrieb der MOSFET vom Anreicherungstyp ein Potential an das Gate angelegt werden muß, damit diese leiten. Demgegenüber leitet MOSFET vom Verarmungstyp bereits bei Gate- Null-Potential. Das Lesen des Matrixfeldes 10 wird dadurch vorgenommen, daß selektiv eine der Reihenleitungen A, B, C, D auf das logische Nullpotential gebracht wird. Hierbei werden Transistoren vom Anreicherungstyp 22 E nicht leitend, während die des Verarmungstyps leitend bleiben. Die Unterscheidung einer gespeicherten logischen "1" und einer gespeicherten logischen "0" wird daher durchgeführt, indem abgefragt wird, ob der Serienpfad durch die in Reihenschaltung liegenden Feldeffekttransistoren geöffnet oder geschlossen ist.
Nachfolgend wird der Betrieb einer derartigen Festwertspeicherschaltung unter Bezugnahme auf Fig. 1 näher erörtert. Der Adreßdekoder 16 liefert Eingangssignale gemäß der Wahrheitstafel 60. Der Festwertspeicher weist mehrere N-Kanal-MOSFET des Anreicherungstyps 22 E und des Verarmungstyps 22 D auf. Die MOSFET-Elemente 22 D des Verarmungstyps arbeiten als niederohmige Verbindungselemente zwischen den MOSFET-Elementen des Anreicherungstyps.
Wird die Adreßleitung mit dem Reiheneingang C ausgewählt, so erscheint an den Reiheneingängen A, B und D ein logisches "1"-Potential, während der Reiheneingang C auf logische "0"-Potential gezogen wird. Der Transistor 22 E vom Anreicherungstyp, der innerhalb der Reihe C enthalten ist, wird abgeschaltet und somit nicht leitend. Der in der Reihenschaltung C enthaltene Transistor 22 D des Verarmungstyps leitet weiterhin, da er vom Gate-Potential unbeeinflußt bleibt. Da der Transistor 22 E des Anreicherungstyps, der in der Eingangsreihenschaltung C und in der Ausgangsspalte K ₁ liegt, nicht leitend ist, wird das Potential an der Ausgangsspalte K ₁ im wesentlichen V _D Volt, was einer logischen 1 entspricht.
Alle Transistoren vom Anreicherungs- und Verarmungstyp in der Ausgangsspalte K ₂ sind leitend aufgrund des logischen "1"-Potentials, das an den Transistor des Anreicherungstyps in der Eingangsreihe A angelegt ist, sowie aufgrund der Tatsache, daß die übrigen Transistoren in der Ausgangsspalte K ₂ vom Verarmungstyp sind. Das Potential der Ausgangsspalte K ₂ wird auf Erdpotential bezogen. Entsprechend liegt an der Ausgangsspalte K ₃ sowie an der Ausgangsspalte K ₄ jeweils eine logische "1" an.
Gegenüber dem oben beschriebenen Stand der Technik, bei dem die Speicherinformationsdichte, bezogen auf die Substratfläche begrenzt ist, wird erfindungsgemäß entsprechend dem in Fig. 2 gezeigten Ausführungsbeispiel eine Unterteilung der Festwertspeicher-Serienstrukturen durch Koppelschalter vorgenommen. Hierbei werden mehrere kürzere Serienstrukturen parallel geschaltet, um eine Bit-Leitung der in Fig. 2 gezeigten Art zu erzeugen.
Die entsprechenden Reihenleitungen sind elektrisch durch die Verbindungselemente 52, 54, 56 und 58, die gestrichelt dargestellt sind, verbunden. Die Verbindungseinrichtungen 52 bis 58 können durch permanent leitende Verbindungseinrichtungen gebildet sein oder können durch leitende Verbindungen gebildet sein, die selektiv gemäß eines vorbestimmten Codes geschaltet werden. Der Ausgang jeder Seriengruppe wird selektiv durch Kopplungseinrichtungen 22 C, die aus MOSFET des Anreicherungstyps bestehen können, zusammengeschaltet, um eine gemeinsame Ausgangsleitung zu bilden.

Claims

1. Logische Schaltungsanordnung mit einer Mehrzahl von in einem Halbleitersubstrat ausgebildeten, in Reihen und Spalten angeordneten Feldeffekttransistoren, die jeweils eine Gate-Elektrode, eine Source-Elektrode und eine Drain-Elektrode aufweisen, spaltenweise miteinander in Serienschaltung liegen und als Festwertspeicherzellen ausgebildet sind, wobei ein Teil der Festwertspeicherzellen ansteuerbar ist, um wahlweise in einen leitenden oder nichtleitenden Zustand in Abhängigkeit von dem an die Festwertspeicherzelle angelegten Gate-Potential geschaltet zu werden, und wobei die restlichen Festwertspeicherzellen unabhängig von dem an ihnen anliegenden Gate-Potential leitend sind, dadurch gekennzeichnet, daß nur ein Teil der Feldeffekttransistoren, die jeweils innerhalb einer gemeinsamen Spalte liegen, als Festwertspeicherzellen (22) ausgebildet sind,
daß die Feldeffekttransistoren zum anderen Teil als steuerbare Koppelschalter (22 C) ausgebildet sind,
daß die steuerbaren Koppelschalter (22 C) mit in Spaltenrichtung verlaufenden Ausgangsleitungen (K ₁; K ₂) drain- oder sourceseitig verbunden sind,
daß die Festwertspeicherzellen (22) einer Spalte jeweils durch die Koppelschalter in jeweils mindestens zwei Gruppen unterteilt sind, die über die Koppelschalter (22 C) wahlweise an die den Gruppen der entsprechenden Spalte zugeordnete Ausgangsleitung (K ₁; K ₂) anschaltbar sind,
daß jeder Gruppe von Festwertspeicherzellen (22) ein Satz von Reiheneingangsleitungen (A bis D; E bis H) zugeordnet ist, an die die Festwertspeicherzellen (22) gateseitig angeschlossen sind, und
daß leitende Verbindungen zwischen entsprechenden Reiheneingangsleitungen (A, E; B, F; C, G; D, H) vorgesehen sind.

2. Logische Schaltungsanordnung nach Anspruch 1, dadurch gekennzeichnet,
daß die Gruppen von Festwertspeicherzellen (22) sowohl aus Feldeffekttransistoren vom Anreicherungstyp als auch aus Feldeffekttransistoren vom Verarmungstyp bestehen,
daß die Feldeffekttransistoren vom Anreicherungstyp in Abhängigkeit von dem an ihrer Gate-Elektrode angelegten Gate-Potential in einen leitenden und in einen nichtleitenden Zustand schaltbar sind, und
daß sich die Feldeffekttransistoren vom Verarmungstyp unabhängig von dem an ihre Gate-Elektrode angelegten Gate-Potential stets im leitenden Zustand befinden.