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DE3886722T2 - Elektrisch löschbarer und programmierbarer Festwertspeicher mit Und-Nicht-Zellenstruktur. - Google Patents

Elektrisch löschbarer und programmierbarer Festwertspeicher mit Und-Nicht-Zellenstruktur.

Info

Publication number
DE3886722T2
DE3886722T2 DE88121805T DE3886722T DE3886722T2 DE 3886722 T2 DE3886722 T2 DE 3886722T2 DE 88121805 T DE88121805 T DE 88121805T DE 3886722 T DE3886722 T DE 3886722T DE 3886722 T2 DE3886722 T2 DE 3886722T2
Authority
DE
Germany
Prior art keywords
memory cell
memory
cell
substrate
well region
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Expired - Lifetime
Application number
DE88121805T
Other languages
English (en)
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DE3886722D1 (de
Inventor
Yasuo C O Patent Division Itoh
Ryouhei C O Patent Di Kirisawa
Fujio C O Patent Divis Masuoka
Masaki C O Patent Div Momodomi
Kazunori C O Patent Div Ohuchi
Riichiro C O Patent Di Shirota
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Toshiba Corp
Original Assignee
Toshiba Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Toshiba Corp filed Critical Toshiba Corp
Publication of DE3886722D1 publication Critical patent/DE3886722D1/de
Application granted granted Critical
Publication of DE3886722T2 publication Critical patent/DE3886722T2/de
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Expired - Lifetime legal-status Critical Current

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    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B41/00—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates
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    • G11C16/10—Programming or data input circuits
    • G11C16/14—Circuits for erasing electrically, e.g. erase voltage switching circuits
    • G11C16/16—Circuits for erasing electrically, e.g. erase voltage switching circuits for erasing blocks, e.g. arrays, words, groups
    • G—PHYSICS
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    • H10B41/41—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by the peripheral circuit region of a memory region comprising a cell select transistor, e.g. NAND

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Read Only Memory (AREA)
  • Semiconductor Memories (AREA)
  • Non-Volatile Memory (AREA)

Description

  • Die Erfindung betrifft nichtflüchtige Halbleiterspeicher, und genauer elektrisch löschbare, programmierbare Nur-Lese- Speicher mit großer Speicherkapazität.
  • Mit dem zunehmenden Bedarf an Hochleistung und Zuverlässigkeit von digitalen Computersystemen ist die Entwicklung eines Halbleiterspeichers stark gefordert worden, der genügend Speicherkapazität hat, um eine vorhandene nichtflüchtige Datenspeichervorrichtung, wie z.B. eine magnetische Floppy- bzw. Disketteneinheit für Computer, zu ersetzen. Im Vergleich zu magnetischen Plattenspeichervorrichtungen, wie z.B. einer Disketteneinheit und einer Festplatteneinheit, ist ein gegenwärtig erhältlicher elektrisch löschbarer, programmierbarer Halbleiter-Nur-Lese-Speicher zuverlässig und schnell in der Datenschreib-/-Lesegeschwindigkeit. Der elektrisch löschbare programmierbare Halbleiter-Nur-Lese-Speicher ist jedoch nicht groß genug in der Datenspeicherkapazität, um die obigen Magnetdaten- Speichergeräte zu ersetzen.
  • Bei einem herkömmlichen elektrisch löschbaren, programmierbaren Nur-Lese-Speicher (nachfolgend zu "EEPROM" abgekürzt) ist jede Speicherzelle typischerweise aus zwei Transistoren zusammengesetzt, und Daten sind zufällig bitweise geschrieben oder gelöscht. Daher ist eine solche Hochdichte- Integration des EEPROM, die eine große Speicherkapazität bereitstellt, die ausreicht, um die peripheren Datenspeichervorrichtungen zu ersetzen, schwer zu erwarten.
  • Seit kurzem ist als ein nichtflüchtiger Halbleiterspeicher, der bei hoher Dichte integriert ist und daher eine große Speicherkapazität hat, ein löschbarer programmierbarer Nur- Lese-Speicher entwickelt worden, der eine "NAND-Typ-Zellen"- Struktur hat. Dieser Typ von Speichervorrichtungen ist typischerweise so gebaut, daß: (1) jede Speicherzelle einen Transistor benutzt, der ein schwebendes Gate bzw. Gatter und ein Steuergate hat; und (2) ein einziger Kontakt vorgesehen ist zwischen einer Anordnung von Speicherzellen, die auf einem Substrat angeordnet sind, um eine "NAND-Zellen- Struktur" zu bilden, und einer entsprechenden Bitleitung. Daher kann im Vergleich zu dem herkömmlichen EEPROM die von den Speicherzellen besetzte Fläche beträchtlich verringert sein, und daher kann die Integrationsdichte verbessert sein.
  • Der herkömmliche NAND-Zellentyp-EEPROM leidet jedoch unter den Problemen des großen Stromverbrauchs und des Oberflächen-Durchbruchs, der in den Speicherzellen der NAND- Zellenblöcke zur Zeit des Datenschreibens auftritt. Gemäß den herkömmlichen Vorrichtungen des Typs, bei denen heiße bzw. energiereiche Elektronen injiziert werden, ist das Datenschreiben in eine gewählte Speicherzelle durch Injizieren von Elektronen aus einem Bausteinsubstrat in das schwebende Gate der Speicherzelle durch Injektion energiereicher Elektronen erreicht. Die Injektion von Elektronen durch Injektion energiereicher Elektronen erhöht unerwünschterweise den Stromverbrauch im EEPROM. Halbleiter- Diffusionsschichten, die als Drains und Sources von in Reihe angeordneten Zellentransistoren eines gewählten NAND- Zellenblocks dienen, sind direkt in einem Oberflächenteilbereich eines Bausteinsubstrats eines entgegengesetzten Leitfähigkeitstyps gebildet. Im Falle des Tunnel-Elektronenemissionstyps, wenn ein erhöhtes Potential an Sources und Drains der verbleibenden, nicht gewählten Zellentransistoren angelegt ist, um Daten in einen gewählten Speicherzellentransistor des NAND-Zellenblocks zu schreiben, findet der Oberflächen-Durchbruch in der Diffusionsschicht des gewählten Zellentransistors statt. Der Oberflächen- Durchbruch in den Diffusionsschichten verhindert nicht nur wirkungsvolles Datenschreiben in die gewählte Zelle, sondern verursacht auch eine Änderung der Schwellen der Zellen. Dies führt zur Verschlechterung der betrieblichen Zuverlässigkeit des EEPROM. Der Oberflächen-Durchbruch erhöht unerwünschterweise den Stromverbrauch in dem EEPROM.
  • Eine Aufgabe der vorliegenden Erfindung ist demgemäß die Bereitstellung eines neuartigen und verbesserten nichtflüchtigen Halbleiterspeichers.
  • Eine weitere Aufgabe der vorliegenden Erfindung ist die Bereitstellung eines neuartigen und verbesserten elektrisch löschbaren, programmierbaren Nur-Lese-Speichers, der hochdichteintegriert ist, um eine große Speicherkapazität zu haben, und der eine hohe betriebliche Zuverlässigkeit aufweist.
  • Gemäß den obigen Aufgaben ist die vorliegende Erfindung in Anspruch 1 angegeben. Sie bezieht sich auf eine spezifische nichtflüchtige Halbleiterspeichervorrichtung mit: einem halbleitenden Substrat; parallelen Bitleitungen, die über dem Substrat gebildet sind; und programmierbaren Speicherzellen, die mit den Bitleitungen verbunden sind. Die Speicherzellen umfassen NAND-Zellenblöcke, von denen jeder eine Reihenanordnung von Speicherzellentransistoren hat. Jeder der Transistoren hat eine Ladungsansammlungsschicht, wie z.B. ein schwebendes Gate, ein Steuergate und halbleitende Schichten, die als seine Source und sein Drain dienen. Diese halbleitenden Schichten sind in einem halbleitenden Muldenbereich gebildet. Der Muldenbereich ist auf der Oberfläche des Substrats gebildet, getrennt von einem Muldenbereich, in dem Transistoren, die eine Peripherieschaltung der Speichervorrichtung bilden, gebildet sind. Parallele Wortleitungen sind über dem Substrat gebildet, um die Bitleitungen zu schneiden, und mit den Gates der Transistoren verbunden. Die Peripherieschaltung beinhaltet eine Treiberschaltung, die so angeordnet ist, daß sie während eines Datenlöschmodus bzw. -betriebs der Vorrichtung Daten, die in allen Speicherzellen gespeichert sind, gleichzeitig löscht, und Daten nacheinander in Speicherzellen eines gewählten NAND-Zellenblocks während eines Datenschreibmodus nach dem Datenlöschmodus schreibt. Wenn eine bestimmte Speicherzelle des gewählten NAND- Zellenblocks dem Schreiben ausgesetzt ist, ist ihr Steuergate mit einer Spannung versorgt, die ein so starkes elektrisches Feld bildet, daß die Übertragung von Ladungen zwischen der Ladungsansammlungsschicht der bestimmten Speicherzelle und dem Muldenbereich erlaubt ist. Dies erlaubt das Datenschreiben nur in der gewählten Zelle.
  • Die vorliegende Erfindung und ihre Aufgaben und Vorteile werden anhand der nachfolgenden ausführlichen Beschreibung der bevorzugten Ausführungsbeispiele offensichtlicher.
  • In der unten aufgeführten ausführlichen Beschreibung von bevorzugten Ausführungsbeispielen der Erfindung wird auf die beiliegenden Zeichnungen Bezug genommen; es zeigen:
  • Fig. 1 systematisch die gesamte Schaltungsanordnung eines elektrisch löschbaren, programmierbaren Nur-Lese-Speichers gemäß einem bevorzugten Ausführungsbeispiel dieser Erfindung;
  • Fig. 2 eine interne Anordnung eines Speicherabschnitts in dem EEPROM von Fig. 1, in dem Speicherzellen in NAND-Zellenblöcke aufgeteilt sind, von denen jeder Speicherzellentransistoren beinhaltet, die mit ersten und zweiten Wähltransistoren in Reihe verbunden sind, um eine NAND-Zellenstruktur zu bilden;
  • Fig. 3 eine Planansicht eines bestimmten NAND-Zellenblocks;
  • Fig. 4 eine Schnittansicht des NAND-Zellenblocks von Fig. 3, dargestellt entlang der Linie 4-4 von Fig. 3;
  • Fig. 5 eine Schnittansicht des NAND-Zellenblocks von Fig. 3, dargestellt entlang der Linie 5-5 von Fig. 3;
  • Fig. 6 und 7 eine Verdeutlichung von Wellenformen von elektrischen Hauptsignalen, die an Hauptteilbereichen des EEPROM von Fig. 1 während seiner verschiedenen Betriebsmodi auftreten;
  • Fig. 8 eine Modifikation des NAND-Zellenblocks von Fig. 5;
  • Fig. 9 eine Verdeutlichung von Wellenformen von elektrischen Hauptsignalen, die in Hauptteilbereichen des EEPROM, der die Schnittstruktur von Fig. 8 hat, während seiner verschiedenen Betriebsmodi auftreten;
  • Fig. 10 eine andere Modifikation der Schnittstruktur des NAND-Zellenblocks von Fig. 5;
  • Fig. 11 eine Planansicht eines bestimmten NAND-Zellenblocks eines elektrisch löschbaren, programmierbaren Nur-Lese-Speichers gemäß eines anderen Ausführungsbeispiels der Erfindung;
  • Fig. 12 eine Schnittansicht des NAND-Zellenblocks von Fig. 11, dargestellt entlang der Linie 12-12 von Fig. 11;
  • Fig. 13 einen äquivalenten Schaltplan des NAND-Zellenblocks von Fig. 11; und
  • Fig. 14 eine Verdeutlichung von Wellenformen von elektrischen Hauptsignalen, die in Hauptteilbereichen des EEPROM, der den NAND-Zellenblock von Fig. 11 hat, während verschiedener Betriebsarten des EEPROM auftreten.
  • Nunmehr auf Fig. 1 Bezug nehmend, hat ein elektrisch löschbarer programmierbarer Nur-Lese-Speicher gemäß einem bevorzugten Ausführungsbeispiel der Erfindung einen Speicherzellenabschnitt 10. Der Speicherzellenabschnitt 10 ist mit einem Zeilendecodierer 12, einem Leseverstärkerabschnitt 14 und einem Spaltendecodierer 16 verknüpft bzw. verbunden. Der Speicherabschnitt 10 ist, wie in Fig. 2 gezeigt, mit Speicherzellen M an Schnittpunkten einer gewählten Anzahl von parallelen Bitleitungen BL1, BL2, ..., BLn und parallelen Wortleitungen WL1, WL2 versehen. Ein Bezugssymbol BLi ist nachfolgend zur Angabe einer willkürlichen Bitleitung der Bitleitungen benutzt. Der Leseverstärker 14 ist mit Bitleitungen BL verbunden, um darauf Ausgangsspannungen zu lesen.
  • Eine Verriegelungs- bzw. Zwischenspeicherschaltung 18 ist mit dem Spaltendecodierer 16 verbunden und speichert vorübergehend Eingangsdaten in den oder Ausgangsdaten aus dem Zellenabschnitt 10. Die Verriegelungsschaltung 18 hat eine Verriegelungskapazität, die der Anzahl der Bitleitungen BL des Zellenabschnitts 10 entspricht. Eine Zeilenadreßpuffereinheit 20 ist mit dem Zeilendecodierer 12 verbunden und hat Adreßeingangsanschlüsse 21, an die Adreßsignale extern angelegt sind. Eine Spaltenadreßpuffereinheit 22 ist mit dem Spaltendecodierer 16 verbunden und hat Adreßeingangsanschlüsse 23, an die Adreßsignale extern angelegt sind. Eingangsdaten sind von einem E/A-Leitungsanschluß an die Verriegelung 18 über die Dateneingangspuffereinheit 24 angelegt. Ausgangsdaten sind von der Verriegelung 18 über den E/A-Leseverstärker 26 und die Datenausgangspuffereinheit 28 an den E/A-Leitungsanschluß angelegt. Wo der EEPROM einen Datenzugriff im Seitenmodus durchführt, sind Ein-Seiten- Daten (Daten von Bits, die in der Anzahl den Bitleitungen BL des Zellenabschnitts 10 gleich sind) vorübergehend in der Verriegelung 18 gespeichert und dann an Bitleitungen BL übertragen, so daß die Daten in gewählte Speicherzellen geschrieben sind, die mit Bitleitungen BL verbunden sind.
  • Ein statischer Direktzugriffsspeicher (nachfolgend als "SRAM" bezeichnet) 30 ist zusätzlich zwischen einem Dateneingangspuffer 24 und der Verriegelung 18 bereitgestellt. Der SRAM 30 hat eine größere Speicherkapazität als die Verriegelung 18. In diesem Ausführungsbeispiel hat der SRAM 30 eine Speicherkapazität von 256 x 4 Bits (das Produkt der Anzahl von Bitleitungen BL und der Anzahl von Speicherzellen M1 bis M4 in jedem Zellenblock Bi), nämlich 1 kBits. Anders gesagt, der SRAM 30 hat eine statische Speicherzellenmatrix, die Reihenanordnungen von statischen Speicherzellen hat, die in der Anzahl Stufen in einem NAND-Block (vier in diesem Ausführungsbeispiel) entsprechen, wobei jede Anordnung eine Seitenlänge hat, die der Anzahl von Bitleitungen BL entspricht. Schreibdaten, die in den Zellenabschnitt 10 einzugeben sind, sind zuerst im SRAM 30 gespeichert, und dann sind gespeicherte Daten, die mehreren Seiten entsprechen, nacheinander Seite für Seite auf die Verriegelung 18 angewandt. Die Installation des SRAM 30 trägt zur Verringerung der Zeit, die zum Datenschreiben erforderlich ist, und so zur Verbesserung der Seitenmodus- Zugriffsgeschwindigkeit bei.
  • Wie in Fig. 2 gezeigt ist, sind die Speicherzellen, die mit Bitleitungen BL des Speicherabschnitts 10 verbunden sind, in Unteranordnungen (nachfolgend als "NAND-Zellenblöcke" oder einfach als "Zellenblöcke" bezeichnet) B1, B2, ... eingeteilt, von denen jeder erste und zweite Wähltransistoren Qs1 und Qs2 und eine gewählte Anzahl von Speicherzellen M hat. Der Wähltransistor Qs ist aus einem Ein-Gate-MOSFET gebildet. Jeder der Wähltransistoren Qs1 und Qs2 ist aus einem Ein-Gate MOSFET GEBILDET. Jede der Speicherzellen M ist im wesentlichen aus einem Doppel-Gate-MOSFET gebildet, der ein schwebendes Gate und ein Steuergate hat. In der Schaltungsanordnung von Fig. 2 sind nur NAND-Zellenblöcke B1, B2, ..., Bn, die mit Bitleitungen BL1, BL2, ... bzw. BLn verbunden sind, nur zum Zwecke der Vereinfachung der Verdeutlichung ausführlich abgebildet.
  • Die Transistorreihenkombination jedes NAND-Zellenblocks Bi hat ein Ende (d.h. den Drain des Speicherzellentransistors M1i) mit der entsprechenden Bitleitung BLi über den ersten Wähltransistor Qs1 verbunden und das andere Ende (d.h. die Source des Speicherzellentransistors M4i) mit einem gemeinsamen Source- bzw. Quellenpotential Vs durch den zweiten Wähltransistor Qs2 verbunden. In diesem Ausführungsbeispiel bestehen Speicherzellen H jedes Zellenblocks Bi aus Speicherzellentransistoren M1, M2, ..., Mn, die in Reihe verbunden sind, um die sogenannte "NAND-Zellen"-Struktur zu bilden. In der folgenden Beschreibung ist die Anzahl der Speicherzellentransistoren in jedem Zellenblock nur zum Zwecke der Vereinfachung der Verdeutlichung nur auf vier festgesetzt. In praktischen Anwendungen beträgt die Anzahl von Speicherzellentransistoren jedoch acht oder sechzehn.
  • Die Wähltransistoren Qs und Speicherzellentransistoren H sind an Schnittpunkten von Bitleitungen BL und Wortleitungen WL plaziert, wie gezeigt ist, wodurch sie eine Zellmatrix bilden Die Leitungen SG1 und SG2, die mit den Wähltransistoren Qs1, Qs2 jedes Zellenblocks B1 verbunden sind, können in dieser Beschreibung jedoch als Gate-Steuerleitung bezeichnet werden.
  • Wie in Fig. 3 gezeigt ist, hat ein NAND-Zellenblock (z.B. B1) eine Reihenanordnung von FETs, die in einer Wannen- bzw. Muldendiffusionsschicht 40 gebildet sind, die in dem Oberflächenteilbereich eines N-Typ-Siliziumbausteinsubstrats 42 gebildet ist (siehe Fig. 4). Der NAND-Zellenblock B1 hat ein Kontaktloch 44 auf der P-Typ-Muldenschicht 40. Genauer ist eine Verbindungsleitung (Aluminiumverdrahtung) 46 gebildet, um isolierend über die Reihenverbindung von FETs Qs und M zu verlaufen. Die Verdrahtung liegt über den Gates der FETs Qs und M, die im Zellenblock B1 beinhaltet sind. Gate-Steuerleitungen SG1 und SG2 und Wortleitungen WL11, WL12, WL13, WL14 sind über der P-Typ-Huldenschicht 40 rechtwinklig zu der Richtung gebildet, in der die Verdrahtung 46 verläuft, wodurch sie die Wähltransistoren Qs1 und Qs2 und die Speicherzellen M1 bis M4 (in Fig. 3 sind die Speicherzellentransistoren dieses Zellenblocks einfach als "M1", "M2", "M3", "M4" angegeben) des NAND-Zellenblocks B1 definieren.
  • Auf die Figuren 4 und 5 verweisend, ist die Transistoranordnung des NAND-Zellenblocks B1 in einem Substratoberflächenbereich gebildet, der von einer Isolierschicht 48 zur Geräteisolation umgeben ist, die im Oberflächenteilbereich der P-Muldenschicht 40 gebildet ist. Die P-Muldenschicht 40 ist auf der Oberfläche des Substrats 42 breit genug gebildet, so daß der Speicherabschnitt 10 darin gebildet sein kann. Die P-Muldenschicht 40 ist von einer anderen P- Muldenschicht (nicht gezeigt getrennt, in der eine Peripherieschaltung, die den Zeilendecodierer 12, den Leseverstärkerabschnitt 14, den Spaltendecodierer 16 usw. enthält, gebildet ist. Wie am deutlichsten in Fig. 4 gezeigt ist, hat der MOSFET M1, der eine Speicherzelle bildet, eine erste Polysiliziumschicht 50, die über dem Substrat 10 bereitgestellt ist, wobei sich eine thermische Oxidschicht 52 dazwischen befindet und sich eine zweite Polysiliziumschicht 54 über der Schicht 50 befindet, wobei sich eine thermische Oxidschicht 56 dazwischen befindet. Die erste Polysiliziumschicht 50 dient als das schwebende Gate des MOSFET M1, während die zweite Polysiliziumschicht 54 als das Steuergate des MOSFET M1 dient. Die anderen Speicherzellen haben die gleiche Struktur wie oben beschrieben ist.
  • Die Steuergate-Schicht 54 ist mit einer entsprechenden Wortleitung (Wortleitung WL1 im Falle von Speicherzelle M1) verbunden. Wie in Fig. 4 gezeigt ist, ist das schwebende Gate 50 so gebildet, daß es die Vorrichtungs-Isolationsregion überlappt, wodurch in jeder Zelle Mi die Kopplungskapazität Cfs zwischen dem schwebenden Gate 50 und der P- Muldenschicht 40, die in dem Substrat 42 gebildet ist, kleiner gemacht ist als die Kopplungskapazität Cfc zwischen dem schwebenden Gate 50 und dem Steuergate 54. Dies ermöglicht auf diese Weise das Datenschreiben/-löschen nur durch die Übertragung von Elektronen zwischen dem schwebenden Gate 50 und der P-Muldenschicht 40 aufgrund des Tunneleffekts. Der Wähltransistor Qs1 hat eine Polysiliziumschicht 58, die sich isolierend über der P-Muldenschicht 40 des Substrats 42 befindet. Eine weitere Polysiliziumschicht 60 ist über der Schicht 58 abgelagert, und diese Schichten 60 und 58 sind durch leitende Durchgangslöcher (nicht gezeigt) elektrisch miteinander verbunden, um als Steuergate des ersten Wähltransistors Qs1 zu funktionieren. Das Steuergate des zweiten Wähltransistors Qs2 ist ebenfalls aus einer Mehrschichtstruktur gebildet, die aus den Polysiliziumschichten 62 und 64 besteht. Eine solche Mehrschichtstruktur ergibt einen niedrigen Widerstand der Gates der Wähltransistoren Qs1 und Qs2.
  • Wie in Fig. 5 gezeigt ist, sind N-Typ-Diffusionsschichten 66, 68, 70, 72, 76, 78 im Oberflächenteilbereich der P- Muldenschicht 40 des Substrats 42 so gebildet, daß sie die Gates der Transistoren Qs und M etwas überlappen. Die N- Diffusionsschichten dienen als die Sources und Drains entsprechender Transistoren. Die N-Diffusionsschichten 66 und 68 dienen z.B. als Drain bzw. Source des Wähltransistors Qs1. Ähnlich dienen die N-Diffusionsschichten 68 und 70 als Drain bzw. Source des Zellentransistors M1.
  • Die obige Schichtstruktur ist vollständig mit einer CVD- Isolationsschicht 82 bedeckt. Ein Durchgangsloch 44 ist in der CVD-Isolationsschicht 82 gebildet, wie gezeigt ist. Eine Aluminiumverdrahtungsschicht 46 ist auf der CVD-Isolationsschicht 82 abgelagert. Die Verdrahtungsschicht 46 erstreckt sich entlang der Reihenverbindung der Transistoren Qs und M und liegt über den Gates der Transistoren Qs und M im Zellenblock B1. Das Kontaktloch 44 ist auf der Drain- Diffusionsschicht 66 des Wähltransistors Qs1 positioniert. Die Aluminium-Verdrahtungsschicht 46 verläuft auf der CVD- Isolationsschicht 82 und berührt die Drain-Diffusionsschicht 66 des Wähltransistors Qs1 durch das Kontaktloch 44. In einem Teilbereich der N-Diffusionsschicht 66, der mit dem Kontaktloch 44 in Kontakt bzw. Berührung ist, ist eine stark dotierte N-Typ- (N+ Typ-) Diffusionsschicht 80 gebildet, wodurch der ohmsche Kontaktwiderstand zwischen der Verdrahtungsschicht 46 und dem Drain des Wähltransistors Qs1 verringert ist. Die Verdrahtungsschicht 46 ist selektiv mit einer Dateneingangsleitung oder einer Datenausgangsleitung verbunden.
  • Gemäß diesem Ausführungsbeispiel haben sowohl das Steuergate als auch das schwebende Gate jedes Speicherzellentransistors eine Breite von 1 um, und die Kanalbreite jedes Speicherzellentransistors ist ebenfalls auf 1 um festgesetzt. Das schwebende Gate ist von beiden Enden der 1 um breiten Verdrahtungsschicht 46 um 1 um hervorstehend. Die erste Gate-Isolationsschicht 52 ist eine thermische Oxidschicht von 20 nm dicke, während die zweite Gate-Isolationsschicht 56 eine thermische Oxidschicht von 35 nm Dicke ist. Bei der Annahme, daß die Dielektrizitätskonstante dieser thermischen Oxidschichten ε ist, sind die oben beschriebenen Kopplungskapazitäten Cfs und Cfc angegeben durch
  • Cfs = ε/0,02
  • Cfc = 3ε/0,035
  • So wird verstanden werden, daß die NAND-Zellenstruktur dieses Ausführungsbeispiels die obige Bedingung erfüllt.
  • Der Betrieb des wie oben aufgebauten EEPROM wird unter Bezugnahme auf das Signalwellenformdiagramm von Fig. 6 beschrieben. Der EEPROM ist angeordnet, um vor dem selektiven Schreiben von Daten eine gleichzeitige Löschoperation durchzuführen, wobei Daten, die in allen Speicherzellen M des Zellenabschnitts 10 gespeichert sind, gleichzeitig gelöscht sind. Der NAND-Zellenblock B1 in der Speicherzellenmatrix in Fig. 2 wird bei der Beschreibung des gleichzeitigen Löschbetriebs als Beispiel benutzt. Zur Zeit t1 ist ein "L"- bzw. Niedrig-Pegel-Potential (z.B. 0 Volt) an die Steuergateleitungen SG1 und SG2 geliefert, wie in Fig. 6 gezeigt ist, so daß die Wähltransistoren Qs1 und Qs2 nichtleitend gemacht sind und daher der Zellenblock Bl von der entsprechenden Leitung BL1 elektrisch getrennt ist. Ein "L"-Pegel-Potential ist an die Wortleitungen WL1 bis WL4 angelegt, so daß das Substratpotential Vsub und das Muldenpotential Vwell auf ein "H"- bzw. Hoch-Pegel-Potential (z.B. 18 Volt) gesetzt sind. Das Potential Vbit der Bitleitungen, einschließlich der Bitleitungen BL1 und BL2, ist auf ein "H"-Pegel-Potential (18 Volt) gesetzt. Auf diese Weise ist zwischen dem Steuergate 54 (siehe Fig. 5) aller Speicherzellen M, einschließlich der Speicherzellen M1 bis M4 (wenn ein bestimmter NAND-Zellenblock festgelegt ist, sind seine Speicherzellen nachfolgend einfach als "M1", ..., "M4" angegeben), und der P-Muldenschicht 40 ein elektrisches Feld erzeugt, mit dem Ergebnis, daß Elektronen aufgrund von Tunneln aus dem schwebenden Gate 50 zur P-Muldenschicht 40 entladen sind. Folglich verschiebt sich die Schwelle jeder Speicherzelle M in der negativen Richtung, um einen gespeicherten logischen "0"-Zustand zu liefern.
  • Nachher ist der EEPROM zur Zeit t2 auf einen Datenschreibmodus eingestellt. Wenn der NAND-Zellenblock B1 gewählt ist, schreibt der EEPROM nacheinander Daten in Speicherzellen M1 bis M4 in dem gewählten NAND-Zellenblock B1. In diesem Fall ist die Speicherzelle M4, die am weitesten entfernt ist von dem Verbindungspunkt (der als Drain des ersten Wähltransistors Qs1 betrachtet werden kann) zwischen dem NAND- Zellenblock B1 und der damit verbundenen, entsprechenden Bitleitung BL, zuerst dem Datenschreiben ausgesetzt, und die Speicherzelle M1, die am nächsten bei dem Verbindungspunkt ist, ist als letztes dem Datenschreiben ausgesetzt. Das aufeinanderfolgende Datenschreiben ist nämlich in der Reihenfolge M4, M3, M2, M1 ausgeführt.
  • In einem in Fig. 6 gezeigten Datenschreibmodus ist eine Einschaltspannung, die eine Zwischenspannung ist, die die Hälfte einer erhöhten Spannung Vpp ist, in diesem Beispiel 10 Volt, an die Steuergateleitung SG1 angelegt, um den ersten Wähltransistor Qs1 leitend zu machen, so daß der Zellenblock B1 elektrisch mit der entsprechenden Bitleitung BL1 verbunden sein kann. Die Steuergateleitung SG2 ist auf einem "L"-Pegel-Potential (z.B. 0 Volt) gehalten, mit dem Ergebnis, daß der zweite Wähltransistor Qs2 nichtleitend gemacht ist und daher der Zellenblock B1 an der Source des Speicherzellentransistors M4 von dem Source-Potential Vs elektrisch getrennt ist. Gleichzeitig sind das Source- Potential Vs und das Muldenpotential Vwell auf ein "L" - Pegel-Potential (0 Volt) gesetzt.
  • Um Daten zuerst in die Speicherzelle M4 zu schreiben, ist ein "H"-Pegel-Potential, das im Bereich von 12 bis 20 Volt liegen kann, z.B. 20 Volt, an die Wortleitung WL4 angelegt, die mit dem Steuergate der gewählten Speicherzelle M4 zur Zeit t2 verbunden ist, wogegen ein Zwischenpotential (10 Volt) an die nicht gewählten Wortleitungen WL1 bis WL3 angelegt ist. Das Potential Vbit1 der gewählten Bitleitung BL1 ist auf ein "L"-Pegel-Potential (18 Volt) gesetzt, wogegen das Potential Vbit2 der nichtgewählten Bitleitung BL2 auf das Zwischenpotential (10 Volt) gesetzt ist. Die Spannung Vcg4 des Steuergate der gewählten Zelle M4 ist auf ein "H"-Pegel-Potential gesetzt, während die Spannungen Vcg1, Vcg2, Vcg3 der Steuergates der übrigen Zellen M1 bis M3 auf das Zwischenpotential gesetzt sind, wie in Fig. 6 gezeigt ist. Als Ergebnis ist ein hohes elektrisches Feld zwischen dem Steuergate 54 und den N-Schichten 74, 76 und zwischen dem Steuergate 54 und der P-Muldenschicht 40 der gewählten Speicherzelle M4 erzeugt, so daß Elektronen von den Schichten 74, 76 und der Muldenschicht 40 in das schwebende Gate 50 der gewählten Speicherzelle M4 getunnelt sind. Die Schwelle der gewählten Speicherzelle M4 wird daher positiver, so daß logische "1' "-Daten in Zelle M4 gespeichert sind. Zu dieser Zeit weisen die Schwellen von nichtgewählten Zellen M1 bis M3 keine wesentlichen Abweichungen auf und bewahren daher den gespeicherten logischen Zustand "0". Da die Steuergatespannungen der Zellen M1 bis M3 auf das Zwischenpotential gesetzt sind, wie oben beschrieben ist, ist das in jeder Zelle erzeugte elektrische Feld nicht so stark, um Elektronen zu dem schwebenden Gate hin zu zwingen. Die Schwellen der Speicherzellen M des nichtgewählten Zellenblocks B2 neben dem gewählten NAND-Zellenblock B1 weisen keine wesentliche Abweichung auf und bewahren daher den gespeicherten logischen Zustand "0". Der Grund hierfür ist, daß das Bitleitungspotential Vbit2 des nichtgewählten NAND- Zellenblocks B2 auf das Zwischenpotential gesetzt ist und daher kein so starkes elektrisches Feld in diesen Speicherzellen erzeugt ist, daß das Tunneln von Elektronen zu ihren schwebenden Gates verursacht ist.
  • Wenn in dem gewählten NAND-Zellenblock B1 die Speicherzelle M3 nach der Speicherzelle M4 gewählt ist, ist ein "H"-Pegel- Potential (20 Volt) an die Wortleitung WL3 zur Zeit t3 angelegt, mit dem Ergebnis, daß die Steuergatespannung Vcg3 der Speicherzelle M3 auf ein "H"-Pegel-Potential geht. Die Steuerspannungen Vcg1, Vcg2, Vcg4 der übrigen Zellen M1, M2 und M4 gehen auf das Zwischenpotential, wie in Fig. 6 gezeigt ist. Folglich ist ein hohes elektrisches Feld in der gewählten Speicherzelle M3 in Übereinstimmung mit derselben Weise erzeugt, wie oben beschrieben ist, so daß Elektronen in das schwebende Gate 50 tunnel-injiziert sind. Die Schwelle der gewählten Speicherzelle M3 wird daher positiver, so daß logische "1"-Daten in M3 gespeichert sind. Anschließend ist gemäß dem oben beschriebenen Schreibverfahren nacheinander in die übrigen Zellen M2 und M1 geschrieben.
  • Wenn der EEPROM zur Zeit t6 auf einen Datenlesemodus eingestellt ist, ist eine Einschaltspannung (z.B. 5 Volt) an die Steuergateleitungen SG1 und SG2 angelegt, wie in Fig. 6 gezeigt ist, wodurch die Wähltransistoren Qs1 und Qs2 leitend gemacht sind, um den Zellenblock B1 elektrisch mit der entsprechenden Bitleitung BL1 und dem Source-Potential Vs zu verbinden, das dasselbe ist wie das Muldenpotential Vwell. Zu dieser Zeit sind das Substratpotential Vsub und das Muldenpotential Vwell auf ein "L"-Pegel-Potential (0 Volt) gesetzt.
  • Um beispielsweise die gespeicherten Daten aus der Speicherzelle M4 und dem NAND-Zellenblock B1 zu lesen ist ein Lese- "H"-Pegel-Potential (z.B. 5 Volt) an die Bitleitung BL1 angelegt, während ein "L"-Pegel-Potential (0 Volt) an die Bitleitung BL2 angelegt ist. Durch Anlegen eines "L"-Pegel- Potentials (0 Volt) an die Wortleitung WL4, die mit Zelle H4 verbunden ist, ist ihr Steuergatepotential Vcg4 auf ein "L" - Pegel-Potential (0 Volt) gesetzt. Zu dieser Zeit sind die übrigen Zellen M1 bis M3 auf dem "H"-Pegel-Potential (5 Volt) gehalten. Als Folge sind der erste Wähltransistor Qs1 und die Zellen M1 bis M3 leitend gemacht, und die gewählte Zelle M4 ist elektrisch mit der entsprechenden Bitleitung BL1 verbunden. Durch Erkennen, ob ein Strom durch die Bitleitung BL1 oder nicht durch den Leseverstärker 14 fließt, kann bestimmt werden, ob die in Zelle M4 gespeicherten Daten entweder eine logische "1" oder eine logische "0" sind.
  • Das gleichzeitige Löschen des EEPROM und das Spannungsanlegungsschema für selektives Datenschreiben können geändert werden, wie in Fig. 7 gezeigt ist. Gemäß der hier beschriebenen Spannungsanlegungstechnik ist das Substratpotential Vsub durch den gleichzeitigen Löschmodus und den Schreibmodus ständig auf einem "L"-Pegel-Potential (das von 0 bis 5 Volt beträgt z.B. 0 Volt) gehalten. In dem gleichzeitigen Löschmodus, der während eines Intervalls zwischen t1 und t2 durchgeführt ist, ist ein "L"-Pegel-Potential (0 Volt) an die Steuergateleitungen SG1 und SG2 angelegt, wie in Fig. 7 gezeigt ist, so daß die Wähltransistoren Qs1 und Qs2 nichtleitend gemacht sind, wodurch sie jeden Zellenblock Bi elektrisch von der entsprechenden Bitleitung BLi trennen. Ein negatives erhöhtes Potential (z.B. -18 Volt) ist an Wortleitungen WL1 bis WL4 angelegt. In diesem Fall sind das Muldenpotential Vwell und das Potential Vbit aller Bitleitungen, einschließlich der Bitleitungen BL1 bis BL2, auf Erdpotential (0 Volt) gesetzt. Durch eine solche Spannungsanlegung, in allen Speicherzellen M einschließlich der Speicherzellen M1 bis M4, sind Elektronen von ihren schwebenden Gates 50 zur P-Muldenschicht 40 aufgrund von Tunneln auf dieselbe Weise wie beim obigen Löschmechanismus entladen. Folglich sind alle Speicherzellen M gleichzeitig gelöscht.
  • In dem Datenschreibmodus ist eine Spannung, die von 0 Volt bis -6 Volt, z.B. 0 Volt, betragen kann, an die Steuergateleitung SG1 angelegt, so daß der erste Wähltransistor Qs1 leitend gemacht ist, um den Zellenblock B1 elektrisch mit der Bitleitung BL1 zu verbinden. Eine negative erhohte Spannung (z.B. -20 Volt) ist an die Steuergateleitung SG2 angelegt, so daß der zweite Wähltransistor Qs2 nichtleitend gemacht ist und so den Zellenblock B1 an der Sourcees Speicherzellentransistors M4 elektrisch von dem Source- Potential Vs trennt. Zu dieser Zeit ist das Muldenpotential Vwell auch auf die negative erhöhte Spannung (-20 Volt) gesetzt.
  • Wie in dem vorherigen Fall ist die Zelle M4 zuerst dem Datenschreiben ausgesetzt. Zu dieser Zeit ist Erdpotential (0 Volt) nur an Wortleitung WL4 angelegt, wogegen eine negative Zwischenspannung (-10 Volt) an die übrigen Wortleitungen WL1 bis WL3 angelegt ist. Das Potential Vbit1 der gewählten Bitleitung BL1 ist auf eine negative erhöhte Spannung (-20 Volt) gesetzt, und das Potential Vbit2 der nichtgewählten Bitleitung BL2 ist auf eine negative Zwischenspannung (-10 V) gesetzt. Folglich ist in der gewählten Zelle M4 auf dieselbe Weise wie oben ein starkes elektrisches Feld erzeugt, so daß Tunneln von Elektronen in das schwebende Gate stattfindet und verursacht, daß logische "1"-Daten in M4 hineingeschrieben sind.
  • Gemäß dem Ausführungsbeispiel besteht ein Strom, der in einer gewählten Zelle während des gleichzeitigen Löschmodus oder des Datenschreibmodus fließt, im wesentlichen aus einem Tunnelstrom, der zwischen der P-Muldenschicht 40, die in dem Substrat 42 gebildet ist, und dem schwebenden Gate der gewählten Zelle fließt, und einem Leckstrom, der zwischen jeder der N-Diffusionsschichten, die als die Source und der Drain der gewählten Zelle und P-Muldenschicht 40 dienen, fließt (oder einem Leckstrom, der durch den Übergang zwischen dem Substrat 42 und der P-Muldenschicht 40 fließt). Der Strom ist daher extrem klein, nicht mehr als 10 uA. Diese Tatsache trägt stark zur Unterdrückung des Stromverbrauchs in dem EEPROM bei.
  • Ferner sind gemäß dem Ausführungsbeispiel die Halbleiter- Diffusionsschichten 66, 68, 70, 72, 74, 76, 78, die als die Sources und Drains der Speicherzelle M in jedem NAND-Zellenblock dienen, mit der Huldenschicht 40 umgeben, die einen Leitfähigkeitstyp hat, der dem des Substrats 42 entgegengesetzt ist. Da die Muldenschicht 40 die Erzeugung des Oberflächen-Durchbruchs in diesem Diffusionsschichten wirkungsvoll verhindern kann, kann die unerwünschte Abweichung der Schwellen von Zellen beim Schreiben von Daten in eine gewählte Zelle vermieden sein. Deshalb kann der EEPROM in seiner betrieblichen Leistungsfähigkeit und Zuverlässigkeit verbessert sein.
  • Ferner sind während des Datenschreibmodus alle NAND- Zellenblöcke B, einschließlich des gewählten NAND- Zellenblocks (B1), von dem Quellenpotential Vs elektrisch isoliert, indem die Wähltransistoren Qs2 dafür nichtleitend gemacht sind. Dementsprechend kann ein Stromflußweg zwischen Bitleitungen BL und dem Quellenpotential Vs vollständig unterbrochen sein, so daß ein interner Leckstrom beseitigt ist, der dazu neigt, durch den Weg zu fließen. Dies führt zur Verringerung des Stromverbrauchs des EEPROM.
  • Der EEPROM kann so geändert sein, daß jeder NAND-Zellenblock Bi auf dem P-Typ-Bausteinsubstrat 100 geformt ist, wie in Fig. 8 gezeigt ist. In diesem Fall sind die ersten und zweiten Wähltransistoren Qs1 und Qs2 und die Speicherzellen M1 bis M4 des NAND-Zellenblocks B1 jeweils auf einem P- Kanal-MOSFET gebildet, der in der N-Muldenschicht 102 gebildet ist. Die N-Muldenschicht 102 ist in einem Oberflächenteilbereich des P-Muldensubstrats 100 gebildet, wie in Fig. 8 gezeigt ist. Die P-Typ-Halbleiter-Diffusionsschichten 104, 106, 108, 110, 112, 114, 116, die als die Sources und Drains der Transistoren Qs1, Qs2 und M1 bis M4 dienen, sind in einer Anordnung in der N-Muldenschicht 102 gebildet. P-Typ-Diffusionsschichten 104 haben jeweils eine stark dotierte P-Typ-Diffusionsschicht 118 an dem Kontaktteilbereich mit dem Kontaktloch 44. Da die anderen Teilbereiche des NAND-Zellenblocks B1 von Fig. 8 dieselben sind wie diejenigen des vorherigen Ausführungsbeispiels, sind dieselben Symbole wie diejenigen, die in Fig. 5 verwendet sind, wiederverwendet, und ihre ausführliche Beschreibung ist weggelassen.
  • Mit dem EEPROM, der eine solche Struktur hat, ist das Substratpotential Vsub durch die gleichzeitigen Lösch-, Schreib- und Lesemodi ständig auf Erdpotential (0 Volt) gehalten. In dem gleichzeitigen Löschmodus, der zwischen dem Intervall zwischen t1 und t2 ausgeführt ist, ist ein Potential von 5 Volt an die Steuergate-Leitungen SG1 und SG2 angelegt, wie in Fig. 9 gezeigt ist, so daß die Wähltransistoren Qs1 und Qs2 nichtleitend gemacht sind und daher jeden Zellenblock Bi elektrisch von der entsprechenden Bitleitung BLi trennen. Ein positives erhöhtes Potential (z.B. 18 Volt) ist an die Wortleitungen WL1 bis WL4 angelegt. In diesem Fall sind das Muldenpotential Vwell und das Potential Vbit aller Bitleitungen einschließlich der Bitleitungen BL1 und BL2 auf Erdpotential (0 Volt) gesetzt. Durch ein solches Spannungsanlegungsschema sind in allen Speicherzellen M, einschließlich der Speicherzellen M1 bis M4, Elektronen auf dieselbe Weise wie bei dem obigen Löschmechanismus zu ihren schwebenden Gates 50 und zur P-Muldenschicht 40 getunnelt. Folglich sind alle Speicherzellen M gleichzeitig gelöscht.
  • In dem Datenschreibmodus ist eine Spannung von 5 Volt an die Steuergate-Leitung SG1 angelegt, so daß der erste Wähltransistor Qs1 leitend gemacht ist, wodurch er den Zellenblock B1 elektrisch mit der Bitleitung BL1 verbindet. Eine positive erhöhte Spannung (z.B. 20 Volt) ist an die Steuergate-Leitung SG2 angelegt, so daß der zweite Wähltransistor Qs2 nichtleitend gemacht ist, wobei auf diese Weise der Zellenblock B1 an der Source des Speicherzellentransistors M4 elektrisch von dem Source-Potential Vs getrennt ist. Zu dieser Zeit ist auch das Muldenpotential Vwell auf die positive erhöhte Spannung (20 Volt) gesetzt.
  • Wie in dem vorherigen Fall ist die Zelle M4 zuerst dem Datenschreiben ausgesetzt. Zu dieser Zeit ist Erdpotential (0 Volt) nur an die Wortleitung WL4 angelegt, wogegen eine positive Zwischenspannung (10 Volt) an die übrigen Wortleitungen WL1 bis WL3 angelegt ist. Das Potential Vbit1 der gewählten Bitleitung BL1 ist auf eine positive erhöhte Spannung (20 Volt) gesetzt, und das Potential Vbit2 der nichtgewählten Bitleitung BL2 ist auf eine positive Zwischenspannung (10 Volt) gesetzt. Folglich ist in der gewählten Zelle M4 ein starkes elektrisches Feld auf dieselbe Weise erzeugt, wie oben beschrieben ist, so daß Elektronen von dem schwebenden Gate zur N-Muldenschicht 102 zurückgetunnelt sind, und daher verschiebt sich die Schwelle von Zelle M4 in der negativen Richtung, wodurch sie das Schreiben von logische "1"-Daten in M4 verursacht. Ähnlich wird das selektive Datenschreiben bei Zellen M in der Reihenfolge M3, M2, M1 ausgeführt.
  • In dem Datenlesemodus, z.B. wenn Zelle M4 gewählt ist, sind die Gatespannungen Vsg1 und Vsg2 der ersten und zweiten Wähltransistoren Qs1 und Qs2, die Steuergatespannungen Vcg1 bis Vcg3 der nichtgewählten Zellen M1 bis M3 und die Spannung Vbit1 der gewählten Bitleitung BL1 auf Erdpotential (0 Volt) gesetzt. Zu dieser Zeit sind die gewählte Bitleitung BL2 und das Muldenpotential Vwell auf 5 Volt gesetzt. Das Steuergate Vcg4 der gewählten Zelle M4 ist auf 5 Volt gesetzt, indem an die Wortleitung WL4 5 Volt angelegt sind. Folglich ist die Auslesespannung, die den gespeicherten Daten in der gewählten Zelle M4 entspricht, durch die nichtgewählten Zellentransistoren M1 bis M3, die leitend gemacht sind, an die Bitleitung BL1 übertragen und dann der Logikpegelunterscheidung in derselben Weise ausgesetzt, wie oben beschrieben ist.
  • Der EEPROM kann so geändert sein, daß die NAND-Zellenstruktur mit Speicherzellen M, die aus N-Kanal-MOSFETs bestehen, wie in Fig. 5 gezeigt ist, in dem P-Typ-Bausteinsubstrat 150 gebildet ist, wie in Fig. 10 gezeigt ist. In diesem Fall ist eine N-Muldenschicht 152 zusätzlich in dem P-Substrat 150 geformt, um die P-Muldenschicht 40 zu umgeben, in der die ersten und zweiten Wähltransistoren Qs1 und Qs2 und N-Typ- Diffusionsschichten 66, 68, 70, 72, 76, 78, die als die Sources und Drains der Speicherzellen M1 bis M4 des NAND- Zellenblocks B1 dienen, gebildet sind. Die P-Muldenschicht 40 und die N-Muldenschicht 152 sind an einen Anschluß 154 zusammenverbunden, so daß sie auf demselben Potential sind. Die gleichzeitigen Lösch-, Schreib- und Leseoperationen dieser Modifikationen sind durch die Benutzung desselben Spannungsanlegungsschemas wie das in der vorherigen Modifikation von Fig. 8 ausgeführt.
  • Die Plankonfiguration des NAND-Zellenblocks B1 des EEPROM gemäß noch einer weiteren Modifikation hat eine "Drei-Gate- Struktur", wie in Fig. 11 gezeigt ist. Genauer ist eine Löschgateschicht 200 zwischen den schwebenden Gates 50 und den Steuergates 54 der in Reihe angeordneten Speicherzellentransistoren M1 bis M4 des NAND-Zellenblocks B1 isolierend bereitgestellt, um senkrecht zu diesen Gates zu verlaufen. Die schwebenden Gates 50 überlappen das Löschgate 200, wie gezeigt ist. Die Löschgateschicht 200 ist aus einer Polysiliziumschicht gebildet, die parallel zu der Aluminiumverdrahtungsschicht 46 verläuft. Die Polysiliziumschicht liegt im Dickebereich von 100 bis 400 nm. Die Zellenschnittstruktur entlang der Aluminiumverdrahtungsschicht 46 ist genau dieselbe wie die in dem Ausführungsbeispiel von Fig. 5.
  • Die Schnittstruktur entlang der Löschgateschicht 200 ist in Fig. 12 gezeigt, in der gleiche Bezugssymbole verwendet sind, um gleiche Teilbereiche in Fig. 5 zu bezeichnen. Wie in Fig. 12 gezeigt ist, liegt die Löschgateschicht 200 auch isolierend zwischen doppelschichtigen Gates 58 und 60 (62 und 64) von jedem der ersten und zweiten Wähltransistoren Qs1 und Qs2, die an den gegenüberliegenden Enden der Reihenanordnung der Zellentransistoren M1 bis M4 bereitgestellt sind. In jedem Speicherzellentransistor sind das schwebende Gate 50 und das Steuergate 52 durch das Löschgate 200 kapazitiv aneinandergekoppelt. Eine äquivalente bzw. entsprechende Schaltung des NAND- Zellenblocks B1 mit der "Drei-Gate"-Struktur ist in Fig. 13 gezeigt, in der das Löschgate 200 des NAND-Zellenblocks B1 und das Löschgate eines weiteren NAND-Zellenblocks B2 neben B1 an die Gatesteuerspannung Veg zusammenverbunden sind.
  • In dem gleichzeitigen Löschmodus ist die Spannung Veg an dem Löschgate 200 auf ein erhöhtes Potential (20 Volt) gesetzt, wie in Fig. 14 gezeigt ist. Das Muldenpotential Vwell und das Substratpotential Vsub sind während aller Betriebsmodi, einschließlich des gleichzeitigen Löschmodus, ständig bei Erdpotential (0 Volt) gehalten. Die Gatespannungen Vsg1 und Vsg2 der ersten und zweiten Wähltransistoren Qs1 und Qs2 sind auf eine Spannung gesetzt, die im Bereich von 0 bis 5 Volt (z.B. 0 Volt) liegen kann. Die Spannung Vbit auf allen Bitleitungen BL und die Spannungen Vcg1 bis Vcg4 auf den Wortleitungen WL1 bis WL4 sind auf Erdpotential (0 Volt) gesetzt. Folglich sind in dem NAND-Zellenblock B1 Elektronen, die bei schwebenden Gates der Speicherzellen M1 bis M4 angesammelt sind, gleichzeitig entladen, um das Gate 200 aufgrund des Tunneleffekts zu löschen, so daß alle Speicherzellen M gleichzeitig gelöscht sind. Das selektive Schreiben und Lesen ist auf dieselbe Weise ausgeführt wie in dem Ausführungsbeispiel, das die P-Muldenschicht 40 hat.
  • Mit einer solchen Anordnung ist zum Löschen von Daten keine hohe Gatespannung erforderlich, weil das schwebende Gate 50 und das Steuergate 54 jeder der Speicherzellen M teilweise kapazitiv aneinandergekoppelt sind. Daher ermöglicht dies die Verringerung des Leistungs- bzw. Stromverbrauchs in dem EEPROM und die Vereinfachung der peripheren Schaltungsanordnung. Da in jeder Zelle eine Region, durch die Tunnelstrom fließt, um Daten zu löschen, relativ schmal ist, kann ferner kann die Verschlechterung der Qualität der polykristallinen Silizium-Gate-Isolierschicht 52 (siehe Fig. 4) des NAND-Zellenblocks B1 auf ein Mindestmaß zurückgeführt werden, wenn der EEPROM wiederholt dem gleichzeitigen Löschen ausgesetzt ist. Auf diese Weise kann die Betriebszuverlässigkeit des EEPROM verbessert sein. Dieser Typ von NAND-Zellenstrukturen kann auf Wunsch ohne Benutzung der P- Muldenschicht 40 direkt auf einem Bausteinsubstrat gebildet sein.

Claims (9)

1. Nichtflüchtige Halbleiterspeichervorrichtung mit
einem halbleitendem Substrat (42, 100, 150), das eine Oberfläche hat,
parallelen Bitleitungen (BL), die über dem Substrat bereitgestellt sind,
programmierbaren Speicherzellen (M), die mit den Bitleitungen verbunden und in eine Vielzahl von Zellenmatrizen (B1, B2) unterteilt sind, die jeweils eine Serienmatrix von Speicherzellentransistoren (M11, M21, M31, M41) haben, wobei jeder Speicherzellentransistor eine isolierte Ladungsansammlungsschicht (50), ein Steuergatter bzw. -gate (54), das über der Ladungsansammlungsschicht (50) liegt, und beabstandete fremdstoffdotierte halbleitende Schichten (68, 70, 72, 74, 76, 78; 106, 108, 110, 112, 114, 116) als Sources und Drains der Speicherzellentransistoren hat,
einer Steuereinrichtung (12, 14) zum Löschen der Speicherzellen während einer ersten Periode und zum Schreiben von Daten in die Speicherzellen (M1 bis M4) einer gewählten Zellenmatrix (B1) während einer zweiten Periode,
einem Halbleitermuldenbereich (40, 102), der in der Oberfläche des Substrats gebildet ist, wobei die Vielzahl von Zellenmatrizen (B1, B2) in dem Muldenbereich (40, 102) angeordnet sind,
wobei die Steuereinrichtung (12, 14) die in allen Speicherzellen gespeicherten Daten veranlaßt, im wesentlichen gleichzeitig gelöscht zu sein, und
wobei die Steuereinrichtung (12, 14) veranlaßt, daß Daten nacheinander in die Speicherzellen (M1 bis M4) einer gewählten Zellenmatrix (BI) geschrieben werden, dadurch gekennzeichnet,
daß die Steuereinrichtung (12, 14) das Schreiben auf eine solche Weise verursacht, daß, wenn eine bestimmte Speicherzelle der gewählten Zellenmatrix (B1) dem Schreiben ausgesetzt ist, die Steuereinrichtung (12, 14) das Steuergate der bestimmten Speicherzelle mit einer Spannung anwendet, die groß genug ist, um das Bewegen oder Übertragen von elektrischen Ladungen zwischen der Ladungsansammlungsschicht (50) der bestimmten Speicherzelle und dem Muldenbereich (40, 102) zu erlauben.
2. Vorrichtung nach Anspruch 1, dadurch gekennzeichnet, daß die Steuereinrichtung (12, 14) die Speicherzellentransistoren der gewählten Zellenmatrix (B1) nacheinander programmiert in einer umgekehrten Reihenfolge, in der sie mit einer entsprechenden Bitleitung verbunden sind, die dort zugeordnet ist.
3. Vorrichtung nach Anspruch 1 oder 2, dadurch gekennzeichnet, daß das Substrat (42, 100) und der Muldenbereich (40, 102) im Leitfähigkeitstyp voneinander verschieden sind.
4. Vorrichtung nach Anspruch 1 oder 2, dadurch gekennzeichnet, daß die Vorrichtung ferner einen zusätzlichen Halbleitermuldenbereich (152 in Fig. 10) aufweist, der den Muldenbereich (40) in dem Substrat (150) umgibt, und daß das Substrat (150) und der Muldenbereich (40) im Leitfähigkeitstyp einander gleich sind und im Leitfähigkeitstyp von dem zusätzlichen Muldenbereich (152) verschieden sind.
5. Vorrichtung nach Anspruch 4, dadurch gekennzeichnet, daß der Muldenbereich (40) und der zusätzliche Muldenbereich (152) an ein gemeinsames Potential (Vwell) gekoppelt sind.
6. Vorrichtung nach Anspruch 1, dadurch gekennzeichnet, daß jede der Vielzahl von Zellenmatrizen eine Lösch- Gate-Schicht (200) aufweist, die isoliert über dem Substrat (42) bereitgestellt ist, um sich im wesentlichen parallel zu der Serienmatrix von Speicherzellentransistoren zu erstrecken und isoliert zwischen der Ladungsansammlungsschicht (50) und dem Steuergate (54) jedes Speicherzellentransistors zu liegen.
7. Vorrichtung nach Anspruch 6, dadurch gekennzeichnet, daß die Lösch-Gate-Schicht (200) die Ladungsansammlungsschicht (50) überlappt, wobei das Steuergate (54) kapazitiv mit der Lösch-Gate-Schicht (200) gekoppelt ist.
8. Vorrichtung nach Anspruch 1 oder 2, dadurch gekennzeichnet, daß jeder der Speicherzellentransistoren (M) eine erste Kopplungskapazität (Cfs), die zwischen der Ladungsansammlungsschicht (50) und dem Substrat (42) definiert ist, und eine zweite Kopplungskapazität (Cfc), die zwischen der Ladungsansammlungsschicht (50) und dem Steuergate (54) definiert ist, hat, wobei die erste und zweite Kopplungskapazität voneinander verschieden sind.
9. Vorrichtung nach Anspruch 8, dadurch gekennzeichnet, daß die erste Kopplungskapazität (Cfs) weniger ist als die zweite Kopplungskapazität (Cfc).
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