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DE3936676C2 - - Google Patents

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DE3936676C2
DE3936676C2 DE3936676A DE3936676A DE3936676C2 DE 3936676 C2 DE3936676 C2 DE 3936676C2 DE 3936676 A DE3936676 A DE 3936676A DE 3936676 A DE3936676 A DE 3936676A DE 3936676 C2 DE3936676 C2 DE 3936676C2
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DE
Germany
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response
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Kenji Kohda
Tsuyoshi Toyama
Yasuhiro Kouro
Hiroyasu Itami Hyogo Jp Makihara
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Mitsubishi Electric Corp
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Description

Die Erfindung bezieht sich auf eine Pufferschaltkreisvor­ richtung nach dem Oberbegriff des Patentanspruches 1 und auf ein Verfahren zum Betreiben eines Pufferschaltkreises nach dem Oberbegriff des Patentanspruches 10.
Die Fig. 8 stellt ein Schaltbild einer Struktur eines herkömmlichen Ausgangspufferschaltkreises dar, der in einem EPROM (Erasable and Programmable Read Only Memory=lösch- und programmierbarer Nur- Lese-Speicher) verwendet wird.
Der in der Fig. 8 gezeigte Ausgangspuffer umfaßt einen P-Kanal MOSFET 1, der zwischen einen Ausgangknoten 10 und die Versorgungsspannung Vcc geschaltet ist, ein NAND-Gate 5 (NAND=not and= nicht und) zum Ansteuern des P-Kanals MOSFET 1 und ein NOR-Gate 7 (NOR=not or=nicht oder) zum Ansteuern des N-Kanals MOSFET 3. Ein internes Datensignal Din wird an einen Eingangsknoten des NAND-Gates 5 und das NOR-Gates 7 über einen Eingangsknoten 9 angelegt. Ein Ausgangssteuersignal oe wird an den anderen Eingangsknoten des NAND-Gates 5 und ein Ausgangssteuersignal wird an den anderen Ausgangsknoten des NOR-Gates 7 angelegt. Eine Mehrzahl der Ausgangspufferschaltkreise wird entsprechend der Zahl der Datenbits normalerweise im EPROM gebildet.
Nun wird der Betrieb des in Fig. 8 gezeigten Ausgangspufferschaltkreises mit Bezug auf die Fig. 9 beschrieben.
Beim normalen Lesen wird das Versorgungspotential Vcc auf 5 V gesetzt. Zuerst wird nun angenommen, daß sich die Ausgangssteuersignale oe und auf einem logischen high-Wert oder "H"-Niveau bzw. einem logischen low-Wert oder "L"-Niveau befinden. Falls sich das interne Datensignal Din auf dem "H"-Niveau befindet, werden in diesem Fall der Ausgang des NAND-Gates 5 und auch der Ausgang des NOR-Gates 7 auf das "L"-Niveau gesetzt. Dann wird der P-Kanal MOSFET 1 leitend und der N-Kanal MOSFET 3 nicht-leitend. Damit erscheint ein Ausgangsdatensignal Dout auf dem "H"-Niveau am Ausgangsknoten 10.
Wenn sich dagegen das interne Datensignal Din auf dem "L"-Niveau befindet, wird der Ausgang des NAND-Gates 5 und auch der Ausgang des NOR-Gates 7 auf das "H"-Niveau gesetzt. Dann wird der P-Kanal MOSFET 1 nicht-leitend und der N-Kanal MOSFET 3 leitend. Damit erscheint ein Ausgangsdatensignal Dout auf dem "L"-Niveau am Ausgangsknoten 10.
Nun wird angenommen, daß sich die Ausgangssteuersignale oe und auf dem "L"-Niveau bzw. dem "H"-Niveau befinden. Damit wird der Ausgang des NAND-Gates 5 auf das "H"-Niveau und der Ausgang des NOR-Gates 7 auf das "L"-Niveau gesetzt, gleichgültig, ob sich das Eingangsdatensignal Din auf "H"- oder "L"-Niveau befindet. Dann werden beide P- und N-Kanal MOSFET 1 und 3 nicht-leitend und der Ausgangsknoten befindet sich in einem driftenden Zustand (dem Zustand mit hoher Impedanz).
Zum Beispiel sind acht der oben beschriebenen Ausgangspufferschaltkreise in einem EPROM, aus dem 8-Bit Daten gelesen werden, und 16 Ausgabepufferschaltkreise in einem EPROM, aus dem 16-Bit Daten gelesen werden, gebildet. Beim normalen Lesen ist es für alle Ausgangspufferschaltkreise notwendig, daß diese stabil und mit hoher Geschwindigkeit arbeiten.
Beim Einprogrammieren von Daten in das EPROM werden die Daten in Einheiten von einem oder mehreren Bytes einprogrammiert. Um zu prüfen, ob die Daten normal einprogrammiert worden sind oder nicht, werden Daten aus dem EPROM gelesen. Diese Operation wird im weiteren "Programmierungsprüfen" genannt. Die Fig. 10 stellt einen Querschnitt eines Speichertransistors dar, der in einem EPROM gebildet ist. Der Speichertransistor umfaßt eine Source 12 und eine Drain 13, die auf einer N⁺-Schicht auf einem Halbleitersubstrat 11 vom P-Typ gebildet sind, ein Driftgate 14 und ein Steuergate 15.
Beim Datenprogrammieren wird eine Versorgungsspannung zum Programmieren an das Steuergate 15 angelegt. Das Versorgungspotential Vpp zum Programmieren wird auf 12,5 V gesetzt. Zu diesem Zeitpunkt sind die Source 12 auf 0 V und die Drain 13 auf ungefähr 8 V gesetzt. Zusätzlich wird beim Lesen ein Versorgungspotential Vcc an das Steuergate 15 angelegt. Zu diesem Zeitpunkt wird die Spannung an der Source 12 0 V und die Spannung an der Drain 13 ungefähr 1 V. Obwohl das Versorgungspotential Vcc beim normalen Lesen auf 5 V gesetzt ist, wird es auf 6 . . . 6, 5 V zum Zeitpunkt des Programmierungsprüfens gesetzt.
Die Fig. 11 stellt ein Diagramm dar, das die Beziehung zwischen einem Drainstrom ID und einer Steuergatespannung VG des Speichertransistors zeigt. Die Daten "0" oder "1" werden in diesem Speichertransistor gespeichert, abhängig davon, ob Elektronen im Driftgate 14 gespeichert sind oder nicht. Genauer gesagt, wird die Schwellspannung des Speichertransistors erhöht, wenn Elektronen im Driftgate 14 durch die oben beschriebene Programmieroperation gespeichert werden. Daher bleibt der Pfad zwischen der Source 12 und der Drain 13 nicht-leitend, wenn die Versorgungsspannung Vcc an das Steuergate 15 angelegt wird. Dieser Zustand zeigt, daß die Information "0" im Speichertransistor gespeichert ist. Im Gegensatz dazu wird die Schwellenspannung des Speichertransistors vermindert, wenn Elektronen vom Driftgate abgezogen werden. Daher wird der Pfad zwischen der Source 12 und der Drain 13 leitend, wenn das Versorgungspotential Vcc an das Steuergate 15 angelegt wird. Dieser Zustand zeigt, daß die Information "1" im Speichertransistor gespeichert ist. Zusätzlich wird die Information "0" im Speichertransistor durch eine Programmieroperation und die Information "1" im Speichertransistor durch eine Löschoperation gespeichert.
Der Grund dafür, daß beim Programmierungsprüfen das Versorgungspotential Vcc auf einen höheren Wert als 5 V zum Zeitpunkt des normalen Lesens gesetzt wird, ist, daß geprüft werden soll, ob die Information "0" in den Speichertransistor mit genügender Sicherheit einprogrammiert worden ist. Genauer gesagt, wird die Schwellenspannung des Speichertransistors ausreichend höher als die Lesespannung VR, wenn die normale Programmierung des Speichertransistors durchgeführt wird, wie in Fig. 11 gezeigt. Daher kann durch Erhöhen der an das Steuergate 15 angelegten Versorgungsspannung zum Ausführen einer Leseoperation geprüft werden, ob die Leseoperation mit genügender Sicherheit durchgeführt wird oder nicht.
Im oben beschriebenen herkömmlichen Ausgangspufferschaltkreis werden ein Ausgangslade/entladestrom, Durchgangsstrom oder ähnliches erhöht, verglichen mit dem Zeitpunkt, zu dem das Versorgungspotential 5 V beträgt, wenn das Versorgungspotential Vcc zum Zeitpunkt des Programmierungsprüfens erhöht wird. Wie in Fig. 12 gezeigt, ist eine Lastkapazität C zwischen den Ausgangsknoten 10 und das Massepotential gekoppelt und eine Induktivität L existiert in einer Verdrahtung zwischen dem N-Kanal MOSFET 3 und dem Massepotential. Wenn z. B. der N-Kanal MOSFET 3 durchschaltet, wird eine elektrische Ladung in der Lastkapazität C über die Induktivität L entladen. Zu diesem Zeitpunkt wird in der Induktivität L eine Spannung v nach der folgenden Gleichung erzeugt:
v = L · (di/dt),
wobei i einen Strom und t eine Zeitspanne repräsentieren. Daher wird ein Rauschen im Massepotential erzeugt. Wie sich aus der obigen Gleichung ergibt, wird das Rauschen mit erhöhtem Strom i vergrößert.
Da eine Mehrzahl von Ausgangspufferschaltkreisen besonders in einem EPROM verwendet werden, ist es erforderlich, den Einfluß des Rauschens, das bei Erhöhung des Versorgungspotentiales Vcc erzeugt wird, zu betrachten. Wie oben beschrieben, gibt es den Nachteil, daß das Schaltrauschen zum Zeitpunkt des Programmierungs­ prüfens, das das Versorgungspotential Vcc im herkömmlichen Ausgangspufferschaltkreis erhöht, verglichen mit dem Zeitpunkt der normalen Leseoperation, vergrößert wird, mit dem Ergebnis, daß ein stabiler Betrieb des Programmierungsprüfens verhindert wird.
Zusätzlich wird nun damit begonnen, einen Seiten-Programmierungs- Modus (page programming mode) in 1M-Bit-EPROMs zu benutzen. Bei diesem Seiten-Programmierungs-Modus werden zu programmierende Daten der Länge von zwei Worten auf einmal und zur selben Zeit einprogrammiert. Es ergibt sich daher ein anderer Nachteil, nämlich daß der Inhalt der Daten zerstört wird, wenn das Rauschen, das zum Zeitpunkt des Programmierungsprüfens erzeugt wird, groß ist.
Aus der DE 33 30 559 A1 sind eine Pufferschaltkreisvorrichtung und ein Verfahren zum Betreiben eines Pufferschaltkreises der ein­ gangs beschriebenen Art bekannt. Die Steuereinrichtung steuert jedoch die erste, zweite, dritte und vierte Schalteinrichtung in Abhängigkeit eines ersten und zweiten Chip-Freigabesignales. Daher kann bei der bekannten Pufferschaltkreisvorrichtung bei Erhöhung des Versorgungspotentiales Vcc das Rauschen nicht effektiv unter­ drückt werden.
Es ist daher Aufgabe der Erfindung, das Schaltrauschen bei einem Pufferschaltkreis, der bei verschiedenen Versorgungspotentialen arbeitet, zu reduzieren. Weiterhin soll ein Verfahren zum Betrei­ ben eines derartigen Pufferschaltkreises vorgesehen werden.
Diese Aufgabe wird gelöst durch eine Pufferschaltkreisvorrichtung der eingangs beschriebenen Art, die durch die kennzeichnenden Merkmale des Patentanspruches 1 gekennzeichnet ist.
Weiterhin wird die Aufgabe gelöst durch ein Verfahren zum Be­ treiben eines Pufferschaltkreises der eingangs beschriebenen Art, das durch die kennzeichnenden Merkmale des Patentanspruches 10 gekennzeichnet ist.
Bevorzugte Ausführungsformen der Pufferschaltkreisvorrichtung sind in den Unteransprüchen 2 bis 9 gekennzeichnet.
Beim Pufferschaltkreis wird eine Schalteinrichtung als Reaktion auf das Eingangssignal leitend gemacht, wenn das erste Potential an den ersten Spannungsversorgungsknoten angelegt ist. Wenn das zweite Potential an den ersten Spannungsversorgungsknoten angelegt ist, werden zusätzlich zwei Schalteinrichtungen als Reaktion auf das Eingangssignal leitend gemacht. Falls das erste Potential an den ersten Spannungsversorgungsknoten angelegt ist, wird daher die Stromtreiberfähigkeit verglichen mit der Zeit, wenn das zweite Potential an den ersten Spannungsversorgungsknoten angelegt ist, vermindert. Damit kann das Schaltrauschen vermindert werden.
Es folgt die Beschreibung von Ausführungsbeispielen anhand der Figuren. Von den Figuren zeigt
Fig. 1 ein Schaltbild einer Struktur eines Ausgangspufferschaltkreises nach einer ersten Ausführungsform;
Fig. 2 ein Diagramm zum Beschreiben des Betriebes des in Fig. 1 gezeigten Ausgangspufferschaltkreises;
Fig. 3 ein Blockdiagramm, das die Struktur eines EPROM zeigt, auf das der Ausgangspufferschaltkreis der Fig. 1 angewendet wird;
Fig. 4 ein Schaltbild, das die Struktur einer Speicherzellenmatrix, die im EPROM der Fig. 3 gebildet ist, zeigt;
Fig. 5 ein Blockdiagramm, das ein Beispiel einer Struktur eines Daten-I/O-Schaltkreises zeigt, der im EPROM der Fig. 3 gebildet ist;
Fig. 6 ein Blockdiagramm, das ein weiteres Beispiel einer Struktur eines Daten-I/O-Schaltkreises zeigt, der im EPROM der Fig. 3 gebildet ist;
Fig. 7 ein Schaltbild, das die Struktur eines Ausgangspufferschaltkreises nach einer anderen Ausführungsform zeigt;
Fig. 8 ein Schaltbild, das die Struktur eines herkömmlichen Ausgangspufferschaltkreises zeigt;
Fig. 9 ein Diagramm zum Beschreiben des Betriebes der in Fig. 8 gezeigten Ausgangspufferschaltkreises;
Fig. 10 einen Querschnitt einer Struktur eines Speichertransistors, der im EPROM der Fig. 10 gebildet ist;
Fig. 11 ein Schaltbild, das die Beziehung zwischen einer Gatespannung und einem Diagramm in einem Speichertransistor zeigt; und
Fig. 12 ein Ersatzschaltbild zum Beschreiben eines Rauschens, das zum Schaltzeitpunkt des Ausgangspufferschaltkreises erzeugt wird.
In den Ausführungsbeispielen wird der Fall beschrieben, bei dem ein Pufferschaltkreis auf ein EPROM angewendet wird.
Die Fig. 3 zeigt ein Blockdiagramm einer Struktur des EPROMs, auf das der Pufferschaltkreis angewendet wird. Bezüglich der Fig. 3 umfaßt das EPROM eine Speicherzellenmatrix 20, einen X-Dekodierer 30, einen Y-Dekodierer 40, einen Adresseneingangsschaltkreis 50, einen Y-Gate-Bereich 60, einen Daten-I/O-Bereich 70 und einen Steuerschaltkreis 80. Eine Mehrzahl von Wortleitungen WL und Bitleitungen BL sind derart angeordnet, daß sie sich in der Speicherzellenmatrix 20 kreuzen und es ist eine Speicherzelle MC an jedem Kreuzungspunkt gebildet. Die Speicherzelle MC umfaßt einen Speichertransistor wie in Fig. 10 gezeigt. Die Speicherzellenmatrix 20 umfaßt 16 Blöcke 20a von Speicherzellenmatrizen. Die Y-Gate-Bereiche 60 umfassen eine Mehrzahl von Y-Gates 60a entsprechend der Mehrzahl von Blöcken 20a der Speicherzellenmatrix. Der Daten-I/O-Bereich 70 umfaßt eine Mehrzahl von Daten-I/O-Schaltkreisen 70a entsprechend der Mehrzahl der Blöcke 20a der Speicherzellenmatrix. Verschiedene Steuersignale werden von außen an den Steuerschaltkreis 80 angelegt. Der Steuerschaltkreis 80 erzeugt verschiedene Taktsignale als Reaktion auf die Steuersignale, um den Betrieb eines jeden Bereiches des EPROMs zu steuern.
Adreßsignale A 0-A 15 werden von außen an den Adreßseingangsschaltkreis 50 angelegt. X-Adreßsignale werden vom Adreßseingangsschaltkreis 50 an den X-Dekodierer 30 und Y-Adreßsignale werden vom Adreßeingangsschaltkreis 50 an den Y-Dekodierer 40 angelegt. Der X-Dekodierer 30 wählt eine der Mehrzahl von Wortleitungen WL in der Speicherzellenmatrix 20 als Reaktion auf das X-Adreßsignal aus. Der Y-Dekodierer 40 wählt eine der Bitleitungen BL in jedem Block 20a der Speicherzellenmatrix als Reaktion auf das Y-Adreßsignal aus. Die Mehrzahl von Y-Gates 60a verbindet die entsprechenden Bitleitungen in den Blocks 20a der Speicherzellenmatrix mit den entsprechenden Daten-I/O-Schaltkreisen 70a. Die Speicherzellen MC, die an den Kreuzungspunkten der so ausgewählten Wortleitung WL und der Bitleitungen BL gebildet sind, werden ausgewählt.
Beim Datenlesen werden Daten D 0-D 15 aus den derart gewählten Speicherzellen MC über den Gatebereich 60 und den Daten-I/O- Bereich 70 ausgelesen. Andererseits werden beim Datenprogrammieren die Daten D 0-D15 in die gewählten Speicherzellen MC über den Daten-I/O-Bereich 70 und den Y-Gate-Bereich 60 einprogrammiert.
Die Fig. 5 stellt ein Blockdiagramm einer Struktur eines Daten- I/O-Schaltkreises 70a dar, der im Daten-I/O-Bereich 70 gebildet ist. Der Daten-I/O-Schaltkreis 70a umfaßt einen Programmierungsschaltkreis 71, einen Eingangspufferschaltkreis 72, einen Leseverstärker 73 und einen Ausgangspufferschaltkreis 74. Der Eingangspufferschaltkreis 72 legt extern angelegte Daten D auf den Programmierungsschaltkreis 71 beim Datenprogrammieren. Der Programmierungsschaltkreis legt eine vorgewählte Spannung über das Y-Gate 60 auf eine ausgewählte Bitleitung. Zusätzlich verstärkt der Leseverstärker 73 ein Potential auf einer ausgewählten Bitleitung beim Datenlesen.
Der Ausgangspufferschaltkreis 74 gibt die Ausgabe des Leseverstärkers 73 nach außen als Daten D zu einer vorgewählten Zeit aus. Der Ausgangspufferschaltkreis in Übereinstimmung mit einer Ausführung der Erfindung wird auf diesen Ausgabepufferschaltkreis 74 angewendet.
Im EPROM mit Seiten-Programmierungs-Modus (page programming mode) ist der Daten-I/O-Schaltkreis 70a wie in Fig. 6 gezeigt konstruiert. Bezüglich der Fig. 6 sind zwei Latch-Schaltkreise 75 und 76 und zwei Programmierungsschaltkreise 77 und 78 im Daten- I/O-Schaltkreis 70a gebildet. Zusätzlich sind zwei Y-Gates 61 und 62 bei einem Block 20a der Speicherzellenmatrix gebildet. Beim Datenprogrammieren sind einzuprogrammierende Daten durch Latch- Schaltkreise 75 und 76 gesperrt, und dann werden die in den Latch- Schaltkreisen 75 und 76 gehaltenen Daten in eine ausgewählte Speicherzelle des Blocks 20a der Speicherzellenmatrix über die Programmierungsschaltkreise 77 und 78 und die Y-Gates 61 und 62 zur selben Zeit einprogrammiert. Entsprechend diesem Seiten- Programmierungs-Modus kann die erforderliche Zeit für die Datenprogrammierung verkürzt werden.
Die Fig. 1 stellt einen Schaltkreis einer Struktur eines Ausgangspufferschaltkreises in Übereinstimmung mit einer Ausgestaltung dar.
Der Ausgangspufferschaltkreis der Fig. 1 umfaßt P-Kanal MOSFETs 1 und 2, N-Kanal MOSFETs 3 und 4, NAND-Gates 5 und 6 und NOR-Gates 7 und 8. Die P-Kanal MOSFETs 1 und 2 sind parallel zwischen den Knoten 16 zur Spannungsversorgung und dem Ausgangsknoten 10 geschaltet. Die N-Kanal MOSFETs 3 und 4 sind parallel zwischen den Masseknoten 17 und dem Ausgangsknoten 10 geschaltet. Das Versorgungspotential Vcc ist an die Knoten 16 zur Spannungsversorgung und das Massepotential an die Masseknoten 17 angelegt.
Ein Spannungslesesignal wird an einen ersten Eingangsknoten des NAND-Gates 6 und ein erstes Spannungslesesignal VPS an einen ersten Eingangsknoten des NOR-Gates 8 angelegt. Ein Ausgangssteuersignal oe wird an einen zweiten Eingangsknoten des NAND- Gates 6 und an einen Eingangsknoten des NAND-Gates 5 angelegt. Ein Ausgangssteuersignal wird an den Zeiten Eingangsknoten des NOR-Gates 8 und einen Eingangsknoten des NOR-Gates 7 angelegt. Ein dritter Eingangsknoten des NAND-Gates 6, der andere Eingangsknoten des NAND-Gates 5, der andere Eingangsknoten des NOR-Gates 7 und ein dritter Eingangsknoten des NOR-Gates 8 sind mit einem Eingangsknoten 9, der ein internes Datensignal Din empfängt, verbunden. Die Spannungslesesignale VPS und und die Ausgangssteuersignale oe und werden vom in Fig. 3 gezeigten Steuerschaltkreis 80 angelegt. Zusätzlich ist der Eingangsknoten 9 mit dem in Fig. 5 gezeigten Leseverstärker 73 verbunden.
Jeder der P-Kanal MOSFETs 1 und 2 und der N-Kanal MOSFETs 3 und 4 ist derart gebildet, daß die Stromtreiberfähigkeit etwa halb so groß wird, wie diejenige des MOSFET, der im herkömmlichen Ausgangspufferschaltkreis der Fig. 8 gebildet ist. Genauer gesagt, beträgt die Größe von jedem der im Ausgangspufferschaltkreis der Fig. 1 gebildeten MOSFET 1-4 etwa die Hälfte der Größe von jedem der MOSFET 1 und 3, die im herkömmlichen Ausgangspufferschaltkreis der Fig. 8 gebildet sind.
Nun wird mit Bezugnahme auf die Fig. 2 der Betrieb des in Fig. 1 gezeigten Ausgabepufferschaltkreises beschrieben.
Wenn sich das Versorgungspotential Vpp der Spannungsversorgung zum Programmieren auf 5 V befindet, erreicht das Spannungslesesignal VPS das "L"-Niveau und das Spannungslesesignal das "H"-Niveau. Falls sich andererseits das Versorgungspotential Vpp der Spannungsversorgung zum Programmieren auf 12,5 V (Programmierungsspannung) befindet, erreicht das Spannungslesesignal das "H"-Niveau und das Spannungsversorgungssignal das "L"-Niveau.
Beim normalen Datenlesen werden das Versorgungspotential Vcc und das Versorgungspotential Vpp der Spannungsversorgung zum Programmieren beide auf 5 V gesetzt. Daher erreichen die Spannungslesesignale VPS und das "L"- bzw. "H"-Niveau. Zusätzlich wird angenommen, daß sich die Ausgangssteuersignale oe und auf dem "H"- bzw. "L"-Niveau befinden. Falls sich das an den Eingangsknoten 9 angelegte interne Datensignal Din zuerst auf dem "H"- Niveau befindet, wird der Ausgang der NAND-Gates 5 und 6 auf das "L"-Niveau gesetzt und der Ausgang der NOR-Gates 7 und 8 wird ebenfalls auf das "L"-Niveau gesetzt. Damit werden die P-Kanal MOSFETs 1 und 2 leitend und die N-Kanal MOSFETs 3 und 4 nicht-leitend. Daher erscheint das Datenausgabesignal Dout auf dem "H"-Niveau am Ausgangsknoten 10.
Falls sich das interne Datensignal Din auf dem "L"-Niveau befindet, werden in ähnlicher Weise die Ausgänge der beiden NAND-Gates 5 und 6 auf das "H"-Niveau und die Ausgänge der beiden NOR-Gates 7 und 8 auf das "H"-Niveau gesetzt. Damit werden die beiden MOSFETs 1 und 2 nicht-leitend und die beiden N-Kanal MOSFETs 3 und 4 leitend. Folglich erscheint ein Datenausgabesignal auf dem "H"-Niveau am Ausgangsknoten 10.
Im oben genannten Fall beträgt die Größe der MOSFETs 1-4 ungefähr die halbe Größe von jedem der in Fig. 8 gezeigten MOSFETs 1 und 3 und die P-Kanal MOSFETs 1 und 2 oder die N-Kanal MOSFETs 3 und 4 sind zur selben Zeit leitend, so daß der Stromfluß im Ausgangspufferschaltkreis der Fig. 1 der gleiche ist, wie im herkömmlichen Ausgangspufferschaltkreis der Fig. 8.
Nun werden zur Zeit des Programmierungsprüfens das Versorgungspotential Vcc auf 6 V oder 6,25-6,5 V und das Versorgungspotential Vpp der Spannungsversorgung zum Programmieren auf 12,5 V gesetzt. Daher erreichen die Spannungslesesignale VPS und das "H"- bzw. "L"-Niveau. Ferner wird angenommen, daß sich die Ausgangssteuersignale oe und auf dem "H"- bzw. "L"-Niveau befinden. In diesem Fall erreicht der Ausgang des NAND-Gates 6 das "H"-Niveau, gleichgültig, ob sich das interne Datensignal Din auf dem "H"- oder "L"-Niveau befindet. Daher befindet sich der P-Kanal MOSFET 2 stets in einem nicht-leitenden Zustand. In ähnlicher Weise wird der Ausgang des NOR-Gates 8 auf das "L"-Niveau gesetzt, gleichgültig, ob sich das interne Datensignal Din auf dem "H"- oder "L"-Niveau befindet. Daher befindet sich der N-Kanal MOSFET 4 stets im nicht-leitenden Zustand. Zu diesem Zeitpunkt arbeiten das NAND-Gate 5 und das NOR-Gate 7 in der gleichen Weise, wie im Falle einer herkömmlichen Datenleseoperation. Genauer gesagt wird der Ausgang des NAND-Gates 5 auf das "L"-Niveau gesetzt, wenn sich das interne Datensignal Din auf dem "H"-Niveau befindet. Damit ist der P-Kanal MOSFET 1 leitend und ein Datenausgangssignal Dout auf dem "H"-Niveau erscheint am Ausgangsknoten 10. Zusätzlich wird der Ausgang des NOR-Gates 7 auf das "H"-Niveau gesetzt, wenn sich das interne Datensignal Din auf dem "L"-Niveau befindet. Damit ist der N-Kanal MOSFET 3 leitend und ein Ausgangsdatensignal Dout auf dem "L"-Niveau erscheint am Ausgangsknoten 10.
Somit ist die Anzahl der zum Zeitpunkt des Programmierungsprüfens leitenden MOSFETSs halb so groß wie die Anzahl der leitenden MOSFETs zum Zeitpunkt der normalen Leseoperation. Daher wird der Stromfluß im Ausgangspuffer zum Zeitpunkt des Programmierungsprüfens kleiner als derjenige im Ausgangspufferschaltkreis zum Zeitpunkt einer normalen Leseoperation. Damit wird das zum Zeitpunkt der Schaltoperation erzeugte Rauschen vermindert, selbst wenn die Versorgungsspannung Vcc erhöht wird.
Da die Zugriffsgeschwindigkeit zum Zeitpunkt des Programmierungsprüfens langsamer sein kann, als die Zugriffsgeschwindigkeit zum Zeitpunkt der normalen Leseoperation, gibt es ferner keine Probleme, selbst wenn die Stromtreiberfähigkeit des Ausgangspuffers zum Zeitpunkt des Programmierungsprüfens verringert wird.
Es wird angenommen, daß sich die Ausgangssteuersignale oe und auf dem "L"- bzw. dem "H"-Niveau befinden. In diesem Fall befinden sich die Ausgänge der beiden NAND-Gates 5 und 6 und die Ausgänge der beiden NOR-Gates 7 und 8 auf dem "L"-Niveau. Daher sind die P-Kanal MOSFETs 1 und 2 und die N-Kanal MOSFETs 3 und 4 nicht- leitend und der Ausgangsknoten 10 befindet sich in einem driftenden Zustand.
Die Fig. 7 stellt ein Schaltbild einer Struktur eines Ausgangspufferschaltkreises in Übereinstimmung mit einer anderen Ausführung dar.
Bezüglich der Fig. 7 bilden die P-Kanal MOSFETs 5a und 5b und die N-Kanal MOSFETs 5c und 5d einen dem NAND-Gate 5 der Fig. 1 entsprechenden Schaltkreis. P-Kanal MOSFETs 7a und 7b und N-Kanal MOSFETs 7c und 7b bilden einen NOR-Gate 7 der Fig. 1 entsprechenden Schaltkreis. Zusätzlich ist ein den N-Kanal MOSFET 6a und die P-Kanal 6b und 6c umfassender Schaltkreis anstelle des NAND-Gates 6 der Fig. 1 gebildet. Ein die N-Kanal MOSFETs 8a und 8c und den P-Kanal MOSFET 8b umfassender Schaltkreis ist anstelle des NOR-Gates der Fig. 1 gebildet.
Bei einer normalen Leseoperation ist das Versorgungspotential Vpp der Spannungsversorgung zum Programmieren auf 5 V gesetzt und die Spannungslesesignale VPS und erreichen ähnlich wie im Falle des Ausgangspufferschaltkreises der Fig. 1 des "L"- bzw. "H"- Niveau. Damit sind die MOSFETs 6a, 6b, 8a und 8b leitend und die MOSFETs 6c und 8c nicht-leitend. Daher werden das Potential des Gates G 1 des P-Kanals MOSFETs 1 und das Potential des Gates G 2 des P-Kanal MOSFETs 2 einander gleich. Ähnlich werden auch das Potential des Gates G 3 des N-Kanal MOSFETs 3 und das Potential des Gates G 4 des N-Kanal MOSFETs 4 einander gleich.
Es wird angenommen, daß sich die Ausgangssteuersignale oe und auf dem "H"- bzw. "L"-Niveau befinden. Zu diesem Zeitpunkt sind die MOSFETs 5d und 7a leitend und die MOSFETs 5b und 7d nicht-leitend. Damit wirken die MOSFETs 5a und 5c und die MOSFETs 7b und 7c als Inverter. Wenn sich das interne Datensignal Din auf dem "H"-Niveau befindet, sind daher die beiden P-Kanal MOSFETs 1 und 2 leitend und das Datenausgangssignal Dout auf dem "H"-Niveau erscheint am Ausgangsknoten 10. Falls sich im Gegensatz dazu das interne Datensignal Din auf dem "L"-Niveau befindet, sind die beiden N-Kanal MOSFETs 3 und 4 leitend und ein Datenausgangssignal auf dem "L"-Niveau erscheint am Ausgangsknoten 10.
Zum Zeitpunkt des Programmierungsprüfens ist das Versorgungspotential Vpp der Spannungsversorgung zum Programmieren auf 12,5 V gesetzt. Damit befinden sich die Spannungslesesignale VPS und auf dem "H"- bzw. "L"-Niveau. In diesem Fall sind die MOSFETs 6a, 6b, 8a und 8b nicht-leitend und die MOSFETs 6c und 8c leitend. Daher erreicht das Potential des Gates G 2 des P-Kanal MOSFETs 2 das "H"-Niveau und das Gate G 4 des N-Kanal MOSFETs 4 das "L"- Niveau. Damit sind der P-Kanal MOSFET 2 und der N-Kanal MOSFET 4 nicht-leitend. In diesem Zustand können nur der P-Kanal MOSFET 1 und der N-Kanal MOSFET 3 betrieben werden. Wenn sich das interne Datensignal Din auf dem "H"-Niveau befindet, ist der P-Kanal MOSFET 1 daher leitend und ein Datenausgangssignal Dout erscheint am Ausgangsknoten 10. Falls sich das interne Datensignal Din auf dem "L"-Niveau befindet, ist der N-Kanal MOSFET 3 leitend und ein Datenausgangssignal Dout auf dem "L"-Niveau erscheint am Ausgangsknoten 10.
Falls sich die Ausgangssteuersignale oe und auf dem "L"- bzw. "H"-Niveau befinden, ist der Betrieb der gleiche, wie beim Ausgangspufferschaltkreis der Fig. 1.
Wie oben beschrieben, weist der Ausgangspufferschaltkreis der Fig. 7 denselben Effekt, wie der in Fig. 1 gezeigte, auf.
Obwohl jedes der ersten bis vierten Schaltelementeinrichtungen von einem MOSFET in der oben beschriebenen Ausführung gebildet wird, kann jede der ersten bis vierten Schaltelementeinrichtungen von einer Mehrzahl von Schaltelementen gebildet sein.
Da die Stromtreiberfähigkeit, verglichen mit der Stromtreiberfähigkeit, wenn das zweite Potential auf den ersten Spannungsversorgungsknoten gelegt wird, vermindert wird, wenn das erste Potential auf den ersten Spannungsversorgungsknoten gelegt wird, ist es in Übereinstimmung mit der Erfindung möglich, einen Pufferschaltkreis zu schaffen, der ein vermindertes Schaltrauschen aufweist und stabil arbeitet.

Claims (10)

1. Pufferschaltkreisvorrichtung, die bei verschiedenen Versorgungspotentialen betrieben wird, die
einen Eingangsknoten (9), der ein Eingangssignal mit einem ersten oder zweiten logischen Niveau empfängt,
einen ersten Spannungsversorgungsknoten (16), an den ein vorbestimmtes erstes oder zweites Potential angelegt ist,
einen zweiten Spannungsversorgungsknoten (17), an den ein vorgewähltes drittes Potential angelegt ist,
einen Ausgangsknoten (10),
erste und zweite Schalteinrichtungen (1, 2), die parallel zwischen dem ersten Spannungsversorgungsknoten (16) und dem Ausgangsknoten (10) gebildet sind,
dritte und vierte Schalteinrichtungen (3, 4), die parallel zwischen dem zweiten Spannungsversorgungsknoten (17) und dem Ausgangsknoten (10) gebildet sind, und
eine Steuereinrichtung (5, 6, 7, 8) zur Steuerung der ersten, zweiten, dritten und vierten Schalteinrichtungen (1, 2, 3, 4) in Abhängigkeit von einem an den Eingangsknoten (9) angelegten Eingangssignal, umfaßt,
dadurch gekennzeichnet,
daß die Steuereinrichtung (5, 6, 7, 8), falls das vorgewählte erste Potential an den ersten Spannungsversorgungsknoten angelegt ist, die erste oder zweite Schalteinrichtung (1, 2) leitend und die verbleibende dieser zwei nicht-leitend macht, als Reaktion auf das Eingangssignal des ersten logischen Niveaus, das an den Eingangsknoten (9) angelegt ist, und die dritte oder vierte Schalteinrichtung (3, 4) leitend und die verbleibende dieser zwei nicht-leitend macht, als Reaktion auf das Eingangssignal des zweiten logischen Niveaus, das an den Eingangsknoten (9) angelegt ist, und
daß, falls das vorgewählte zweite Potential an den ersten Spannungsversorgungsknoten (16) angelegt ist, die erste und zweite Schalteinrichtung (1, 2) leitend und die dritte und vierte Schalteinrichtung (3, 4) nicht-leitend macht, als Reaktion auf das Eingangssignal des ersten logischen Niveaus, das an den Eingangsknoten (9) angelegt ist, und die dritte und vierte Schalteinrichtung (3, 4) leitend und die erste und zweite Schalteinrichtung (1, 2) nicht-leitend gemacht wird, als Reaktion auf das Eingangssignal des zweiten logischen Niveaus, das an den Eingangsknoten (9) angelegt ist.
2. Pufferschaltkreisvorrichtung nach Anspruch 1, dadurch gekennzeichnet, daß jede der ersten, zweiten, dritten und vierten Schalteinrichtung eine Feldeffekteinrichtung (1, 2, 3, 4) umfaßt.
3. Pufferschaltkreisvorrichtung nach Anspruch 2, dadurch gekennzeichnet, daß die Feldeffekteinrichtung einen MOS-Feldeffekttransistor (1, 2, 3, 4) umfaßt.
4. Pufferschaltkreisvorrichtung nach einem der Ansprüche 1 bis 3, dadurch gekennzeichnet, daß das erste logische Niveau high ist, das zweite logische Niveau low ist, das vorgewählte zweite Potential das vorgewählte Spannungsversorgungspotential ist, das vorgewählte erste Potential höher als das vorgewählte Spannungsversorgungspotential ist, das vorgewählte dritte Potential das Massepotential ist, jede erste und zweite Schalteinrichtung einen P-Kanal MOS-Feldeffekttransistor (1, 2) umfaßt, und jede dritte und vierte Schalteinrichtung einen N-Kanal MOS-Feldeffekttransistor (3, 4) umfaßt.
5. Pufferschaltkreisvorrichtung nach einem der Ansprüche 1 bis 4, dadurch gekennzeichnet, daß die Steuereinrichtung (5, 6, 7, 8) ferner ein erstes Spannungslesesignal empfängt, wenn das vorgewählte erste Potential an den ersten Spannungsversorgungsknoten (16), angelegt ist, ferner ein zweites Spannungslesesignal empfängt, wenn das vorgewählte zweite Potential an den ersten Spannungsversorgungsknoten (16) angelegt ist, die erste oder zweite Schalteinrichtung leitend und die verbleibende dieser zwei Schalteinrichtungen nicht-leitend macht, als Reaktion auf das erste Spannungslesesignal und das Eingangssignal vom ersten logischen Niveau, die dritte oder vierte Schalteinrichtung (3, 4) leitend und die verbleibende dieser zwei Schalteinrichtungen nicht-leitend macht, als Reaktion auf das erste Spannungslesesignal und das Eingangssignal vom zweiten logischen Niveau, die erste und zweite Schalteinrichtung (1, 2) leitend und die dritte und vierte Schalteinrichtung (3, 4) nicht-leitend macht, als Reaktion auf das zweite Spannungslesesignal und das Eingangssignal vom ersten logischen Niveau, und die dritte und vierte Schalteinrichtung (3, 4) leitend und die erste und zweite Schalteinrichtung (1, 2) nicht- leitend macht als Reaktion auf das zweite Spannungslesesignal und das Eingangssignal vom zweiten logischen Niveau.
6. Pufferschaltkreisvorrichtung nach einem der Ansprüche 1 bis 5, dadurch gekennzeichnet, daß die Steuereinrichtung (5, 6, 7, 8) ferner ein erstes oder ein zweites Ausgangssteuersignal empfängt und die erste bis vierte Steuereinrichtung (1, 2, 3, 4) als Reaktion auf das zweite Ausgangssteuersignal nicht-leitend macht.
7. Pufferschaltkreisvorrichtung nach einem der Ansprüche 1 bis 6, dadurch gekennzeichnet, daß die Steuereinrichtung einen ersten Logikschaltkreis (5), der die erste Schalteinrichtung (1) leitend macht als Reaktion auf das erste Ausgangssteuersignal und das Eingangssignal des ersten logischen Niveaus, einen zweiten Logikschaltkreis (6), der die zweite Schalteinrichtung (2) leitend macht als Reaktion auf das erste Ausgangssteuersignal, das Eingangssignal des ersten logischen Niveaus und das zweite Spannungslesesignal, einen dritten Logikschaltkreis (7), der die dritte Schalteinrichtung (3) leitend macht als Reaktion auf das erste Ausgangssteuersignal und das Eingangssignal des zweiten logischen Niveaus, und einen vierten Logikschaltkreis (8), der die vierte Schalteinrichtung (4) leitend macht als Reaktion auf das erste Ausgangssteuersignal, das Eingangssignal des zweiten logischen Niveaus und das zweite Spannungslesesignal, umfaßt.
8. Pufferschaltkreisvorrichtung nach einem der Ansprüche 1 bis 7, dadurch gekennzeichnet, daß die Steuereinrichtung einen ersten Logikschaltkreis (5) mit einem ersten Eingangsknoten der das erste oder zweite Ausgangssteuersignal empfängt, und einem zweiten Eingangsknoten, der das Eingangssignal des ersten oder zweiten logischen Niveaus empfängt, wobei dieser erste Logikschaltkreis (5) ein Signal mit low-Niveau als Reaktion auf das erste Ausgangssteuersignal und das Eingangssignal des ersten logischen Niveaus ausgibt, einen zweiten Logikschaltkreis (6) mit einem ersten Eingangsknoten, der das erste oder zweite Ausgangssteuersignal empfängt, einem zweiten Eingangsknoten, der das Eingangssignal des ersten oder zweiten logischen Niveaus empfängt, und einem dritten Eingangsknoten, der das erste oder zweite Spannungslesesignal empfängt, wobei dieser zweite Logikschaltkreis ein Signal mit low-Niveau als Reaktion auf das erste Ausgangssteuersignal, das Eingangssignal des ersten logischen Niveaus und das zweite Spannungslesesignal ausgibt, einen dritten Logikschaltkreis (7) mit einem ersten Eingangsknoten, der ein invertiertes Signal des ersten oder zweiten Ausgangssteuersignales empfängt, und mit einem zweiten Eingangsknoten, der das Eingangssignal des ersten oder zweiten logischen Niveaus empfängt, wobei dieser dritte Logikschaltkreis (7) ein Signal mit high-Niveau als Reaktion auf das invertierte Signal des ersten Ausgangssteuersignales und das Eingangssignal des zweiten logischen Niveaus ausgibt, und einen vierten Logikschaltkreis (8) mit einem ersten Eingangsknoten, der ein invertiertes Signal des ersten oder zweiten Ausgangssteuersignales empfängt, mit einem zweiten Eingangsknoten, der das Eingangssignal des ersten oder zweiten logischen Niveaus empfängt, und mit einem dritten Eingangsknoten, der ein invertiertes Signal des ersten oder zweiten Spannungslesesignales empfängt, wobei ein Signal mit high-Niveau als Reaktion auf das invertierte Signal des ersten Ausgangssteuersignales, das Eingangssignal des zweiten logischen Niveaus und das invertierte Signal des zweiten Spannungslesesignales ausgibt, umfaßt, wobei die erste Schalteinrichtung (1) eine Gateelektrode aufweist, die das Ausgangssignal des ersten Logikschaltkreises (5) empfängt, die zweite Schalteinrichtung (2) eine Gateelektrode aufweist, die das Ausgangssignal des zweiten Logikschaltkreises (6) empfängt, die dritte Schalteinrichtung (3) eine Gateelektrode aufweist, die das Ausgangssignal des dritten Logikschaltkreises (7) empfängt, und die vierte Schalteinrichtung (4) eine Gateelektrode aufweist, die das Ausgangssignal des vierten Logikschaltkreises (8) empfängt.
9. Pufferschaltkreisvorrichtung nach einem der Ansprüche 1 bis 7, dadurch gekennzeichnet, daß die Steuervorrichtung einen ersten Logikschaltkreis (5) mit einem ersten Eingangsknoten, der das erste oder zweite Ausgangssteuersignal empfängt, und einem zweiten Eingangsknoten, der das Eingangssignal des ersten oder zweiten logischen Niveaus empfängt, wobei der erste Logikschaltkreis (5) das invertierte Signal des Eingangssignales als Reaktion auf das erste Ausgangssteuersignal und ein Signal mit high.-Niveau als Reaktion auf das zweite Ausgangssteuersignal ausgibt, einen zweiten Logikschaltkreis (6) mit einem ersten Eingangsknoten, der das erste oder zweite Spannungslesesignal empfängt, und einem zweiten Eingangsknoten, der das Ausgangssignal des ersten Logikschaltkreises empfängt, wobei der zweite Logikschaltkreis (6) ein Signal mit high-Niveau als Reaktion auf das erste Spannungslesesignal und das gleiche Signal, wie dasjenige des Ausganges des ersten Logikschaltkreises als Reaktion auf das zweite Spannungslesesignal ausgibt, einen dritten Logikschaltkreis (7) mit einem ersten Eingangsknoten, der das invertierte Signal des ersten oder zweiten Ausgangssteuersignales empfängt, und einem zweiten Eingangsknoten, der das Eingangssignal des ersten oder zweiten logischen Niveaus empfängt, wobei der dritte Logikschaltkreis (7) das invertierte Signal des Eingangssignales als Reaktion auf das invertierte Signal des ersten Ausgangssteuersignales und ein Signal mit low-Niveau als Reaktion auf das invertierte Signal des zweiten Ausgangssteuersignales ausgibt, einen vierten Logikschaltkreis (8) mit einem ersten Eingangsknoten, der das invertierte Signal des ersten oder zweiten Spannungslesesignales empfängt, und einen zweiten Eingangsknoten, der das Ausgangssignal des dritten Logikschaltkreises empfängt, wobei der vierte Logikschaltkreis (8) ein Signal mit low-Niveau als Reaktion auf das invertierte Signal des ersten Spannungslesesignales und dasselbe Signal, wie dasjenige des Ausganges des dritten Logikschaltkreises als Reaktion auf das invertierte Signal des zweiten Spannungslesesignales ausgibt, umfaßt, wobei die erste Schalteinrichtung (1) eine Gateelektrode aufweist, die das Ausgangssignal des ersten Logikschaltkreises (5) empfängt, die zweite Schalteinrichtung (2) eine Gateelektrode aufweist, die das Ausgangssignal des zweiten Logikschaltkreises (6) empfängt, die dritte Schalteinrichtung (3) eine Gateelektrode aufweist, die das Ausgangssignal des dritten Logikschaltkreises (7) empfängt, und die vierte Schalteinrichtung (4) eine Gateelektrode aufweist, die das Ausgangssignal des vierten Logikschaltkreises (8) empfängt.
10. Verfahren zum Betreiben eines Pufferschaltkreises, der einen Eingangsknoten (9) zum Empfangen von Eingangssignal mit einem ersten oder zweiten logischen Niveau, einen ersten Spannungsver­ sorgungsknoten (16), an den ein vorgewähltes erstes oder zweites Potential angelegt ist, einen zweiten Spannungsversorgungsknoten (17), an den ein vorgewähltes drittes Potenial angelegt ist, einen Ausgangsknoten (10), erste und zweite Schalteinrichtungen (1, 2), die parallel zwischen dem ersten Spannungsversorgungsknoten (16) und dem Ausgangsknoten (10) gebildet sind, und dritte und vierte Schalteinrichtungen (3, 4), die parallel zwischen dem zweiten Spannungsversorgungsknoten (17) und dem Ausgangsknoten (10) gebildet sind, umfaßt, gekennzeichnet durch die Schritte: leitend machen der ersten oder zweiten Schalteinrichtung (1, 2) und nicht- leitend machen der verbleibenden dieser zwei Schalteinrichtungen, als Reaktion auf das an den Eingangsknoten (9) angelegte Eingangs­ signal des ersten logischen Niveaus und leitend machen der dritten oder vierten Schalteinrichtung (3, 4) und nicht-leitend machen der verbleibenden dieser zwei Schalteinrichtungen, als Reaktion auf das an den Eingangsknoten (9) angelegte Eingangssignal des zweiten logischen Niveaus, falls das vorgewählte erste Potential an den ersten Spannungsversorgungsknoten (16) angelegt ist, und leitend machen der ersten und zweiten Schalteinrichtung (1, 2) und nicht- leitend machen der dritten und vierten Schalteinrichtung (3, 4), als Reaktion auf das an den Eingangsknoten (9) angelegte Eingangssignal des ersten logischen Niveaus, und leitend machen der dritten und vierten Schalteinrichtung (3, 4) und nicht-leitend machen der ersten und zweiten Schalteinrichtung (1, 2) als Reaktion auf das an den Eingangsknoten angelegte Eingangssignal des zweiten logischen Niveaus, falls das vorgewählte zweite Potential an den ersten Spannungsversorgungsknoten (16) angelegt ist, umfaßt.
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Families Citing this family (44)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH03195120A (ja) * 1989-12-22 1991-08-26 Sharp Corp 半導体出力回路
JP3059737B2 (ja) * 1989-12-25 2000-07-04 シャープ株式会社 半導体記憶装置
JP2549743B2 (ja) * 1990-03-30 1996-10-30 株式会社東芝 出力回路
JP2616142B2 (ja) * 1990-05-31 1997-06-04 日本電気株式会社 出力回路
US5066872A (en) * 1990-06-11 1991-11-19 Texas Instruments Incorporated Speed-up technique for a constant di/dt buffer
US5239214A (en) * 1990-09-03 1993-08-24 Matsushita Electric Industrial Co., Ltd. Output circuit and data transfer device employing the same
JPH04120817A (ja) * 1990-09-11 1992-04-21 Mitsubishi Electric Corp Ｌｓｉ回路の出力バッファ回路
JPH04153761A (ja) * 1990-10-17 1992-05-27 Nec Corp 出力バッファ
JP2930440B2 (ja) * 1991-04-15 1999-08-03 沖電気工業株式会社 半導体集積回路
US5192881A (en) * 1991-06-28 1993-03-09 Vlsi Technology, Inc. Circuit which reduces noise caused by high current outputs
US5153450A (en) * 1991-07-16 1992-10-06 Samsung Semiconductor, Inc. Programmable output drive circuit
US5319260A (en) * 1991-07-23 1994-06-07 Standard Microsystems Corporation Apparatus and method to prevent the disturbance of a quiescent output buffer caused by ground bounce or by power bounce induced by neighboring active output buffers
JP2761136B2 (ja) * 1991-10-14 1998-06-04 シャープ株式会社 出力回路
KR940008718B1 (ko) * 1991-10-25 1994-09-26 삼성전자 주식회사 직류 전류를 제거한 데이타 출력버퍼
JPH05243940A (ja) * 1992-02-27 1993-09-21 Mitsubishi Electric Corp 出力バッファ装置
DE69334110T2 (de) * 1992-06-15 2007-05-10 Fujitsu Ltd., Kawasaki Integrierte Halbleiterschaltung mit Eingangs-Ausgangsschnittstelle für kleine Signalamplituden
DE4224804C1 (de) * 1992-07-27 1994-01-13 Siemens Ag Programmierbare logische Schaltungsanordnung
KR0135735B1 (ko) * 1992-11-04 1998-05-15 기다오까 다까시 소음발생을 억제하는 개량된 출력 드라이버 회로 및 번인테스트를 위한 개량된 반도체 집적회로 장치
US5341045A (en) * 1992-11-06 1994-08-23 Intel Corporation Programmable input buffer
KR950002084B1 (ko) * 1992-12-16 1995-03-10 현대전자산업주식회사 고전압 노이즈 감소용 데이타 출력 버퍼회로
US5347177A (en) * 1993-01-14 1994-09-13 Lipp Robert J System for interconnecting VLSI circuits with transmission line characteristics
US5444402A (en) * 1993-01-29 1995-08-22 Advanced Micro Devices Variable strength clock signal driver and method of manufacturing the same
US5438278A (en) * 1993-09-28 1995-08-01 Advanced Micro Devices, Inc. High speed CMOS output buffer circuit minimizes propagation delay and crowbar current
US5557219A (en) * 1994-01-31 1996-09-17 Texas Instruments Incorporated Interface level programmability
US5521530A (en) * 1994-08-31 1996-05-28 Oki Semiconductor America, Inc. Efficient method and resulting structure for integrated circuits with flexible I/O interface and power supply voltages
US5450356A (en) * 1994-10-25 1995-09-12 At&T Corp. Programmable pull-up buffer
EP0717501A1 (de) * 1994-12-15 1996-06-19 Advanced Micro Devices, Inc. Pufferschaltung mit programmierbarer Treibfähigkeit
US5550488A (en) * 1995-06-06 1996-08-27 International Business Machines Corporation Self timed driver
US5926651A (en) * 1995-07-28 1999-07-20 Intel Corporation Output buffer with current paths having different current carrying characteristics for providing programmable slew rate and signal strength
US5587951A (en) * 1995-08-04 1996-12-24 Atmel Corporation High speed, low voltage non-volatile memory
US5773999A (en) * 1995-09-28 1998-06-30 Lg Semicon Co., Ltd. Output buffer for memory circuit
US5719507A (en) * 1995-10-12 1998-02-17 Xilinx, Inc. Logic gate having transmission gate for electrically configurable device multiplexer
US5742832A (en) * 1996-02-09 1998-04-21 Advanced Micro Devices Computer system with programmable driver output's strengths responsive to control signal matching preassigned address range
US5844425A (en) * 1996-07-19 1998-12-01 Quality Semiconductor, Inc. CMOS tristate output buffer with having overvoltage protection and increased stability against bus voltage variations
JP3123952B2 (ja) * 1997-09-30 2001-01-15 日本電気アイシーマイコンシステム株式会社 出力バッファ回路
US6014036A (en) * 1997-11-20 2000-01-11 International Business Machines Corporation Bidirectional data transfer path having increased bandwidth
EP0982733B1 (de) * 1998-08-19 2006-03-22 Texas Instruments Incorporated Ausgangspuffer
JP3374820B2 (ja) * 1999-01-08 2003-02-10 セイコーエプソン株式会社 出力バッファ回路
US6512401B2 (en) * 1999-09-10 2003-01-28 Intel Corporation Output buffer for high and low voltage bus
JP2004364031A (ja) * 2003-06-05 2004-12-24 Toshiba Corp 半導体集積回路
US6809560B1 (en) 2003-07-11 2004-10-26 Micrel, Inc. Load sensing circuit for a power MOSFET switch
US7173450B2 (en) * 2004-06-01 2007-02-06 Hewlett-Packard Development Company, L.P. Bus controller
US7317333B1 (en) * 2005-02-10 2008-01-08 Xilinx, Inc. Large loading split I/O driver with negligible crowbar
KR100945811B1 (ko) * 2008-08-08 2010-03-08 주식회사 하이닉스반도체 데이터 출력 회로

Family Cites Families (13)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS5936427A (ja) * 1982-08-24 1984-02-28 Mitsubishi Electric Corp 出力回路
JPH06101679B2 (ja) * 1985-06-21 1994-12-12 株式会社日立製作所 半導体集積回路装置
JPH0720060B2 (ja) * 1985-08-14 1995-03-06 株式会社東芝 出力回路装置
JPS6234830U (de) * 1985-08-19 1987-02-28
US4638187A (en) * 1985-10-01 1987-01-20 Vtc Incorporated CMOS output buffer providing high drive current with minimum output signal distortion
GB2184622B (en) * 1985-12-23 1989-10-18 Philips Nv Outputbuffer and control circuit providing limited current rate at the output
JPS62220026A (ja) * 1986-03-20 1987-09-28 Toshiba Corp 出力バツフア回路
US4785201A (en) * 1986-12-29 1988-11-15 Integrated Device Technology, Inc. High speed/high drive CMOS output buffer with inductive bounce suppression
US4806794A (en) * 1987-07-22 1989-02-21 Advanced Micro Devices, Inc. Fast, low-noise CMOS output buffer
US4882507B1 (en) * 1987-07-31 1993-03-16 Output circuit of semiconductor integrated circuit device
US4820942A (en) * 1988-01-27 1989-04-11 Advanced Micro Devices, Inc. High-speed, high-drive output buffer circuits with reduced ground bounce
US4857770A (en) * 1988-02-29 1989-08-15 Advanced Micro Devices, Inc. Output buffer arrangement for reducing chip noise without speed penalty
JPH073945B2 (ja) * 1988-06-27 1995-01-18 日本電気株式会社 Ｃｍｏｓ出力回路

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Publication number Publication date
JPH02125521A (ja) 1990-05-14
DE3936676A1 (de) 1990-05-10
US5003205A (en) 1991-03-26
JPH0777345B2 (ja) 1995-08-16
US5097152A (en) 1992-03-17

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