DE2530887C3 - Steuereinrichtung zum Informationsaustausch - Google Patents

Description

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Die Erfindung betrifft eine Steuereinrichtung zum Informationsaustausch nach dem Oberbegriff des Patentanspruchs 1.

Die Erfindung findet Anwendung in einem modular aus Verarbeitungseinheiten (Subprozessoren) aufgebau- ι ^Γ> ten, digital arbeitenden Prozessor. Sie befaßt sich mit der Übertragung von Information über eine gemeinsame Sammelleitung zwischen den Siibnrnzessoren einerseits und der Schnittstelle, die zwischen der Sammelleitung und einem übergeordneten Rechner vorgesehen ist, der insbesondere Steuer- und Diagnoseaufgaben in dem Prozessor zu erfüllen hat. Außerdem kann die Erfindung in Datenverarbeitungsanlagen verwendet werden, bei denen weniger intelligente Einheiten über ein Sammelleitungssystem untereinan- 2"> der und/oder mit höher intelligenten Einheiten zusammenarbeiten.

Bei Prozessoren der unteren Leistungsklasse spielt das Preis/Leistungsverhältnis eine besondere Rolle. Aus diesem Grunde lassen sich Technologien, die von größeren Anlagen her bekannt sind, nicht auf derartige Anlagen übertragen. Eine beträchtliche Kosten- und auch eine erhöhte Fehlerquelle stellen vollparallele Sammelleitungssysteme dar, über die die Information bit- und oft auch byteparallel übertragen wird. Diese i> Parallelität macht die Anlagen einerseits sehr teuer und andererseits auf Grund des meist festen Datenformats hinsichtlich der Datenstruktur unflexibel, so daß unter Umständen auf die Implementierung bestimmter Funktionen, z. B. im Diagnosebereich, verzichtet wer- ·»<> den mußte. Dieses sind hinsichtlich der Preissituation, Flexibilität und Zuverlässigkeit Nachteile, die insbesondere bei Datenverarbeitungsanlagen der unteren Leistungsklasse nicht mehr hingenommen werden können. ■*">

In der DE-AS 12 99 145 ist eine Schaltungsanordnung zum Steuern von peripheren Ein- und Ausgabegeräten von Datenverarbeitungssystemen beschrieben, bei der dem Hauptdatenkanal weitere Daten-Sub-Kanäle nachgeschaltet sind, die mit Steuereinheiten zur Steuerung w jeweils einer Gruppe von peripheren Ein- und Ausgabegeräten verbunden sind. Die Steuereinheiten enthalten ein Netzwerk aus Registern und Vergleichsschaltungen, welche die Adresse der aufgerufenen Einheit mit den Adressen der peripheren Ein- und « Ausgabegeräte vergleichen. Es sind ferner Datenregister vorgesehen, die einen Informationsaustausch ermöglichen. Diese sehr komplexe Anordnung ist für Datenverarbeitungsanlagen der unteren und mittleren Preisklasse zu aufwendig, da das Übertragungsleitungs- «> konzept für eine bit- und byteparallele Übertragung ausgelegt ist. Aus diesem Grunde ist eine Verwendung in Datenverarbeitungsanlagen der genannten Art nicht sinnvoll.

Des weiteren ist in der DE-AS 20 22 096 ein ei Verfahren zur Steuerung des Datenübertragungsverkehrs in einem eine zentrale Steuereinheit und eine Vielzahl von Endstellen umfassenden Übertragungssystem beschrieben, bei dem es vor allem auf die Reihenfolge der Nachrichtenübertragung von der einzelnen Endstellen zu der zentralen Steuereinhei ankommt. Bei dem in Fig.4 beschriebenen Ausfüh rungsbeispiel sind in jeder Endstelle zwei Schieberegi ster vorgesehen, wobei das eine Schieberegister da« Kennzeichen dieser Endstelle aufnimmt und im anderer Schieberegister die an die Steuereinheit jeweils zu übertragende Nachricht bereitgestellt wird. Von Nachteil ist jedoch, daß durch die spezielle Anordnung des letztgenannten Schieberegisters hier eine Nachrichtenübernahme von der zentralen Steuereinheit mehl möglich ist. Für elektronische Datenverarbeitungsanlagen ist aufgrund dieser Inflexibilität ein solches Konzept für den Informationsaustausch zwischen einer übergeordneten Steuerung und einer beliebigen Anzahl von Verarbeitungseinheiten ungeeignet.

Schließlich ist aus der DE-OS 22 22 855 eine Steuereinrichtung zum Informationsaustausch zwischen übergeordneten Einheiten und einer beliebigen Anzahl von Verarbeitungseinheiten, die jeweils über ein Adressenregister und Datenregister verfügen und über eine Daten- und Steuerleitung miteinander verbunden sind, bekannt. Der hier beschriebene Datenaustausch erfolgt über eine Sammelleitung relativ großer Breite die, einschließlich ihrer Schnittstellen, wegen des zu hohen Aufwandes für Datenverarbeitungsanlagen der mittleren und unteren Preisklasse zu aufwendig sind Aus diesem Grunde verbietet sich der Einsatz solcher Lösungskonzepte für preiswerte Datenverarbeitungsanlagen.

Die Aufgabe der vorliegenden Erfindung besteht deshalb darin, im für die Übertragung von Information vorgesehenen Sammelleitungssystem, das sind die Sammelleitungen selbst sowie die Ein- und Ausgangstorschaltungen für die Übertragung von Information aul die Sammelleitung sowie deren Steuerung Lösungen vorzusehen, die eine extreme Kostenreduzierung und hohe Flexibilität hinsichtlich der Datenstruktur mit sich bringen, so daß auch nun z. B. besondere Diagnosefunktionen wirtschaftlich vertretbar sind, die insgesamt die Anlage zuverlässiger machen.

Gelöst wird diese Aufgabe der Erfindung für eine Steuereinrichtung zum Informationsaustausch in einer Datenverarbeitungsanlage durch die im Patentanspruch 1 angegebenen Merkmale.

Weitere vorteilhafte Ausgestaltungen und Weiterbildungen des Gegenstandes der Erfindung sind den Unteransprüchen zu entnehmen.

Durch die Erfindung wird also eine Lösu: / für elektronische Datenverarbeitungsanlagen, insbesondere der unteren Leistungsklasse, vorgesehen, die die Datenübertragung und die hierfür erforderlichen Schaltkreise extrem preiswert und zuverlässig machen, so daß dafür wieder wichtige Funktionen, z. B. Diagnosefunktionen im System, vorgesehen werden können, wodurch eine derartige Datenverarbeitungsanlage nicht nur preisgünstiger ist, sondern auch eigentlich zuverlässiger und flexibler zu arbeiten vermag.

Im folgenden werden Ausführungsbeispiele der Erfindung anhand der Zeichnungen näher beschrieben. Es zeigt

F i g. 1 das Blockschaltbild eines modular aus Subprozessoren aufgebauten Prozessors, in welchem die Ausführungsbeispiele der Erfindung anwendbar sind,

F i g. 2 ein Blockschaltbild der in den Subprozessoren und in der Schnittstelle zu einem Wartungs- und Dienstrechner erforderlichen Schaltkreise für den

Anschluß desselben an das Sammelleitungssystem,

Fig.3 das Blockschaltbild eines weiteren Ausführungsbeispiels dieser in F i g. 2 dargestellten Schaltkreise,

Fig.4, 4A und 5 Prinzipdarstellungen von Verschiebetaktschaltungen für die in den Ausführungsbeispielen der Erfindung verwendeten Schieberegister,

Fig. 6 und 8 Prinzipdarstellungen der verwendeten Umschalter,

Fig. 7 das Blockschaltbild eines in den Ausführungsbeispielen der Erfindung verwendeten Adressendecodierers und Vergleichers,

Fig.9 ein Prinzipschaltbild zur Veranschaulichung des Einschreibens und Auslesens von Information in einen Matrixspeicher und aus demselben mit Hilfe von zu Ketten zusammengefaßten Schieberegistern,

F i g. 1OA, 1OB Prinzipdarstellungen bestimmter Registerbetriebsweisen und

F i g. 11 eine Prinzipdarsteüung einer Einrichtung zur Feststellung physikalischer Grenzen bei unterteilten Schieberegistern, deren Teile sich auf unterschiedlichen physikalischen Blöcken befinden.

Fi g. 1 zeigt das Blockschaltbild einer elektronischen Datenverarbeitungsanlage, die aus einem Prozessor (P) 10 sowie peripheren Geräten (I/O) 15 besteht, die für die Informationsein- und -ausgabe vorgesehen sind. Der Prozessor 10 verfügt über eine Reihe von Subprozessoren (PX-Pn) 13, die über eine Sammelleitung 14 untereinander und über eine Schnittstellenschaltung (MSPl) 12 mit einem übergeordneten Rechner, z.B. einem Wartungs- und Dienstrechner (MSP)XX verbunden sind. Der modular aufgebaute Prozessor 10 verfügt also über eine Reihe von Subprozessoren, denen jeweils verschiedene Aufgaben des Gesamtsystems übertragen sind. Der Subprozessor Pn steuert beispielsweise den Verkehr des Prozessors 10 mit den peripheren Geräten 15.

Der Verkehr des übergeordneten Rechners 11 mit den Subprozessoren PX-Pn erfolgt über ein Sammelleitungssystem 14, wobei auf der Seite des übergeordneten Rechners 11 eine Schnittstellenschaltung (MSPl) 12

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schaltungen vorgesehen sind, die in den Fig.2 und 3 näher dargestellt sind. Der Verkehr des übergeordneten Rechners muß nicht ausschließlich mit intelligenten Subprozessoren erfolgen, sondern er kann auch mit einfachen Einheiten durchgeführt werden, sofern sie eine gleiche oder ähnliche Schnittstelle zur Sammelleitung 14 haben, wie die Subprozessoren. Der Prozessor 10 verfügt ferner über einen Speicher (ST) 16, der im allgemeinen über die Speichersammelleitung 17 mit der Sammelleitung 14 und mit einem der Subprozessoren verbunden ist der die Funktion der Speichersteuerung wahrnimmt Diese Verbindungen sind in den Figuren nicht dargestellt

Insbesondere bei elektronischen Datenverarbeitungsanlagen der unteren Leistungsklasse spielen die Kosten der Informationsverteilung innerhalb der zentralen Steuerung eine bedeutende Rolle. Einsparungen auf dieser Seite, beispielsweise durch eine mehr serielle denn parallele Informationsübertragung tragen zur Reduzierung der Gesamtkosten erheblich bei. Dieses wird besonders deutlich, wenn man sich die einzelnen Aufgaben der Sammelleitung 14 innerhalb des Prozessors 10 vor Augen hält Diese Sammelleitung zwischen dem Wartungs- und Dienstrechner und den anderen Funktionseinheiten, beispielsweise den Subprozessoren, dient der Durchführung folgender Aufgaben:

Anfängliche Mikroprogrammladung mit vorhergehender Systemrückstellung,

Überwachung der Versorgungsspannung beim Ein und Abschalten,
Systemüberwachung,

Kommunikation zwischen dem Wartungs- und Dienstrechner und den Subprozessoren und den Ein/Ausgabegeräten,

logische Schnittstelle zwischen den Subprozessoren und dem Wartungs- und Dienstrechner,

Fehlerabspeicherung,

Fehlerprüfung,

manuelle Operationen,

Betriebsarteneinstellung.

F i g. 2 zeigt nun das Prinzip der Informationsübertragung über die in Fig. 1 dargestellte Sammelleitung 14. Diese Sammelleitung ist in Fig. 2 in die Leitungen 26a und 260 unterteilt. Die Datenübertragung von und zu dem Wartungs- und Dienstrechner zu und von den Subprozessoren erfolgt seriell über die Ringleitung, die aus einer Hinleitung FML (26b) und einer Rückleitung TML (26c) besteht.

Das Schnittstelleninformationsregister (I1R)2X, das Subprozessor-Datenregister (DR)22 sowie das Subprozessor-Adressenregister (AR)23 sind ihrer Struktur nach Schieberegister, bestehend aus zu Ketten ?usammengeschalteten Verriegelungsschaltungen, die seriell oder parallel geladen und ausgelesen werden können.

jo Alle Daten und Adressen werden über die FML-Le]-tung bitseriell vom Schnittstelleninformationsregister 21 zu den Registern der Subprozessoren verschoben, d. h. übertragen. Die Rückübertragung von Daten aus den Subprozessoren in das Schnittstelleninformations-

J₅ register 21 erfolgt ebenfalls bitseriell.

Die über die Leitung FML übertragenen Informationen können sowohl Daten als auch Adressen sein. Die Unterscheidung, ob eine Information als Daten oder als Adressen zu einer bestimmten Zeit zu betrachten sind, wird durch ein Signal auf der Leitung ADL getroffer mit dessen Hilfe ein in jedem Subprozessor befindlicher

Zeit die über die Leitung FML übertragene Information als Adresse zu betrachten, dann wird durch das Steuersignal auf der Leitung ADL der Schalter 24 so eingestellt, daß diese Information in das Adressenregister 23 gelangen kann. Der Weg, den die Information dabei nimmt, verläuft aus dem Schnittstelleninformationsregister 21 über die Leitung FML, die Abzweigung 246, den Schalter 24 und dessen Ausgangsleitung 24c in das Adressenregister 23.

Die Steuerung der Adressenübertragung wird so vorgenommen, daß alle über die Leitung FML übertragenen Subprozessor-Selektionsadressen gleichzeitig in die Adressenregister aller Subprozessoren PX-Pn übertragen werden. Die Schaltkreise für die Anschaltung eines Prozessors an die Sammelleitung 14 in F i g. 1 sind in F i g. 2 nur für den ersten Subprozessor PX dargestellt da diese Schaltkreise in den übrigen Subprozessoren mit den dargestellten identisch sind.

Sind dagegen die über die Leitung FML übertragenen Informationen als Daten zu interpretieren, dann gelangen sie nur in das Datenregister 22 desjenigen Subprozessors, der zuvor mittels seiner Adresse selektiert wurde. Der für dieses Übertragungsverfahren erforderliche Steuermechanismus arbeitet so, daß die in jedem Subprozessor vorhandene Identifizierungslogik die zuvor in das Adressenregister, z.B. 23, gelangte

Adresse untersucht, indem diese zu einem Adressendecoder und -vergleicher (ADEC& COMP)H übertragen wird. Dieser vergleicht die in ihm selbst gespeicherte Adresse des eigenen Subprozessors mit der zuvor in das Adressenregister 23 übertragenen Adresse. Bei deichheit der beiden Adressen liefert dieser Adressendecoder und -vergleicher 27 über die Leitung 27a ein Steuersignal ar den Schalter 24, so daß dieser in seine andere Lage umgeschaltet wird, in der er dann die weitere über die Leitung FML und 24b übertragene Information über seinen Ausgang 24a in das Datenregister 22 überträgt. Von dort können dann diese Daten beispielsweise über den Parallelausgang 22a aller Stufen des Datenregisters 22 an den gewünschten Datensenken des betreffenden Subprozessors verfügbar gemacht 1 -> werden.

Der Schalter 24 wird also von zwei Steuersignalen gesteuert: Einmal über ein Signal über die Leitung ADL, die den Schalter vor einer jeweiligen Übertragung von Adresseninformation in allen Subprozessoren so ein- >o stellt, daß die Adresseninformation in die Adressenregister 23 gelangen kann. Das zweite Signal wird von dem subprozessoreigenen Adressendecodierer und -vergleicher 27 dann erzeugt, wenn die eigene Adresse in einem Subprozessor festgestellt wird. Dieses Ausgangssignal des Adressendecodierers und ■ vergleichers schaltet den Schalter in demjenigen Subprozessor, der seine eigene Adresse erkannt hat, so um, daß die im Anschluß daran über die Leitung FML übertragenen Daten in das Datenregister 22 des Subprozessors gelangen. jo

Die Daten in dem Datenregister irgendeines der Subprozessoren PX bis Pn müssen nicht ausschließlich den Datensenken des eigenen Subprozessors zur Verfügung gestellt werden, sondern sie können auch, wie bereits erwähnt wurde, über die Leitung TML seriell ;> in das Schnittstelleninformationsregister 21 in der Schnittstellenschaltung des Wartungs- und Dienstrechners übertragen werden. Mit dieser Übertragung können Daten, die in einem Subprozessor generiert wurden, zum Wartungs- und Dienstrechner übertragen w werden. Auch diese Datenübertragung erfolgt bitseriell.

Zum Herein- und Herausschieben der Informationsimpuise in die bzw. aus den Daten- oder Adressenregistern 22 oder 23 sind verschiedene Techniken möglich. So kann beispielsweise die Steuerlogik (CTRL L)20 in der Schnittstelle MSPI des Wartungs- und Dienstrechners über die Leitung CGL ein Torsteuersignal genau festgelegter zeitlicher Länge übertragen, dessen Länge so bemessen ist, daß die in den einzelnen Subprozessoren und beispielsweise auch in der Schnittstelle ίο befindlichen Verschiebetaktsteuerungen (SCTL) 25 im Falle des Subprozessors Pi die erforderliche Zahl von Yerschiebeimpulsen erzeugen können, die ihrerseits im wesentlichen von der jeweiligen Stufenzahl der Register abhängt. «

Die Verschiebetaktsteuerung 25 kann im einfachsten Falle eine einzige Torschaltung sein, an deren einem Eingang der allen Einheiten gemeinsame Takt CLS im Falle eines synchronen Betriebs zugeführt wird und an dessen zweitem Eingang das über die Leitungen CGL «j und 25b übertragene Torsteuersignal genau festgelegter Dauer anliegt Werden beispielsweise 10 Verschiebeimpulse benötigt, dann ist die Länge des Torsteuersignals so bemessen, daß es 10 Taktimpulse aus dem Zeittaktsignal CLS durch die Torschaltung passieren <» läßt Diese Verschiebetaktimpuise, die der Ausgang der Torschaltung in der Verschiebetaktsteuerung 23 liefert, werden zu den Verschiebeeingängen der Schieberegister übertragen. Eine weitere Möglichkeit zur Erzeugung der Verse!,'ebeimpulse, die vor allen Dingen bei asynchronem Betrieb der einzelnen Subprozessoren und Systemelemente verwendet werden kann, besteht darin, über die Leitung CGL die Verschiebeimpulse direkt von der Schnittstelle MSPf zu übertragen, wobei die Verschiebeimpulse entweder in der Steuerlogik 20 erzeugt oder, wenn die Verschiebeimpulse an anderer Stelle erzeugt werden, von dieser deren Übertragung gesteuert werden.

Einzelheiten der Verschiebeimpulserzeugung sind in den Fig. 4 und 4a sowie 5 dargestellt. Zunächst zeigt Fig.4 die Verschiebeimpulserzeugung für den asynchronen Betrieb der Subprozessoren. In Verbindung mit Fig.4a ist zu sehen, daß die Zeittaktimpulse auf der Leitung CLS fortlaufend erzeugt werden. Das über die Leitungen CGL und 25b übertragene Torsteuersignai öffnet die Torschaltung 40 in der Verschiebeimpuls steuerung 25 für eine solche Dauer, daß die gewünschte Anzahl von Verschiebeimpulsen, im vorliegenden Beispiel 10, auf die Ausgangsleitung 25a übertragen werden.

F i g. 5 zeigt die Verschiebetaktsteuerung 25 für einen synchronen Betrieb, wobei festzustellen ist, daß diese Verschiebetaktsteuerung 25 nur aus einer einzigen durchgehenden Leitung besteht, die zu dem Schalter 24 in F i g. 2 weiterführt.

Einzelheiten des Schalters 24 sind in Fig. 6 dargestellt. Die zentralen Elemente dieses Schalters sind zwei Umschaltekontakte 61 und 62 eines elektromechanischen oder rein elektronischen Relais, die von einer Schaltersteuerung (SW-CTL)GO in Abhängigkeit von Steuersignalen betätigt werden, die über die Leitungen 24d und 27a zu der Schaltersteuerung 60 übertragen werden. Die gestrichelte Linie 63 zeigt die Wirkverbindung von der Schaltersteuerung 60 zu den Umschaltekontakten 61 und 62.

Es ist auch eine Möglichkeit denkbar, bei der mittels des Schalters 24 nur die Verschiebetakteingänge und die Ausgänge des ausgewählten Datenregisters umgeschaltet werden, während die Informationseingänge des Adressenregisters und des Datenregisters iest mit der Leitung FmL verbunden binti.

Die Umschaltekontakte 61 und 62 sind in Fig.6 in einer Position dargestellt, in die sie durch ein Steuersignal auf der Leitung 27a stets eingestellt werden. In dieser Lage ist die Leitung 24b mit der Leitung 24c und die Leitung 25a mit der Leitung 24/ verbunden. In die andere Lage werden die Umschaltkontakte 61 bzw. 62 durch ein Steuersignal auf der Leitung 24deingestellt, so daß dann die Leitung 24b mit der Leitung 24a und die Leitung 25a mit der Leitung 24e verbunden ist. Mit dieser Schaltung wird erreicht, daß durch ein Steuersignal auf der Leitung ADL, die zur Unterscheidung der über die Leitung FML übertragenen Information in Adressen oder Daten vorgesehen ist, der Schalter 24 so eingestellt wird, daß sowohl die Informationsleitung FML über die Leitungsabschnitte 24b und 24c als auch die Verschiebeimpulsleitung 25a über den Teilabschnitt 24/ auf das Adressenregister 23 geschaltet sind.

Durch ein Steuersignal auf der Leitung 27a, das gegeben wird, wenn der Adressendecodierer und -vergleicher 27 die eigene Adresse, d. h. die Adresse des eigenen Verarbeitungsmoduls, erkennt, wird die Kontaktlage der Umschaltkontakte 61 und 62 geändert, so daß nun die Informationsleitung FML und die Verschiebeimpulsleitung 25a auf das Datenregister 22

geschaltet sind.

Eine elektronische Realisierung des Schalters 24 zeigt Fig.8. Zentrales Element dieses Schalters ist eine Verriegelungsschaltung 80, die über ein Signal auf der Leitung 24c/ eingestellt und von einem Signal auf der Leitung 27a rückgestellt wird. In der Einstellage führt der Ausgang A 1 ein der binären Eins entsprechendes Ausgangssignal und der Ausgang A 2 ein der binären Null entsprechendes Signal. In der Rückstellage sind die soeben genannten Signalverhältnisse an den beiden Ausgängen umgekehrt. Ein Impuls auf der Leitung 24c/ beispielsweise bewirkt, daß der Ausgang A 1 ein der binären Eins entsprechendes Ausgangssignal führt, das zu den UND-Gliedern 81 und 83 übertragen wird und diese UND-Clieder für eine Übertragung vorbereitet, Wenn nun Signale auf den Leitungen 246 und 25a vorliegen, werden diese über die UND-Glieder 83 und 81 auf die Leitungen 24c bzw. 24/ übertragen. Dieses entspricht einer Durchschaltung der Informationsleitung FML und der Verschiebeimpulsleitung CGL bzw. 25a auf das A dressenregister 23.

Ein über die Leitung 27a übertragener Impuls beispielsweise stellt die Verriegelungsschaltung 80 wieder zurück, so daß an ihrem Ausgang A 2 ein der binären Eins entsprechendes Signal anliegt, das die UND-Glieder 82 und 84 für eine Durchschaltung vorbereitet. Auf diese Weise wird der Schalter 24 umgeschaltet, so daß nun die Informationsleitung FML und die Verschiebeimpulsleitung CGL bzw. 25a auf das Datenregister 22 über die Teillenungen 24a bzw. 24e auf das Datenregister 22 umgeschaltet werden.

Während die Erzeugung der Verschiebeimpulse bereits ausführlich im Zusammenhang mit den F i g. 4,4a und 5 erläutert wurde, wird im folgenden die Erzeugung des Rückstellsignals auf der Leitung 27a für die Umschaltung des Schalters 24 an Hand der Fig. 7 erläutert. Wie bereits erwähnt wurde, wird das Ausgangssignal auf der Leitung 27a von dem Adressendecodierer und -vergleicher 27 dann erzeugt, wenn die in seinem Adressenregister befindliche Adresse, die in einem zuvor erzeugten Übertragungsvorgang in dieses Adressenregister eingegeben wurde, der Adresse seines eigenen Subprozessors, beispielsweise des Subprozessors P1 in F i g. 2, entspricht. Es ist für diesen Zweck ein Vergleicher (COMP)TX vorgesehen, an dem die beiden miteinander zu vergleichenden Adressen anliegen. Die in die Adressenregister 23 aller Subprozessoren übertragene Adresse eines auszuwählenden Subprozessors wird über die Leitung 23a zu dem Vergleicher 71 übertragen. Die subprozessoreigene Adresse befindet sich in einem internen Adressenregister (A-REG)70, das am vorteilhaftesten bei der anfänglichen Programmladung (ICPL) über eine interne Leitung 72 mit der Subprozessoradresse geladen wurde. Diese Adresse steht ebenfalls am Eingang des Vergleichers 71 zur Verfügung.

Bei einer festgestellten Gleichheit liefert der Vergleicher 41 an seinem Ausgang ein Signal, das zu einem Eingang des UND-Gliedes 73 übertragen wird Der andere Eingang dieses UND-Gliedes 73 führt zur Taktleitung CLS, die durch Übertragung eines Impulses zur gewünschten Zeit das Ausgangssignal des Vergleichers auf die Leitung 27a überträgt das die gewünschte Umschaltung des Schalters 24 vom Adressenregister 23 auf das Datenregister 22 vornimmt.

Die vorstehend erläuterten Operationen sind Elementaroperationen der in einem Subprozessor für die Datenübertragung vorgesehenen Elementarschaltkreise.

Im folgenden werden nun Funktionen aufgeführt, deren Ausführung über die Sammelleitung 14 in F i g. 1 möglich sind. Es gilt hierbei zu unterscheiden zwischen Funktionen, die bei einem laufenden Subprozesscr und solchen, die nur bei einem gestopptem Subprozessor durchgeführt werden können.

Zur Gruppe der Funktionen, die nur mit einem laufenden Subprozessor ausgeführt werden können, gehört die Status-Abfrage eines Subprozessors, mil ίο deren Hilfe zur Erhöhung der Sicherheit zunächst eine positive Adressenrückmeldung und danach die Meldung des gegenwärtigen Zustandes des Subprozessors an die Schnittstelle 12 in F i g. 1 erfolgt.

Zu dieser Gruppe zählt ferner die Eingabe von is Information, d. h. Laden eines Steuerregisters (nicht dargestellt) in dem ausgewählten Subprozessor '.ur Steuerung desselben bei der Durchführung manueller Operationen, beim Starten und Stoppen oder ähnlichen Funktionen. Das Steuerregister und die in ihm gespeicherte Information übernimmt hierbei Funktionen, die etwa dem Einstellen von Konsol-Schaltern bei solchen Maschinen entspricht, deren manuelle Operationen von Konsol-Schaltern gesteuert werden.

Schließlich gehört auch zu dieser Gruppe die programmierte Übertragung von Daten zwischen dem Wartungs- und Dienstrechner 11 in Fig. 1 und den aufgerufenen Subprozessoren 13. Mit Hilfe dieser Funktionen können Bytes bitseriell im Mikroprogramm eines gewünschten Subprozessors von dem Wartungs- und Dienstrechner ausgetauscht oder ergänzt werden.

wobei dieser Austausch oder diese Ergänzung in beiden Richtungen erfolgen kann, d. h. auch ein Subprozessor ist in der Lage, mit Hilfe dieser Funktion Bytes im Steuerprogramm des Wartungs- und Dienstrechners oder in einem anderen Subprozessor auszutauschen oder zu ergänzen.

Zu den Funktionen, die nur bei einem gestoppten Subprozessor möglich sind, zählen das Abfragen von zu Ketten zusammengeschalteten Verriegelungsschaltungen, die letztlich die Schieberegister bilden,

das Laden von Schieberegisterketten und

Has I ρςρη und Schreiben von matrixartip 7ii<;am-

mengeschalteten Speicherzellen mit Hü'e von Schieberegisterketten.

Bevor nun die Operationen für die Durchführung der vorstehend genannten Funktionen erläutert werden, sei zunächst noch einmal auf die Schaltkreisstruktur der Schnittstelle 12 zwischen dem Wartungs- und Diens;-rechner 11 einerseits und der Sammelleitung 14 und den Schaltkreisen der Subprozessoren 13 in Fig. 1 näher eingegangen. Fig.3 zeigt im oberen Teil die wesentlichen Schaltkreiselemente der Schnittstelle MSPl(M). Diese sind das Schieberegister (SRL) 31, das Steuerregister (ECR) 30, das über drei Adressen A, B und C adressierbar ist, Jie Steuerlogik (CL) 32, die auch einen Verschiebungszähler enthält und das Abfühlregister (ESR) 33, das über zwei Adressen, die Adressen D und E, adressierbar ist

fco Das Schieberegister 31 kann parallel von dem externen Steuerregister 30 eingestellt und von dem Abfühlregister 33 abgefragt werden. Ferner kann es seine Information seriell an die Leitung FML abgeben oder über die Leitung TML empfangen, wie es auch

b5 bereits im Zusammenhang mit F i g. 2 kurz angedeutet wurde.

Die Funktionen des externen Steuerregisters 30 sind dabei folgende:

Einstellen mit der Adresse A:

Bei dieser Funktion werden die Daten mit korrekter Parität in das Schieberegister 31 eingegeben.

Einstellen mit der Adresse B:

Die Daten werden ohne Parität in das Schieberegister 31 eingegeben.

Einstellen mit der Adresse C:

Die Steuerlogik 32 wird in der folgenden Weise aufgesetzt:

Bit: 0

Reserve

Verschiebung urn O bis 15

¹ Einstellimpuls (SET)

— Eip.steüimpuis auf der Leitung ADL für den Schalter24 (Fig. 2)

Wie zu sehen ist bilden die Bits 0 und 1 eine Reserve für eine mögliche spätere Zusatz-Steuerfunktion.

Das Bit 2 dient zur Einstellung des Schalters 24 in 1-' i g. 2, und es wird über die Leitung ADL übertragen. Es dient, wie bereits mehrfach erwähnt wurde, der Einstellung des Schalters 24 derart, daß Information, die

über die Leitung FML übertragen wird, in da Adressenregister 23 in F i g. 2 gelangt.

Bit 3 dient zur Erzeugung eines Einstellimpulses SE in dem Steuerdecodierer 34, der in jedem Subprozesso vorhanden ist. Dieser Einstellimpuls dient zur Durch schaltung einer Torschaltung, die aufgrund der übertra genen Steuerinformation oder auch Abfühlinformatioi nach der Decodierung im Decodierer 34 ausgewähl wurde. Diesem Steuerimpuls ist also die letzti

ίο Zeitsteuerfunktion bei der Durchführung einer Fimktioi übertragen worden.

Die Bits 4 bis 7 schließlich geben in binärer Codierunj die Verschiebungslänge an, um die eine seriell! Verschiebung von Information, insbesondere in dei

is Schieberegistern der Subprozessoren, durchgeführ werden solL Diese binäre Codierung der Verschiebungs

. länge wird im Steuerdecodierer 34 des jeweiligei

Subprozessors in die erforderliche Anzahl von Schie

beimpulsen umgewandelt oder in ein Taktsigna bestimmter Dauer, das die gewünschte Menge ar Zeittsktinipulsen, die in einem Subprozessor !oka erzeugt werden, zu den Schieberegistern gelangen läßt Es handelt sich hierbei um die synchrone odei asynchrone Übertragung, die bereits im Zusammenhang mit den F i g. 4,4a und 5 ausführlich erläutert wurde.

Die Funktion des Abfühlregisters 33 wird mit Hilft der Adressen D und E gesteuert. Das Abfühlen mit dei Adresse D bedeutet, daß der Inhalt des Schieberegister; abgefohlt und zu diesen Daten die korrekte Paritä

jo generiert wird. Bei der Steuerung mit der Adresse / wird folgendes abgefühlt:

Reserve

Paritätsprüfung der Information im Schieberegister Status des Verschiebetores

Die Steuerlogik 32 dient zur Durchführung mehrerer Aufgaben. Zunächst obliegt ihr die Zählung der Verschiebungsschritte und damit die Feststellung der gesamten Verschiebungslänge, die mit einer durch die Adresse C im externen Steuerregister 30 aufgesetzten Information definiert wird.

Ferner wird die Leitung ADL aufgesetzt, wie es durch Bit 2 der im Steuerregister 30 mittels der Adresse C % aufgesetzten Information spezifiziert ist.

Wenn Bit 3 (vgl. F i g. 3) der mittels Adresse C im Steuerregister 30 aufgesetzten Information eine binäre Eins ist, dann wird von der Steuerlogik ein Einstellimpuls 5£Tauf eine Einstelleitung gegeben, die sich in der Sammelleitung 38 in F i g. 3 befindet und nicht gesondert dargestellt ist. Es ist diejenige Leitung, die, wie bereits zuvor schon erläutert wurde, eine Torschaltung steuert, die als letzte Funktion eines Steuer- oder Abfühlauftrages in dem ausgewählten Subprozessor eine Übertra- _M gung innerhalb des Subprozessors oder nach außen zur Schnittstelle oder zu einem anderen Subprozessor vornimmt oder sperrt, je nach dem, welche Funktion das von diesem Signal gesteuerte Tor innerhalb des Datenflusses wahrzunehmen hat. _h-,

Diese durch Bit 3 der mit der Adresse C aufgesetzte Information dient zur Erzeugung des Einstellimpulses SET in der Steueriogik 32 ir, F i g. 3. Er wird dort generiert, wenn das Torsteuersignal für die Übertragung der gewünschten Anzahl von Verschiebeimpulsen wieder abgeschaltet ist Gegebenenfalls kann der Zeitpunkt für die Erzeugung des Einstellimpulses SEI auch verzögert erfolgen, nachdem die Rückflanke des Torsteuersignals festgestellt wurde. Dieses gilt sowohl für das Torsteuersignal, das für die Übertragung von Adressen als auch Daten für die notwendige Verschiebung sorgt Das Einstellsignal SET wird in dem Subprozessor zu einer weiteren Torschaltung geleitet, deren anderer Eingang an einer Informationsleitung liegt, über die bestimmte Schieberegister in dem Subprozessor parallel geladen werden können. Außerdem kann das Einstellsignal SfTiη dem ausgewählten Subprozessor logisch mit anderen Signalen verknüpft werden, die beispielsweise durch die Decodierung einer internen Adresse gewonnen werden. Eine weitere Verknüpfung kann auch mit einem Signal erfolgen, das durch das Signal einer bestimmten Bitstelle im Datenregister erzeugt wird. Mit Hilfe des Einstellimpulses SET ist es möglich, den Parallelbetrieb interner Register zu steuern.

Wenn schließlich eine Adresse verschoben werden soll und die Verschiebung 14 Schritte betragen soll, dann werden 8+1 Bits aus dem Schieberegister 31 ausgesendet, denen 4+1 Nullbits folgen.

Obwohl die Anlage mit einer Byteorganisation von 8 Informationsbits plus einem Paritätsbit je Byte arbeitet, können aber beliebige Datenkonfigurationen gewählt werden, von denen die Adressenkonfiguratio-

nen, die noch erläutert werden, als Beispiel dienen können.

Die Sequenz der seriellen Datenübertragung ist der nachstehenden Darstellung zu entnehmen:

Verschieberichtung

Byte 1 —

0 1 2

höchster Stellenwert niedrigster Stellenwert ·

Es ist in dieser Darstellung zu erkennen, daß bei der Sequenz der seriellen Datenübertragung zunächst das Paritätsbit (P), dann das hochstellige (0) und zum Schluß das niedrigstellige Bit (7) eines Bytes übertragen wird. Es lassen sich beliebig viele Bytes durch Aneinanderkettung übertragen, wobei allerdings zu berücksichtigen ist, daß die Zahl, die sich letztlich aus den gesamten Verschiebeschritten bei einem Übertragungsakt zusammensetzt, nicht größer sein darf als die Zahl der Verschiebeschritte, die sich maximal aus dem Umfang der gewählten Verschiebeschrittcodierung ergibt. Dieses gilt streng nur für die Erzeugung der Länge des Toröffnungssignals aus der Codierung der Verschiebe-• schritte für die Tore, über die Verschiebetakte übertragen werden, wie es beispielsweise aus F i g. 4 ersichtlich ist.

Wird hingegen eine Lösung nach Fig.5 gewählt, dann ist der Umfang der Verschiebeschritte und damit die Zahl der übertragenen Bytes nicht durch eine solche Codierung begrenzt, sondern sie wird innerhalb der Anlage auf andere Weise abgeleitet.

In F i g. 3 ist die Schaltkreisstruktur eines Subprozessors, beispielsweise des Subprozessors Pi oder Pn, in einer etwas anderen Form dargestellt wie in F i g. 2. Die Funktion des Schalters 24, der Verschiebeschrittsteuerung 25 sowie der Register 22 und 23 und des Adressendecodierers und -vergleichers 27 ist in die beiden Bauelemente 34 und 35 integriert, wobei die Schaltkreisstruktur 34 als Steuerdecodierer (CDEC) und die Schaltkreisstruktur 35 als Adrcssendecodierer und Serien/Parallelwandler (ADEC& SD) bezeichnet wird.

Die Ein- und Ausgänge des Adressendecodierers und Serien/Parallelwandlers 35 sind der Ketteneingang CHI und Kettenausgang CHO, die für den Bei ^b von Matrizen vorgesehen sind, die später noch erläutert werden. Dann gibt es einen Eingang und einen Ausgang, der mit BDT bezeichnet ist und für die byteweise Datenübertragung vorgesehen ist Schließlich ist noch ein mit MPD bezeichneter Ausgang vorhanden, der für die subprozessorinterne Adressenvordecodierung verwendet wird.

Nicht besonders dargestellt in der zu einem Subprozessor, z. B. Pi, gehörenden Schaltkreisstruktur sind auch ein Steuerregister sowie eine Zustande-Verriegelungsschaltung für die Auftragsabfrage innerhalb eines Subprozessors. Diese Auftragsabfrage besteht darin, daß in den Pausen zwischen den Bearbeitungen aufeinanderfolgender Aufträge mit Hilfe des Steuerprogramms, das in den Subprozessoren gespeichert ist, das Auftreten bestimmter Bits in bestimmten Registern überwacht wird, wobei diese Bits wieder für eine Bedienungsanforderung eines Auftrages Indikativ sind.

Ferner sind in der Schaltkreisstrukiur eines Subprozessors Übertragungsregister 100, 101 in Fig. 10 vorgesehen, die für die Übertragung von Daten zu einem Subprozessor und für die Übertragung von einem Subprozessor zu der Schnittstelle oder einem anderen Subprozessor vorgesehen sind. Die folgende Darstellung zeigt Adressenformate, die beispielsweise in dem beschriebenen Subprozessor verwendet werden können:

<	0	1	2	1. BYTE	4	5	SUBPROZESSOR-ADRESSE	6	7	Pl	2	BYTE	3	INTERNE ADRESSE NIEDRIGSTELL1G
			3				INT. ADR. HÖCHST.		0	1

Dieses Adressenformat läßt insbesondere zwei Formen der Adressierung zu, von denen die eine die sogenannte kurze Adressierung und die andere die sogenannte lange Adressierung ist.

Bei der kurzen Adressierung wird vom Programm des Wartungs- und Dienstrechners 11 in F i g. I nur ein Byte als Adresse ausgesendet, das die Einheitenadresse und die hochstellige interne Adresse umfaßt. Die übrigen Teile der Adresse bestehen aus O-Bits. Wie das Format der Darstellung erkennen läßt, erlaubt die kurze Adressierung vier interne Adressen, und zwar die Adresse für die zuvor schon erwähnte Auftragsabfühlung, eine Adresse für eine gegebenenfalls erweiterte

t>n Auftragsabfrage, eine Adresse des Übertragungsregisters 100 in Fig. IOa, in das Daten von außen her übertragen werden, und die Adresse des Übertragungsregisters 100 in Fig. 10b, von dem Daten nach außen abgegeben werden. Außen bedeutet im vorliegenden

hi Falle stets außerhalb des betrachteten Subprozessors.

Um diese Adresse über die Sammelleitung 14 in Fig. I zu übertragen, sind 14 Verschiebeschritte erforderlich, und zwar ein Verschiebeschritt für das

Paritätsbit Pi, sechs Verschiebeschritte für die Subprozessoradresse, zwei Verscbiebeschritte für die interne hochstellige Adresse, die insgesamt das erste Byte der Adresse bilden, sowie einen weiteren Verschiebeschritt für das Paritätsbit P2 und schließlich vier weitere Verschiebeschritte für die Bits in der internen niedrigstelligen Adresse, die bereits Teil des zweiten Bytes sind und im Falle der kurzen Adressierung stets binäre Nullen sind.

Mit den sechs Bitstellen der Subprozessoradresse lassen sich insgesamt 64 Subprozessoren adressieren. Ferner verfügt dieses oben dargestellte Adressenformat über sechs Bits für die interne Adresse, so daß sich auf ihr 64 interne Schaltkreiskomplexe, beispielsweise die & genannten Register 100 und 101, und weitere in einem

Subprozessor vorhandene Schieberegisterketten adressieren lassen. Die früher schon erwähnten Reserve-Bits 0 und 1 können hier z. B. zur Adressenerweiterung verwendet werden.

Die lange Adressierung, die auch aus der obigen Darstellung des Adressenformats zu erkennen ist, besteht aus einem ersten Byte zu insgesamt 9 Bits und einem zweiten Byte zu insgesamt 5 Bits. Bei der langen Adressierung werden also noch vier niedrigstellige Adressenbits zur Adressierung von insgesamt 64 internen Schaltkreiskomplexen verwendet.

Bei einem laufenden Subprozessor können eine Reihe von dynamischen Funktionen ausgeführt werden. Zu diesen dynamischen Funktionen zählt die bereits erwähnte Auftragsabfrage mit dem nachstehenden Format

0	]	2	3	<	5	SUBPROZESSOR-ADRESSE	6	7
SUB PROZESS. STATUS

sowie die erweiterte Auftragsabfragc mit dem Format:

0	I	2	3	4	5	6	7
							MSP- ANFORD.

wahlfrei!

Aus dem Format der Auftragsabfrage ist zu erkennen, daß die Bits 0 bis 5 der Subprozessoradresse zugeordnet sind und die Bits 6 und 7 dem Status des adressierten Subprozessors. Mit Hilfe einer derartigen Information ist ein Subprozessor in der Lage, dem Wartungs- und Dienstrechner 11 in Fig. I über die Sammelleitung 14 und die Schnittstelle 12 seinen Zustand mitzuteilen. Das Bit 6 in diesem Format kann z. B. einer programmgesteuerten Subprozessorapforderung PCUR und das Bit 7 der Mitteilung eines anormalen Zustandes in irgendeinem Schaltkreiskomplex des Subprozessors vorbehalten sein.

Bei der erweiterten Auftragsabfrage können beispielsweise die Bits 0 bis 6 beliebigen, noch zu definierenden Aufgaben zugeordnet werden; lediglich Bit 7 kann einer Anforderung (MSPREQ) des Wartungs- und Dienstrechners 11 zugeordnet sein.

Die Information bezüglich der Auftragsabfrage oder der erweiterten Auftragsabfrage wird über die Schnittstelle MSPI in den Schaltkreiskomplex 35, genauer gesagt in die Schieberegister des Serien/Parallelwandlers des selektierten Subprozessors eingegeben, wenn die entsprechende interne Adresse für diesen Schaltkreiskomplex ausgewählt und der Einstellimpuls, der bereits vorher ausführlich erläutert wurde, erzeugt wurde.

Für mikroprogrammgesteuerte Subprozessoren ist auch eine Möglichkeit der bytebreiten Übertragung von und zu den Subprozessoren vorgesehen, die ui den

ίο Fig. 10a und 10b dargestellt sind. Überhaupt liegen der Datenformatierung keine Beschränkungen auf, sie kann vielmehr sehr leicht von einem Format in ein anderes transformiert werden — durch geeignete Wahl der Verschiebeimpulse und Breite der Senkenregister.

Fig. 10a zeigt das bytebreite Register 100 (XTU- REG) für die Übertragung eines Bytes von außen in den selektierten Subprozessor über die Leitung 102. Dieses Byte kann über die Leitung 104 wieder seriell nach außen übertragen werden oder in paralleler Form über die Leitung 106 im eigenen Subprozessor verfügbar gemacht werden.

In ähnlicher Form erfolgt der Verkehr in Gegenrichtung über das Register 101, das in Fig. 10b dargestellt ist. Das Byte wird in diesem Falle vom Subprozessor über die Leitung 107 parallel in das Register 101 (XFU-REG) übertragen und kann in serieller Form über die Leitung 105 nachi:ußen übertragen werden. Ebenso ist es auch möglich, über die Leitung 103 dieses Register von außen her zu laden.

jo Das Register 100 empfängt also die Daten seriell vom Wartungs- und Dienstrechner 11 in F i g. U und kann sie dem eigenen Subprozessor in paralleler Form zur Verfügung stellen. Das Register 101 dagegen empfängt diese Daten parallel vom eigenen Subprozessor und kann sie seriell an den Wartungs- und Dienstrechner 11 in F i g. 1 übertragen.

Jedes dieser beiden genannten Register kann über die zuvor erläuterte kurze Adressierung erreicht werden.
Die Synchronisierung von Multibvteübertragungen erfolgt mit Hilfe von zwei Verriegelungsschaltungen PCUR und MSP REQ (nicht dargestellt), die von den bereits erwähnten Bits 6 im Format der Auftragsabfrage und von dem Bit 7 im Format der erweiterten Auftragsabfrage gesteuert werden. Die beiden genannten Verriegelungsschaltungen können sowohl vom Wartungs- und Dienstrechner 11 in Fig. 1 als auch von den jeweiligen Subprozessoren abgefragt werden. Die vom Bit 7 gesteuerte fMSV-ZJEQ^-Verriegelungsschaltung wird eingestellt, wenn die interne Adresse des Registers 100 in Fi g. 10a eingestellt und über die bereits im Zusammenhang mit der Fig. 3 erläuterte Leitung der Einstellimpuls SET abgegeben wird. Die Rückstellung dieser Verriegelungsschaltung kann jedoch nur durch den eigenen Subprozessor erfolgen.

Die vom Bit 6 des Formats der (einfachen) Auftragsabfrage gesteuerte Verriegelungsschaltung PCUR wird von dem zugehörigen Subprozessor eingestellt. Seine Rückstellung erfolgt, wenn die interne Adresse des Registers 101 ausgewählt und über die bereits erwähnte Leitung wiederum der Einstellimpuls übertragen wird.

Für die Ausführung statischer Funktionen muß der Subprozessor vorher gestoppt werden, und zwar entweder durch eine bestimmte Einstellung des nicht dargestellten Steuerregisters oder durch einen Fehlerstop des Subprozessors. Alle Schieberegister innerhalb eines Subprozessors können mit der zuvor erwähnten langen Adressierung ausgewühlt werden. Wurde ein

bestimmtes selektiert, dann kann es seriell ausgelesen und auch seriell geladen werden.

Bezüglich der Länge der aus zu Ketten zusammengeschalteten Verriegelungsschaltungen bestehenden Schieberegister gibt es prinzipiell keine Einschränkungen, sie sind jedoch noch leicht und mit Vorteil zu handhaben bis etwa 2⁸ (256) Stufen. Außerdem empfiehlt es sich, wichtige Information, wie beispielsweise Prüfinfonnation, an den Anfang einer Kette zu stellen, so daß Prüfsignale vor der geprüften Logik ausgelesen werden können. Aus diesem Grunde empfiehlt sich auch eine Sequenz der Datenübertragung, beginnend mit dem Paritätsbit, dem dann das hochstellige Bit folgt, bis schließlich als letztes das niedrigstellige Bit übertragen wird. Die Bits müssen längs eines Datenpfades sequentiell sein und dürfen nicht von einem anderen Signal unterbrochen werden.

Bei der Herstellung der Subprozessoren und der übrigen Teile der Anlage in hochintegrierter Technik ist es durchaus möglich, daß ein Schieberegister nicht auf ein und demselben Chip unterzubringen ist, sondern, daß je zwei oder mehr Chips notwendig sind. E; ergeben sich daraus zwangsläufig Unterschiede zwischen den Grenzen (CHB) der logischen Einheiten (LU) und physikalischen Einheiten, welch letztere beispielsweise durch die Chipgrenzen gegeben sind. Aus Gründen der Austauschbarkeit von Schaltkreisen von Maschinen am Einsatzort des Kunden im Fehlerfall ist es deshalb notwendig, festzustellen, innerhalb welcher physikalischen Grenzen sich beispielsweise defekte Schaltkreise bewegen. Für diesen Zweck ist die Identifizierung von physikalischen Grenzen von essentialer Bedeutung. In F i g. 11 sei beispielsweise für ein solches Schieberegister, das aus seriellen Ketten von Verriegelungsschaltungen SRL besteht, eine solche physikalische Grenze bei 110. Die Kette von Verriegelungsschaltungen ist daher so organisiert, daß die erste Stufe des Schieberegisters nach der Grenze auf dem nächsten Chip eine sogenannte Prüfstufe CHK SRL ist, die über die Leitung 118 erreichbar ist. Die danach folgende erste Stufe des Schieberegisters ist jedoch funktionell die letzte Stufe LFSRL einer Funktionseinheit LU. Diese Stufen sind über die Leitungen 115, 116, 117, 119 zu erreichen. Zur Identifizierung der Chipgrenze (CHB) 110 ist der Ausgang 113 der Prüfstufe über einen Inverter 114 mit dem Ausgang der leuten funktionellen Stufe LFSRL verbunden. Auf diese Weise wird ein Sprung in der Datenkonfiguration erzeugt, der mit bekannten technischen Mitteln identifizierbar ist.
Eine weitere Betriebsweise der Einrichtung zeigt Fig.9, bei der Matrizen (ARR)90 für Schreib- und Lesevorgänge angesteuert werden. Ein Dateneingangi-Schieberegister (DlR)Bi, ein Adressenschieberegister (ADR)Vl sowie ein Datenausgangs-Register (DOR)Vi, die ebenfalls Schieberegister der bereits beschriebenen Art sind, sind über die Verbindungsleitungen 97 und 98 zwischen den genannten Registern zu einer Schieberegisterkette zusammengeschaltet. Beschickt wird diese Schieberegisterkette über die Eingangsleitung CHI;

ίο entnommen werden die Daten über die Ausgangsleitung CHO(VgIF ig. 3).

Beim Einschreiben von Daten in den Speicher 90 wird zunächst die Adresseninformation und unmittelbar danach die einzuschreibende Information bereitgestellt,

die dann mit Hilfe der Verschiebetakte so durch die beiden Schieberegister 91 und 92 verschoben werden, daß am Ende der Verschiebung die vollständige Adresse im Register 92 und die vollständigen Eingabedaten in dem Schieberegister 91 stehen. Die Adresseninforma-

2u tion wird dann über die Leitung ?; an die Matrix angelegt, während die Eingabedaten ühtr i\e Leitung 94 bereitgestellt werden.

Bei einem Lesevorgang kann man so vorgehen, daß zunächst die Adresseninformation bereitgestellt und

dann eine solche Anzahl von binären Nullen angeschlossen wird, wie das Dateneingangs-Register 91 Stufen aufweist. Es wird dann diese Gesamtinformation so lange verschoben, bis die vollständige Adresseninformation wieder im Adressenregister 92 neht. Über die Leitung 96 wird dann das Datenausgangsregister 93 parallel mit den Daten geladen, die aus der adressierten. Speicherstelle ausgelesen wurden. Danach werden die aus dem Speicher 90 ausgelesenen Daten aus dem Datenausgangs-Register 93 über die Ausgangsleitung

CHO herausgeschoben und an den benötigten Stellen im eigenen Subprozessor oder extern, verfügbar gemacht.

Ein Vergleich mit Fig. 3 zeigt, daß die Dateneingangsleitung CHI und die Datenausgangsleitung CHO

•»ο jeweils an den Adressendecodierer und Serien/Parallelwardler35 eines jeden Subprozessors angeschaltet sind. Die mit der Matrix zusammenhängenden Operationen werden also auch hier z. B. über den Steuerdecodierer 34 und den Schaltkreiskomplex 35 gesteuert.

Aber auch das Schnittstelleninformationsregister 21 kann diesen Zweck erfüllen, wenn es statt des Schieberegisters im Adressendecodier- und Serien/Parallelwandler 35 mit den genannten Schieberegistern 91, 92 und 93 zu einem Ring zusammengeschaltet ist.

Hierzu 2 Blatt Zeichnungen

Claims (22)

Patentansprüche:

1. Steuereinrichtung zum Informationsaustausch zwischen einer übergeordneten Steuerung und einer beliebigen Anzahl von Verarbeitungseinheiten, die sowohl aktiv als auch gestoppt sein können, jeweils über ein Adressenregister und Datenregister verfügen und über eine Daten- und Steuerleitung miteinander verbunden sind, dadurch gekennzeichnet, daß in der Schnittstelle (12) der übergeordneten Steuerung (U) ein Schieberegister (21) mit einer Länge vorgesehen ist, die der Informationsbreite dieser übergeordneten Steuerung angepaßt ist, das im Sende- und Empfangsfalle den parallel zugreifbaren Teil der zu übertragenden Information enthält, daß femer beim Selektionsvorgang der Verarbeitungseinheiten durch die übergeordnete Steuerung deren Schieberegister zu allen Adreßschieberegistern der während des Selektions-Vorgangs parallel an die übergeordnete Schnittstelle angeschlossenen Verarbeitungseinheiten in Reihe geschaltet ist und daß nach dem Selektionsvorgang nur das Datenschieberegister der selektierten Verarbeitungseinheit, das im Sende- und Empfangsfalle den parallel zugreifbaren Teil der zu übertragenden Information enthält, mit dem Schieberegister der übergeordneten Schnittstelle zu einem Ring zusammengeschaltet ist, während alle übrigen Schieberegister abgetrennt sind, so daß der Informationsaustausch zwischen den zu einem Ring zusammengeschall:ten Schieberegistern durch eine Rotationsverschiebung erfolgt.

2. Steuereinrichtung nach Anspruch 1, dadurch gekennzeichnet, daß die Verarbeitungseinheiten (13; Fig. 1) mehr oder weniger intelligente Subprozessoren (P 1 bis Pn) und die übergeordnete Steuerung ein Warnings-und Dienstrechner (11) sind.

3. Steuereinrichtung nach Anspruch 1, dadurch gekennzeichnet, daß zur Unterscheidung zwischen dem Selektionsvorgang und dem eigentlichen Informationsaustauschvorgang zwischen der Schnittstelle (12) der übergeordneten Steuerung und den Verarbeitungseinheiten (13) eine einzige Steuerleitung (ADL) vorgesehen ist, an die von der übergeordneten Steuerung ein Signal angelegt wird, das auf eine Umschalteinrichtung (24) in jeder Verarbeitungseinheit einwirkt und den Selektionsoderden Informationsaustauschmodus bestimmt.

4. Steuereinrichtung nach einem oder mehreren der Ansprüche 1 bis 3, dadurch gekennzeichnet, daß die Übertragung von Information aus dem Wartungs- und Dienstrechner (11) oder aus einer Verarbeitungseinheit (13), die bit- und byteserial erfolgt, von einer Steuereinrichtung (20) der Schnittstelle (12) gesteuert wird, wobei die Information von dem Schieberegister (21) in der Schnittstelle über eine abgehende Sammelleitung (26b) in das Adressen- (22) oder Datenschieberegister (23) einer Verarbeitungseinheit (z.B. Pi) oder von dem Datenschieberegister einer Verarbeitungseinheit über eine ankommende Sammelleitung (26c) in das Schieberegister in der Schnittstelle übertragen wird.

5. Steuereinrichtung nach einem oder mehreren der Ansprüche 1 bis 4, dadurch gekennzeichnet, daß nach der Selektion einer Verarbeitungseinheit (Pi) die Steuerung des aus dem Schieberegister (21) der Schnittstelle (12) und dem Datenschieberegister (22)

der selektierten Verarbeitungseinheit gebildeten Schieberegisterringes für die Positionierung der Information im Schieberegisterring derart erfolgt, daß die gewünschten Daten im Schieberegister erscheinen, indem die hierfür erforderlichen Schiebetaktsignale (CLS) von der Schnittstellensteuerung (32) an die Stufen des Schieberegisterringes angelegt werden.

6. Steuereinrichtung nach einem oder mehreren der Ansprüche 1 bis S, dadurch gekennzeichnet, daß die Stufenzahl des Schieberegisters (21) in der Schnittstelle (12) entsprechend der verwendeten Informationsstruktur gewählt ist

7. Steuereinrichtung nach einem oder mehreren der Ansprüche 1 bis 6, dadurch gekennzeichnet, daß zur Abnahme der positionierten Information aus dem Schieberegister (31) der übergeordneten Steuerung ein Paritätsbitgenerator (in 33) vorgesehen ist, der für die aus der angeschlossenen Verarbeitungseinheit (Pi) übernommene Information die korrekte Parität erstellt und diese der information beigibt, um ein Ansprechen der Fehlerkorrekturschaltungen der übergeordneten Steuerung zu verhindern, so daß auch Information ohne Parität aus der angeschlossenen Verarbeitungseinheit übernehmbar ist.

8. Steuereinrichtung nach einem oder mehreren der Ansprüche i bis 7, dadurch gekennzeichnet, daß zur Paritätsprüfung der im Schieberegister (31) der übergeordneten Steuerung positionierten Information ein Paritätsgültigkeitssignai erzeugt wird, indem das in der übergeordneten Steuerung aus den positionierten Informationsbits erzeugte Paritätsbit mit dem in der dem Paritätsbit zugehörigen Position befindlichen Bit die Übereinstimmung festgestellt wird.

9. Steuereinrichtung nach einem oder mehreren der Ansprüche 1 bis 8, dadurch gekennzeichnet, daß zur Eingabe von Information anstelle der positionierten Information in das Schieberegister (31) in der übergeordneten Steuerung aus der übergeordneten Steuerung Information in der Form

a) von Informationsbits plus Paritätsbit oder

b) von Informationsbits plus einem invertierten Paritätsbit oder

c) von Informationsbits, wobei das Bit in der Position des Paritätsbits gegebenenfalls ein Informationsbit der vorlaufenden Informationsgruppe unverändert bleibt,

bereitgestellt werden kann.

10. Steuereinrichtung nach einem oder mehreren der Ansprüche 1 bis 9, dadurch gekennzeichnet, daß für eine gewünschte Verschiebung der Information in den genannten Schieberegistern (21, 22, 23; F i g. 2) eine Verschiebesignal-Steuerung (SCTL; F i g. 5) vorgesehen ist, die von einem über eine zur Steuerleitung (14; Fig. 1) gehörenden Verschiebesignal-Steuerleitung (CGL) übertragenen Verschiebesteuersignal derart gesteuert wird, daß dieses Signal aus einer permanent lokal in der Verarbeitungseinheit erzeugten Taktimpulsreihe (CLS) die für die gewünschte Verschiebung erforderliche Zahl von Taktimpulsen ausblendet (asynchroner Betrieb).

11. Steuereinrichtung nach einem oder mehreren der Ansprüche I bis 9, dadurch gekennzeichnet, daß die für eine gewünschte Verschiebung der Information in den genannten Schieberegistern (21, 22, 23; F i g. 2) erforderliche Zahl von Taktimpulsen direkt

über die Verschiebesignal-Steuerleitung (CGS; F i g. 5) fibertragen wird (synchroner Betrieb).

12. Steuereinrichtung nach einem oder mehreren der Ansprüche 1 bis 11, dadurch gekennzeichnet, daß die über die Verschiebesignal-Steuerleitung (CGL; Fig.5) übertragene Information die Angabe über die gewünschte Zahl von Verschiebeimpulsen in codierter Form enthält, die in einem in den Verarbeitungseinheiten (z. B. P1; F i g. 3) vorhandenen Steu-rdecodierer (34) decodiert und in ein ι ο Taktimpuls-Ausblendsignal umgewandelt wird.

13. Steuereinrichtung nach einem oder mehreren der Ansprüche 1 bis 12, dadurch gekennzeichnet, daß der Schalter (24; Fi g. 2,6 und 9) eine Schaltersteuerung (60, 80) aufweist, welche die Umschaltung der Eingangsinformationsleitung (FML, 24b) auf das zugehörige Adressenregister (23) über eine Anschlußleitung (24c) vornimmt, wenn sie ein Umschaltsignal über eine Steuerleitung (ADL) von der Schnittstellensteuerung (20) empfängt und eine Umschaltung der Eingangsinformationsleitung auf das zugehörige Datenregister (22) über eine Anschlußleitung (24a) vornimmt, weim sie ein Steuersignal über eine Steuerleitung (27a) des verarbeitungseinheiteneigenen Adressendecodierers und -vergleichers (27) empfängt, wenn er in seinem angeschlossenen Adressenregister (23) die eigene Verarbeitungseinheitenadresse erkennt

14. Steuereinrichtung nach einem oder mehreren der Ansprüche 1 bis 13, dadurch gekennzeichnet, daß die Schnittstellensteuerung (12) zur Steuerung der Betriebsweise und der Informationsübertragung der Verarbeitungseinheiten (13) über ein Steuerregister (30; Fig.3) ein Schnittstellen-Informationsregister (31), eine Steuerlogikschaltung (32) sowie ein Abfühlregister (33) verfügt, wobei das Steuerregister adressengesteuert zu übertragende Information mit oder ohne korrekter Parität in das Schnittstellen-In· formationsregister eingibt und/oder die Steuerlogikschaltung (32) zur Übertragung von Steuerinformation über die Sammelleitung (38) in die Steuerdecodierer (34) der Verarbeitungseinheiten derart einstellt, daß diese ein Steuersignal an die Schalter (24) liefern, wenn die zu übertragende Information als Adresse zu interpretieren ist, ferner in codierter Form die Zahl der Verschiebeschritte und gegebenenfalls einen Einstellimpuls (SET) abgibt und daß schließlich das Abfühlregister (33) adressengesteuert zu einer nicht paritätsbitversehenen Informarion, die aus einer der Verarbeitungseinheiten empfangen wurde, die korrekte Parität erzeugt und/oder nach einer vollständigen Rotationsverschiebung, bei der mindestens zwei Schieberegister, eines in der Schnittstelle und eines in einer Verarbeitungseinheit vorübergehend zu einem Ring zusammengeschaltet -,5 waren, eine Prüfung auf korrekte Parität und auf den Zustand einer UND-Schaltung (40; Fig.4) vornimmt, um bei asynchronem Betrieb somit festzustellen, ob eine gewünschte Verarbeitungseinheit noch an einer Verschiebeoperation arbeitet oder _w) schon mit einer neuen betraut werden kann.

15. Steuereinrichtung nach einem oder mehreren der Ansprüche 1 bis 14, dadurch gekennzeichnet, daß die Adresseninformation aus einer Verarbeitungseinheitenadresse für die Selektion einer Verarbei- „-, tungseinheit und einer internen Adresse für die interne Selektion von Schaltkreiskomplexen, wie Schieberegistern, Logikschaltungen, Leitungen in einer Verarbeitungseinheit, besteht

16. Steuereinrichtung nach einem oder mehreren der Ansprüche 1 bis 15, insbesondere nach Ansprvch 13, dadurch gekennzeichnet, daß in jeder Verarbeitungseinheit (13) ein weiteres Schieberegister (100; Fig, 1OA oder 101; Fig. 10B) für eine parallele Übertragung der gespeicherten Information in der Verarbeitungseinheit in Abhängigkeit von einem Einstellimpuls (SET) vorgesehen ist

17. Steuereinrichtung nach Anspruch 16, dadurch gekennzeichnet, daß das Schieberegister (100; F i g. 10A) über die Sammelleitung (FML) seriell von der Schnittstellen-Steuerung (12) mit Information geladen und bei Auswertung des Einstellimpulses (SET) in einer VerarbeiUngseinheit parallel in diesem für eine weitere Verarbeitung verfügbar gemacht wird.

18. Steuereinrichtung nach Anspruch 16, dadurch gekennzeichnet, daß das Schieberegister (101; Fig. 10B) in einer Verarbeitungseinheit bei der Auswertung eines Einstellimp..>;es (SET) parallel mit information geladen wird, die d'mach seriell zur Schnittstellen-Steuerung (12) übertragen wird.

19. Steuereinrichtung nach Anspruch 16, dadurch gekennzeichnet, daß aus dem Einstellimpuls (SET) in eir.är Verarbeitungseinheit ein direktes Steuersignal ableitbar ist, indem ein durch Decodierung einer internen Adresse gewonnenes Signal mit dem Einstellimpuls logisch verknüpft wird

20. Steuereinrichtung nach Anspruch 16, dadurch gekennzeichnet, daß aus dem Einstellimpuls (SET)'m einer Verarbeitungseinheit ein Steuersignal ableitbar ist, indem ein durch Decodierung einer internen Andresse gewonnenes Signal logisch mit einem bestimmten Bitsignal der Information im Datenregister (22; Fig.2) und mit dem Einstellimpuls verknüpft wird.

21. Steuereinrichtung nach einem oder mehreren der Ansprüche 1 bis 20, dadurch gekennzeichnet, daß zum Informationsaustausch mit Speichermatrizen (90; Fig.9) ein Informations-Eingangsregister (91), ein Adressenregister (92) und ein Informations-Ausgangsregister (93), die alle als Schieberegister ausgebildet sind, mit einem Schieberegister (z. B. 21) zu einem Ring zusammengeschaltet sind und zum Einschreiben Information aus diesem Schieberegister in die Speichermatrix zunächst die Adresse durch das Informations-F.ingangsregister in das Adressenregister seriell durchgeschoben wird, so daß die der Adresse unmittelbar folgende Eingangsinformation parallel in die adressierte Speicherstelle eingeschrieben v/erden kann, und daß zum Auslesen von Information zunächst wieder die Adresse durch ^JS Informations-Eingangsregister seriell in das Adressenregister geschoben, dann die Information an der adressierten Speicherstelle parallel ausgelesen und in das Informations-Ausgangsregistcr parallel übertragen und schließlich seriell aus diesem in ein angeschlossenes Schieberegister (z. B. 21) zur weiteren Verarbeitung hineingeschoben wird.

22. Steuereinrichtung nach einem oder mehreren der Ansprüche 1 bis 21, dadurch gekennzeichnet, daß zur Identifizierung physikalischer Grenzen von solchen Schieberegistern, die in Teilabschnitte unterteilt, deren Teilabschnitte sich jedoch in anderen physikalischen Bereichen, z. B. auf anderen Chips, befinden, der ersten Stufe des Schieberegisters in dem neuen physikalischen Bereich eine

Prüfstufe (CHK SRL) vorgeschaltet, deren Ausgang über einen Inverter (114) mit der nächsten Stufe des Schieberegisters in dem betreffenden physikalischen Bereich verbunden ist, so daß auf diese Weise ein feststellbarer Sprung in der Datenkonfiguration erzeugt wird, der die physikalische Grenze angibt.