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DE2439875C2 - Halbleiterbauelement mit negativer Widerstandscharakteristik - Google Patents

Halbleiterbauelement mit negativer Widerstandscharakteristik

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Publication number
DE2439875C2
DE2439875C2 DE2439875A DE2439875A DE2439875C2 DE 2439875 C2 DE2439875 C2 DE 2439875C2 DE 2439875 A DE2439875 A DE 2439875A DE 2439875 A DE2439875 A DE 2439875A DE 2439875 C2 DE2439875 C2 DE 2439875C2
Authority
DE
Germany
Prior art keywords
zone
field effect
effect transistor
zones
drain
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Expired
Application number
DE2439875A
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English (en)
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DE2439875A1 (de
Inventor
Hitoo Takatsuki Iwasa
Gota Nagaoka Kano
Naoyuki Kyoto Tsuda
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Panasonic Holdings Corp
Original Assignee
Matsushita Electronics Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Matsushita Electronics Corp filed Critical Matsushita Electronics Corp
Publication of DE2439875A1 publication Critical patent/DE2439875A1/de
Application granted granted Critical
Publication of DE2439875C2 publication Critical patent/DE2439875C2/de
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Description

Die Erfindung betrifft ein Halbleiterbauelement nach dem Oberbegriff des Anspruches 1.
Eine solche Halbleiterschaltungsanordnung mit negativer Widerstandscharakteristik, die jedoch nicht auf einem einzigen Halbleitersubstrat, sondern mit diskreten Bauelementen aufgebaut ist, ist aus Proceedings of the (EEE, April 1965,S.404 bekannt.
Aus der US-PS 35 76 475 ist es bekannt, auf einem Halbleitersubstrat komplementäre Feldeffekttransistoren, d. h., einen N-Kanal-Feldeffektiransistor und einen P-Kanal-Feldeffekttransistor, zu integrieren. Die beiden komplementären Feldeffekttransistoren sind durch übliche Isolierzonen elektrisch voneinander getrennt. Würde man ein Halbleiterbauelement mit negativer Widerstandscharakteristik auf diese Weise durch zwei hintereinander geschaltete komplementäre Feldeffekttransistoren bilden, entstünde ein relativ großer Platzbedarf auf den für die integrierte Schaltung verwendeten HaIbleiterplättchen.
Aus der US-PS 34 40 503 ist die Möglichkeit bekannt, bei komplementären Feldeffekttransistoren, die nach Art eines Gegentaktverstärkers eingangsseitig mit ihren Gate-Elektroden und ausgangsseitig mit ihren Source-Elektroden zusammengeschaltet sind, auf einem Halbleitersubstrat ohne das Zwischenfügen von Isolierzonen /M integrieren. Die beiden komplementären Feldeffekttransistoren sind in MOS-Technik in einer epitaktischen Schicht auf einem Halbleitersubstrat hergestellt. In der epitaktischen Schicht sind zwei bis zum Substrat reichende N-leitende Zonen gebildet, von denen eine die Drain-Zone und die andere die Source-Zone des N-Kanal-Feldeffckltransistors bildet. In dessen Source-Zone, die relativ große Abmessungen aufweist, sind zwei P' -leitende Zonen eingebracht, durch welche die Source- und die Drain-Zone des P-Kanal-Keldeffekttransisiors gebildet werden. Der NP'-Übergang zwischen der Source-Zone des N-Kanal-Feldcffckltransistors und der Source-Zone des P-Kanal-Feldeffckttransistors ist durch eine Metallschicht überbrückt, die sich in einer öffnung einer über der epitaktischen Schicht angeordneten Isolierschicht befindet. Durch diese Metallschicht sind die Source-Zonen der beiden komplementären Feldeffekttransistoren leitend miteinander verbunden. Wenn bei dieser bekannten Anordnung auch die Notwendigkeit einer Isolierzone zwischen den beiden komplementären Feldeffekttransistoren entfällt und insgesamt für diese beiden zusammengeschalteten komplementären Feldeffekttransistoren weniger Platz
ίο auf dem Halbleiterplättchen benötigt wird als im Fall der US-PS 35 76 475, so ist man dennoch in der Möglichkeit der Verringerung des Platzbedarfes für die beiden Feldeffekttransistoren stark beschränkt Die die beiden Source-Zonen der beiden Feldeffekttransistoren verbindende Metallschicht muß nämlich mit Sicherheit die die Source-Zone des einen Feldeffekttransistors bildende N-Zone und die die Source-Zone des zweiten Feldeffekttransistors bildende P+-Zone dort, wo die Grenzfläche zwischen diesen beiden Source-Zonen die Oberfläehe der epitaktischen Schicht schneidet, überdecken, um die gewünschte ohmsche Verbindung zwischen diesen beiden Source-Zonen sicherzustellen. Es ist nicht nur ein weiterer Maskierungs- und Ätzschritt für die Herstellung dieser Metallschicht erforderlich, sondern diese Metallschicht muß so groß sein, daß sie trotz der zu erwartenden Herstellungstoleranzen auf jeden Fall die beiden Source-Zonen überbrückt
Weiterhin :st aus J. Lehmann, Dioden und Transistoren, Würzburg 1971, Seiten 48—50, bekannt, daß Diöden mit sehr hoch dotierten P- und N-Gebieten keine Sperrwirkung aufweisen.
Aufgabe der vorliegenden Erfindung ist es, ein Halbleiterbauelement nach dem Oberbegriff des Anspruchs 1 so zu verbessern, daß es sich mit geringem Gesamtplatzbedarf, d. h., mit hoher Integrationsdichte, herstellen läßt.
Diese Aufgabe wird bei dem Halbleiterbauelement nach dem Oberbegriff des Anspruchs 1 durch die kennzeichnenden Merkmale des Anspruchs 1 gelöst.
Dadurch, daß sich zwei hochdotierte Zonen überlappen, sind die sich überlappenden Zonen ohne die Notwendigkeit einer metallischen Schicht leitend miteinander verbunden. Da eine solche metallische Schicht nicht mehr erforderlich ist, braucht man nicht mehr den Platzaufwand für diese metallische Schicht und für die Platzreserven aufgrund der zu erwartenden Toleranzen bei deren Herstellung zu treiben. Deshalb kanr. nicht nur der Platzbedarf für die metallische Schicht wegfallen, sondern können auch die miteinander zu verbindenden Zonen kleiner gemacht werden. Es ergibt sich also gegenüber bekannten integrierten Schaltungen mit komplementären Feldeffekttransistoren ein geringerer Platzbedarf auf dem Halb'eiterplättchen und somit ein höherer Integrationsgrad.
Die in Reihe geschalteten komplementären Feldeffekttransisioren bilden einen Zweipol, der beim Anlegen einer Spannung an die beiden Bauelemente-Anschlüsse eine Strom-Spannung-Kennlinie nach Art einer Dynatron-Kcnnlinie aufweisen, d. h., eine Strom-Span-
M) nung-Kennlinie mit Lambda-Form, die über einen verhältnismäßig breiten Bereich der angelegten Spannung einen negativen Widerstand aufweist. Unter Reihenschaltung eier komplementären Feldeffekttransistoren ist dabei eine Reihenschaltung der Kanäle dieser Tratisi-
bri stören /u verstehen, die durch Verbinden der Source-Elektrode des Feldeffekttransistors mit N-Ieitendem Kanal mit der Source-Elektrode des Feldeffekttransistors mit P-Icitendcm Kanal oder durch Verbinden der
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Drain-Elektroden dieser beiden Feldeffekttransistoren oder durch Verbinden der Source-Elektrode des einen Feldeffekttransistors mit der Drain-Elektrode des anderen Feldeffekttransistors geschaffen ist. Die nicht in Reihe geschalteten Elektroden sind diejenigen Elektroden der Feldeffekttransistoren, die nicht in der genannten Weise miteinander verbunden sind. Wenn beispielsweise die Source-Elektroden beider Feldeffekttransistoren miteinander verbunden sind, sind die Drain-Elektroden dieser beiden Feldeffekttransistoren mit den Anschlußpolen verbanden.
In dem Bereich der Strom-Spannung-Kennlinie, der sich an den Bereich mit negativer Widerstandscharakteristik zu höheren Spannungen anschließt, ist der Strom minimal und praktisch gleich Null. Das erfindungdgemäße Halbleiterbauelement kann daher vorteilhaft zum Schalten, Speichern, für Schwingungen mit großer Amplitude usw. verwendet werden.
Die Erfindung wird nun anhand von Ausführungsbeispielen näher erläutert. In der Zeichnung zeigt
Fig. 1 ein Ersatzschaltbild eines Halbleiterbauelements mit negativer Widerstandscharakteristik;
Fig.2 eine typische Strom-Spannung-Kennlinie eines Halbleiterbauelementcs gemäß F i g. 1;
F i g. 3 einen Querschnitt durch ein Ausführungsbeispiel eines Halbleiterbauelements gemäß der Erfindung;
F i g. 3a ein Ersatzschaltbild des in F i g. 3 gezeigten Ausführungsbeispiels;
Fig.4 einen Querschnitt durch ein anderes Ausführungsbeispiel eines Halbleiterbauelements gemäß der Erfindung;
Fig.4a ein Ersatzschaltbild des in Fig.4 gezeigten Ausführungsbeispiels;
Fig.5a ein Ersatzschaltbild des in Fig.5b gezeigten Ausführungsbeispiels;
F i g. 5b eine teilweise perspektivische Ansicht eines abgewandelten Ausführungsbeispiels eines Halbleiterbauelements gemäß der Erfindung;
F i g. 5c eine teilweise perspektivische Ansicht, die im einzelnen den Aufbau des in Fig.5b gezeigten abgewandelten Ausführungsbeispiels darstellt.
Wie der Ersatzschaltungsaufbau gemäß Fig. 1 zeigt, weist das Halbleiterbauelement mit negativer Widerstandscharakteristik gemäß der Erfindung als Schaltungsmerkmal zwei Feldeffekttransistoren FI und F2 auf, die elektrisch im Vcrarniungsbeiricb arbeiten und sich nach Art der Leitfähigkeit ihrer Kanäle voneinander unterscheiden, d. h. es handelt sich um sogenannte komplementäre Feldeffekttransistoren, die in Reihe geschaltet sind.
Genauer gesagt, zeigt F i g. 1 ein Beispiel einer Schaltung, bei der die Gate-Elektrode 1 eines Feldeffekttransistors FI mit N-Kanal mit der Drain-Elektrode 2 eines Feldeffekttransistors F2 mit P-Kanal verbunden ist, während andererseits die Gate-Elektrode 3 des Feldeffekttransistors F2 mit P-Kanal mit der Drain-Elektrode 4 des Feldeffekttransistors FI mit N-Kanal verbunden ist und schließlich die Source-Elektroden beider Feldeffekttransistoren FI und F2 mit Hilfe einer Verbindungsstelle 5 in Reihe geschaltet sind.
Von den Aufbaumerkmalen her sind die komplementären Feldeffekttransistoren, die beide im Verarmungsbetricb arbeiten, auf der Hauptfläche eines Halbleitersubsirats von bestimmtem Leitfähigkeitstyp gebildet, und die Bereiche der beiden Drain-Elektroden oder der beiden Source-Elektroden oder jeweils einer DrainlEleklrode und der anderen Source-Elektrode der beiden komplementären Feldeffekttransistoren übcrlap-
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b5 pen einander, um sie in Reihe zu schalten. Und schließlich ist noch jede Gate-Elektrode durch eine aufgedampfte Aluminium- oder Goldschicht oder mit Hilfe der weiter unten erläuterten funktioneilen Integrationsmethode mit der nicht in der obenerwähnten Weise in Reihe geschalteten Elektrode des anderen der komplementären Feldeffekttransistoren verbunden.
Wenn eine Spannung+ V an eine Drain-Elektrode 4 und die andere Drain-Elektrode 2 der in Reihe geschalteten beiden Feldeffekttransistoren F1 und F2 (wobei das positive Potential an der Seite der Elektrode 4 liegt) angelegt wird, wird eine Strom-Spannung-Kennlinie gemäß F i g. 2 zwischen dieser Spannung V und einem Source-Strom / erhalten. Wie aus F i g. 2 hervorgeht, steigt vom Beginn der Spannung 0 an der Strom / und zeigt eine positive Widerstandscharakteristik bei zunehmender Spannung; aber der Strom zeigt auch allmählich eine Sättigungscharakteristik, und nachdem der Strom die Spannung im Spitzenpunkt des Stromes, d.h. die erste Schwellenspannung VfA 1 überstiegen hat, fällt der Strom in dem mit gestrichelter Linie bezeichneten Bereich stark ab, während die Spannung zunimmt, d. h. es zeigt sich eine sogenannte negative Widerstandscharakteristik. Wenn schließlich die Spannung die zweite Schwellcnspannung Vth 2 erreicht, erreicht der Strom / den minimalen Bereich oder Abschaltbereich. Dieser Abschalibereich des Stromes dauert solange an, bis die Spannung den Punkt VB erreicht, bei dem sich bei dem einen oder anderen der beiden Feldeffekttransistoren eine Durchbruchserscheinung einstellt. Wenn die Spannung den Punkt VB überschreitet, wird ein Durchbruchsstrom erzeugt. Bei dem in F i g. 2 gezeigten Schaltkreisaufbau ergibt sich ein erster stabiler Bereich von 0 < V < Vth 1 und ein zweiter stabiler Bereich von Vth 2 < V < VB und ein unstabiler Bereich im Bereich angelegter Spannung von Vth 1 < V < Vth 2.
Fig.3 zeigt einen Querschnitt durch ein Ausführungsbeispiel eines Halbleiterbauelements gemäß der Erfindung. In Fig. 3 ist auf einem Siliciumträger 6 mit p-Leitfähigkeit mit einem spezifischen Widerstand von 10—30 ficm eine epitaktisch gewachsene Schicht 7 von η-Leitfähigkeit in einer Dicke von ca. 1,5 μίτι mit einem spezifischen Widerstand von 2—4 Ωοηι gebildet. In der η-leitenden Schicht 7 sind p-leitende diffundierte Zonen 8 und 9 bis zn einer Tiefe von ca. 1 (.im mit StörsteUenkonzcntrationcn von ca. 5 χ 10lhcm-J gebildet. Ferner sind in der η-leitenden epitaktisch gewachsenen Schicht 7 η+ -leitende diffundierte Zonen 10 und 11 bis zu einer Tiefe von ca. 0,5 μιτι zu beiden Seiten der p-leitenden Zone 8 gebildet. Außerdem ist noch eine η+ -leitende Zone 12, deren Tiefe ca. 0,5 μιη beträgt, in der p-leitenden Zone 9 gebildet, sowie zwei ρ+ -leitende Zonen 13 und 14 bis zu einer Tiefe von 0,3 μιη zu beiden Seiten der n + -leitenden Zone 12 in der p-leitenden Zone 9. Dabei ist die p+-leitende diffundierte Zone 14 so bemessen, daß sie einen Teil der η+-leitenden Zone 11 erreicht und ihr überlagert ist. Die die Gate-Elektrode bildende Zone 12 ist mit der die Drain-Elektrode bildenden Zone 10 verbunden, und die die Gate-Elektrode bildende Zone 8 ist mit der die Drain-Elektrode bildenden Zone 13 verbunden, und zwar jeweils durch aufgedampfte Aluminium-oder Goldschichten 151 bzw. 161.
Bei dem oben beschriebenen Aufbau, wie er in Fi 1?. 3a gezeigt ist, weist der Feldeffekttransistor Fl mit n-leitcndem Kanal die η+-leitende Zone 10 als Drain-Zone, die η ' -leitende Zone 11 als Source-Zone und die p-leitendc Zone 8 als Sperrschicht-Gate-Zone auf, während der Feldeffekttransistor F2 mit [-»-leiten-
dem Kanal die p+-leitende Zone 13 als Drain-Zone, die p + -leitende Zone 14 als Source-Zone und die n-leitende Zone 12 als Sperrschicht-Gate-Zone aufweist. Der erste und zweite Feldeffekttransistor Fl und F2 sind dadurch in Reihe geschaltet, daß die die Source-Zoncn bildenden Zonen 11 und 14 teilweise einander überlappen. Da die die Source-Zonen bildenden Zonen 11 und hochdotierte, hochleitfähige Bereiche sind, besteht zwischen ihnen, obwohl sie von entgegengesetzter Leitfähigkeit sind, ein guter Kontakt. Der oben beschriebene Aufbau hat folgende Vorteile:
1. Die p-leitende, diffundierte Sperrschicht-Gate-Zone 8 im Feldeffekttransistor Fl mit n-leitcndem Kanal und die p-leitende, diffundierte, den Kanal bildende Zone 9 im Feldeffekttransistor F2 mit pleiiendem Kanal können gleichzeitig gebildet werden. Auch die η+ -leitende, diffundierte, die Drain-Zone bildende Zone 10 und die η+ -leitende, diffundierte, die Source-Zone bildende Zone 11 im Feldeflekttransistor Fl mit η-leitendem Kanal und die η'-leitende, diffundierte Sperrschicht-Gate-Zonc 12 in dem Feldeffekttransistor F2 mit p-leitendem Kanal können gleichzeitig geschaffen werden. Das ermöglicht ein einfaches Herstellungsverfahren.
2. Es besteht keine Notwendigkeit für eine Isolierung, d. h. für ein elektrisches Isolieren des Feldeffekttransistors Fl mit η-leitendem Kanal gegenüber dem Feldeffekttransistor F 2 mit p-leitendem Kanal, da diese an ihren die Source-Zonen bildenden Zonen 11 und 14 zweckmäßig verbunden sind. Deshalb, ist ein eindiffundierter Isolationsbereich nicht nötig, was zu einer Verkleinerung der benötigten Fläche und auch zu einer Verringerung der Herstellungsschritte führt.
3. Da die Reihenschaltung der Feldeffekttransistoren FI und F2 durch teilweises Überlappen der ρ + -leitenden eindiffundierten Zone 11 und der η+ -leitenden eindiffundierten Zone 14 geschaffen ist, besteht kein Bedarf an zusätzlichem Raum für diese Verbindung in Reihenschaltung, so daß der tatsächlich benötigte Piatz für den zusammengesetzten Schaltungsaufbau verkleinert werden kann.
4. Die Parameter ViA 1 und Vth 2 der negativen Widerstandscharakteristik können durch Steuern der Bedingungen beim Diffusionsverfahren nach Wunsch festgelegt werden und deshalb kann ein Halbleiterbauelement erzielt werden, das eine gewünschte Charakteristik hat.
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Beim Herstellen des oben beschriebenen Halbleiterbauelements kann die Reihenfolge der Verfahrer.sschritte je nach Zweckmäßigkeit variiert werden. Es kann z. B. das Eindiffundieren zum Herstellen der p-leitenden diffundierten Zone 8, welche das Sperrschicht-Gate des Feldeffekttransistors F1 mit η-leitendem Kanal bildet, gleichzeitig mit dem Eindiffundieren zum Herstellen der ρ+-leitenden diffundierten Drain-Zone und der p+-leitenden diffundierten Source-Zone 14 vorgenommen werden.
Nachfolgend wird ein Beispiel der Leistungskenndaten eines Halbleiterbauelements gemäß dem oben beschriebenen ersten Ausführungsbeispiel der Erfindung gegeben:
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ViAl O.7V-3.OV
ViA 2 3V-12V
max. Strom 0.05 mA — 1,0 mA
min. Strom
VB
unter ΙΟ-" Α
ca. 25 V
F i g. 4 zeigt einen Querschnitt durch ein anderes Ausführungsbeispiel eines Halbleiterbauelements gemäß der Erfindung. Bei diesem Ausführungsbeispiel ist ein Feldeffekttransistor Fl mit η-leitendem Kanal vorgesehen, der einen Oberflächeninversionsbereich hat. sowie ein Feldeffekttransistor mit p-leitendem Kanal, der eine gewöhnliche diffundierte p-leitende Zone als Kanalbereich hat. In F i g. 4 ist auf einem p-Leitfähigkeit aufweisenden Siliciumsubstrat 6 mit einem spezifischen Widerstand von 10—30Qcm eine η-leitende epitaktisch gewachsene Schicht 7 in einer Dicke von ca. 1,5 μίτι mit einem spezifischen Widerstand von 2—4 Qcm gebildet. In der η-leitenden Schicht 7 sind p-leitende Zonen 9 und 17, beide mit Störstellenkonzentrationen von ca. 5x101()cm-J, gebildet. In der η-leitenden Zone 9 sind eine η'-leitende diffundierte Sperrschicht-Gate-Zone 12. eine p+-leitende diffundierte Drain-Zone 13 und eine ρ+ -leitende diffundierte Source-Zonc 14 gebildet, wodurch ein Feldeffekttransistor F2 mit p-Kanal und Spcrrschichl-Gate geschaffen ist. In der p-leitendcn Zone 17 ist eine η+ -leitende diffundierte Drain-Zone 18 und eine η+ -leitende diffundierte Source-Zone 19 gebildet. Auf der Oberfläche des Substrats ist an einer Stelle zwischen der Drain-Zone 18 und der Source-Zone 19 eine Siliciumdioxydschicht 20 geschaffen, die die Zonen 18 und 19 überbrückt, so daß unterhalb der Siliciumdioxydschicht 20 eine Oberflächeninversionsschicht 21 geschaffen ist, in der sich elektrische Ladungen ansammeln. In einem Oberflächenabschnitt der p-leitenden Zone 17 ist außerdem eine p + -leitende diffundierte Zone 22 als ohmscher Kontakt gebildet. Diese diffundierte Zone 22 steht mit der p-leitenden Zone 17 in Verbindung, so daß von der Zone 22 durch die Zone 17 eine Steuerspannung zur Rückseite der Inversionsschicht 21 gelangt. Das bedeutet, daß die Zone 17 als sogenannte »back-gate«-Elektrode dient.
Statt der obengenannten »back-gatew-Elektrode kann aber auch eine normale Metallelektrode, die die Siliciumdioxydschicht 20 überdeckt, als Gateelektrode des so gebildeten Feldeffekttransistors FI verwendet sein.
Anstelle der von der Siliciumdioxydschichl 20 induzierten inversionsschicht 21 kann auch eine dünne, leitfähige, durch Ionenimplantation erzeugte Inversionsschicht als η-leitender Kanal verwendet sein.
Mit einem bekannten Verbindungsverfahren sind unter Anwendung einer aufgedampften Aluminiumschicht die Drain-Zone 13 und die Gate-Zone 22 mit dem Anschluß 16 verbunden, während die Drain-Zone 18 und die Gate-Zone 12 mit dem anderen Anschluß 15 verbunden sind. So ist das in F i g. 4 gezeigte Halbleiterbauelement wie im Schaltbild gemäß Fig.4a gezeigt verbunden.
Nachfolgend wird ein Beispiel der Leistungskenndaten eines Halbleiterbauelements gemäß dem oben beschriebenen zweiten Ausführungsbeispiel der Erfindung gegeben:
V/Al 0.7 V
Vth 2 7V
max. Strom 0,6 mA
min. Strom unter 10-« A
VB 25 V
F i g. 5b zeigt eine perspektivische Teilansicht eines
weiteren Ausführungsbeispiels der Erfindung.
Bei diesem Ausführungsbeispiel ist ein n-Kanal-Feldeffekttransistor FI. der eine Drain-Zone 28, eine Sourcc-Zone 29 und eine Gate-Zone 25 aufweist, mit einem p-Kanal-Feldeffckttrunsistor F2, der eine Drain-Zone 26, eine Sourcc-Zone 27 und eine Gate-Zone 28 aufweist, funktionsmäßig in der in F i g. 5a gezeigten Weise verbunden, ohne daß innerhalb des Bauelements eine Aluminiumverbindung besteht. Wie Fig. 5b zeigt, ist auf einem Siliciumsubstrai 7 mit n-Leitfähigkeit eine p-leitendc Zone 25 mit einer Störstellenkonzentration von ca, 5 χ 101(>cm~J gebildet. In der p-leitenden Zone 25 sind zwei ρ+ -leitende diffundierte Zonen 26 und 27 gebildet und zwischen diesen beiden Zonen 26 und 27 eine η+ -leitende Zone 28. Eine weitere η+ -leitende Zone 29 ist so gebildet, daß die p+-leitende Zone 27 zwischen der η+ -leitenden Zone 28 und der η+ -leitenden Zone 29 liegt, und daß die η f -leitende Zone 29 mit dem η-leitenden Substrat 7 in Berührung steht. Zwei Anschlüsse 15 und 16 zum äußeren Anschluß sind mit der η'-leitenden Zone 28 bzw. der ρ+ -leitenden Zone 26 verbunden. Wie oben erwähnt, bilden die η »-leitenden Zonen 28 und 29 die Drain-Zone bzw. die Source-Zone des Feldeffekttransistors Fl mit η-leitendem Kanal. In der p-leitenden Zone zwischen der Source-Zone 29 und der Drain-Zone 28 ist beispielsweise durch Ionenimplantation eine Oberflächeninversionsschicht 21 mit n-Leitfähigkeit gebildet, und diese Inversionsschicht 21 bildet den Kanalbereich, der von Signalen gesteuert ist, die ihm durch den ohmschen Kontakt zwischen der ρ' -leitenden Zone 26 und der p-leitenden Zone 25, die als back-gate-Elektrode dient, zugeführt werden. Die ρ+ -leitenden, diffundierten Zonen 26 und 27 bilden die Drain- bzw. die Source-Zone des p-Kanal-Feldeffekttransistors F2 mit Sperrschicht-Gate, während die pleitende Zone 25 den von der η+-leitenden, diffundierten Sperrschicht-Gate-Zonc 28 gesteuerten Kanalbereich darstellt. Wie aus der obigen Beschreibung hervorgeht, dient die n+-leitende Zone 28 sowohl als Drain-Zone im n-Kanal-Fcldeffekttransistor FI als auch als Gate-Zone im p-Kanal-Fcldeffckttransistor F2, wodurch Aluminiumzwischenverbindungen zwischen der Gate-Zone und der Drain-Zone unnötig sind und eine Integration in sehr hoher Dichte ermöglicht ist.
F i g. 5c ist gleichfalls eine perspektivische Teilansicht des Ausführungsbeispiels gemäß F i g. 5b, die Einzelheiten der einander überlagerten Bereiche 27 und 29 darstellt. In den Fig.5b und 5c ist die Anordnung der Zonen 27 und 29 so getroffen, daß diese einander teilweise überlagert und dadurch miteinander verbunden sind. Fig. 5a ist ein Ersatzschaltbild des in Fig.5b und 5c gezeigten Halbleiterbauelements. Bei diesem Ausführungsbeispiel wird eine Integration der Schaltung in sehr hoher Dichte erzielt.
Bei den Ausführungsbeispielen gemäß F i g. 4,5b und 5c ist der n-Kanal-Feldeffekttransistor von derjenigen Bauart, die als Kanalzone den Oberflächeninversionsbereich umfaßt. Ein solcher Feldeffekttransistor mit Inversionsbereich aJs Kanal ist leichter herzustellen als unipolare Transiistoren, wie Feldeffekttransistoren mit ω Sperrschicht-Gate, bei denen die Tiefe der Eindiffundierung gesteuert werden muß. Außerdem weist der n-Kanal-Feldeffekttransistor ein back-Gate auf und deshalb kann die Verbindung innerhalb des Halbleiterbauelements, d. h. die Verbindung zwischen Elektroden des Feldeffekttransistors Fl und des Feldeffekttransistors F2, einfacher gestaltet werden, wodurch die für das zusammengesetzte Halbleiterbauelement benötigte Fläche kleiner sein kann und infolgedessen eine Integration in hoher Dichte möglich ist. Weitere Vorteile wurden im Zusammenhang mit dem in Fig. 3 ge/.eigten Ausführungsbeispiel beschrieben.
Hierzu 3 Blatt Zeichnungen

Claims (1)

  1. Patentanspruch:
    Halbleiterbauelement mit negativer Widerstandscharakteristik, das aus zwei auf einem einzigen Halbleitersubstrat (6) aufgebauten komplementären, im Verarmungsbetrieb arbeitenden Feldeffekttransistoren (Fi, F2) besteht und bei dem eine Drain- oder Source-Zone (1 ί, 19,29) des einen Feldeffekttransistors (Fl) mit der Drain- oder Source-Zone (14,27) des anderen Feldeffekttransistors (F2) und die nicht miteinander verbundenen Drain- bzw. Source-Zonen (10,18,28; 13,26) dieser Feldeffekttransistoren (Fl, F2) mit der Gate-Zone (8, 22, 26; 12,28) des jeweils anderen Feldeffekttransistors verbunden sind, dadurch gekennzeichnet, daß die Drain- oder Source-Zone (11, 19, 29) des einen Feldeffekttransistors (Fl) mit der Drain- oder Source-Zone (14, 27) des anderen Feldeffekttransistors (F2) durch mindestens teilweise Überlappung dieser Zonen verbunden ist und daß diese Zonen hochdotiert sind.
DE2439875A 1973-08-20 1974-08-20 Halbleiterbauelement mit negativer Widerstandscharakteristik Expired DE2439875C2 (de)

Applications Claiming Priority (3)

Application Number Priority Date Filing Date Title
JP9356873A JPS5410228B2 (de) 1973-08-20 1973-08-20
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