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DE19612676C2 - Anordnung von Halbleiter-Speicherzellen mit zwei Floating-Gates in einem Zellenfeld und Verfahren zum Betrieb einer nichtflüchtigen Halbleiter-Speicherzelle - Google Patents

Anordnung von Halbleiter-Speicherzellen mit zwei Floating-Gates in einem Zellenfeld und Verfahren zum Betrieb einer nichtflüchtigen Halbleiter-Speicherzelle

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DE19612676C2
DE19612676C2 DE19612676A DE19612676A DE19612676C2 DE 19612676 C2 DE19612676 C2 DE 19612676C2 DE 19612676 A DE19612676 A DE 19612676A DE 19612676 A DE19612676 A DE 19612676A DE 19612676 C2 DE19612676 C2 DE 19612676C2
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Description

Die Erfindung betrifft eine Anordnung von hochintegrierten, nichtflüchtigen Halbleiter-Speicherzellen, insbesondere von EPROM- oder EEPROM-Zellen, mit zwei Floating-Gates und einem Control-Gate sowie ein verbessertes Verfahren zum Betrieb einer nichtflüchtigen Halbleiter-Speicherzelle.
Bei Halbleiterspeichern wird die erreichbare Speicherdichte durch die Strukturfeinheit der entsprechenden Technologie bestimmt. Die Zellfläche eines Speichers ist begrenzt durch die Raster von Wort- und Bitleitungen in der Matrix. Sind Breite und Abstand von Wort- und Bitleitung gleich der minimalen Strukturfeinheit F, so ergibt sich eine minimale Zellfläche von 4 F2. Eine planare digi­ tale Speicherzelle mit zwei Zuständen enthält 1 bit, so daß die Informationsdichte sich zu 1 bit/4 F2 ergibt.
Bei nichtflüchtigen Speichern wird die Information durch Ladung auf einem Floating-Gate repräsentiert. Bekannt sind Ansätze zur Erhöhung der Informationsdichte durch Zellen mit mehreren logi­ schen Zuständen. Um mehr als zwei logische Zustände zu erzielen, werden mehrere unterschiedliche Einsatzspannungen beim Program­ miervorgang durch unterschiedliche Ladungen auf dem Floating-Gate eingestellt. Um beispielsweise 2 bit zu erreichen sind vier Niveaus notwendig. Beim Lesen müssen diese unterschiedlichen Einsatzspannungs-Niveaus wieder eindeutig erkannt werden. Die Schwierigkeit dieser Lösung liegt in der erforderlichen Ge­ nauigkeit, mit der die Ladung und dadurch auch die resultierende Einsatzspannung eingestellt und detektiert werden muß.
In der US 5,051,793 ist eine EPROM-Zelle mit einem Control-Gate und zwei Floating-Gates beschrieben, die in einem Zellenfeld angeordnet ist. Das Zellenfeld weist Bitleitungen auf, die ver­ setzt zu parallel verlaufenden Feldoxidinseln angeordnet sind. Die Bitleitungskontakte sind in dem Zellenfeld spaltenweise über­ einander angeordnet. In dieser Druckschrift wird auch beschrie­ ben, dass die Programmierung der Floating-Gates durch heiße Ladungsträger oder Tunnelprozesse erfolgen kann und dass die Löschung der Programmierung beispielsweise durch UV-Licht- Bestrahlung erfolgen kann (Spalte 1, Zeilen 6 bis 38).
Auch aus der US 5,159,570 ist eine Halbleiter-Speicherzelle mit zwei Floating-Gates bekannt, die kapazitiv über ein Control-Gate gesteuert werden. Das Design eines Zellenfelds ist in dieser Druckschrift nicht angegeben. Aus dieser Druckschrift ist eben­ falls ein Verfahren zum Auslesen der Zelle bekannt und in den Fig. 3 und 4 und der zugehörigen Beschreibung erläutert. Bei diesem Verfahren wird zunächst eine der Bitleitungen 36a oder 36b, die als Drain dienen, ausgelesen und dann abhängig vom Ergebnis eine weitere Leseoperation ausgeführt, so dass ein zweistufiger Lesevorgang erfolgt.
In der US 5,424,979 wird ebenfalls beschrieben, wie eine Halblei­ ter-Speicherzelle mit zwei Floating-Gates und einem Control-Gate ausgelesen werden kann. Der Fig. 7 ist zu entnehmen, dass drei logische Zustände "0", "1", "2" gespeichert werden können. Dies wird auch in Spalte 17, Zeile 39 beschrieben. Hier werden also nicht alle vier möglichen Zustände ausgelesen.
Aus der US 5,427,968 und der US 5,494,838 sind ebenfalls Halb­ leiter-Speicherzellen mit zwei Floating-Gates und einem Control- Gate bekannt. In der US 5,284,784 ist ein Zellenfeld beschrieben, mit dem T-Zellen angeschlossen werden.
Aufgabe der vorliegenden Erfindung ist es, eine verbesserte Anordnung von Halbleiter-Speicherzellen der eingangs genannten Art zu schaffen. Außerdem soll ein verbessertes Verfahren zum Auslesen einer solchen Halbleiter-Speicherzelle angegeben werden.
Diese Aufgabe wird ausgehend von der US 5,051,793 mit der Anordnung von Halbleiter-Speicherzellen mit den Merkmalen des Anspruches 1 beziehungsweise ausgehend von der US 5,159,570 mit dem Verfahren zum Betrieb einer Halbleiter-Speicherzelle mit den Merkmalen des Anspruches 2 gelöst.
Die Halbleiter-Speicherzelle verhält sich durch die erfindungsge­ mäße Anordnung wie eine Reihenschaltung aus drei Transistoren, wobei das Control-Gate als Gate eines Auswahltransistors wirkt und direkt angesteuert wird und die beiden Floating-Gates als Ga­ tes von zwei Speichertransistoren wirken. Die Floating-Gates sind galvanisch isoliert und kapazitiv von der Gatespannung gesteuert. Die Zelle kann durch Aufbringen von negativen und/oder positiven Ladungen auf die Floating-Gates und damit verbundenes Anheben und/oder Absenken der Einsatzspannung des jeweiligen Transistors programmiert werden. Mit zwei Floating-Gates pro Zelle sind vier Zustände und damit 2 bit erreichbar.
Die Floating-Gates sind einzeln programmierbar, so daß auf jedem einzelnen entweder keine Ladung aufgebracht oder eine negative oder eine positive Ladung aufgebracht werden kann. Bringt man beispielsweise nur negative Ladungen auf, so kann man zwischen dem Zustand mit keiner Ladung und mit negativer Ladung unter­ scheiden. Bei zwei Floating-Gates ergeben sich so vier Zustände und damit 2 bit. Denkbar ist auch die Möglichkeit, daß man bei jedem Floating-Gate die Zustände positive Ladung, keine Ladung und negative Ladung unterscheiden kann. Bei zwei Floating-Gates pro Zelle erhält man damit neun Zustände, mit denen 3 bit dar­ stellbar sind.
Bei der Ausbildung einer solchen Speicherzelle ist jedem Floating- Gate bevorzugt ein Drainbereich zugeordnet und ein gemeinsamer Sourcebereich für die Floating-Gates vorhanden. Die Floating- Gates sind von dem Control-Gate bevorzugt durch ein dünnes Dielektrikum getrennt. Dies kann beispielsweise Nitrid sein. Auch eine Oxidation der betreffenden Stellen zur Ausbildung einer isolierenden Oxidschicht ist möglich. Ebenso kann eine Kombi­ nation aus thermischen Oxid und abgeschiedenem Dielektrikum wie beispielsweise ON, oder ONO verwendet werden. Bevorzugt wird das dabei eingesetzte Oxid nitridiert, (in NO bzw. NH3).
Bevorzugt werden die Halbleiter-Speicherzellen in einem Zellen­ feld mit einer asymmetrischen Anordnung angeordnet. Darunter ist zu verstehen, daß jeweils ein Anschluß der Zellen gemeinsam ge­ führt wird. Dies kann beispielsweise zur Bildung eines gemeinsa­ men Sourceanschlusses genutzt werden. In einer anderen bevorzug­ ten Ausführungsform ist das Zellenfeld symmetrisch angeordnet. Darunter ist die Ausbildung eines Virtuell Ground zu verstehen. In beiden Fällen werden Zellflächen von etwa 5-6 F2 erreicht. Mit 2 bit pro Zelle ergibt sich damit eine Informationsdichte von 1 bit/3 F2 bis 1 bit/2,5 F2.
Es folgt eine Erläuterung der eingangs angegebenen Halbleiter- Speicherzellen und Zellenfelder anhand der Fig. 1, 2, 3a, 3b und 3c und eine genauere Beschreibung von Beispielen der erfin­ dungsgemäßen Anordnung und des erfindungsgemäßen Verfahrens anhand der Fig. 4a, 4b, 4c und 5. Im einzelnen zeigen die schematischen Darstellungen in:
Fig. 1 einen Querschnitt durch eine Doppel-Floating- Gate Zelle;
Fig. 2 ein Ersatzschaltbild einer Doppel-Floating- Gate Zelle;
Fig. 3a ein Layout eines asymmetrischen Zellenfeldes;
Fig. 3b einen Schnitt entlang der Linie A-A aus aus Fig. 3a;
Fig. 3c einen Schnitt entlang der Linie B-B der Fig. 3a;
Fig. 4a ein Layout eines symmetrischen Zellenfeldes;
Fig. 4b einen Schnitt entlang der Linie A-A der Fig. 4a;
Fig. 4c einen Schnitt entlang der Linie B-B der Fig. 4a;
Fig. 5 eine schematische Zellcharakteristik in den verschiedenen Zustände.
In Fig. 1 ist ein Querschnitt durch eine Doppel-Floating Gate Zelle dargestellt. Das Control Gate 3 besteht aus Polysilizium und ist direkt mit dem Gateanschluß kontaktiert. Die Floating Ga­ tes 1 und 2 liegen in derselben Ebene wie das Control Gate 3 und sind von den Seitenbereichen des Control Gates 3 durch ein dünnes Dielektrikum 4 getrennt. Unterhalb der Floating Gates 1 und 2 ist ein erstes Gateoxid 18 und unterhalb des Control Gates 3 ist ein zweites Gateoxid 5 oberhalb des Substrats 6 angeordnet. Das Gateoxid 5 unterhalb des Control Gates 3 bildet zusammen mit die­ sem einen MOS-Transistor. Das Gateoxid 18 unter den Floating Ga­ tes 1 und 2 ist üblicherweise etwas dünner als das Gateoxid 5 un­ terhalb des Control Gates 3, weil es so dünn ausgebildet sein muß, daß ein Tunnelprozeß zwischen den Floating Gates und den darunter liegenden Draingebieten möglich sein muß. Jedem Floating Gate ist ein Drainbereich 7 und 8 zugeordnet, die jeweils mit ei­ nem Drainanschluß 9 und 10 kontaktiert sind.
In Fig. 2 ist die Speicherzelle als Ersatzschaltbild dargestellt. Die Speicherzelle verhält sich wie eine Reihenschaltung aus drei Transistoren. Der Auswahltransistor TC ist in der Mitte angeord­ net. Das Gate des Auswahltransistors wird vom Control Gate gebil­ det und direkt angesteuert. Die beiden Speichertransistoren TF1 und TF2 liegen zu beiden Seiten des Auswahltransistors TC. Deren Gates werden von den Floating Gates 1 und 2 gebildet und sind galvanisch isoliert und kapazitiv von der Gatespannung gesteuert. Die Zelle kann dadurch programmiert werden, daß auf die Floating Gates negative/positive Ladung aufgebracht wird und damit die Einsatzspannung des jeweiligen Transistors angehoben/abgesenkt wird. Mit zwei Floating Gates pro Zelle sind vier Zustände unter­ scheidbar:
Tabelle 1
In den Zuständen 1 und 4 verhält sich die Zelle symmetrisch. Zur Bewertung ist eine Gatespannung nötig, die größer ist als die untere Einsatzspannung der Speichertransistoren bzw. des Aus­ wahltransistors. Die Zustände 2 und 3 können durch Bewertungen mit vertauschtem Source und Drain unterschieden werden. Dabei muß die Gatespannung jedoch größer sein als die höchstmögliche Ein­ satzspannung der Speichertransistoren. Zur Programmierung der Speicherzelle sind verschiedene Verfahren denkbar. Beispiels­ weise lassen sich die Zellen mit heißen Ladungsträgern aus dem Kanal programmieren. Diese Programmierung ist vergleichbar mit der bei EPROM-Zellen.
Zur Programmierung der Zustände 2 oder 3 ist eine der beiden folgenden Spannungsbedingungen erforderlich. Für den Zustand 4 sind beide Programmierungen nacheinander auszuführen:
Tabelle 2
Die zur Programmierung notwendigen Spannungen Vdd und Vpp hängen von Geometrie und Schichtdicken der Speicherzelle ab. Vdd kann dabei zum Beispiel +7 V und Vpp +12 V sein. Die Zellen können entweder als OTP-Speicher (einmal programmierbare Speicher) ein­ gesetzt werden oder auch wieder gelöscht und neu programmiert werden. Löschen ist durch Bestrahlung mit UV-Licht oder durch An­ legen einer negativen Gatespannung möglich.
Tabelle 3
Die Entladung der Zellen geschieht durch Fowler-Nordheim-Tun­ neln zwischen Floating Gate und zugehörigem Drainbereich. Die Spannungen Vdd und Vnn hängen im wesentlichen von der Geometrie und von den Schichtdicken der Speicherzelle ab. Die Spannungsdif­ ferenz zwischen dem Floating Gate und dem jeweiligen Draingebiet muß ausreichend sein, um einen Tunnelstrom zu erzeugen. Mögliche Werte für Vdd und Vnn sind +5 V und -12 V.
Ähnlich einer EEPROM-Zelle kann die Halbleiter-Speicherzelle auch durch Fowler-Nordheim-Tunneln gelöscht und programmiert werden.
Tabelle 4
Beispiele für Spannungen sind Vdd = +5 V, Vpp = +18 V und Vnn = -12 V.
Aufgrund des unterschiedlichen Verhaltens der Zelle, welches in Fig. 5 dargestellt ist, ist eine Unterscheidung der in Tabelle 1 dargestellten Zustände möglich. Die Zelle kann vier Zustände ein­ nehmen und damit 2 bit speichern. In Fig. 5 ist auf der Y-Achse die Stromstärke als Funktion der Spannung (auf der X-Achse) dar­ gestellt. In den in Fig. 5 dargestellten Zuständen 1 und 4 ver­ hält sich die Zelle symmetrisch. In den Zuständen 2 und 3 hängt das Zellverhalten von der Beschaltung ab. Insbesondere ist zu prüfen, ob VD1 < oder < als VD2 ist. VD1 ist die Spannung am Ort D1, der in Fig. 1 mit Bezugszeichen 9 versehen ist. D2 ist in Fig. 1 mit 10 bezeichnet. Zur Unterscheidung der Zustände 2, 3 und 4 kann die Messung der Zelle in zwei Beschaltungen herangezo­ gen werden:
VD1 < VD2: D2 = Source, D1 = Drain; Beispiel: VD2 = 0 V VD1 = +1 V
VD1 < VD2: D1 = Source, D2 = Drain; Beispiel: VD1 = 0 V VD2 = +1 V
Der Ablauf einer Bewertung kann beispielsweise folgendermaßen aussehen:
In einem ersten Schritt A wird die Gatespannung (siehe Bezugszei­ chen 11 in Fig. 1) auf den Wert VG1 eingestellt, wobei VG1 zwi­ schen der niedrigen Einsatzspannung und der hohen Einsatzspannung der Speichertransistoren liegt. Falls ein Strom fließt, befindet sich die Zelle im Zustand 1 (siehe hierzu auch Tabelle 1 und Fig. 5). In diesem ersten Schritt ist es dabei unerheblich, ob VD1 < oder < als VD2 ist.
Im Schritt B wird die Spannung am Draingebiet 1 (siehe Bezugszei­ chen 9 in Fig. 1) größer als die Spannung am Draingebiet 2 (siehe Bezugszeichen 10 in Fig. 1) gewählt und die Gatespannung auf den Wert VG2 eingestellt (siehe Fig. 5). Wesentlich dabei ist, daß VG2 größer ist als die höchstmögliche Einsatzspannung der Spei­ chertransistoren. Die Zelle liefert jetzt einen Strom IB.
Im Schritt C wird die Beschaltung der Zelle verändert, so daß VD1 < VD2. Die Gatespannung bleibt weiterhin auf VG2. Die Zelle lie­ fert jetzt einen Strom IC. Abschließend muß der Strom IB mit dem Strom IC verglichen werden. Ist IB < als IC, so ist die Zelle im Zustand 2, ist IB < IC, so ist die Zelle im Zustand 3 und im Falle IB = IC ist die Zelle im Zustand 4.
In Kurzform bedeutet dies:
Schritt A: VD1 < VD2 oder VD1 < VD2
VG = VG1 (< Vt L, < Vt H)
falls Strom fließt: Zustand 1
Schritt B: VD1 < VD2
VG = VG2 (< VtH)
die Zelle liefert Strom IB
Schritt C: VD1 < VD2
VG = VG2 (< Vt H)
die Zelle liefert Strom IC
IB < IC: Zustand 2
IB = IC: Zustand 4
IB < IC: Zustand 3
Die Herstellung einer Speicherzelle gemäß Fig. 1 wird im Folgen­ den beispielhaft beschrieben. Der Prozeßablauf entspricht bis nach der Strukturierung des Gates dem eines CMOS-Standardprozes­ ses. Dabei kann das Gateoxid unter dem Floating Gate beispiels­ weise 40 nm und das Polysilizium des Control Gates 400 nm dick sein. Anschließend wird das Substrat freigeätzt. Dies kann bei­ spielsweise durch eine naße Ätzung mit HF erfolgen. Das Substrat und die Seitenwände des Control Gate-Polysiliziums werden gleichzeitig zur Bildung von Gateoxid unter den Floating Gates und zur Oxidbildung zwischen dem Control Gate und den Floating Gates oxi­ diert. Die Oxiddicke unter dem Floating Gate beträgt typischer­ weise zwischen 10 und 20 nm. Eine geringe Oxiddicke wird man dann wählen, wenn für das Programmieren und Löschen der Halbleiter- Speicherzelle Fowler-Nordheim-Tunneln vorgesehen ist, während ein dickeres Oxid für die Programmierung mit heißen Ladungsträgern und gegebenenfalls Löschen mit UV-Licht vorgesehen ist. Die Dicke des Oxids zwischen dem Control Gate und dem Floating Gate wird durch die Dotierung des Control Gates ca. einen Faktor 2 bis 3 größer als unter dem Floating Gate ausgebildet. Anstelle einer thermischen Oxidation kann an dieser Stelle auch ein Dielektrikum abgeschieden werden, oder eine Kombination aus thermischen Oxid und abgeschiedenem Dielektrikum verwendet werden. Darüber wird eine in etwa 150 nm starke Polysiliziumschicht abgeschieden und n+-dotiert. Dies kann beispielsweise durch eine Belegung aus der Gasphase erfolgen. Bevorzugt wird hier POCl3 bei 900° eingesetzt, um eine Belegung mit Phosphor zu erreichen. Zur Erzeugung von Poly-Spacern an der Seitenwand des Control Gates wird das Po­ lysilizium dann anisotrop rückgeätzt. Die zwischen benachbarten Zellen und an Logiktransistoren vorhandenen Poly-Spacer und gege­ benenfalls unerwünschte Dielek-trika, wie zum Beispiel das vorher abgeschiedene Nitrid, werden mit einer Lackmaske entfernt. Hier kann entweder eine isotrope Naßätzung der eine Trockenätzung mit einer hohen Selektivität von Silizium zu Oxid eingesetzt werden. Die weitere Prozeßführung zur Erzeugung von Source- und Drainbe­ reichen und die Metallisierung verlaufen wie in einem Standard- CMOS-Prozeß.
Um die Verarbeitung der im Vergleich zur Betriebsspannung hohen Programmierspannungen zu ermöglichen, sind gegebenenfalls unter­ schiedliche Wannenbereiche und Gateoxiddicken für Logik und HV taugliche MOS-Transistoren notwendig.
In Fig. 3 ist der Aufbau eines asymmetrischen Zellenfeldes darge­ stellt. Die Wortleitungen 12 dienen zur Kontaktierung des Control Gates. Senkrecht dazu verlaufen die gestrichelt an der Seite an­ gedeuteten Bitleitungen 13. Die Bitleitungskontakte 14 sind durch Kreuze angedeutet. Die Feldoxidinseln 15 dienen zur Isolation. Die Floating Gate-Spacer 16 sind durch Striche angedeutet und trennen das Control Gate von den Floating Gates. Außerhalb der Feldoxidinseln 15 ist der gemeinsame Sourceanschluß 17 vorgese­ hen. Die Feldoxidinseln 15 werden durch einen LOCOS-Prozeß er­ zeugt. Die Control Gates der in einer Spalte übereinanderliegen­ den Zellen werden über durchgehende Wortleitungen 12 verbunden. Jeweils ein erstes Source-/Draingebiet benachbarter Zeilen wird gemeinsam kontaktiert und die Source-/Drangebiete einer Zeile von Zellen werden über eine gemeinsame Bitleitung verbunden. Die zweiten Source-/Draingebiete sich gegenüberliegender Zellen wer­ den über eine gemeinsame Diffusionsleitung miteinander verbunden und bilden einen gemeinsamen Anschluß. Über eine Wort- und eine Bitleitung kann jede Zelle selektiv angewählt werden. In den Fig. 3b und 3c sind Schnitte durch die Fig. 3a dargestellt. Insbeson­ dere in Fig. 3b wird deutlich, wie die Bitleitungen 13 mit den Bitleitungskontakten 14 an die Control Gates 3 angeschlossen sind. Ein Schnitt entlang einer Wortleitung 12 ist in Fig. 3c dargestellt. Auch hier wird deutlich, daß die Bitleitungen 12 im­ mer genau in der Lücke zwischen zwei Feldoxidinseln 15 verlaufen.
In Fig. 4 ist der symmetrische Aufbau eines Zellenfeldes darge­ stellt. Auch hier dienen die Wortleitungen 12 zum Anschluß des Gates, also dem Anschluß des Control Gates. Die dazu senkrechten Bitleitungen 13 sind bei diesem Aufbau zwischen den Feldoxidin­ seln 15 kontaktiert, so daß die Bitleitungskontakte 14 immer im Zwischenraum zwischen zwei Feldoxidinseln 15 liegen. Ebenso lie­ gen die Floating Gate-Spacer 16 und die Floating Gates außerhalb des Bereichs der Feldoxidinseln 15. Die Control Gates der in ei­ ner Spalte übereinanderliegenden Zellen werden auch hier über durchgehende Wortleitungen 12 verbunden. Hier sind jeweils die Source-/Draingebiete von vier benachbarten Zellen aus zwei be­ nachbarten Zeilen verbunden. Die in einer Zeile liegenden Knoten­ punkte sind mit einer gemeinsamen Bitleitung 13 verbunden. Eine Zelle wird durch die Wahl von zwei benachbarten Bitleitungen und einer Wortleitung selektiert. In den Fig. 4b und 4c sind Schnitte entlang der Linien A-A und B-B dargestellt. In Fig. 4b ist der Schnitt durch eine Zeile von Zellen dargestellt. Der Schnitt in Fig. 4c verläuft parallel dazu, jedoch durch die Feldoxidinseln 15, über denen die Bitleitungen 13 mit den Bitleitungskontakten 14 zum Anschluß der Source-/Draingebiete vorgesehen sind. Die Feldoxidinseln sind daher nicht durchgängig ausgebildet, sondern unterbrochen, um die Durchführung des Anschlusses zu den Source- /Draingebieten zu ermöglichen.
Sowohl beim asymmetrischen Aufbau des Zellenfeldes als auch beim symmetrischen Aufbau des Zellenfeldes werden Zellflächen von etwa 5-6 F2 erreicht. Bei 2 bit pro Zelle ergibt sich damit eine In­ formationsdichte von 1 bit/3 F2 bis 1 bit/2,5 F2.

Claims (5)

1. Anordnung von Halbleiter-Speicherzellen in einem Zellen­ feld,
wobei in dem Zellenfeld hochintegrierte, nichtflüchtige Halb­ leiter-Speicherzellen mit zwei Floating-Gates (1, 2) und ei­ nem Control-Gate (3) vorhanden sind und beide Floating-Gates (1, 2) gemeinsam kapazitiv von dem Control-Gate (3) gesteuert sind,
wobei die Control-Gates (3) spaltenweise mit durchgehenden Wortleitungen (12) und die Source-/Draingebiete zeilenweise durch Bitleitungen (13) verbunden sind und Feldoxidinseln (15) und Bitleitungskontakte (14) vorgesehen sind,
dadurch gekennzeichnet,
daß die Bitleitungen (13) oberhalb der Feldoxidinseln (15) angeordnet sind, wobei die Feldoxidinseln (15) Öffnungen zur Durchführung der Bitleitungskontakte (14) aufweisen und
daß die Bitleitungskontakte (14) spaltenweise versetzt zuein­ ander angeordnet sind.
2. Verfahren zum Betrieb einer hochintegrierten, nichtflüch­ tigen Halbleiter-Speicherzelle mit zwei Floating-Gates (1, 2) und einem Control-Gate (3), wobei beide Floating-Gates (1, 2) gemeinsam kapazitiv von dem Control-Gate (3) gesteuert wer­ den, wobei
die Floating-Gates (1, 2) durch Anlegen unterschiedlicher Spannungszustände und mehrfache Bewertung ausgelesen werden, so daß vier Zustände unterscheidbar sind,
dadurch gekennzeichnet,
daß in einem ersten Schritt die Gatespannung auf einen Wert eingestellt wird, der zwischen den möglichen Einsatzspannun­ gen der Speichertransistoren liegt,
daß ein Strom der Zelle gemessen wird und
daß das Verfahren abbricht, falls Strom fließt,
daß, falls im ersten Schritt kein Strom gemessen wird, in ei­ nem zweiten Schritt eine Gatespannung eingestellt wird, die größer ist als die größtmögliche Einsatzspannung der Spei­ chertransistoren, und die Spannung an einem ersten Drainge­ biet größer eingestellt wird als die Spannung an einem zwei­ ten Draingebiet,
daß in einem dritten Schritt die Gatespannung weiterhin so eingestellt ist, daß sie größer ist als die größtmögliche Einsatzspannung der Speichertransistoren, und die Spannung am ersten Draingebiet kleiner gewählt ist als die Spannung am zweiten Draingebiet; und
daß im zweiten und dritten Schritt der Strom der Zelle gemes­ sen wird und dieser ausgewertet wird.
3. Anordnung von Halbleiter-Speicherzellen nach Anspruch 1, dadurch gekennzeichnet, daß die Floating-Gates (1, 2) einzeln programmierbar sind.
4. Anordnung von Halbleiter-Speicherzellen nach Anspruch 1 oder 3, dadurch gekennzeichnet,
daß jedem Floating-Gate (1, 2) ein Drainbereich zugeordnet ist und
daß den Floating-Gates (1, 2) ein gemeinsamer Sourcebereich zugeordnet ist.
5. Anordnung von Halbleiter-Speicherzellen nach Anspruch 1, 3 oder 4, dadurch gekennzeichnet, daß die Floating-Gates (1, 2) seitlich vom Control-Gate (3) angeordnet sind.
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* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6093945A (en) * 1998-07-09 2000-07-25 Windbond Electronics Corp. Split gate flash memory with minimum over-erase problem
DE19941664A1 (de) * 1999-09-01 2001-04-12 Infineon Technologies Ag Floating-Gate-Speicherzelle
TW503528B (en) 2000-07-12 2002-09-21 Koninkl Philips Electronics Nv Semiconductor device
US6538925B2 (en) * 2000-11-09 2003-03-25 Innotech Corporation Semiconductor memory device, method of manufacturing the same and method of driving the same
EP1341239B1 (de) * 2002-02-27 2015-04-01 Infineon Technologies AG Ladungsabfangtransistor
DE102005028837B4 (de) * 2005-06-25 2009-07-30 Atmel Germany Gmbh Feldeffekttransistor und Verfahren zur Herstellung eines Feldeffekttransistors

Citations (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5051793A (en) * 1989-03-27 1991-09-24 Ict International Cmos Technology, Inc. Coplanar flash EPROM cell and method of making same
US5159570A (en) * 1987-12-22 1992-10-27 Texas Instruments Incorporated Four memory state EEPROM
US5284784A (en) * 1991-10-02 1994-02-08 National Semiconductor Corporation Buried bit-line source-side injection flash memory cell
US5424979A (en) * 1992-10-02 1995-06-13 Matsushita Electric Industrial Co., Ltd. Non-volatile memory cell
US5427968A (en) * 1994-04-13 1995-06-27 United Microelectronics Corp. Split-gate flash memory cell with separated and self-aligned tunneling regions
US5494838A (en) * 1994-05-02 1996-02-27 Motorola, Inc. Process of making EEPROM memory device having a sidewall spacer floating gate electrode

Patent Citations (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5159570A (en) * 1987-12-22 1992-10-27 Texas Instruments Incorporated Four memory state EEPROM
US5051793A (en) * 1989-03-27 1991-09-24 Ict International Cmos Technology, Inc. Coplanar flash EPROM cell and method of making same
US5284784A (en) * 1991-10-02 1994-02-08 National Semiconductor Corporation Buried bit-line source-side injection flash memory cell
US5424979A (en) * 1992-10-02 1995-06-13 Matsushita Electric Industrial Co., Ltd. Non-volatile memory cell
US5427968A (en) * 1994-04-13 1995-06-27 United Microelectronics Corp. Split-gate flash memory cell with separated and self-aligned tunneling regions
US5494838A (en) * 1994-05-02 1996-02-27 Motorola, Inc. Process of making EEPROM memory device having a sidewall spacer floating gate electrode

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