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DE112012005591B4 - Halbleitervorrichtung - Google Patents

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DE112012005591B4
DE112012005591B4 DE112012005591.8T DE112012005591T DE112012005591B4 DE 112012005591 B4 DE112012005591 B4 DE 112012005591B4 DE 112012005591 T DE112012005591 T DE 112012005591T DE 112012005591 B4 DE112012005591 B4 DE 112012005591B4
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c/o Mitsubishi Electric Corp. Hino Shiro
c/o Mitsubishi Electric Corp. Ohtsuka Kenichi
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Abstract

Halbleitervorrichtung, welche umfasst,ein Halbleitersubstrat (1) von einem ersten Leitfähigkeitstyp;eine Halbleiterschicht (2) vom ersten Leitfähigkeitstyp, welche auf einer ersten Hauptfläche des Halbleitersubstrats bereitgestellt ist;einen Well-Bereich (20) von einem zweiten Leitfähigkeitstyp, welcher selektiv in einer Hauptfläche von der Halbleiterschicht bereitgestellt ist; undeinen Source-Bereich (12) des ersten Leitfähigkeitstyps, welcher selektiv in einer Fläche des Well-Bereichs bereitgestellt ist, wobeidie Halbleiterschicht, der Well-Bereich und der Source-Bereich eine Einheitszelle (UC) ausbilden,wobei die Einheitszelle in der Draufsicht an der Hauptfläche von der Halbleiterschicht zu einer bestimmten Form bestimmt ist, und eine Mehrzahl der Einheitszellen kettenartig gekoppelt ist, um einen Einheit-Kettenaufbau (CLU) mit einer Verengung auszubilden,wobei die bestimmte Form der Einheitszelle durch eine Außenkante eines virtuellen Bereichs der Halbleiterschicht, welche derart bestimmt ist, dass der Source-Bereich und der Well-Bereich im Inneren umfasst sind, und durch jeweilige Außenkanten von dem Source-Bereich und dem Well-Bereich an einer Verbindungsstelle mit einer unterschiedlichen Einheitszelle bestimmt ist,wobei ein aktiver Bereich (AR) eine Mehrzahl der Einheit-Kettenaufbauten umfasst, wobei die Einheit-Kettenaufbauten zu einem versetzten Muster angeordnet sind, um somit die Bildung eines Spalts zwischen den Einheitszellen von angrenzenden Einheit-Kettenaufbauten zu vermeiden, undwobei ein Abstand zwischen den Well-Bereichen, welcher durch angrenzende Einheit-Kettenaufbauten bestimmt ist, im aktiven Bereich einheitlich ist,bei welcher die bestimmte Form der Einheitszelle eine hexagonale Form mit einem Paar von gegenüberliegenden Ecken ist, wobei beide einen Innenwinkel von 90 Grad haben, wobei zwei gegenüberliegende Seiten, mit Ausnahme von Seiten, welche die Ecken ausbilden, die Verbindungsstelle ausbilden, und wobei die Einheitszellen an der Verbindungsstelle gekoppelt sind, um den Source-Bereich und den Well-Bereich in dem Einheit-Kettenaufbau zu verbinden,wobei in der Einheitszelle:der Well-Bereich entlang der Außenkante von dem Source-Bereich erstreckt ist, und die jeweiligen Außenkanten von dem Source-Bereich und dem Well-Bereich linear entlang der Seiten erstreckt sind, welche die Ecken ausbilden, in jedem der Bereiche, welche den Ecken zugewandt sind, der Source-Bereich und der Well-Bereich bogenförmige Vorsprünge (DP) eines Mittenwinkels von 90 Grad ausbilden, wobei die Vorsprünge den gleichen Krümmungsmittelpunkt als einen ersten Krümmungsmittelpunkt (M) haben, während sie einen ersten Krümmungsradius und einen zweiten Krümmungsradius (r1, r2) haben, welche sich voneinander unterscheiden, undein Abstand (Lc) zwischen den jeweiligen Außenkanten von dem Well-Bereich und dem Source-Bereich auf einen Abstand eingestellt ist, welcher einer Differenz zwischen dem ersten und zweiten Krümmungsradius in jedem Bereich von der Einheitszelle entspricht.

Description

  • TECHNISCHES GEBIET
  • Die vorliegende Erfindung bezieht sich auf eine Halbleitervorrichtung, und genauer gesagt auf eine Halbleitervorrichtung, welche einen Halbleiter mit großer Bandlücke verwendet.
  • HINTERGRUND
  • Eine Halbleitervorrichtung, und insbesondere ein Feldeffekttransistor, welcher einen Übergangsaufbau aus Metall, Oxid und einem Halbleiter (MOS) unter Verwendung eines Halbleiters mit großer Bandlücke umfasst, wie beispielsweise Siliziumkarbid (MOSFET), ist erforderlich, um eine Verlustleistung hinsichtlich der Anwendung bei einer Leistungselektronik zu reduzieren, und hinsichtlich der Energieeinsparung bei einem Equipment, bei welchem eine solche Halbleitervorrichtung eingerichtet ist. Eine solche Halbleitervorrichtung ist insbesondere erforderlich, um die Verlustleistung (EIN-Verlustleitung) im Verlaufe eines Stromleitzustandes zu reduzieren, insbesondere um den EIN-Widerstand zu reduzieren.
  • Dies kann erzielt werden, indem der Kanalwiderstand reduziert wird. Zur Reduktion des Kanalwiderstands kann die Kanalmobilität erhöht werden, indem die Qualität eines Übergangs zwischen einem Metall, einem Isolator und einem Halbleiter mit großer Bandlücke erhöht wird, indem beispielsweise eine Kanallänge reduziert wird oder indem eine Kanalbreitedichte erhöht wird.
  • Gemäß der Offenbarung in Patentliteratur 1, wird eine Zelle, welche herkömmlicherweise eine lineare Streifenform hat, zu einem Streifen mit runden oder abgerundeten Abschnitten geformt, welche an gegenüberliegenden Enden eines linearen Abschnitts ausgebildet sind, wobei die Zelle insbesondere eine hantelförmige Form hat. Solche Zellen sind zu einem versetzten Muster angeordnet, wodurch eine Reduktion des EIN-Widerstandes zwischen 25 und 35 Prozent erzielt wird.
  • In Patentliteratur 2 wird ein Verfahren zur Integration von Bauelementen mit unterschiedlichen Schwellenspannungen in ein und derselben MOS-Technologie beschrieben. Dabei wird ein gleichzeitiges Ausbilden auf einer Halbleitermaterialschicht von mindestens zwei Gate-Elektroden für mindestens zwei MOS-Bauelemente, wobei die Gate-Elektroden im wesentlichen geradlinige Abschnitte und Ecken aufweisen und jede Gate-Elektrode eine entsprechende Eckendichte für die Einheitsfläche hat, beschrieben. Darüber hinaus wird ein selektives Einbringen eines Dotierstoffs in die Halbleitermaterialschicht zur gleichzeitigen Bildung von jeweiligen Kanalbereichen für die mindestens zwei MOS-Vorrichtungen beschrieben, wobei sich die Kanalbereiche unter der jeweiligen Gate-Elektrode erstrecken, wobei das selektive Einbringen die jeweiligen Gate-Elektroden als Maske verwendet, so daß die Kanalbereiche an den Ecken der jeweiligen Gate-Elektrode eine Dotierstoffkonzentration aufweisen, die niedriger ist als die an den im wesentlichen geradlinigen Abschnitten. Die beiden MOS-Bauelemente haben folglich jeweilige Schwellenspannungen, die von der Eckendichte für die Einheitsfläche und von den Öffnungswinkeln der Ecken der jeweiligen Gate-Elektroden abhängen. Die bereitgestellte Lösung wird als nicht ausreichend empfunden.
  • In einem Halbleiterbauelement gemäß Patentliteratur 3 ist ein in einem äußeren peripheren Teil des Leistungshalbleiterbauelements angeordneter p-Typ-Wellbereich in zwei Teile geteilt, d.h. eine Innenseite und eine Außenseite, und ein Feldoxidfilm mit einer größeren Schichtdicke als der Gate-Isolierfilm ist auf einem Wellbereich an der Außenseite zu einer Innenseite einer inneren Peripherie des Wellbereichs vorgesehen. Daher ist es möglich, in der Gate-Isolierschicht einen dielektrischen Durchschlag aufgrund der Spannung zu verhindern, die durch den Fluss des Verschiebungsstroms beim Schalten erzeugt wird. Die bereitgestellte Lösung wird als nicht ausreichend empfunden.
  • Gemäß der Offenbarung der Patentliteratur 4 wird eine Leistungsbauelementstruktur in MOS-Technologie bereitgestellt, umfassend ein Halbleitersubstrat, eine schwach dotierte Halbleiterschicht eines ersten Leitfähigkeitstyps, die dem Substrat überlagert ist, und einen dotierten Bereich eines zweiten Leitfähigkeitstyps, der in der schwach dotierten Schicht ausgebildet ist, wobei der dotierte Bereich im Wesentlichen parallele, längliche Körperstreifen des zweiten Leitfähigkeitstyps und einen im wesentlichen ringförmigen Rahmen des zweiten Leitfähigkeitstyps aufweist, der die Körperstreifen umgibt und mit den Körperstreifen an deren Enden verschmolzen ist, wobei Quell-Bereiche des ersten Leitfähigkeitstyps innerhalb der Körperstreifen gebildet sind, wobei sich im Wesentlichen parallele, ausgedehnte, isolierte Gate-Streifen über die schwach dotierte Schicht zwischen den Körperstreifen erstrecken. Die isolierten Gate-Streifen haben ein gewundenes Layout, wobei die Körperstreifen vergrößerte Abschnitte aufweisen, die in Längsrichtung mit schmalen Abschnitten interkaliert sind, wobei die vergrößerten Abschnitte eines Körperstreifens weiter in einer Richtung quer zu den Körperstreifen mit den schmalen Abschnitten benachbarter Körperstreifen interkaliert sind. Die bereitgestellte Lösung wird als nicht ausreichend empfunden.
  • Gemäß der Offenbarung der Patentliteratur 5 wird eine MISFET Vorrichtung bereitgestellt, die ein erstes Leitungstyp-Halbleitersubstrat hat, wobei eine Halbleiterschicht auf einer Hauptfläche des Halbleitersubstrats bereitgestellt wird, wobei ein Gate-isolierender Film und eine Vielzahl von Quellelektroden auf der Halbleiterschicht geformt sind und wobei Gate-Elektrodenstrukturen auf dem Gate-isolierenden Film vorgesehen sind. Die Vorrichtung weist des Weiteren auf, eine Vielzahl von Wellbereichen, die ausgebreitet in der Halbleiterschicht vorliegen, einen ersten Leitungstyp-Quellbereich, der in elektrischem Kontakt mit einer korrespondierenden Elektrode von einer der Vielzahl von Quellelektroden ist, und einen ersten Leitungstyp-Hochwiderstandsbereich, gebildet aus einem Teil der Halbleiterschicht, wobei eine Vielzahl der Wellbereiche nicht geformt sind. Die Gate-Elektrodenstrukturen haben Öffnungen am Zentrum zwischen den Wellbereichen. Die bereitgestellte Lösung wird als nicht ausreichend empfunden.
  • LITERATUR AUS DEM STAND DER TECHNIK
  • Patentliteratur
    • Patentliteratur 1: Japanische Patentanmeldung JP 0000H0955506 A
    • Patentliteratur 2: US-Patenanmeldung-Offenlegungsschrift US 6 040 609 A .
    • Patentliteratur 3: US-Patentanmeldung-Offenlegungsschrift US 2012 / 0 205 669 A1 .
    • Patentliteratur 4: EP-Patentanmeldung-Offenlegungsschrift EP 0 823 735 A1 .
    • Patentliteratur 5: Japanische Patentanmeldung-Offenlegungsschrift JP 2006 019 608 A .
  • ZUSAMMENFASSUNG DER ERFINDUNG
  • Probleme, welche durch die Erfindung zu lösen sind
  • Gemäß dem Aufbau von Patentliteratur 1, bei welchem die Zellen einer hantelförmigen Form zu einem versetzten Muster angeordnet sind, ist ein Abstand zwischen Basisbereichen von angrenzenden Zellen ungleichförmig. Somit wird, wenn eine Hochspannung im Verlaufe eines Ausschaltbetriebes der Halbleitervorrichtung angelegt wird, ein elektrisches Feld in einem Gate-Isolierfilm in einem Bereich eines relativ langen Abstandes zwischen Basisbereichen erhöht, wodurch ein Gate-Kriechstrom induziert wird. Dies kann die Zuverlässigkeit von der Halbleitervorrichtung beeinträchtigen, da die Halbleitervorrichtung in einigen Fällen beschädigt werden kann.
  • Die vorliegende Erfindung dient zum Lösen des zuvor genannten Problems. Es ist Aufgabe der vorliegenden Erfindung, eine sehr zuverlässige Halbleitervorrichtung bereitzustellen, indem der Widerstand während des eingeschalteten Zustands der Halbleitervorrichtung reduziert wird, indem eine Kanalbreitedichte erhöht wird und gleichzeitig der lokale Auftritt eines hohen elektrischen Feldes im Verlaufe des Ausschaltbetriebes verhindert wird.
  • MITTEL ZUM LÖSEN DER PROBLEME
  • Eine Halbleitervorrichtung der vorliegenden Erfindung umfasst: ein Halbleitersubstrat vom ersten Leitfähigkeitstyp; eine Halbleiterschicht vom ersten Leitfähigkeitstyp, welche auf einer ersten Hauptfläche des Halbleitersubstrats bereitgestellt ist; einen Well-Bereich (engl.: well region) vom zweiten Leitfähigkeitstyp, welcher selektiv in einer Hauptfläche von der Halbleiterschicht bereitgestellt ist; und einen Source-Bereich des ersten Leitfähigkeitstyps, welcher selektiv in einer Fläche des Well-Bereichs bereitgestellt ist. Die Halbleiterschicht, der Well-Bereich und der Source-Bereich bilden eine Einheitszelle. Die Einheitszelle ist in der Draufsicht an der Hauptfläche von der Halbleiterschicht zu einer bestimmten Form bestimmt. Eine Mehrzahl der Einheitszellen ist kettenartig gekoppelt, um einen Einheit-Kettenaufbau mit einer Verengung auszubilden. Die bestimmte Form der Einheitszelle ist durch eine Außenkante eines virtuellen Bereichs der Halbleiterschicht, welche derart bestimmt ist, dass der Source-Bereich und der Well-Bereich im Inneren umfasst sind, und durch jeweilige Außenkanten von dem Source-Bereich und dem Well-Bereich an einer Verbindungsstelle mit einer unterschiedlichen Einheitszelle bestimmt. Ein aktiver Bereich umfasst eine Mehrzahl der Einheit-Kettenaufbauten. Die Einheit-Kettenaufbauten sind zu einem versetzten Muster angeordnet, um somit die Bildung eines Spalts zwischen den Einheitszellen von angrenzenden Einheit-Kettenaufbauten zu vermeiden. Ein Abstand zwischen den Well-Bereichen, welcher durch angrenzende Einheit-Kettenaufbauten bestimmt ist, ist im aktiven Bereich einheitlich. Die bestimmte Form der Einheitszelle ist eine hexagonale Form mit einem Paar von gegenüberliegenden Ecken, wobei beide einen Innenwinkel von 90 Grad haben, wobei zwei gegenüberliegende Seiten, mit Ausnahme von Seiten, welche die Ecken ausbilden, die Verbindungsstelle ausbilden, und wobei die Einheitszellen an der Verbindungsstelle gekoppelt sind, um den Source-Bereich und den Well-Bereich in dem Einheit-Kettenaufbau zu verbinden und wobei in der Einheitszelle der Well-Bereich entlang der Außenkante von dem Source-Bereich erstreckt ist, und die jeweiligen Außenkanten von dem Source-Bereich und dem Well-Bereich linear entlang der Seiten erstreckt sind, welche die Ecken ausbilden, und wobei in jedem der Bereiche, welche den Ecken zugewandt sind, der Source-Bereich und der Well-Bereich bogenförmige Vorsprünge eines Mittenwinkels von 90 Grad ausbilden, wobei die Vorsprünge den gleichen Krümmungsmittelpunkt als einen ersten Krümmungsmittelpunkt haben, während sie einen ersten Krümmungsradius und einen zweiten Krümmungsradius haben, welche sich voneinander unterscheiden, und wobei ein Abstand zwischen den jeweiligen Außenkanten von dem Well-Bereich und dem Source-Bereich auf einen Abstand eingestellt ist, welcher einer Differenz zwischen dem ersten und zweiten Krümmungsradius in jedem Bereich von der Einheitszelle entspricht.
  • Im Folgenden können Begriffe wie „Erfindung“, „Ausführungsform“ oder „Aspekt der Erfindung“ für einen Gegenstand verwendet worden sein, der nicht Teil der Erfindung im Sinne der beigefügten Ansprüche ist. Dabei sind allerdings nur solche Beispiele, die alle Merkmale des/der unabhängigen Ansprüche umfassen, Teile der Erfindung und damit Ausführungsformen der Erfindung. Teile des Gegenstandes der Beschreibung, die nicht durch die Ansprüche gedeckt sind, stellen Hintergrundinformationen oder Beispiele dar, die für das Verständnis der Erfindung nützlich sind.
  • VORTEILHAFTE WIRKUNGEN DER ERFINDUNG
  • Bei der Halbleitervorrichtung der vorliegenden Erfindung wird ein EIN-Widerstand reduziert, indem eine Kanalbreitedichte erhöht wird, und sind eine Kanallänge und eine JFET-Länge über den aktiven Bereich hinweg gleichförmig. Somit wird eine gleichförmige Stromverteilung erzielt, welche im Verlaufe eines EIN-Betriebes bestimmt ist, während das lokale Auftreten eines hohen elektrischen Feldes im Verlaufe eines Ausschalt-Betriebes unterdrückt wird, wodurch die Zuverlässigkeit von der Halbleitervorrichtung erhöht wird.
  • Figurenliste
    • 1 zeigt eine Draufsicht von einer Siliziumkarbid-Halbleitervorrichtung gemäß der vorliegenden Erfindung.
    • 2 zeigt eine Teilschnittansicht von der Siliziumkarbid-Halbleitervorrichtung gemäß der vorliegenden Erfindung.
    • 3 zeigt eine Draufsicht, welche schematisch jeden Störstellenbereich zeigt, welcher in einer Hauptfläche eines Halbleitersubstrats von der Siliziumkarbid-Halbleitervorrichtung gemäß der vorliegenden Erfindung ausgebildet ist.
    • 4 zeigt eine Teilschnittansicht von der Siliziumkarbid-Halbleitervorrichtung gemäß der vorliegenden Erfindung.
    • 5 zeigt schematisch eine ebene Form von einer Einheitszelle, welche einen Einheit-Kettenaufbau der Siliziumkarbid-Halbleitervorrichtung gemäß einer ersten Ausführungsform der vorliegenden Erfindung ausbildet.
    • 6 zeigt schematisch eine ebene Form von dem Einheit-Kettenaufbau der Siliziumkarbid-Halbleitervorrichtung gemäß der ersten Ausführungsform der vorliegenden Erfindung.
    • 7 zeigt schematisch ein Beispiel einer Anordnung der Einheit-Kettenaufbauten der Siliziumkarbid-Halbleitervorrichtung gemäß der ersten Ausführungsform der vorliegenden Erfindung.
    • 8 zeigt eine Teilschnittansicht, welche an dem Einheit-Kettenaufbau von der Siliziumkarbid-Halbleitervorrichtung gemäß der ersten Ausführungsform der vorliegenden Erfindung genommen ist.
    • 9 zeigt schematisch eine ebene Form von dem Einheit-Kettenaufbau der Siliziumkarbid-Halbleitervorrichtung gemäß der ersten Ausführungsform der vorliegenden Erfindung.
    • 10 zeigt ein Berechnungsergebnis einer Abhängigkeit zwischen einer Verbindungsbreite von einem Source-Bereich in einer Einheitszelle und einer Kanalbreitedichte gemäß der ersten Ausführungsform der vorliegenden Erfindung.
    • 11 zeigt ein Berechnungsergebnis einer Abhängigkeit zwischen der Verbindungsbreite von dem Source-Bereich in der Einheitszelle und der Kanalbreitedichte gemäß der ersten Ausführungsform der vorliegenden Erfindung.
    • 12 zeigt eine Draufsicht von einer Streifen-Einheitszelle.
    • 13 zeigt eine Draufsicht von einer quadratischen Einheitszelle.
    • 14 zeigt eine Draufsicht von einer Einheitszelle gemäß der ersten Ausführungsform der vorliegenden Erfindung.
    • 15 zeigt ein Ergebnis hinsichtlich einer Kanalbreitedichte, welches in der Einheitszelle berechnet ist, gemäß der ersten Ausführungsform der vorliegenden Erfindung.
    • 16 zeigt ein Ergebnis eines Öffnungsverhältnisses von einem JFET-Bereich, welches in der Einheitszelle berechnet ist, gemäß der ersten Ausführungsform der vorliegenden Erfindung.
    • 17 zeigt eine Draufsicht, welche den Aufbau von einem Anschluss-Abschnitt des Einheit-Kettenaufbaus der Siliziumkarbid-Halbleitervorrichtung gemäß der ersten Ausführungsform der vorliegenden Erfindung zeigt.
    • 18 zeigt eine Draufsicht, welche den Aufbau von einem Anschluss-Abschnitt des Einheit-Kettenaufbaus der Siliziumkarbid-Halbleitervorrichtung gemäß der ersten Ausführungsform der vorliegenden Erfindung zeigt.
    • 19 zeigt eine Draufsicht, welche den Aufbau von einem Anschluss-Abschnitt des Einheit-Kettenaufbaus der Siliziumkarbid-Halbleitervorrichtung gemäß der ersten Ausführungsform der vorliegenden Erfindung zeigt.
    • 20 zeigt eine Draufsicht, welche den Aufbau von einem Anschluss-Abschnitt des Einheit-Kettenaufbaus der Siliziumkarbid-Halbleitervorrichtung gemäß der ersten Ausführungsform der vorliegenden Erfindung zeigt.
    • 21 zeigt eine Draufsicht, welche den Aufbau von einem Anschluss-Abschnitt des Einheit-Kettenaufbaus der Siliziumkarbid-Halbleitervorrichtung gemäß der ersten Ausführungsform der vorliegenden Erfindung zeigt.
    • 22 zeigt eine Draufsicht, welche den Aufbau von einem Anschluss-Abschnitt des Einheit-Kettenaufbaus der Siliziumkarbid-Halbleitervorrichtung gemäß der ersten Ausführungsform der vorliegenden Erfindung zeigt.
    • 23 zeigt eine Draufsicht, welche den Aufbau von einem Anschluss-Abschnitt des Einheit-Kettenaufbaus der Siliziumkarbid-Halbleitervorrichtung gemäß der ersten Ausführungsform der vorliegenden Erfindung zeigt.
    • 24 zeigt eine Draufsicht, welche den Aufbau von einem Anschluss-Abschnitt des Einheit-Kettenaufbaus der Siliziumkarbid-Halbleitervorrichtung gemäß der ersten Ausführungsform der vorliegenden Erfindung zeigt.
    • 25 zeigt eine Draufsicht, welche schematisch jeden Störstellen-Bereich gemäß einer Modifikation der Siliziumkarbid-Halbleitervorrichtung der vorliegenden Erfindung zeigt.
    • 26 zeigt eine Draufsicht, welche schematisch jeden Störstellen-Bereich gemäß einer Modifikation von der Siliziumkarbid-Halbleitervorrichtung der vorliegenden Erfindung zeigt.
    • 27 zeigt eine Schnittansicht, welche einen Schritt zum Herstellen der Siliziumkarbid-Halbleitervorrichtung gemäß der ersten Ausführungsform der vorliegenden Erfindung zeigt.
    • 28 zeigt eine Schnittansicht, welche einen Schritt zum Herstellen der Siliziumkarbid-Halbleitervorrichtung gemäß der ersten Ausführungsform der vorliegenden Erfindung zeigt.
    • 29 zeigt eine Schnittansicht, welche einen Schritt zum Herstellen der Siliziumkarbid-Halbleitervorrichtung gemäß der ersten Ausführungsform der vorliegenden Erfindung zeigt.
    • 30 zeigt eine Schnittansicht, welche einen Schritt zum Herstellen der Siliziumkarbid-Halbleitervorrichtung gemäß der ersten Ausführungsform der vorliegenden Erfindung zeigt.
    • 31 zeigt eine Schnittansicht, welche einen Schritt zum Herstellen der Siliziumkarbid-Halbleitervorrichtung gemäß der ersten Ausführungsform der vorliegenden Erfindung zeigt.
    • 32 zeigt eine Schnittansicht, welche einen Schritt zum Herstellen der Siliziumkarbid-Halbleitervorrichtung gemäß der ersten Ausführungsform der vorliegenden Erfindung zeigt.
    • 33 zeigt eine Schnittansicht, welche einen Schritt zum Herstellen der Siliziumkarbid-Halbleitervorrichtung gemäß der ersten Ausführungsform der vorliegenden Erfindung zeigt.
    • 34 zeigt eine Draufsicht, welche schematisch ein Beispiel einer Anordnung von Einheit-Kettenaufbauten von einer Siliziumkarbid-Halbleitervorrichtung gemäß einer zweiten Ausführungsform der vorliegenden Erfindung zeigt.
    • 35 zeigt eine Teilschnittansicht, welche am Einheit-Kettenaufbau von der Siliziumkarbid-Halbleitervorrichtung gemäß der zweiten Ausführungsform der vorliegenden Erfindung genommen ist.
    • 36 zeigt eine Draufsicht, welche schematisch ein Beispiel einer Anordnung der Einheit-Kettenaufbauten der Siliziumkarbid-Halbleitervorrichtung gemäß einer zweiten Ausführungsform der vorliegenden Erfindung zeigt.
    • 37 zeigt eine Teilschnittansicht, welche am Einheit-Kettenaufbau von der Siliziumkarbid-Halbleitervorrichtung gemäß der zweiten Ausführungsform der vorliegenden Erfindung genommen ist.
    • 38 zeigt eine Draufsicht, welche schematisch ein Beispiel einer Anordnung der Einheit-Kettenaufbauten der Siliziumkarbid-Halbleitervorrichtung gemäß einer zweiten Ausführungsform der vorliegenden Erfindung zeigt.
    • 39 zeigt eine Teilschnittansicht, welche am Einheit-Kettenaufbau von der Siliziumkarbid-Halbleitervorrichtung gemäß der zweiten Ausführungsform der vorliegenden Erfindung genommen ist.
  • BESCHREIBUNG DER AUSFÜHRUNGSFORM BZW. DER AUSFÜHRUNGSFORMEN
  • <Einführung>
  • Der Ausdruck „MOS“ wurde zuvor dazu verwendet, um einen Übergangsaufbau aus Metall, Oxid und einem Halbleiter zu bezeichnen, und sein Name wurde anhand der Anfangsbuchstaben von Metall, Oxid und Halbleiter gewählt. Im Übrigen, insbesondere Bezugnehmend auf einen Feldeffekttransistor, welcher einen MOS Aufbau hat (im Folgenden lediglich als „MOS Transistor“ bezeichnet), wurde beispielsweise ein Material für einen Gate-Isolierfilm oder ein jenes für eine Gate-Elektrode hinsichtlich eines höheren Integrationspegels und einer Verbesserung der Herstellungsabläufe in den letzten Jahren verbessert.
  • Bezugnehmend beispielsweise auf einen MOS Transistor, wurde polykristallines Silizium anstelle von Metall als ein Material für eine Gate-Elektrode hinsichtlich der hauptsächlichen Ausbildung von einer Source und einem Drain in einer selbstausrichtenden Art und Weise verwendet. Ferner wird ein Material einer hohen dielektrischen Konstante als ein Material für einen Gate-Isolierfilm hinsichtlich verbesserter elektrischer Eigenschaften verwendet. Ein solches Material einer hohen dielektrischen Konstante ist nicht notwendigerweise auf Oxid beschränkt.
  • Somit ist die Verwendung des Ausdrucks „MOS“ nicht auf einen gestapelten Aufbau aus Metall, Oxid und einem Halbleiter beschränkt, und wird in der vorliegenden Beschreibung diese Beschränkung nicht als eine Vorbedingung angenommen. Genauer gesagt, ist der hier erwähnte Ausdruck „MOS“ nicht nur die Abkürzung resultierend aus seinem Ursprung, sondern umgreift ebenso sehr weit einen gestapelten Aufbau aus einem Leiter, einem Isolator und einem Halbleiter.
  • In der folgenden Beschreibung werden hinsichtlich des Leitfähigkeitstyps von Störstellen die n-Typ Störstellen als jene von einem „ersten Leitfähigkeitstyp“ bestimmt, wohingegen die p-Typ Störstellen als jene von einem „zweiten Leitfähigkeitstyp“ bestimmt werden. Jedoch können die Störstellen auch entgegengesetzt bestimmt werden.
  • <Erste Ausführungsform>
  • <Vorrichtungsaufbau>
  • 1 zeigt eine Draufsicht, welche schematisch den Aufbau von einer Oberfläche einer Halbleitervorrichtung gemäß einer ersten Ausführungsform der vorliegenden Erfindung zeigt, genauer gesagt einen Feldeffekttransistor (Siliziumkarbid MOS Transistor) 100, welcher einen MOS Aufbau umfasst, welcher aus einem Siliziumkarbid- (SiC) Substrat ausgebildet ist.
  • Wie in 1 gezeigt, ist in dem Siliziumkarbid MOS Transistor 100 ein Source-Feld 41 in einem Mittenabschnitt von einer Hauptfläche von einem Chip 5, welcher eine rechteckige Außenform hat, bereitgestellt, und ist eine Gate-Zwischenverbindung 44 derart bereitgestellt, dass sie das Source-Feld 41 von außerhalb umgibt.
  • Das Source-Feld 41 ist in der Draufsicht rechteckig, wobei eine Seite an seinem Mittenabschnitt nach innen ausgespart ist. Ein Gate-Feld 45, welches sich von der Gate-Zwischenverbindung 44, welche das Source-Feld 41 umgibt, erstreckt, ist derart bereitgestellt, dass es in den nach innen ausgesparten Abschnitt des Source-Feldes 41 gelangt.
  • Das Gate-Feld 45 ist ein Abschnitt zum Aufnehmen von einer Gate-Spannung von einer externen Steuerschaltung (in der Zeichnung nicht gezeigt). Die an das Gate-Feld 45 angelegte Gate-Spannung wird über die Gate-Zwischenverbindung 44 an eine Gate-Elektrode (in der Zeichnung nicht gezeigt) von einer Einheitszelle als ein minimaler Einheitsaufbau von dem MOS Transistor zugeführt.
  • Das Source-Feld 41 ist an einem aktiven Bereich angeordnet, an welchem mehrere Einheitszellen angeordnet sind. Jeweilige Source-Elektroden (in der Zeichnung nicht gezeigt) der Einheitszellen sind parallel verbunden.
  • Ein Anschluss-Well-Bereich 21 ist unterhalb des Source-Feldes 41 bereitgestellt, um somit einen Kantenabschnitt von einem aktiven Bereich AR zu bestimmen. Ein Anschluss eines Bereiches 28 mit niedrigem Widerstand ist in einer Fläche von dem Anschluss-Well-Bereich 21 derart bereitgestellt, dass er sich entlang des Anschluss-Well-Bereiches erstreckt. Ein JTE-(Übergang-Abschluss-Erstreckung) Bereich 50 ist derart ausgebildet, dass er den Anschluss-Well-Bereich 21 umgibt. Ein Feld-Stopp-Bereich 13 ist derart bereitgestellt, dass er den JTE-Bereich 50 von einer vom JTE-Bereich 50 entfernten Position umgibt, und erreicht einen Chip-Anschluss 5, wie später beschrieben.
  • In vielen Fällen sind im Allgemeinen eine Elektrode für einen Temperatursensor und eine jeweilige für einen Stromsensor in einem Produkt ausgebildet. Das Vorliegen oder nicht-Vorliegen solcher Elektroden ist nicht tiefgreifend in diesen Aufbau und hinsichtlich der Wirkung der vorliegenden Erfindung einbezogen, so dass diese Elektroden nicht beschrieben werden und in der Zeichnung nicht dargestellt werden.
  • Die Position des Gate-Feldes 45 und die Anzahl der Gate-Felder 45, die Form der Gate-Zwischenverbindung 44 und jene des Source-Feldes 41, und die Anzahl von Gate-Zwischenverbindungen 44 und jene der Source-Felder 41 können in Abhängigkeit von einem MOS Transistor auf vielfältige Arten festgelegt werden. Ähnlich beispielsweise der zuvor erwähnten Elektrode für einen Stromsensor, sind diese Positionen und die Anzahl nicht tiefgreifend in diesem Aufbau und hinsichtlich der Wirkung der vorliegenden Erfindung einbezogen, so dass sie nicht beschrieben werden und in der Zeichnung nicht dargestellt werden.
  • Ein entlang der Linie A-A von 1 im Querschnitt genommener Aufbau wird als Nächstes unter Bezug auf die Schnittansicht von 2 beschrieben. Wie in 2 gezeigt, umfasst der Siliziumkarbid MOS Transistor 100 eine Drift-Schicht 2 des ersten Leitfähigkeitstyps, welche auf einer ersten Hauptfläche von einem Halbleitersubstrat 1 als ein Siliziumkarbid-Substrat, Störstellen des ersten Leitfähigkeitstyps umfassend, ausgebildet ist, eine ohmsche Elektrode 42, welche auf einer zweiten Hauptfläche (gegenüberliegend zur ersten Hauptfläche) des Halbleitersubstrats 1 ausgebildet ist, und eine Drain-Elektrode 43, welche auf der ohmschen Elektrode 42 ausgebildet ist.
  • Ein oberer Schichtabschnitt der Drift-Schicht 2 umfasst eine Mehrzahl von selektiv ausgebildeten Well-Bereichen 20 des zweiten Leitfähigkeitstyps, den Anschluss-Well-Bereich 21 des zweiten Leitfähigkeitstyps, welcher derart bereitgestellt ist, dass er, den Kantenabschnitt des aktiven Bereichs AR bestimmend, die gleiche Tiefe wie der Well-Bereich 20 erreicht, den JTE Bereich 50, welcher mit einer Endfläche des Anschluss-Well-Bereiches 21 verbunden ist und den Anschluss-Well-Bereich 21 umgibt, und den Feld-Stopp-Bereich 13, welcher den JTE-Bereich 50 von einer vom JTE-Bereich 50 entfernten Position aus umgibt. Dem Anschluss-Well-Bereich 21 kann die gleiche Störstellenverteilung wie bei den Well-Bereichen 20 vermittelt werden, indem der Anschluss-Well-Bereich 21 und die Well-Bereiche 20 gleichzeitig ausgebildet werden.
  • Ein Source-Bereich 12 des ersten Leitfähigkeitstyps und ein Well-Kontaktbereich 25 des zweiten Leitfähigkeitstyps sind in einer Fläche von jedem Well-Bereich 20 ausgebildet. Der Well-Kontaktbereich 25 erstreckt sich von einem Mittenabschnitt von der Oberfläche des Source-Bereiches 12 und durchdringt durch den Source-Bereich 12, um in den Well-Bereich 20 zu gelangen.
  • Der Bereich 28 eines Anschlusses mit niedrigem Widerstand vom zweiten Leitfähigkeitstyp ist in einem Mittenabschnitt der Fläche von dem Anschluss-Well-Bereich 21 bereitgestellt. Der Anschluss-Well-Bereich 21 liegt, von oberhalb aus betrachtet, an gegenüberliegenden Seiten des Bereiches 28 des Anschlusses mit niedrigem Widerstand vor.
  • Ein Bereich zwischen angrenzenden Wells wird als ein JFET-(Übergangs-FET) Bereich 15 bezeichnet. Ein Widerstandswert eines Strompfades, welcher sich von einem Kanalbereich, welcher im Verlaufe eines EIN-Zustandes innerhalb des Well-Bereiches 20 ausgebildet ist, in Richtung zum Siliziumkarbid-Substrat 1 erstreckt, kann reduziert werden, indem n-Typ-Störstellen einer relativ hohen Konzentration in den JFET-Bereich 15 implantiert werden. Somit kann der EIN-Widerstand des gesamten vertikalen MOSFET reduziert werden.
  • Ein Gate-Isolierfilm 30 ist auf einer Hauptfläche von der Drift-Schicht 2 ausgebildet. Der Gate-Isolierfilm 30 ist derart ausgebildet, dass er von oberhalb einen Bereich zwischen einem Kantenabschnitt von dem Anschluss-Well-Bereich 21 und einem Kantenabschnitt von dem Source-Bereich 12 bedeckt, um angrenzende Source-Bereiche 12 zu bedecken, und um von oberhalb die Well-Bereiche 20 und den JFET-Bereich 15 zwischen diesen Source-Bereichen 12 zu bedecken. Ein Feldoxid-Film 31 ist auf der Drift-Schicht 2 in einem Bereich ausgebildet, in welchem der Gate-Isolierfilm 30 nicht ausgebildet ist.
  • Eine Gate-Elektrode 35 ist über dem Gate-Isolierfilm 30 derart ausgebildet, dass sie sich zwischen Kantenabschnitten von angrenzenden Source-Bereichen 12 erstreckt. Ein Zwischenschicht-Isolierfilm 32 ist derart ausgebildet, dass er die Gate-Elektrode 35 bedeckt.
  • Die Gate-Elektrode 35 ist ferner in einem Bereich ausgebildet, in welchem der Gate-Isolierfilm 30 und der Feldoxid-Film 31 verbunden sind. Die Gate-Elektrode 35 ist ferner an dem Bereich 28 des Anschlusses mit niedrigem Widerstand auf dem Feldoxid-Film 31 ausgebildet. Diese Gate-Elektroden 35 sind ebenso durch den Zwischenschicht-Isolierfilm 32 bedeckt.
  • Ein Gate-Kontaktloch GC ist derart ausgebildet, dass es durch den Zwischenschicht-Isolierfilm 32 durchdringt, um die Gate-Elektrode 35 oberhalb des Bereiches 28 des Anschlusses mit niedrigem Widerstand zu erreichen. Die Gate-Zwischenverbindung 44 ist derart ausgebildet, dass sie das Gate-Kontaktloch GC füllt.
  • Ein Well-Kontaktloch WC ist derart ausgebildet, dass es durch den Zwischenschicht-Isolierfilm 32 und den Feldoxid-Film 31 durchdringt, um eine ohmsche Elektrode 40 zu erreichen, welche auf dem Bereich 28 des Anschlusses mit niedrigem Widerstand ausgebildet ist. Ein Source-Kontaktloch SC ist derart ausgebildet, dass es den Zwischenschicht-Isolierfilm 32 durchdringt, um eine ohmsche Elektrode 40 zu erreichen, welche auf dem Well-Kontaktbereich 25 und dem Source-Bereich 12 ausgebildet ist. Das Source-Feld 41 ist derart ausgebildet, dass es das Well-Kontaktloch WC und das Source-Kontaktloch SC füllt. Gemäß dem zuvor genannten Aufbau wirkt das Source-Feld 41 als eine Source-Elektrode, welche mit dem Source-Bereich 12 verbunden ist, und als ein Element zum elektrischen Verbinden der Source-Bereiche 12 mit dem Anschluss-Well-Bereich 21.
  • 3 ist eine Draufsicht, welche schematisch jeden Störstellenbereich zeigt, welcher in der Hauptfläche von dem Halbleitersubstrat des Siliziumkarbid MOS Transistors 100 ausgebildet ist. 3 zeigt einen Aufbau unterhalb des Source-Feldes 41, der Gate-Zwischenverbindung 44 und des Gate-Feldes 45, wie in 1 gezeigt. 3 ist eine Draufsicht entsprechend der Schnittansicht von 4.
  • Der Anschluss-Well-Bereich 21 des zweiten Leitfähigkeitstyps ist derart bereitgestellt, um den Kantenabschnitt von dem aktiven Bereich AR zu bestimmen. Der Bereich 28 des Anschlusses mit niedrigem Widerstand ist in der Fläche von dem Anschluss-Well-Bereich 21 derart bereitgestellt, dass er sich entlang des Anschluss-Well-Bereiches 21 erstreckt. Der JTE-Bereich 50 ist derart ausgebildet, dass er den Anschluss-Well-Bereich 21 umgibt. Der Feld-Stopp-Bereich 13 ist derart bereitgestellt, dass er den JTE-Bereich 50 von einer vom JTE-Bereich 50 entfernten Position umgibt und den Chip-Anschluss 5 erreicht.
  • Der aktive Bereich AR umfasst eine Mehrzahl von Einheit-Kettenaufbauten CLU, welche parallel angeordnet sind, welche Aussparungen und Vorsprünge umfassen, welche in der Draufsicht abwechselnd ausgebildet sind. Im Siliziumkarbid MOS Transistor 100 der ersten Ausführungsform ist der aktive Bereich AR in der Draufsicht im Wesentlichen rechteckig und analog zu der Form von dem Source-Feld 41. Der Einheit-Kettenaufbau CLU ist mit einem Winkel von 45 Grad in Relation zu einer Seite (eine jegliche von der rechten, linken, oberen und unteren Seite) von dem aktiven Bereich AR ausgebildet.
  • 5 zeigt schematisch eine ebene Form von einer Einheitszelle UC, welche den Einheit-Kettenaufbau CLU ausbildet. Wie in 5 gezeigt, wie durch einen Außenrahmen 8 von der Einheitszelle UC angezeigt, hat die Einheitszelle UC in der Draufsicht eine sechseckige Form, welche durch Aufschneiden eines rechtwinkligen Dreiecks mit zwei Seiten, welche eine Länge ΔLXfp in der horizontalen (x) Richtung und eine Länge ΔLYfp in der vertikalen (y) Richtung haben, von jeder gegenüberliegenden Ecke eines Rechtecks, welches eine Länge Lxfp in der horizontalen (x) Richtung und eine Länge LYfp in der vertikalen (y) Richtung hat, ausgebildet ist. Ein Bereich, an welchem die Ecke ausgeschnitten ist, wird als ein Ausschnittabschnitt NP bezeichnet.
  • Eine Außenkante von dem Source-Bereich 12 und jene von dem Well-Bereich 20 sind an einem Paar von gegenüberliegenden Kanten ohne Ausschnitt ausgebildet, und haben einen Innenwinkel von 90 Grad, um sich somit über Seiten zu erstrecken, welche den Innenwinkel ausbilden. Ein Abstand zwischen der Außenkante von dem Well-Bereich 20 und dem Außenrahmen 8 von der Einheitszelle UC (Lj/2) ist in einem linearen Abschnitt gleichförmig. Ein Bereich, welcher durch die Außenkante von dem Well-Bereich 20 und dem Außenrahmen 8 von der Einheitszelle umgeben ist, nimmt den JFET-Bereich 15 von dem Siliziumkarbid MOS Transistor 100 an, wie später beschrieben.
  • Der Außenrahmen 8 von der Einheitszelle UC ist durch die Außenkante von einem virtuellen Bereich von der Drift-Schicht 2, welcher derart bestimmt ist, dass er im Inneren den Source-Bereich 12 und den Well-Bereich 20 umfasst, und ist durch die jeweiligen Außenkanten von dem Source-Bereich 12 und dem Well-Bereich 20 an den Ausschnittabschnitten NP bestimmt. Die Außenkanten sind virtuelle Kanten, und der Außenrahmen 8 ist demgemäß ein virtueller Rahmen.
  • Die jeweiligen Außenkanten des Source-Bereichs 12 und des Well-Bereichs 20 erstrecken sich linear in einem Bereich, welcher sich entlang der Seiten des Außenrahmens 8 erstreckt. In jedem Bereich, welcher einem Paar von gegenüberliegenden Kanten (Restkanten) eines Innenwinkels von 90 Grad gegenüberliegt, bilden der Source-Bereich 12 und der Well-Bereich 20 bogenförmige Vorsprünge eines Mittenwinkels von 90 Grad aus, welcher den gleichen Krümmungsmittelpunkt M (erster Krümmungsmittelpunkt) und unterschiedliche Krümmungsradien von jeweils r1 und r2 (r2 > r1) hat.
  • Die Außenkante von dem Source-Bereich 12 in jedem Ausschnittabschnitt NP ist derart bestimmt, dass die Breite des Source-Bereiches 12 in einem gebogenen Muster derart schnell abnimmt, dass sie innerhalb einer Ecke von dem Ausschnittabschnitt NP fällt. Die Breite von dem Source-Bereich 12 an der Ecke von dem Ausschnittabschnitt NP wird als Lss ausgedrückt. Die Bereite von dem Well-Bereich 20 ist über die Einheitszelle UC hinweg gleichförmig.
  • Die Form von der Außenkante des Source-Bereiches 12 ist durch den zuvor genannten Aufbau wie folgt bestimmt. Der Source-Bereich 12 erstreckt sich, beginnend von der Kante von einem Ausschnittabschnitt NP, in einem bogenförmigen Muster in Richtung zu den zwei restlichen Kanten des Außenrahmens 8 von der Einheitszelle UC. Dann erstreckt sich der Source-Bereich 12 parallel zum Außenrahmen 8 und bildet bogenförmige Vorsprünge DP eines Mittelpunktwinkels von 90 Grad, und welche in Bereichen, welche den restlichen Kanten gegenüberliegen, den Krümmungsradius r1 haben. Nach dem Durchlauf durch die Vorsprünge DP, erstreckt sich der Source-Bereich 12 abermals parallel zum Außenrahmen 8, und wird die Breite von dem Source-Bereich 12 dann schnell zu einem bogenförmigen Muster reduziert, um somit innerhalb der Ecke von dem weiteren Ausschnittabschnitt NP zu fallen. Die Außenkante von dem Well-Bereich 20 erstreckt sich entlang der Außenkante von dem Source-Bereich 12 und ist mit einem Abstand Lc von der Außenkante von dem Source-Bereich 12 (genauer gesagt, gilt Lc = r2 - r1) beabstandet. Der Abstand Lc wird in linearen Abschnitten und den Vorsprüngen beibehalten.
  • Die Einheitszelle UC umfasst den Well-Kontaktbereich 25 in einem Mittenabschnitt von dem Source-Bereich 12. Die ohmsche Elektrode 40, welche mit dem Source-Bereich 12 in Kontakt steht, ist auf dem Well-Kontaktbereich 25 ausgebildet.
  • Obwohl der Well-Kontaktbereich 25 und die ohmsche Elektrode 40 in 5 als Rechtecke dargestellt sind, können sie alternativ eine polygonale oder kreisförmige Form haben. Eine solche Form hat keinen Einfluss hinsichtlich der Wirkung der Vorrichtung von der vorliegenden Erfindung, wie später beschrieben.
  • Obwohl in 5 gezeigt ist, dass LXfp und LYfp gleich sind und ΔLXfp und ΔLYfp gleich sind, ist es nicht erforderlich, dass diese Längen zueinander gleich sind.
  • Die Einheitszellen UC der zuvor genannten Form in der Draufsicht sind an Ecken der Ausschnittabschnitte NP gekoppelt. Hieraus resultierend sind die Einheitszellen UC derart gekoppelt, dass sie einen Kettenaufbau mit Einschränkungen ausbilden, wodurch der Einheit-Kettenaufbau CLU von 6 ausgebildet wird.
  • Der Einheit-Kettenaufbau CLU von 6 ist aus vier gekoppelten Einheitszellen UC zusammengesetzt. Jedoch ist dies nicht das einzige Beispiel der Anzahl von Einheitszellen UC, welche in jedem Einheit-Kettenaufbau CLU gekoppelt sind, wobei jedoch diese Anzahl in vielfältigen Arten ausgearbeitet sein kann, wie im aktiven Bereich AR von 3 gezeigt.
  • An einer Verbindungsstelle zwischen den Einheitszellen UC sind die jeweiligen Außenkanten von dem Source-Bereich 12 und dem Well-Bereich 20 nahtlos miteinander gekoppelt, und bilden sie, nachdem sie miteinander gekoppelt sind, bogenförmige Aussparungen CP eines Mittelpunktwinkels von 90 Grad, welche außerhalb der Einheitszellen UC den gleichen Krümmungsmittelpunkt haben.
  • An der Verbindungsstelle zwischen den Einheitszellen UC haben die jeweiligen Außenkanten des Source-Bereichs 12 und des Well-Bereichs 20 jeweils unterschiedliche Krümmungsradien r4 und r3 (r4 > r3) mit dem gleichen Krümmungsmittelpunkt N (zweiter Krümmungsmittelpunkt). Somit ist der Abstand Lc (Lc = r4 - r3) zwischen den jeweiligen Außenkanten des Source-Bereichs 12 und des Well-Bereichs 20 an der Verbindungsstelle zwischen den Einheitszellen UC und ihrer Umgebung ebenso gleichförmig.
  • Genauer gesagt, ist bei dem Einheit-Kettenaufbau CLU der Abstand Lc zwischen den jeweiligen Außenkanten des Source-Bereichs 12 und des Well-Bereichs 20 in linearen Abschnitten und in den Vorsprüngen gleichförmig, und ist ebenso an der Verbindungsstelle zwischen den Einheitszellen UC und ihrer Umgebung gleichförmig. Der gleichförmige Abstand Lc zwischen den jeweiligen Außenkanten des Source-Bereichs 12 und des Well-Bereichs 20 in dem Flächenbereich des Substrats bedeutet, dass eine Kanallänge über den Einheit-Kettenaufbau CLU hinweg gleichförmig ist. Der aktive Bereich AR des Siliziumkarbid MOS Transistors 100 umfasst die Einheit-Kettenaufbauten CLU, welche derart angeordnet sind, dass die Bildung eines Spalts zwischen den Einheitszellen UC von angrenzenden Einheit-Kettenaufbauten CLU vermieden wird. Demgemäß gilt, dass die Kanallänge über den aktiven Bereich AR hinweg gleichförmig ist. Hierdurch wird ein Ungleichgewicht einer Stromverteilung in dem aktiven Bereich AR, im Verlaufe eines EIN-Betriebes bestimmt, unterdrückt, so dass die Zuverlässigkeit der Halbleitervorrichtung verbessert werden kann.
  • Wie in 7 gezeigt, sind die Einheit-Kettenaufbauten CLU in dem aktiven Bereich AR in einem versetzten Muster angeordnet. Genauer gesagt, in Bezug auf angrenzende Einheit-Kettenaufbauten CLU, sind die Vorsprünge DP des Source-Bereichs 12 und des Well-Bereichs 20 von einem der Einheit-Kettenaufbauten CLU in einer Position angeordnet, welche der Position der Aussparungen CP des Source-Bereichs 12 und des Well-Bereichs 20 der weiteren Einheit-Kettenaufbauten CLU entspricht.
  • 8 zeigt einen Aufbau in Schnittansicht des Siliziumkarbid MOS Transistors 100, welcher entlang einer Linie C-C von 7 genommen ist. Wie in 8 gezeigt, ist die ohmsche Elektrode 40 in jeder Einheitszelle mit dem Source-Bereich 12 und dem Well-Kontaktbereich 25 verbunden.
  • 9 veranschaulicht die Versatzgröße zwischen angrenzenden Einheit-Kettenaufbauten CLU. Wie in 9 gezeigt, ist die Versatzgröße derart bestimmt, dass der Krümmungsmittelpunkt M am Vorsprung DP von einem Einheit-Kettenaufbau CLU mit dem Krümmungsmittelpunkt N an der Aussparung CP von dem angrenzenden Einheit-Kettenaufbau CLU übereinstimmt.
  • Genauer gesagt, unter Bezugnahme auf das Beispiel von 7, sind die Einheit-Kettenaufbauten CLU um LXfp in der horizontalen (x) Richtung verschoben und um ΔLYfp in der vertikalen (y) Richtung verschoben. Resultierend aus dieser Anordnung, wird ein Abstand zwischen den jeweiligen Außenkanten der Well-Bereiche 20 in angrenzenden Einheit-Kettenaufbauten CLU über den Bereich hinweg gleichförmig (Lj). Mit anderen Worten, erfüllt die zuvor genannte Anordnung in einem versetzten Muster die Beziehungen: r2 = r1 + Lc, r3 = r1 + LC + Lj, und r4 = r1 + 2Lc + Lj, während die Krümmungsradien r1, r2, r3 und r4 derart erstellt sind, dass sie am Vorsprung DP und an der Aussparung CP den gleichen Krümmungsmittelpunkt haben.
  • Hierdurch wird eine sogenannte JFET Länge bei Lj, gleichförmig im Siliziumkarbid MOS Transistor 100, beibehalten, so dass ein Widerstand in einem JFET Bereich, erzeugt im Verlaufe eines EIN-Betriebes, über den aktiven Bereich AR hinweg gleichförmig wird. Hierdurch wird ein Ungleichgewicht einer Stromverteilung im aktiven Bereich AR, im Verlaufe eines EIN-Betriebes bestimmt, unterdrückt, so dass die Zuverlässigkeit erhöht werden kann, während sich beispielsweise ein Stromleitzustand fortsetzt.
  • Die gleichförmige JFET Länge (Lj) über den aktiven Bereich AR hinweg, verhindert das lokale Auftreten eines hohen elektrischen Feldes im aktiven Bereich AR im Verlaufe eines AUS-Betriebes, so dass die Zuverlässigkeit im Verlaufe des Anliegens von beispielsweise einer hohen Drain-Vorspannung erhöht werden kann.
  • Wie zuvor beschrieben, umfasst der aktive Bereich AR die Einheit-Kettenaufbauten CLU, welche derart angeordnet sind, dass die Bildung eines Spalts zwischen den Einheitszellen UC von angrenzenden Einheit-Kettenaufbauten CLU vermieden wird. Hierdurch werden die Kanallänge (Lc) und die JFET Länge (Lj) des Siliziumkarbid MOS Transistors 100 über den aktiven Bereich AR hinweg gleichförmig erstellt. Hierdurch wird eine Herabsetzung oder eine Beschädigung der Halbleitervorrichtung verhindert, welche hervorgerufen wird, wenn die Konzentration eines EIN-Stromes lokal auftritt oder die Konzentration eines elektrischen Feldes in einem Gate-Isolierfilm lokal auftritt, und zwar im Verlaufe eines EIN-Betriebes, beispielsweise aufgrund von einem Ungleichgewicht der Kanallänge oder der JFET-Länge. Hieraus resultierend wird die Zuverlässigkeit wesentlich erhöht.
  • Wie in 9 gezeigt, ist der Krümmungsradius r1 von dem Source-Bereich 12 an dem Vorsprung DP der Einheitszelle UC unter jenen an den zuvor genannten Vorsprüngen DP und den zuvor genannten Aussparungen CP der Einheitszelle UC (oder Einheit-Kettenaufbau CLU) von dem Siliziumkarbid MOS Transistor 100 am kürzesten. Der Krümmungsradius r1 kann basierend auf einer Mustergenauigkeit bestimmt werden, welche im Verlaufe der Herstellung von der Halbleitervorrichtung bestimmt wird, und genauer gesagt, basierend auf einer Mustergenauigkeit eines Fotolacks, welcher durch Fotolithografietechnik ausgebildet wird. Der Grund hierfür ist wie folgt.
  • 10 zeigt ein Berechnungsergebnis von einem Wert von einer Kanalbreitedichte in der Einheitszelle UC bei einem variierenden Krümmungsradius r1, genauer gesagt von einem Wert, welcher durch Dividieren der Länge von der Außenkante von dem Source-Bereich 12 durch den Bereich der Einheitszelle UC berechnet ist.
  • Diese Berechnung ist hinsichtlich der Annahme gemacht, dass LXfp und LYfp gleich 10,4 µm betragen, ΔLYfp und ΔLXfp gleich sind, Lc gleich 0,5 µm beträgt, und Lj gleich 3 mm beträgt. Die Breite Lss (Verbindungsbreite) von dem Source-Bereich 12 an der Ecke des Ausschnittabschnittes NP, wie in 5 gezeigt, wird bestimmt durch Lss = √ 2 × Δ LYfp - 2 Lc .
    Figure DE112012005591B4_0001
    .
  • In 10 stellt die Horizontalachse die Verbindungsbreite (Lss) von dem Source-Bereich 12, geändert durch die Versatzgröße (ΔLYfp) in der vertikalen (y) Richtung dar, und stellt die vertikale Achse die Kanalbreitedichte (µm/µm2) dar. 10 zeigt die Abhängigkeit der Verbindungsbreite, welche bestimmt wird durch den Krümmungsradius r1 von 0 µm (der Source-Bereich 12 ist ohne Krümmung bei einem rechten Winkel gebogen), 0,2 µm, 0,5 µm, 1,0 µm und 1,5 µm.
  • Wie in 10 gezeigt, ist die Abhängigkeit der Verbindungsbreite (Lss) von dem Source-Bereich 12 bezogen auf die Kanalbreitedichte im Wesentlichen unabhängig vom Krümmungsradius r1. Demgemäß kann der Krümmungsradius r1 derart bestimmt werden, dass er im Hinblick auf Beschränkungen der Fotolithografietechnik ungefähr 0,5 µm beträgt oder 1 µm oder mehr betragen kann, um somit einen gebogenen Abschnitt zu erstellen, welcher relativ länger ist als ein linearer Abschnitt.
  • <Wirkungen>
  • <Erste Wirkung>
  • 11 erläutert eine Wirkung, welche durch den Siliziumkarbid MOS Transistor 100 der ersten Ausführungsform gemäß der vorliegenden Erfindung erzielt wird.
  • In 11 sind LXfp und LYfp gleich, sind ΔLYfp und ΔLXfp gleich, und beträgt Lc gleich 0,5 µm. Ferner stellt die horizontale Achse die Verbindungsbreite (Lss) von dem Source-Bereich 12 dar, und stellt die vertikale Achse die Kanalbreitedichte (µm/µm2) dar. 11 zeigt die Abhängigkeit der Kanalbreitedichte hinsichtlich der JFET-Länge (Lj), bestimmt durch die JFET-Länge Lj von 1,0 µm, 2 µm und 3 µm.
  • Wie in 11 gezeigt, führt, hinsichtlich der Abhängigkeit von der Kanalbreitedichte im Hinblick auf die JFET-Länge (Lj), eine Reduktion der Verbindungsbreite (Lss) von dem Source-Bereich 12 zu einer Erhöhung der Kanalbreitedichte. Demgemäß gilt, dass die Einheitszelle UC vorzugsweise mit einer kleineren Verbindungsbreite (Lss) des Source-Bereichs 12 ausgebildet wird. Im Übrigen ist es bevorzugt, dass der Source-Bereich 12 unter Verwendung von Fotolack-Musterung unter Verwendung einer Fotolithografietechnik gemustert wird, wie später beschrieben. Somit sollte die Verbindungsbreite (Lss) von dem Source-Bereich 12 hinsichtlich der Beschränkungen der Fotolithografietechnik bestimmt werden. Wenn eine Belichtungseinheit, welche einen Ultraviolettstrahl emittiert, wie beispielsweise ein g-Strahl oder ein i-Strahl, verwendet wird, kann die Verbindungsbreite (Lss) im Hinblick auf Verarbeitungsbeschränkungen etwa 0,5 µm betragen.
  • Im Folgenden wird ein Ergebnis gezeigt, welches durch Berechnung von Kanalbreitedichten (in Einheiten von µm/µm2) in verschiedenen Einheitszellen von verschiedenen Formen zum Vergleich erlangt wird.
  • 12 zeigt eine Einheitszelle UCX von einem Streifen-Aufbau ohne Aussparung oder Vorsprung. 13 zeigt eine quadratische Einheitszelle UCY. 14 zeigt die Einheitszelle UC gemäß der vorliegenden Erfindung.
  • Die Form der Einheitszelle UCX von 12 ist derart gewählt, dass sich der Well-Bereich 20 entlang von gegenüberliegenden Seiten von dem Streifen-Source-Bereich 12 erstreckt.
  • Die Form von der Einheitszelle UCY von 13 ist derart gewählt, dass sich der Well-Bereich 20 derart erstreckt, dass er den quadratischen Source-Bereich 12 umgibt. Die Einheitszellen UCY sind am dichtesten ausgerichtet, wenn sie zu einem Zickzack- oder Gitter-Muster angeordnet sind. Die Definitionen von LXfp, LYfp und der JFET-Länge Lj sind bezogen auf alle Einheitszellen gleich.
  • Die Tabelle von 15 zeigt ein Ergebnis von einer Kanalbreitedichte, welche in jeder Einheitszelle unter der Annahme berechnet ist, dass LXfp und LYfp gleich sind, ΔLYfp und ΔLXfp gleich sind (angewendet lediglich im Falle der Einheitszelle UC), und dass Lc gleich 0,5 µm beträgt.
  • 15 zeigt ein Ergebnis von einer Kanalbreitedichte, welche in jeder von der Einheitszelle UCX (Streifenform), der Einheitszelle UCY (quadratische Form) und der Einheitszelle UC gemäß der vorliegenden Erfindung hinsichtlich der Annahme berechnet ist, dass LXfp = 8,4 µm beträgt und die JFET-Länge (Lj) gleich 1 µm beträgt, dass LXfp gleich 9,4 µm beträgt und die JFET-Länge (Lj) gleich 2 µm beträgt, und dass LXfp gleich 10,4 µm beträgt und die JFET-Länge (Lj) gleich 3 µm beträgt. Die Kanalbreitedichte der Einheitszelle UC ist unter der Annahme berechnet, dass die Verbindungsbreite Lss von dem Source-Bereich 12 gleich 1 µm und 0,5 µm beträgt.
  • Wie in 15 gezeigt, erhöht die Einheitszelle UC gemäß der vorliegenden Erfindung die Kanalbreitedichte um ungefähr 50 % bei jeder Annahme, verglichen mit der Einheitszelle UCX (Streifenform). Die Einheitszelle UC gemäß der vorliegenden Erfindung erhöht die Kanalbreitedichte in einem Bereich von 3 % bis 22 % bei jeder Annahme, verglichen mit der Einheitszelle UCY (quadratische Form). Dies zeigt, dass bei Verwendung der Einheitszelle UC gemäß der vorliegenden Erfindung die Kanalbreitedichte erhöht wird.
  • Durch Erhöhen der Kanalbreitedichte kann ein Siliziumkarbid MOS Transistor mit einem niedrigen Kanalwiderstand und einer niedrigen Verlustleistung erzielt werden. Der Siliziumkarbid MOS Transistor 100 der ersten Ausführungsform gemäß der vorliegenden Erfindung erzielt eine solche Wirkung.
  • <Zweite Wirkung>
  • 16 erläutert eine unterschiedliche Wirkung, welche durch den Siliziumkarbid MOS Transistor 100 der ersten Ausführungsform gemäß der vorliegenden Erfindung erzielt wird.
  • 16 zeigt ein Ergebnis hinsichtlich eines Öffnungsverhältnisses von dem JFET-Bereich 15, welches in jeder der Einheitszelle UCX (Streifenform), der Einheitszelle UCY (quadratische Form) und der Einheitszelle UC gemäß der vorliegenden Erfindung berechnet ist.
  • Das Öffnungsverhältnis von dem JFET-Bereich 15 wird durch das Bereichsverhältnis von dem JFET-Bereich 15 in Relation zum Bereich, welcher durch den Außenrahmen 8 umgeben ist, in jeder der Einheitszellen von 12 bis 14 definiert.
  • Ein niedriges Öffnungsverhältnis von dem JFET-Bereich 15 reduziert die Gate-zu-Drain-Kapazität von einem Siliziumkarbid MOS Transistor, um eine invertierte Übertragungskapazität zu reduzieren. Somit kann eine Umschalt-Verlustleistung reduziert werden und zeigt sich dieses für einen Hochgeschwindigkeits-Umschaltbetrieb als vorteilhaft.
  • 16 zeigt ein Ergebnis im Hinblick auf das Öffnungsverhältnis von dem JFET-Bereich 15, welches in jeder der Einheitszelle UCX (Streifenform), der Einheitszelle UCY (quadratische Form) und der Einheitszelle UC gemäß der vorliegenden Erfindung bei der Annahme berechnet ist, dass LXfp gleich 8,4 µm beträgt und die JFET-Länge (Lj) gleich 1 µm beträgt, dass LXfp gleich 9,4 µm beträgt und die JFET-Länge Lj gleich 2 µm beträgt, und dass LXfp gleich 10,4 µm beträgt und die JFET-Länge (Lj) gleich 3 µm beträgt. Das Öffnungsverhältnis von dem JFET-Bereich 15 der Einheitszelle UC wird unter der Annahme berechnet, dass die Verbindungsbreite Lss von dem Source-Bereich 12 gleich 1 µm und 0,5 µm beträgt.
  • Wie in 16 gezeigt, stellt die Einheitszelle UC gemäß der vorliegenden Erfindung das Öffnungsverhältnis in einem Bereich von 19 % bis 43 % mit der Verbindungsbreite Lss von dem Source-Bereich 12 von 1 µm, und das Öffnungsverhältnis in einem Bereich von 20 % bis 44 % mit der Verbindungsbreite Lss von dem Source-Bereich 12 von 1 µm bereit. Demgemäß ist bei der Einheitszelle UC gemäß der vorliegenden Erfindung herausgefunden worden, dass das Öffnungsverhältnis um etwa 2 % bis 5 %, verglichen mit der Einheitszelle UCY (quadratische Form), reduziert wird, während sie das Öffnungsverhältnis nicht so weit wie die Einheitszelle UCX (Streifenform) reduziert.
  • Wie zuvor beschreiben, erzielt der Siliziumkarbid MOS Transistor 100 der ersten Ausführungsform gemäß der vorliegenden Erfindung weiter die Wirkung der Reduktion einer invertierten Übertragungskapazität, wodurch die Umschalt-Verlustleistung reduziert wird.
  • <Zusätzliche Aufbauten und deren Wirkungen>
  • Die beispielsweise in 7 gezeigten Einheit-Kettenaufbauten CLU sind derart angeordnet, dass die Well-Bereiche 20 von angrenzenden Einheit-Kettenaufbauten CLU in dem Siliziumkarbid-Halbleitersubstrat (Drift-Schicht 2) nicht verbunden sind. Die Form von einem Anschluss-Abschnitt von dem Einheit-Kettenaufbau CLU in der Draufsicht kann auf verschiedene Wege entwickelt werden.
  • 17 bis 22 zeigen verschiedene Formen in der Draufsicht von dem Anschluss-Abschnitt von dem Einheit-Kettenaufbau CLU in der Nähe einer Fläche von der Drift-Schicht 2.
  • Bei dem Aufbau von 17 ist beispielsweise der Anschluss-Abschnitt von der Anordnung von dem Einheit-Kettenaufbau CLU derart durch den JFET-Bereich 15 umgeben, dass der Well-Bereich 20 von dem Einheit-Kettenaufbau CLU nicht mit dem Anschluss-Well-Bereich 21 verbunden ist. Ferner ist ein Abstand D1 zwischen der Außenkante von dem Well-Bereich 20 und jener von dem Anschluss-Well-Bereich 21, welche voneinander beabstandet sind, derart bestimmt, dass er gleich oder kürzer als die JFET-Länge Lj ist. Genauer gesagt, wenn der Well-Bereich 20 und der Anschluss-Well-Bereich 21 die gleichen Störstellen vom zweiten Leitfähigkeitstyp haben, wird durch ein Erstellen der Distanz D1 zwischen der Außenkante von dem Well-Bereich 20 und jener von dem Anschluss-Well-Bereich 21 auf gleich Lj, die gleichförmige JFET-Länge Lj über den aktiven Bereich AR von dem Siliziumkarbid MOS Transistor, welcher den Anschluss-Abschnitt umfasst, realisiert. Hierdurch wird die Wirkung einer Erhöhung von der Zuverlässigkeit der Halbleitervorrichtung erzielt, da sie eine gleichförmige EIN-Stromverteilung oder eine gleichförmige Verteilung des elektrischen Feldes in einem Oxidfilm realisiert.
  • Alternativ ist ein beispielsweise in 18 gezeigter Aufbau anwendbar, bei welchem der JFET Bereich 15 am Anschluss-Abschnitt von dem Einheit-Kettenaufbau CLU aufhört und der Anschluss-Well-Bereich 21 in den Anschluss-Abschnitt gelangt, so dass der Well-Bereich 20 mit dem Anschluss-Well-Bereich 21 verbunden wird. In diesem Fall ist es gewünscht, dass die Außenkante von dem Anschluss-Well-Bereich 21 in einem linearen Abschnitt von der Einheitszelle UC am Anschluss-Abschnitt von dem Einheit-Kettenaufbau CLU senkrecht zum Well-Bereich 20 steht. Dieser Aufbau kann die JFET-Länge sogar in einem Bereich auf Lj beibehalten, in welchem der Anschluss-Well-Bereich 21 und der Well-Bereich 20 verbunden sind, wodurch die gleiche Wirkung wie jene bei dem Aufbau von 17 erzielt wird.
  • Bei dem Aufbau von 18 ist der JFET-Bereich 15 am Anschluss-Abschnitt von dem Einheit-Kettenaufbau CLU unterbrochen. Dieser Aufbau bildet keinen Kanalbereich aus, so dass der Source-Bereich 12 in einem durch den Anschluss-Well-Bereich 21 umgebenen Bereich unnötig wird. Somit kann die Einheitszelle UC am Anschluss-Abschnitt von dem Einheit-Kettenaufbau CLU, wie in 19 gezeigt, einen Aufbau verwenden, bei welchem der Source-Bereich 12 nicht in einem Bereich ausgebildet ist, welcher durch den Anschluss-Well-Bereich 21 umgeben ist, hingegen der Well-Bereich 20 anstelle dessen in diesem Bereich ausgebildet ist.
  • Wie in 18 und 19 gezeigt, wird durch ein Verwenden des Aufbaus, bei welchem der Well-Bereich 20 und der Anschluss-Well-Bereich 21 an dem Anschluss-Abschnitt von dem Einheit-Kettenaufbau CLU verbunden sind, die zuvor genannte Wirkung erzielt, dass eine gleichförmige EIN-Stromverteilung oder eine gleichförmige Verteilung des elektrischen Feldes in einem Oxidfilm bereitgestellt wird, um die Zuverlässigkeit von der Halbleitervorrichtung zu erhöhen. Zusätzlich, sogar wenn der ohmsche Kontakt mit dem Well-Kontaktbereich 25 nicht bevorzugt im Einheit-Kettenaufbau CLU ausgebildet ist, kann der ohmsche Kontakt in dem Bereich 28 des Anschlusses mit niedrigem Widerstand ausgebildet werden, welcher ein relativ weiter Bereich ist, welcher nahe der Fläche von dem Anschluss-Well-Bereich 21 am Umfang des aktiven Bereichs AR ausgebildet ist. Somit können das Auftreten eines hohen elektrischen Feldes aufgrund von Potenzialschwankungen des Well-Bereichs 20 im Verlaufe von einem Umschaltbetrieb oder einer Verzögerung eines Umschaltbetriebes und eine Beschädigung der Halbleitervorrichtung aufgrund des hohen elektrischen Feldes verhindert werden.
  • 20 zeigt einen Aufbau, welcher den Einheit-Kettenaufbau CLU, wobei der Well-Bereich 20 und der Anschluss-Well-Bereich 21 am Anschluss-Abschnitt von diesem Einheit-Kettenaufbau CLU verbunden sind, und den Einheit-Kettenaufbau CLU, wobei der Well-Bereich 20 und der Anschluss-Well-Bereich 21 am Anschluss-Abschnitt von diesem Einheit-Kettenaufbau CLU nicht verbunden sind, umfasst. Bei diesem Aufbau sind diese Einheit-Kettenaufbauten CLU abwechselnd angeordnet.
  • Der Einheit-Kettenaufbau CLU, bei welchem der Well-Bereich 20 und der Anschluss-Well-Bereich 21 am Anschluss-Abschnitt von diesem Einheit-Kettenaufbau CLU nicht verbunden sind, ist derart ausgebildet, dass der Abstand D1 zwischen der Außenkante von dem Well-Bereich 20 und jener von dem Anschluss-Well-Bereich 21 gleich der JFET-Länge Lj wird.
  • Ungleich dem Aufbau von 17, bildet dieser Aufbau keinen Bereich des Anschluss-Well-Bereichs 21 aus, welcher an einem Grenzabschnitt mit dem JFET-Bereich 15 von jedem Einheit-Kettenaufbau CLU spitz vorragt.
  • Ungleich den Aufbauten von 18 und 19, ist bei dem zuvor genannten Aufbau der JFET-Bereich 15 nicht unterbrochen, sondern ist am Anschluss-Abschnitt durchgängig ausgebildet. Dies bildet keine Eigenheit aus, wie beispielsweise der Endabschnitt von dem JFET-Bereich 15, um eine gleichförmige Verteilung des elektrischen Feldes in einem Oxidfilm zu erzielen, um hierdurch die Zuverlässigkeit der Halbleitervorrichtung weiter zu erhöhen.
  • 21 zeigt einen Aufbau, welcher die Anordnung der Einheit-Kettenaufbauten CLU von 20 umfasst, und bei welchem der Anschluss-Well-Bereich 21 und der Well-Bereich 20 gleichzeitig ausgebildet werden.
  • 22 zeigt einen Aufbau, welcher die Anordnung der Einheit-Kettenaufbauten (CLU) von 20 umfasst, und bei welchem der Endabschnitt von dem Einheit-Kettenaufbau (CLU) nicht durch den Anschluss-Well-Bereich 21, sondern durch einen Anschluss-Source-Bereich 121 umgeben ist. In diesem Fall, bei dem Einheit-Kettenaufbau CLU, bei welchem der Anschluss-Abschnitt nicht durch den JFET-Bereich 15 umgeben ist, sind der Source-Bereich 12 im Einheit-Kettenaufbau CLU und der Anschluss-Source-Bereich 121 integriert. Der Anschluss-Well-Bereich 21 ist am äußersten Umfang des aktiven Bereichs ausgebildet.
  • Bei dem Einheit-Kettenaufbau CLU, bei welchem der Anschluss-Abschnitt durch den JFET-Bereich umgeben ist, liegt der Well-Bereich 20 der Breite Lc zwischen der Außenkante von dem JFET-Bereich 15 und dem Anschluss-Source-Bereich 121 vor. Somit wird ein Aufbau mit hervorragenden symmetrischen Eigenschaften, vom JFET-Bereich 15 aus betrachtet, bereitgestellt, während ein Kanalbereich weiter erhöht wird. Hieraus resultierend kann die Zuverlässigkeit erhöht werden und kann der EIN-Widerstand weiter reduziert werden.
  • 20 bis 22 zeigen den Aufbau von einem Anschluss-Abschnitt von dem Einheit-Kettenaufbau CLU. Der weitere Anschluss-Abschnitt kann den gleichen Aufbau wie jenen des vorherigen Anschluss-Abschnitts haben, oder die gegenüberliegenden Anschluss-Abschnitte können einen verschachtelten Aufbau ausbilden.
  • Genauer gesagt, wie in 23 gezeigt, kann der aktive Bereich AC des Siliziumkarbid MOS Transistors 100 den Einheit-Kettenaufbau CLU, wobei die gegenüberliegenden Anschluss-Abschnitte nicht mit dem Anschluss-Well-Bereich 21 in Kontakt stehen, und den Einheit-Kettenaufbau CLU, wobei die gegenüberliegenden Anschluss-Abschnitte mit dem Anschluss-Well-Bereich 21 in Kontakt stehen, umfassen, und diese Einheit-Kettenaufbauten CLU können abwechselnd angeordnet sein. Ferner, wie in 24 gezeigt, kann der Einheit-Kettenaufbau CLU einen Anschluss-Abschnitt, welcher mit dem Anschluss-Well-Bereich 21 in Kontakt steht, und den weiteren Anschluss-Abschnitt, welcher nicht mit dem Anschluss-Well-Bereich 21 in Kontakt steht, umfassen, und diese Einheit-Kettenaufbauten CLU können in einem verschachtelten Muster angeordnet sein.
  • Bei dem Aufbau von 23 umgibt der JFET-Bereich 15 den Well-Bereich 20 in einem ringförmigen Muster, und bildet dieser Aufbau keine Eigenheit aus, wie beispielsweise den Endabschnitt von dem JFET-Bereich 15. Hierdurch wird eine gleichförmige Verteilung des elektrischen Feldes in einem Oxidfilm erzielt, wodurch die Zuverlässigkeit der Halbleitervorrichtung weiter erhöht wird.
  • Bei dem Aufbau von 24 ist der Well-Bereich 20 von dem Einheit-Kettenaufbau CLU stets mit dem Anschluss-Well-Bereich 21 oder dem Well-Bereich 20, welcher die Stelle des Anschluss-Well-Bereichs 21 einnimmt, verbunden. Dies kann das Potenzial von dem Well-Bereich 20 zuverlässiger festsetzen, so dass eine Beschädigung der Halbleitervorrichtung aufgrund des Auftritts von einem hohen elektrischen Feld verhindert werden kann.
  • <Modifikationen>
  • Bei dem zuvor genannten Siliziumkarbid MOS Transistor 100 der ersten Ausführungsform ist der aktive Bereich AR in der Draufsicht im Wesentlichen rechteckig und analog der Form von dem Source-Feld 41. Die Einheit-Kettenaufbauten CLU sind in einem versetzten Muster angeordnet, um somit einen Winkel von 45 Grad in Relation zu einer Seite (irgendeine der rechten, linken, oberen und unteren Seite) von dem aktiven Bereich AR auszubilden. Jedoch ist dies nicht die einzige Anordnung der Einheit-Kettenaufbauten CLU.
  • Genauer gesagt, gleich dem in 25 gezeigten Siliziumkarbid MOS Transistor 100A, können die Einheit-Kettenaufbauten CLU in einem gestaffelten Muster angeordnet sein, um sich somit in der horizontalen (x) Richtung zu erstrecken. Ferner, gleich dem in 26 gezeigten Siliziumkarbid MOS Transistor 100B, können die Einheit-Kettenaufbauten CLU in einem gestaffelten Muster angeordnet sein, um sich somit in der vertikalen (y) Richtung zu erstrecken. In 25 und 26 sind den Elementen gleich jenen des Siliziumkarbid MOS Transistors 100 von 3 die gleichen Bezugszeichen zugesprochen, und werden nicht wiederholt beschrieben.
  • Im Folgenden werden Wirkungen, welche durch diese Aufbauten erzielt werden, im Vergleich zu dem Siliziumkarbid MOS Transistor 100 von 3 beschrieben.
  • Es wird beispielsweise angenommen, dass die Flächenausrichtung von dem Halbleitersubstrat 1 in der C-Achse Richtung geneigt ist, und die horizontale Richtung (x-Richtung) die Aus-Richtung ist, von einer Seite bezogen auf 3 (25 und 26) aus betrachtet. In diesem Fall, im Siliziumkarbid MOS Transistor 100 von 3, umfassen Well-Bereiche 20 an den vier Seiten von jeder Einheitszelle UC die Well-Bereiche 20 an den zwei Seiten parallel zur vertikalen Richtung (y-Richtung), und stehen diese zwei Well-Bereiche 20 vertikal zur Aus-Richtung. Somit tritt eine Kollisions-Ionisierung resultierend aus der Kristallausrichtung des Halbleitersubstrats 1 mit einer Wahrscheinlichkeit auf, welche sich zwischen dem rechten und linken Well-Bereich 20 in einer Einheitszelle UC oder zwischen zwei Well-Bereichen 20, welche zu angrenzenden Einheitszellen UC gehören und zueinander zugewandt sind, während der JFET-Bereich 15 zwischen ihnen platziert ist, unterscheidet. Dies kann eine Unausgeglichenheit hervorrufen, da eine Durchschlagspannung in einem Well-Bereich 20 fällt, wo die Kollisions-Ionisierung mit einer höheren Wahrscheinlichkeit auftritt.
  • Im Gegensatz hierzu, wenn die Einheit-Kettenaufbauten CLU in einem gestaffelten Muster angeordnet sind, um sich in der horizontalen (x) und vertikalen (y) Richtung zu erstrecken, wie in 25 und 26 gezeigt, sind Bereiche, in denen die Kollisions-Ionisierung mit unterschiedlichen Wahrscheinlichkeiten auftritt, nicht als lineare Bereiche sondern als Punkte definiert. Hierdurch wird eine Wirkung reduziert, welche eine Unausgeglichenheit einer Durchschlagspannung hervorrufen kann, wodurch es möglich wird, die Zuverlässigkeit beispielsweise im Verlaufe des Anlegens von einer hohen Drain-Vorspannung zu erhöhen.
  • Eine ähnliche Wirkung kann durch einen Aufbau erzielt werden, bei welchem die Verbindungsbreite (Lss) von dem Source-Bereich 12 so groß ist, dass kein linearer Abschnitt in der Einheitszelle UC von 5 ausgebildet wird, oder durch einen Aufbau erzielt werden, bei welchem die Einheit-Kettenaufbauten CLU, welche in einem versetzten Muster angeordnet sind, bei einem Winkel von null Grad zu einem Winkel von weniger als 45 Grad, oder bei einem Winkel von 45 Grad zu einem Winkel von weniger als 90 Grad in Relation zur Aus-Richtung vorliegen.
  • <Herstellungsverfahren>
  • Ein Verfahren zum Herstellen des Siliziumkarbid MOS Transistors der ersten Ausführungsform wird als Nächstes unter Bezugnahme auf die Schnittansicht von 27 bis 33 beschrieben, welche die Herstellungsschritte in der Reihenfolge zeigen. Die Schnittansichten von 27 bis 33 sind Ansichten, welche entlang einer Linie B-B von 1 und 3 genommen sind und von Schnitten von zwei angrenzenden Einheitszellen UC, wie in 3 gezeigt, herrühren.
  • Zunächst wird ein Siliziumkarbid-Substrat, welches Störstellen vom ersten Leitfähigkeitstyp umfasst, als das Halbleitersubstrat 1 vorbereitet. Ein anlegbares Material für das Halbleitersubstrat 1 umfasst Siliziumkarbid und einen Halbleiter mit einer breiten Bandlücke, welcher eine breitere Bandlücke als Silizium (Si) hat. Beispiele eines Halbleiters einer Bandlücke mit unterschiedlicher Breite umfassen ein Material basierend auf Gallium-Nitrit, ein Material basierend auf Aluminium-Nitrit, und Diamant.
  • Eine Schaltvorrichtung oder eine Diode, welche einen Halbleiter mit einer solch breiten Bandlücke als ein Material für das Substrat umfasst, hat eine hohe Widerstandsfähigkeit gegen eine Durchschlagspannung und eine hohe erlaubbare Stromdichte. Somit kann eine solche Schaltvorrichtung oder Diode eine kleinere Größe haben als eine Silizium-Halbleitervorrichtung. Die Verwendung einer solchen kleinen Schaltvorrichtung oder Diode ermöglicht eine Größenreduktion eines Halbleitervorrichtung-Moduls mit dieser Schaltvorrichtung oder Diode.
  • Die zuvor genannte Schaltvorrichtung oder Diode hat eine hohe Widerstandsfähigkeit gegenüber Hitze. Dies ermöglicht die Reduktion einer Größe von einer Abstrahlungslamelle von einer Wärmesenke, und die Kühlung mit Luft ohne die Verwendung von Wasser, wodurch eine weitere Größenreduktion des Halbleitervorrichtung-Moduls erzielt wird.
  • Die Flächenausrichtung des Halbleitersubstrats 1 kann in der C-Achsenrichtung auf acht Grad oder weniger geneigt sein oder kann nicht geneigt sein. Das Halbleitersubstrat 1 kann eine jegliche Flächenausrichtung haben.
  • Als Nächstes wird in dem Schritt von 7 eine Siliziumkarbid-Epitaxieschicht des ersten Leitfähigkeitstyps durch Epitaxie-Kristallwachstum auf einem oberen Abschnitt des Halbleitersubstrats 1 ausgebildet, um die Drift-Schicht 2 auszubilden. Die Drift-Schicht 2 des ersten Leitfähigkeitstyps hat eine Störstellenkonzentration von beispielsweise 1 × 1013 bis 1 × 1018 cm-3 und hat eine Dicke von 4 bis 200 µm.
  • Als Nächstes wird ein Fotolackmaterial auf die Hauptfläche von der Drift-Schicht 2 angelegt (oder es wird ein Siliziumoxid-Film ausgebildet). Dann wird das Fotolackmaterial durch Fotolithografie (und durch Ätzen) gemustert, um eine Implantierungsmaske RM1 auszubilden, welche eine Öffnung in einem Bereich hat, welcher den Well-Bereichen 20 und den Anschluss-Well-Bereichen 21 (2) entspricht. Dann werden Störstellen-Ionen des zweiten Leitfähigkeitstyps unter Verwendung der Implantierungsmaske RM1 implantiert, wodurch die Well-Bereiche 20 und der Anschluss-Well-Bereich 21 (3) ausgebildet wird.
  • Im Verlaufe der Implantierung der Störstellen-Ionen braucht das Halbleitersubstrat 1 nicht erwärmt zu werden oder kann auf eine Temperatur von 100 bis 800 °C erwärmt werden. Vorzugsweise zählen zu den zu implantierenden Störstellen Stickstoff (N) oder Phosphor (P), wenn der erste Leitfähigkeitstyp ein n-Typ ist. Vorzugsweise sind die zu implantierenden Störstellen Aluminium (AI) oder Bor (B), wenn der erste Leitfähigkeitstyp ein p-Typ ist.
  • Die Tiefe der Well-Bereiche 20 wird derart eingestellt, dass sie nicht tiefer als die untere Fläche von der Drift-Schicht 2 ist, und wird beispielsweise in einem Bereich von 0,3 bis 2,0 µm bestimmt.
  • Die Störstellenkonzentration der Well-Bereiche 20 wird derart eingestellt, dass sie die Störstellenkonzentration von der Drift-Schicht 2 übersteigt, und wird beispielsweise in einem Bereich von 1 × 1015 bis 1 × 1019 cm-3 bestimmt. Um die Leiteigenschaften des Siliziumkarbid MOS Transistors 100 in einem Kanalbereich zu erhöhen, kann die Konzentration der Störstellen des zweiten Leitfähigkeitstyps in den Well-Bereichen 20 lediglich in Bereichen in nächster Nähe zu den Flächen der Well-Bereiche 20 niedriger als die Konzentration der Störstellen vom ersten Leitfähigkeitstyp in der Drift-Schicht 2 sein.
  • Genauer gesagt, wenn die Konzentration von Störstellen des ersten Leitfähigkeitstyps relativ höher ist als jene von Störstellen des zweiten Leitfähigkeitstyps in einem Kanalbereich, liegen demgemäß mehr Träger vor (wenn der erste Leitfähigkeitstyp ein n-Typ ist, Elektronen), wodurch die Leitfähigkeitseigenschaften des Kanals erhöht werden.
  • Dieser Aufbau kann erzielt werden, indem die Störstellen-Ionen des zweiten Leitfähigkeitstyps zur Ausbildung der Well-Bereiche 20 implantiert werden, um ein Profil auszubilden, welches an einem tiefen Bereich von der Drift-Schicht 2 eine Konzentrationsspitze hat. Diese Art und Weise ist wirksam bei einem Siliziumkarbid-Halbleiter, da Störstellen durch Wärme resultierend aus thermischen Prozessen kaum zerstreut werden.
  • Wie in 27 gezeigt, haben die Well-Bereiche 20 im Querschnitt eine trapezförmige Form mit einer breiteren unteren Fläche und einer schmaleren oberen Fläche. Diese Form wird aus dem folgenden Grund ausgebildet. Sogar wenn Störstellen-Ionen unter Verwendung der strikt vertikalen Implantierungsmaske RM1 implantiert werden, wie in 27 gezeigt, werden die Störstellen-Ionen bei stark beschleunigter Energie implantiert, wodurch eine Zerstreuung in horizontaler Richtung (die Richtung horizontal zur Hauptfläche des Substrats 1) in der Drift-Schicht 2 unterstützt wird. Somit, ohne die Notwendigkeit der bewussten Implantierung der Störstellen-Ionen von einer Neigungsrichtung in Relation zu dem Substrat, nehmen die Endflächen eine konisch zulaufende Form an, um die trapezförmigen Well-Bereiche 20 auszubilden.
  • Eine in 27 gezeigte Distanz L1, welche durch die implantierten Störstellen bestimmt ist, welche sich von einem Ende der Implantierungsmaske RM1 in der horizontalen Richtung zerstreuen, beträgt ungefähr 0,3 µm. Dieser Wert wird beispielsweise durch eine Beschleunigungsenergie von 500 keV für die Störstellen-Ionen erlangt.
  • Resultierend aus der Ausbildung der zuvor genannten konisch zulaufenden Form an den Endflächen von den Well-Bereichen 20, erhöht eine Verarmungsschicht, welche sich von einer Position in der Nähe des Scheitelpunkts von der Endfläche der konisch zulaufenden Form erstreckt, eine Abschirmwirkung, welche im Verlaufe des Ausschaltens des Siliziumkarbid MOS Transistors 100 durch den JFET-Bereich 15 erzielt wird. Hierdurch wird das Anlegen eines elektrischen Feldes im Verlaufe des Ausschaltens an dem später ausgebildeten Gate-Isolierfilm 30 (2) reduziert, wodurch die Zuverlässigkeit des Siliziumkarbid MOS Transistor 100 erhöht wird.
  • Wie zuvor beschrieben, wird die in 27 gezeigte strikt vertikale Implantierungsmaske RM1 verwendet, während Störstellen-Ionen des zweiten Leitfähigkeitstyps zur Ausbildung der Well-Bereiche 20 implantiert werden, um ein Profil auszubilden, welches an einem tiefen Bereich von der Drift-Schicht 2 eine Konzentrationsspitze hat. Hierdurch wird die folgende Wirkung erzielt.
  • Wenn eine Implantierungsmaske nicht strikt vertikal ist, kann die Implantierungsmaske einen Bereich oberhalb des Well-Bereichs 20 abdecken, um später einen Kanalbereich anzunehmen. In diesem Fall werden die Störstellen-Ionen des zweiten Leitfähigkeitstyps über einen konisch zulaufenden Abschnitt von einer Seitenfläche von der Implantierungsmaske RM 1 implantiert, so dass sogar relativ schmale Bereiche der Well-Bereiche 20 die Bereiche einer hohen Störstellenkonzentration annehmen. Dies gestaltet es unmöglich, die Leiteigenschaften des Kanals zu erhöhen, so dass eine Stellwertspannung nicht reduziert werden kann und ein Kanalwiderstand nicht reduziert werden kann. Wenn die Implantierungsmaske RM1 strikt vertikal ist, können tiefe Bereiche der Well-Bereiche 20 die Bereiche einer hohen Störstellenkonzentration annehmen. Hierdurch werden die Leiteigenschaften des Kanals erhöht, wodurch der Siliziumkarbid MOS Transistor 100 mit einer niedrigen Schwellwertspannung und einem niedrigen Kanalwiderstand erzielt wird.
  • Obwohl in der Zeichnung nicht gezeigt, wird die Implantierungsmaske RM1 danach entfernt, und wird als Nächstes ein Fotolackmaterial auf die Hauptfläche von der Drift-Schicht 2 angelegt. Das Fotolackmaterial wird durch Fotolithografie (und durch Ätzen) gemustert, um eine Implantierungsmaske auszubilden, welche eine Öffnung in einem Bereich hat, welcher dem JTE-Bereich 50 (2) entspricht. Dann werden Störstellen-Ionen des zweiten Leitfähigkeitstyps unter Verwendung dieser Implantierungsmaske implantiert, wodurch der JTE-Bereich 50 ausgebildet wird.
  • Als Nächstes wird in dem Schritt von 28 ein Fotolackmaterial auf der Hauptfläche von der Drift-Schicht 2 angelegt (oder es wird ein Siliziumoxid-Film ausgebildet). Das Fotolackmaterial wird durch Fotolithografie (und durch Ätzen) gemustert, um eine Implantierungsmaske RM2 auszubilden, welche eine Öffnung in einem Bereich hat, welcher den Source-Bereichen 12 und dem Feldstopp-Bereich 13 (2) entspricht. Dann werden Störstellen-Ionen des ersten Leitfähigkeitstyps unter Verwendung der Implantierungsmaske RM2 implementiert, wodurch die Source-Bereiche 12 und der Feldstopp-Bereich 13 (2) ausgebildet werden.
  • Die Tiefe der Source-Bereiche 12 wird derart bestimmt, dass die unteren Flächen der Source-Bereiche 12 nicht tiefer sein werden als die unteren Flächen der Well-Bereiche 20. Die Konzentration der Störstellen des ersten Leitfähigkeitstyps wird derart eingestellt, dass sie eine Störstellenkonzentration in den Well-Bereichen 20 übersteigt, und wird beispielsweise in einem Bereich von 1 × 1017 bis 1 × 1021 cm-3 bestimmt. Dies gilt ebenso für den Feldstopp-Bereich 13.
  • Die Implantierungsmaske RM2 wird hiernach entfernt. Dann wird in dem in 29 gezeigten Schritt ein Fotolackmaterial auf die Hauptfläche von der Drift-Schicht 2 angelegt (oder es wird ein Siliziumoxid-Film ausgebildet). Das Fotolackmaterial wird durch Fotolithografie (oder durch Ätzen) gemustert, um eine Implantierungsmaske RM3 auszubilden, welche eine Öffnung in einem Bereich hat, welcher den Well-Kontaktbereichen 25 entspricht. Dann werden Störstellen-Ionen des zweiten Leitfähigkeitstyps unter Verwendung der Implantierungsmaske RM3 implantiert, wodurch die Well-Kontaktbereiche 25 in den Well-Bereichen 20 ausgebildet werden.
  • Die Well-Kontaktbereiche 25 wirken zur Realisierung eines gewünschten metallischen Kontakts zwischen den Well-Bereichen 20 und dem Source-Feld 41 (2). Die Well-Kontaktbereiche 25 werden derart ausgebildet, dass sie eine höhere Störstellenkonzentration haben als die Well-Bereiche 20.
  • Vorzugsweise werden diese Ionen implantiert, während das Substrat bei einer Temperatur von 150 °C oder mehr gehalten wird. Das Halten des Substrats bei einer solchen Temperatur bildet Bereiche des zweiten Leitfähigkeitstyps aus, welche einen niedrigen Schichtwiderstand haben.
  • Der Bereich 28 des Anschlusses mit niedrigem Widerstand (2) kann gleichzeitig mit den Well-Kontaktbereichen 25 in der Fläche von dem Anschluss-Well-Bereich 21 (2) ausgebildet werden. Hierdurch wird ein gewünschter metallischer Kontakt mit dem Source-Feld 41 (2) realisiert und wird ein parasitärer Widerstand in einem Anschluss-Bereich reduziert, wodurch ein Aufbau realisiert wird, welcher beispielsweise einen hervorragenden Widerstand hinsichtlich dV/dt (Schwankungen einer Drain-Spannung V in Relation zur Zeit t) hat.
  • Die Ausbildung des Bereichs 28 des Anschlusses mit niedrigem Widerstand ist sicherlich nicht gleichzeitig mit den Well-Kontaktbereichen 21 erforderlich.
  • Resultierend aus den zuvor genannten Schritten werden die Source-Bereiche 12 und die Well-Kontaktbereiche 25 wie in 30 gezeigt ausgebildet.
  • Als Nächstes wird der thermische Prozess für 0,5 bis 60 Minuten in einer Atmosphäre eines inaktiven Gases, wie beispielsweise Argon oder Stickstoff, oder in einer Vakuum-Atmosphäre und bei einer Temperatur in einem Bereich von 1.500 °C bis 2.200 °C durchgeführt, wodurch die implantierten Störstellen elektrisch aktiviert werden. Dieser thermische Prozess kann durchgeführt werden, während ein Film, welcher Kohlenstoff umfasst, die Fläche von der Drift-Schicht 2 oder die Fläche von der Drift-Schicht 2 und die Rückfläche und eine Endfläche des Halbleitersubstrats 1 bedeckt. Hierdurch wird verhindert, dass die Fläche der Drift-Schicht 2 einem Ätzen mit Restwasser oder Restsauerstoff, beispielsweise in der Prozessvorrichtung, ausgesetzt wird, wodurch die Aufrauung der Fläche von der Drift-Schicht 2 verhindert wird.
  • Als Nächstes wird ein Siliziumoxid-Film durch thermische Oxidation auf der gesamten Fläche von der Drift-Schicht 2 ausgebildet. Dann wird der Siliziumoxid-Film durch Fluorwasserstoffsäure entfernt. Hierdurch wird eine Flächenänderungsschicht auf der Drift-Schicht 2 entfernt, um eine reine Fläche zu erlangen. Dann wird ein Siliziumoxid-Film auf der gesamten Fläche von der Drift-Schicht 2, beispielsweise durch einen CVD- (chemischer Dampfablagerungs-) Prozess, abgelagert, und wird der Siliziumoxid-Film gemustert, so dass eine Öffnung lediglich in einem Bereich ausgebildet wird, welcher dem aktiven Bereich AR entspricht (3), wodurch der Feldoxid-Film 31 ausgebildet wird, welcher einen Bereich mit Ausnahme des aktiven Bereiches AR (3) bedeckt. Der Feldoxid-Film 31 wird mit einer Dicke von 0,5 bis 2 µm ausgebildet.
  • Als Nächstes wird in dem Schritt von 30 ein Siliziumoxid-Film durch einen thermischen Oxidationsprozess oder einen CVD-Prozess auf der Drift-Schicht 2 ausgebildet. Dieser Siliziumoxid-Film wird einem thermischen Prozess in einer Atmosphäre von Stickstoffoxidgas, wie beispielsweise NO oder N2O, oder einer Ammoniak-Atmosphäre und einem thermischen Prozess in einem inaktiven Gas, wie beispielsweise Argon, unterworfen, wodurch der Gate-Isolierfilm 30 ausgebildet wird.
  • Als Nächstes wird eine Polysilizium-Schicht, welche ein Gate-Elektrodenmaterial annimmt, beispielsweise durch einen CVD-Prozess auf dem Gate-Isolierfilm 30 und dem Feldoxid-Film 31 (2) abgelagert. Ein Fotolackmaterial wird auf der Polysiliziumschicht angelegt, und wird durch Fotolithografie gemustert, wodurch eine Ätzmaske ausgebildet wird, welche eine Öffnung in einem Bereich mit Ausnahme eines Bereiches hat, an welchem eine Gate-Elektrode auszubilden ist. Die Polysiliziumschicht wird unter Verwendung der Ätzmaske geätzt, wodurch die wie in 31 gezeigte Gate-Elektrode 35 erlangt wird.
  • Vorzugsweise hat die Polysiliziumschicht, resultierend aus dem Vorliegen von Phosphor oder Bor, einen niedrigen Schichtwiderstand. Phosphor oder Bor kann im Verlaufe der Ablagerung der Polysiliziumschicht in die Polysiliziumschicht eingebracht werden. Phosphor oder Bor kann durch Ionenimplantation eingeführt werden und dann durch einen nachfolgenden thermischen Prozess aktiviert werden. Die Gate-Elektrode 35 kann ein mehrschichtiger Film sein, welcher Polysilizium, Metall und eine intermetallische Verbindung umfasst.
  • Als Nächstes wird in dem Schritt von 32 ein Siliziumoxid-Film beispielsweise durch einen CVD-Prozess auf der gesamten Fläche von der Drift-Schicht 2 abgelagert, und nimmt der abgelagerte Siliziumoxid-Film den Zwischenschicht-Isolierfilm 32 an. Dann werden die Source-Kontaktlöcher SC derart ausgebildet, dass sie Stellen oberhalb der Source-Bereiche 12 und der Well-Kontaktbereiche 25 erreichen. Ferner wird das Well-Kontaktloch WC ( 2) derart ausgebildet, dass es eine Stelle oberhalb des Bereichs 28 des Anschlusses mit niedrigem Widerstand erreicht. Bei diesem Schritt kann das Gate-Kontaktloch GC (2) gleichzeitig derart ausgebildet werden, dass es eine Stelle oberhalb der Gate-Elektrode 35 (2) an dem Bereich 28 des Anschlusses mit niedrigem Widerstand erreicht. Hierdurch können Prozessschritte vereinfacht werden, um Herstellungskosten zu reduzieren.
  • Die Source-Kontaktlöcher SC werden später mit dem Source-Feld 41 (2) gefüllt, und das Gate-Kontaktloch GC wird später mit der Gate-Zwischenverbindung 44 (2) gefüllt.
  • Dann wird ein Metallfilm beispielsweise durch einen Sputterprozess auf dem Zwischenschicht-Isolierfilm 32 ausgebildet. Demgemäß wird dieser Metallfilm ferner auf den Unterseiten der Source-Kontaktlöcher SC in dem Zwischenschicht-Isolierfilm 32 und der Unterseite von dem Well-Kontaktloch WC (2) ausgebildet.
  • Diese Metallschicht nimmt später die ohmsche Elektrode 40 an und ist hauptsächlich aus Nickel (Ni) erstellt. Als Nächstes wird ein thermischer Prozess von 600 °C bis 1.100 °C durchgeführt, um Silizid mit Siliziumkarbid auszubilden. Der Metallfilm, welcher auf dem Zwischenschicht-Isolierfilm 32 verbleibt, wird durch Nassätzen unter Verwendung von Salpetersäure, Fluorsäure oder Chlorwasserstoffsäure oder unter Verwendung einer Verbundflüssigkeit dieser Säuren und mit Sauerstoff angereichertem Wasser entfernt. Hieraus resultierend werden, wie in 32 gezeigt, die ohmschen Elektroden 40 aus Nickelsilizid an den Unterseiten der Source-Kontaktlöcher SC und an der Unterseite des Well-Kontaktlochs WC (2) ausgebildet.
  • Der thermische Prozess kann abermals durchgeführt werden, nachdem der Metallfilm, welcher auf dem Zwischenschicht-Isolierfilm 32 verbleibt, entfernt ist. Dieser thermische Prozess wird bei einer Temperatur durchgeführt, welche höher ist als die Temperatur von dem zuvor durchgeführten thermischen Prozess, wodurch ein ohmscher Kontakt eines niedrigeren Kontaktwiderstandes ausgebildet wird.
  • Im Verlaufe des Schritts zum Ausbilden der ohmschen Elektroden 40 kann ein ähnlicher Metallfilm ferner auf der Rückfläche des Halbleitersubstrats 1 ausgebildet werden, um die ohmsche Elektrode 42 (2) durch einen thermischen Prozess auszubilden. Die Ausbildung der ohmschen Elektrode 42 auf diese Art und Weise erzielt einen gewünschten ohmschen Kontakt zwischen dem Siliziumkarbid-Halbleitersubstrat 1 und der Drain-Elektrode 43.
  • Die ohmschen Elektroden 40 können aus der gleichen intermetallischen Verbindung (Silizid) an einer jeglichen Stelle zusammengesetzt sein oder können aus unterschiedlichen intermetallischen Verbindungen zusammengesetzt sein, welche für eine p-Typ Halbleiterschicht und eine n-Typ Halbleiterschicht geeignet sind.
  • Genauer gesagt, um den EIN-Widerstand des Siliziumkarbid MOS Transistors 100 zu reduzieren, ist es hinsichtlich der ohmschen Elektroden 40 wichtig, dass sie einen ausreichend niedrigen Widerstand des ohmschen Kontaktes mit den Source-Bereichen 12 des ersten Leitfähigkeitstyps haben. Im Übrigen, um die Well-Bereiche 20 an Massepotenzial anzubinden, und um die Vorwärtseigenschaften von einer Körperdiode, welche im Siliziumkarbid MOS Transistor 100 eingebaut ist, zu verbessern, ist es hinsichtlich der ohmschen Elektroden 40 ebenso wichtig, einen niedrigen Kontaktwiderstand mit den Well-Kontaktbereichen 25 zu haben.
  • Als ein Beispiel ist eine intermetallische Verbindung aus Nickel und Silizium für die n-Typ Halbleiterschicht geeignet, wohingegen eine intermetallische Verbindung aus Titan, Aluminium und Silizium für die p-Typ Halbleiterschicht geeignet ist.
  • Um die ohmschen Elektroden 40 unter Verwendung eines Materials zu erstellen, welches sich zwischen den Source-Bereichen 12 des ersten Leitfähigkeitstyps und den Well-Kontaktbereichen 25 des zweiten Leitfähigkeitstyps unterscheidet, können Metallfilme, welche für die Source-Bereiche 12 und die Well-Kontaktbereiche 25 geeignet sind, auf den Source-Bereichen 12 und den Well-Kontaktbereichen 25 gemustert werden, und können diese Metallfilme gleichzeitig einem thermischen Prozess unterworfen werden. Hieraus resultierend können unterschiedliche Silizide auf den Source-Bereichen 12 und den Well-Kontaktbereichen 25 ausgebildet werden.
  • Wie zuvor beschrieben, wenn das Gate-Kontaktloch GC (2) gleichzeitig mit den Source-Kontaktlöchern SC und dem Well-Kontaktloch WC (2) ausgebildet wird, und wenn die Gate-Elektrode 35, welche an der unteren Fläche des Gate-Kontaktlochs GC freiliegt, aus Polysilizium erstellt ist, wird Silizid weiter an der unteren Fläche des Gate-Kontaktloches GC ausgebildet.
  • Das Gate-Kontaktloch GC kann separat ausgebildet werden. In diesem Fall wird das Gate-Kontaktloch GC durch Fotolithografie und Ätzen nach der Ausbildung der ohmschen Elektroden 40 ausgebildet. Demgemäß wird kein Silizid an der unteren Fläche des Gate-Kontaktlochs GC ausgebildet.
  • Als Nächstes werden AI, Ag (Silber), Cu (Kupfer), Ti (Titan), Ni (Nickel), Mo (Molybdän), W (Wolfram) und Ta (Tantal), Nitride oder geschichtete Filme dieser Materialien, und Zwischenverbindungsmetalle, welche Legierungen dieser Materialien umfassen, durch einen Sputter-Prozess oder einen Ablagerungs-Prozess auf dem Zwischenschicht-Isolierfilm 32 ausgebildet, und werden dann gemustert. Hieraus resultierend werden das in 33 gezeigte Source-Feld 41, die Gate-Zwischenverbindung 44 (2) und das Gate-Feld 45 (1) ausgebildet.
  • Ferner wird die Drain-Elektrode 43 durch Ausbilden eines Metallfilms, welcher beispielsweise aus Ti, Ni, Ag oder Au (Gold) erstellt ist, auf der ohmschen Elektrode 42 auf der Rückfläche von dem Halbleitersubstrat 1 ausgebildet, wodurch die Ausbildung des Siliziumkarbid MOS Transistors 100 von 33 vollendet ist.
  • Obwohl in der Zeichnung nicht gezeigt, kann eine Vorderfläche durch einen Siliziumnitrit-Film oder einen Polyimid-Schutzfilm bedeckt sein. Um eine Verbindung zu einer externen Steuerschaltung auszubilden, haben diese Filme Öffnungen, welche an geeigneten Positionen in dem Gate-Feld 45 und dem Source-Feld 41 ausgebildet sind.
  • <Zusammenfassung der Wirkungen>
  • Wie zuvor beschrieben, sind bei dem Siliziumkarbid MOS Transistor 100 der ersten Ausführungsform die Einheitszellen UC an der Hauptfläche von der Drift-Schicht 2 in der Draufsicht zu einer bestimmten Form definiert, und sind die Einheitszellen UC gekoppelt, um einen Ketten-Aufbau mit Verengungen auszubilden, wodurch der Einheit-Kettenaufbau CLU ausgebildet wird. Die bestimmte Form von einer Einheitszelle ist durch die Außenkante des virtuellen Bereichs von der Drift-Schicht 2, welche derart definiert ist, dass sie den Source-Bereich 12 und den Well-Bereich 20 im Inneren umfasst, und durch die jeweiligen Außenkanten von dem Source-Bereich 12 und dem Well-Bereich 20 an einer Verbindungsstelle mit einer unterschiedlichen Einheitszelle bestimmt. Der aktive Bereich AR umfasst die Einheit-Kettenaufbauten CLU, welche derart angeordnet sind, dass die Bildung eines Spaltes zwischen den Einheitszellen von angrenzenden Einheit-Kettenaufbauten CLU vermieden wird. Hierdurch wird eine Kanalbreite-Dichte erhöht und der EIN-Widerstand reduziert, wodurch eine Widerstandsreduktion erzielt wird. Dies reduziert ferner eine Rückwärts-Überführungskapazität, um eine Schaltleistung-Zerstreuung zu reduzieren, welches hinsichtlich von Hochgeschwindigkeits-Schaltbetrieben vorteilhaft ist.
  • Ein Abstand zwischen den Well-Bereichen 20 in angrenzenden Einheit-Kettenaufbauten CLU ist im aktiven Bereich AR gleichförmig, so dass ein Widerstand im JFET-Bereich 15, welcher im Verlaufe eines EIN-Betriebes erzeugt wird, über den Bereich hinweg gleichförmig wird. Hierdurch wird ein Ungleichgewicht einer Stromverteilung, welche im Verlaufe eines EIN-Betriebes bestimmt ist, verhindert, so dass beispielsweise die Zuverlässigkeit von der Halbleitervorrichtung erhöht werden kann, während sich ein Stromleitzustand fortsetzt.
  • Das lokale Auftreten eines hohen elektrischen Feldes im Gate-Isolierfilm 30 wird im Verlaufe des Ausschalt-Betriebes aufgrund der Ungleichförmigkeit von der JFET-Länge unterdrückt. Hieraus resultierend kann die Zuverlässigkeit beispielsweise während eines Anliegens von einer hohen Drain-Vorspannung erhöht werden.
  • Bei dem Siliziumkarbid MOS Transistor 100 der ersten Ausführungsform ist die bestimmte Form von einer Einheitszelle eine hexagonale Form mit einem Paar von gegenüberliegenden Kanten, welche beide einen Innenwinkel von 90 Grad annehmen. Zwei gegenüberliegende Seiten, mit Ausnahme von Seiten, welche die Kanten ausbilden, bilden Verbindungsstellen aus. Es sind Einheitsgitter an den Verbindungsstellen gekoppelt, um den Source-Bereich 12 und den Well-Bereich 20 im Einheit-Kettenaufbau CLU zu verbinden. In der Einheitszelle UC erstreckt sich der Well-Bereich 20 entlang der Außenkante von dem Source-Bereich 12. Die jeweiligen Außenkanten von dem Source-Bereich 12 und dem Well-Bereich 20 erstrecken sich entlang der Seiten, welche die Kanten ausbilden, linear. In jedem Bereich von Bereichen, welche den Kanten zugewandt sind, bilden der Source-Bereich 12 und der Well-Bereich 20 die bogenförmigen Vorsprünge DP eines Mittenwinkels von 90 Grad aus, welche jeweils den gleichen Krümmungsmittelpunkt M und die unterschiedlichen Krümmungsradien r1 und r2 umfassen. Der Abstand Lc zwischen den jeweiligen Außenkanten von dem Well-Bereich 20 und dem Source-Bereich 12 ist auf einen Abstand eingestellt, welcher einer Differenz zwischen den Krümmungsradien r1 und r2 in jedem Bereich von der Einheitszelle UC entspricht.
  • Hieraus resultierend wird eine Kanallänge, welche durch den Abstand bestimmt ist, welcher der Differenz zwischen den Krümmungsradien r1 und r2 entspricht, über den aktiven Bereich AR hinweg gleichförmig. Hierdurch wird eine gleichförmige Stromverteilung erzielt, welche im Verlaufe eines EIN-Betriebes bestimmt wird, so dass beispielsweise die Zuverlässigkeit von der Halbleitervorrichtung erhöht werden kann, während sich ein stromleitender Zustand fortsetzt.
  • Bei dem Siliziumkarbid MOS Transistor 100 der ersten Ausführungsform hat der Einheit-Kettenaufbau CLU die bogenförmige Aussparung CP eines Mittenwinkels von 90 Grad an einer Verbindungsstelle zwischen den Einheitszellen UC. Bei dem Einheit-Kettenaufbau CLU bilden der Source-Bereich 12 und der Well-Bereich 20 Bögen eines Mittenwinkels von 90 Grad an der Aussparung CP aus, und haben diese Bögen den gleichen Krümmungsmittelpunkt N und die unterschiedlichen Krümmungsradien r3 und r4.
  • Auf diese Art und Weise haben der Source-Bereich 12 und der Well-Bereich 20 in angrenzenden Einheit-Kettenaufbauten CLU den gleichen Krümmungsmittelpunkt an sowohl dem Vorsprung als auch der Aussparung, welche einander zugewandt sind. Hieraus resultierend können die Kanallänge und die JFET-Länge über den aktiven Bereich AR hinweg gleichförmig sein.
  • In dem Einheit-Kettenaufbau CLU erstrecken sich alle linearen Außenkanten der Well-Bereiche 20 und der Einheitszellen UC in einer Richtung, welche nicht zu der Aus-Richtung von dem Halbleitersubstrat 1 und der Drift-Schicht vertikal ist. Dies kann ein Ungleichgewicht einer Durchschlagspannung aufgrund unterschiedlicher Auftrittswahrscheinlichkeiten einer Kollisions-Ionisierung unterdrücken, so dass diese Zuverlässigkeit beispielsweise im Verlaufe des Anliegens von einer hohen Drain-Vorspannung erhöht werden kann.
  • Der Einheit-Kettenaufbau CLU kann einen Anschluss-Abschnitt eines Aufbaus umfassen, bei welchem der Well-Bereich 20 in diesem Einheit-Kettenaufbau mit dem Anschluss-Well-Bereich 21 verbunden ist. Der Einheit-Kettenaufbau CLU kann ebenso einen Anschluss-Abschnitt eines Aufbaus umfassen, bei welchem der Well-Bereich 20 in diesem Einheit-Kettenaufbau nicht mit dem Anschluss-Well-Bereich 21 verbunden ist. Diese Einheit-Kettenaufbauten CLU können abwechselnd angeordnet sein, um einen Aufbau zu erlangen, bei welchem der JFET-Bereich 15 zu einer ringförmigen Form ausgebildet ist. Hierdurch werden keine Eigenarten, wie beispielsweise der Endabschnitt von dem JFET-Bereich 15, hervorgerufen, um eine gleichförmige Verteilung des elektrischen Feldes in einem Gate-Oxidfilm zu erzielen, wodurch die Zuverlässigkeit von der Halbleitervorrichtung im Verlaufe eines Ausschalt-Betriebes weiter erhöht wird.
  • Der Einheit-Kettenaufbau CLU kann einen Anschluss-Abschnitt eines Aufbaus umfassen, bei welchem der Well-Bereich 20 in diesem Einheit-Kettenaufbau nicht mit dem Anschluss-Well-Bereich 21 verbunden ist. Der Einheit-Kettenaufbau CLU kann ebenso einen Anschluss-Abschnitt eines Aufbaus umfassen, bei welchem der Well-Bereich 20 in diesem Einheit-Kettenaufbau mit dem Anschluss-Well-Bereich 21 verbunden ist. Bei dem Aufbau, bei welchem der Source-Bereich 12 in dem Einheit-Kettenaufbau nicht mit dem Anschluss-Source-Bereich 121 verbunden ist, ist der Well-Bereich 20 zwischen der Drift-Schicht 2 an dem Anschluss-Abschnitt und dem entsprechenden Anschluss-Source-Bereich 121 zwischengesetzt, um somit mit den Well-Bereichen 20 in angrenzenden Einheit-Kettenaufbauten CLU verbunden zu sein. Hierdurch wird ein Aufbau mit hervorragenden symmetrischen Eigenschaften bezogen auf den JFET-Bereich 15 bereitgestellt, während ein Kanalbereich weiter erhöht wird. Hieraus resultierend kann eine Zuverlässigkeit erhöht werden und kann ein EIN-Widerstand weiter reduziert werden.
  • Der Einheit-Kettenaufbau CLU kann zumindest einen Anschluss-Abschnitt eines Aufbaus umfassen, bei welchem der Well-Bereich 20 in diesem Einheit-Kettenaufbau mit dem Anschluss-Well-Bereich 21 verbunden ist. Sogar wenn kein bevorzugter ohmscher Kontakt in dem Einheit-Kettenaufbau CLU ausgebildet wird, kann ein ohmscher Kontakt in einem relativ weiten Bereich am Umfang ausgebildet werden. Hierdurch kann das Auftreten eines hohen elektrischen Feldes aufgrund von Potenzialschwankungen des Well-Bereiches 20 im Verlaufe eines Umschalt-Betriebes oder einer Verzögerung eines Umschalt-Betriebes, und einer Beschädigung an der Halbleitervorrichtung aufgrund des hohen elektrischen Feldes verhindert werden.
  • Der Einheit-Kettenaufbau CLU kann gegenüberliegende Anschluss-Abschnitte eines Aufbaus umfassen, bei welchem der Well-Bereich 20 in diesem Einheit-Kettenaufbau nicht mit dem Anschluss-Well-Bereich 21 verbunden ist, und ein Abstand zwischen den Well-Bereichen in den Einheit-Kettenaufbauten kann gleichförmig sein, und ein Abstand zwischen dem Well-Bereich 20 in einem Einheit-Kettenaufbau und dem Anschluss-Well-Bereich 21 kann gleichförmig sein. Dies gestaltet die JFET-Länge über den aktiven Bereich AR hinweg, einschließlich seines Anschluss-Abschnittes, gleichförmig. Hierdurch kann die Zuverlässigkeit von der Halbleitervorrichtung erhöht werden, da sie eine gleichförmige EIN-Stromverteilung oder eine gleichförmige Verteilung des elektrischen Feldes in einem Gate-Oxidfilm realisiert.
  • <Zweite Ausführungsform>
  • 34 ist eine Draufsicht, welche eine Anordnung von Einheit-Kettenaufbauten zeigt, welche einen aktiven Bereich eines Siliziumkarbid MOS Transistors 200 von einer zweiten Ausführungsform der vorliegenden Erfindung ausbilden. 34 entspricht 7 von der ersten Ausführungsform. 35 zeigt einen Aufbau in einer Schnittansicht des Siliziumkarbid MOS Transistors 200, welche entlang einer Linie D-D von 34 genommen ist. Jene Aufbauten, welche gleich jenen des Siliziumkarbid MOS Transistors 100 von der ersten Ausführungsform sind, sind durch die gleichen Bezugszeichen gekennzeichnet und werden nicht wiederholt beschrieben.
  • Bei dem Siliziumkarbid MOS Transistor 200 umfasst ein Einheit-Kettenaufbau CLU 1 eine Einheitszelle UC1 (entsprechend der Einheitszelle UC von der ersten Ausführungsform) und eine Einheitszelle UC2, welche abwechselnd verbunden sind. Bei der Einheitszelle UC1 ist die ohmsche Elektrode 40 sowohl mit dem Source-Bereich 12 als auch mit dem Well-KontaktBereich 25 verbunden, welche in dem Well-Bereich 20 bereitgestellt sind. Die Einheitszelle UC2 hat eine ohmsche Elektrode 40a, welche mit lediglich einem Well-Kontaktbereich 25a verbunden ist, welcher im Well-Bereich 20 bereitgestellt ist.
  • Der Bereich von dem Well-Kontaktbereich 25a ist in der Draufsicht größer als jener von der ohmschen Elektrode 40a, und die ohmsche Elektrode 40a ist nicht mit dem Source-Bereich 12 verbunden.
  • Das Anwenden des Einheit-Kettenaufbaus CLU1 verbindet die ohmsche Elektrode 40a und den Well-Kontaktbereich 25a in einem grösseren Bereich in der Einheitszelle UC2. Somit ist das Potenzial des Well-Bereichs 20 zuverlässiger fixiert. Hierdurch können das Auftreten eines hohen elektrischen Feldes aufgrund von Potenzialschwankungen des Well-Bereichs 20 im Verlaufe eines Umschalt-Betriebes, hervorgerufen durch einen Kontaktfehler oder durch eine Verzögerung des Umschalt-Betriebes, und eine Beschädigung der Halbleitervorrichtung aufgrund des hohen elektrischen Feldes verhindert werden.
  • Der Source-Bereich 12 ist über die ohmsche Elektrode 40 in der Einheitszelle UC1 mit der Source-Elektrode 41 verbunden. Hierdurch kann die beträchtliche Zunahme eines EIN-Widerstandes unterdrückt werden, solange der Schichtwiderstand von dem Source-Bereich 12 ausreichend niedrig ist.
  • Weiter bevorzugt, stellt das Ausbilden einer Tunnelverbindung mit niedrigem Widerstand zwischen dem Source-Bereich 12 und dem Well-Kontaktbereich 25a lineare Strom-Spannung-Eigenschaften zwischen diesen Bereichen bereit. Ferner wird hervorgerufen, dass ein EIN-Strom, welcher im Verlaufe eines EIN-Betriebes fließt, durch die ohmsche Elektrode 40a in der Einheitszelle UC2 durchläuft, wodurch die beträchtliche Zunahme eines EIN-Widerstandes unterdrückt wird.
  • Bei dem Aufbau von 34 ist der Einheit-Kettenaufbau CLU1 durch abwechselndes Koppeln der Einheitszellen UC1 und der Einheitszellen UC2 ausgebildet. Dies ist jedoch nicht das einzige Beispiel, hingegen kann der Einheit-Kettenaufbau CLU1 aus den Einheitszellen UC1 und den Einheitszellen UC2 unterschiedlicher Verhältnisse zusammengesetzt sein. In diesem Fall ist es bevorzugt, dass die Anzahl der Einheitszellen UC1 größer ist als jene der Einheitszellen UC2, im Hinblick auf die Verhinderung einer beträchtlichen Zunahme des EIN-Widerstandes.
  • <Dritte Ausführungsform>
  • 36 ist eine Draufsicht, welche eine Anordnung von Einheit-Kettenaufbauten zeigt, welche einen aktiven Bereich von einem Siliziumkarbid MOS Transistor 300 von einer dritten Ausführungsform der vorliegenden Erfindung ausbilden. 36 entspricht 7 der ersten Ausführungsform. 37 zeigt einen Aufbau in Schnittansicht von dem Siliziumkarbid MOS Transistor 300, welche entlang einer Linie E-E von 36 genommen ist. Aufbauten, welche gleich jenen des Siliziumkarbid MOS Transistors 100 der ersten Ausführungsform sind, sind durch die gleichen Bezugszeichen gekennzeichnet und werden nicht wiederholt beschrieben.
  • Bei dem Siliziumkarbid MOS Transistor 300 umfasst ein Einheit-Kettenaufbau CLU2 eine Einheitszelle UC2 und eine Einheitszelle UC3, welche abwechselnd verbunden sind. Die Einheitszelle UC2 hat eine ohmsche Elektrode 40a, welche lediglich mit einem Well-Kontaktbereich 25a verbunden ist, welcher in dem Well-Bereich 20 bereitgestellt ist. Die Einheitszelle UC3 hat keinen Well-Kontaktbereich in dem Well-Bereich 20, wobei sie jedoch eine ohmsche Elektrode 40b hat, welche lediglich mit dem Source-Bereich 12 verbunden ist.
  • Ein Anwenden des Einheit-Kettenaufbaus CLU2 verbindet die ohmsche Elektrode 40a und den Well-Kontaktbereich 25a in einem grösseren Bereich in der Einheitszelle UC2. Somit ist das Potenzial des Well-Bereichs 20 zuverlässiger fixiert. Hierdurch werden das Auftreten eines hohen elektrischen Feldes aufgrund von Potenzialschwankungen des Well-Bereiches 20 im Verlaufe eines Umschalt-Betriebes, hervorgerufen durch einen Kontaktfehler oder eine Verzögerung des Umschalt-Betriebes, und eine Beschädigung der Halbleitervorrichtung aufgrund des hohen elektrischen Feldes verhindert.
  • In der Einheitszelle UC3 sind die ohmsche Elektrode 40b und der Source-Bereich 12 in einem grösseren Bereich verbunden, um einen geringeren Kontaktwiderstand zu erzielen. Ferner kann eine beträchtliche Zunahme des EIN-Widerstandes unterdrückt werden, solange der Schichtwiderstand von dem Source-Bereich 12 ausreichend niedriger ist.
  • Weiter bevorzugt, stellt das Ausbilden einer Tunnelverbindung mit niedrigem Widerstand zwischen dem Source-Bereich 12 und dem Well-Kontaktbereich 25a lineare Strom-Spannung-Eigenschaften zwischen diesen Bereichen bereit. Ferner wird hervorgerufen, dass ein EIN-Strom, welcher im Verlaufe eines EIN-Betriebes fließt, durch die ohmsche Elektrode 40a in der Einheitszelle UC2 durchläuft, wodurch eine beträchtliche Zunahme des EIN-Widerstandes unterdrückt wird.
  • Bei dem Aufbau von 36 ist der Einheit-Kettenaufbau CLU2 durch abwechselndes Koppeln der Einheitszellen UC2 und der Einheitszellen UC3 ausgebildet. Dies ist jedoch nicht das einzige Beispiel, hingegen kann der Einheit-Kettenaufbau CLU2 aus den Einheitszellen UC2 und den Einheitszellen UC3 unterschiedlicher Verhältnisse zusammengesetzt sein. In diesem Fall ist bevorzugt, dass die Anzahl der Einheitszellen UC3 größer ist als jene der Einheitszellen UC2, im Hinblick auf die Verhinderung einer beträchtlichen Zunahme des EIN-Widerstandes.
  • <Vierte Ausführungsform>
  • 38 ist eine Draufsicht, welche eine Anordnung von Einheit-Kettenaufbauten zeigt, welche einen aktiven Bereich von einem Siliziumkarbid MOS Transistor 400 in einer vierten Ausführungsform der vorliegenden Erfindung ausbilden. 38 entspricht der 7 von der ersten Ausführungsform. 39 zeigt einen Aufbau in Schnittansicht des Siliziumkarbid MOS Transistors 400, welche entlang einer Linie F-F von 38 genommen ist. Aufbauten gleich jenen von dem Siliziumkarbid MOS Transistor 100 der ersten Ausführungsform sind durch die gleichen Bezugszeichen gekennzeichnet und werden nicht wiederholt beschrieben.
  • Bei dem Siliziumkarbid MOS Transistor 400 umfasst ein Einheit-Kettenaufbau CLU3 eine Einheitszelle UC1 (entsprechend der Einheitszelle UC von der ersten Ausführungsform) und eine Einheitszelle UC3, welche abwechselnd verbunden sind. In der Einheitszelle UC1 ist die ohmsche Elektrode 40 mit sowohl dem Source-Bereich 12 als auch dem Well-Kontaktbereich 25 verbunden, welche in dem Well-Bereich 20 bereitgestellt sind. Die Einheitszelle UC3 hat keinen Well-Kontaktbereich im Well-Bereich 20, wobei sie jedoch eine ohmsche Elektrode 40b hat, welche mit lediglich dem Source-Bereich 12 verbunden ist.
  • Ein Anwenden des Einheit-Kettenaufbaus CLU3 verbindet die ohmsche Elektrode 40b und den Source-Bereich 12 in einem grösseren Bereich in der Einheitszelle UC3, um einen niedrigeren Kontaktwiderstand zu erzielen. Ferner kann die beträchtliche Zunahme des EIN-Widerstandes unterdrückt werden, solange der Schichtwiderstand von dem Source-Bereich 12 ausreichend niedriger ist.
  • Bei dem Aufbau von 38 ist der Einheit-Kettenaufbau CLU3 durch abwechselndes Koppeln der Einheitszellen UC1 und der Einheitszellen UC3 ausgebildet. Jedoch ist dies nicht das einzige Beispiel, hingegen kann der Einheit-Kettenaufbau CLU3 die Einheitszellen UC1 und die Einheitszellen UC3 von unterschiedlichen Verhältnissen umfassen. In diesem Fall ist es bevorzugt, dass die Anzahl der Einheitszellen UC1 größer ist als jene der Einheitszellen UC3, im Hinblick auf eine Glättung einer Potenzialverteilung im Well-Bereich 20.
  • Die zuvor genannten Wirkungen, welche in der ersten bis vierten Ausführungsform erzielt werden, werden nicht durch ein Verfahren zum Herstellen der Aufbauten von der ersten bis vierten Ausführungsform beeinflusst. Demgemäß hat das Anwenden eines Verfahrens, welches sich von dem Verfahren unterscheidet, welches in der ersten Ausführungsform als ein Beispiel beschrieben ist, um die Halbleitervorrichtungen der ersten bis vierten Ausführungsform herzustellen, keinerlei Einfluss auf die zuvor genannten Wirkungen.
  • In der vorliegenden Erfindung ist die Halbleitervorrichtung als ein vertikaler MOSFET beschrieben. Im Übrigen, bezogen auf den in 2 gezeigten Aufbau in Schnittansicht, kann beispielsweise eine Kollektor-Schicht des zweiten Leitfähigkeitstyps zwischen dem Halbleitersubstrat 1 und der ohmschen Elektrode 42 an der Rückfläche des Halbleitersubstrats 1 bereitgestellt sein, um einen IGBT (isolierter Gate-Bipolar-Transistor) auszubilden. Hierdurch werden ebenso die zuvor genannten Wirkungen der vorliegenden Erfindung erzielt.
  • Demgemäß wird die vorliegende Erfindung wirksam bei einer Halbleitervorrichtung mit einem MOS-Aufbau, wie beispielsweise ein MOSFET oder ein IGBT, welche als eine Schaltvorrichtung wirkt, angewendet.
  • Die vorliegende Erfindung definiert eine Halbleitervorrichtung an sich, welche den in der ersten bis vierten Ausführungsform beschriebenen MOS Aufbau umfasst, in einem engeren Sinne als eine „Halbleitervorrichtung“. Die vorliegende Erfindung definiert zusätzlich ein Leistungsmodul an sich, wie beispielsweise ein Inverter-Modul, in einem breiteren Sinne als eine „Halbleitervorrichtung“, welche die zuvor genannte Halbleitervorrichtung, eine Freilaufdiode, welche gegenparallel mit dieser Halbleitervorrichtung verbunden ist, eine Steuerschaltung, welche eine Gate-Spannung erzeugt und an die Halbleitervorrichtung anlegt, und dergleichen, umfasst, welche auf einer Leiterplatine eingerichtet sind und miteinander verkapselt sind.

Claims (13)

  1. Halbleitervorrichtung, welche umfasst, ein Halbleitersubstrat (1) von einem ersten Leitfähigkeitstyp; eine Halbleiterschicht (2) vom ersten Leitfähigkeitstyp, welche auf einer ersten Hauptfläche des Halbleitersubstrats bereitgestellt ist; einen Well-Bereich (20) von einem zweiten Leitfähigkeitstyp, welcher selektiv in einer Hauptfläche von der Halbleiterschicht bereitgestellt ist; und einen Source-Bereich (12) des ersten Leitfähigkeitstyps, welcher selektiv in einer Fläche des Well-Bereichs bereitgestellt ist, wobei die Halbleiterschicht, der Well-Bereich und der Source-Bereich eine Einheitszelle (UC) ausbilden, wobei die Einheitszelle in der Draufsicht an der Hauptfläche von der Halbleiterschicht zu einer bestimmten Form bestimmt ist, und eine Mehrzahl der Einheitszellen kettenartig gekoppelt ist, um einen Einheit-Kettenaufbau (CLU) mit einer Verengung auszubilden, wobei die bestimmte Form der Einheitszelle durch eine Außenkante eines virtuellen Bereichs der Halbleiterschicht, welche derart bestimmt ist, dass der Source-Bereich und der Well-Bereich im Inneren umfasst sind, und durch jeweilige Außenkanten von dem Source-Bereich und dem Well-Bereich an einer Verbindungsstelle mit einer unterschiedlichen Einheitszelle bestimmt ist, wobei ein aktiver Bereich (AR) eine Mehrzahl der Einheit-Kettenaufbauten umfasst, wobei die Einheit-Kettenaufbauten zu einem versetzten Muster angeordnet sind, um somit die Bildung eines Spalts zwischen den Einheitszellen von angrenzenden Einheit-Kettenaufbauten zu vermeiden, und wobei ein Abstand zwischen den Well-Bereichen, welcher durch angrenzende Einheit-Kettenaufbauten bestimmt ist, im aktiven Bereich einheitlich ist, bei welcher die bestimmte Form der Einheitszelle eine hexagonale Form mit einem Paar von gegenüberliegenden Ecken ist, wobei beide einen Innenwinkel von 90 Grad haben, wobei zwei gegenüberliegende Seiten, mit Ausnahme von Seiten, welche die Ecken ausbilden, die Verbindungsstelle ausbilden, und wobei die Einheitszellen an der Verbindungsstelle gekoppelt sind, um den Source-Bereich und den Well-Bereich in dem Einheit-Kettenaufbau zu verbinden, wobei in der Einheitszelle: der Well-Bereich entlang der Außenkante von dem Source-Bereich erstreckt ist, und die jeweiligen Außenkanten von dem Source-Bereich und dem Well-Bereich linear entlang der Seiten erstreckt sind, welche die Ecken ausbilden, in jedem der Bereiche, welche den Ecken zugewandt sind, der Source-Bereich und der Well-Bereich bogenförmige Vorsprünge (DP) eines Mittenwinkels von 90 Grad ausbilden, wobei die Vorsprünge den gleichen Krümmungsmittelpunkt als einen ersten Krümmungsmittelpunkt (M) haben, während sie einen ersten Krümmungsradius und einen zweiten Krümmungsradius (r1, r2) haben, welche sich voneinander unterscheiden, und ein Abstand (Lc) zwischen den jeweiligen Außenkanten von dem Well-Bereich und dem Source-Bereich auf einen Abstand eingestellt ist, welcher einer Differenz zwischen dem ersten und zweiten Krümmungsradius in jedem Bereich von der Einheitszelle entspricht.
  2. Halbleitervorrichtung nach Anspruch 1, bei welcher der Einheit-Kettenaufbau eine bogenförmige Aussparung (CP) eines Mittenwinkels von 90 Grad an der Verbindungsstelle von der Einheitszelle umfasst, und in dem Einheit-Kettenaufbau der Source-Bereich und der Well-Bereich in dem Einheit-Kettenaufbau Bögen eines Mittenwinkels von 90 Grad an der Aussparung ausbilden, und wobei diese Bögen den gleichen Krümmungsmittelpunkt als einen zweiten Krümmungsmittelpunkt (N) haben, während sie einen dritten Krümmungsradius und einen vierten Krümmungsradius (r3, r4) haben, welche sich voneinander unterscheiden.
  3. Halbleitervorrichtung nach Anspruch 2, bei welcher an Ecken von angrenzenden Einheit-Kettenaufbauten der erste Krümmungsmittelpunkt an einem bogenförmigen Vorsprung eines Mittenwinkels von 90 Grad, welcher zu einem der angrenzenden Einheit-Kettenaufbauten gehört, mit dem zweiten Krümmungsmittelpunkt an einer bogenförmigen Aussparung eines Mittenwinkels von 90 Grad, welche zu dem anderen der angrenzenden Einheit-Kettenaufbauten gehört, übereinstimmt.
  4. Halbleitervorrichtung nach Anspruch 1, bei welcher in dem Einheit-Kettenaufbau alle linearen Außenkanten der Well-Bereiche in den Einheitszellen in einer Richtung erstreckt sind, welche nicht zur Aus-Richtung von dem Halbleitersubstrat und der Halbleiterschicht senkrecht steht.
  5. Halbleitervorrichtung nach Anspruch 1, welche einen Anschluss-Well-Bereich (21) des zweiten Leitfähigkeitstyps umfasst, welcher einen Eckenabschnitt von dem aktiven Bereich bestimmt, wobei der Einheit-Kettenaufbau einen Anschluss-Abschnitt eines Aufbaus umfasst, bei welchem der Well-Bereich in dem Einheit-Kettenaufbau mit dem Anschluss-Well-Bereich verbunden ist, wobei der Einheit-Kettenaufbau ebenso einen Anschluss-Abschnitt eines Aufbaus umfasst, bei welchem der Well-Bereich in dem Einheit-Kettenaufbau nicht mit dem Anschluss-Well-Bereich verbunden ist, und wobei diese Einheit-Kettenaufbauten abwechselnd angeordnet sind.
  6. Halbleitervorrichtung nach Anspruch 1, welche einen Anschluss-Source-Bereich (121) des ersten Leitfähigkeitstyps umfasst, welcher einen Eckenabschnitt von dem aktiven Bereich bestimmt, wobei der Einheit-Kettenaufbau einen Anschluss-Abschnitt eines Aufbaus umfasst, bei welchem der Source-Bereich in dem Einheit-Kettenaufbau mit dem Anschluss-Source-Bereich verbunden ist, wobei der Einheit-Kettenaufbau ebenso einen Anschluss-Abschnitt eines Aufbaus umfasst, bei welchem der Source-Bereich in dem Einheit-Kettenaufbau nicht mit dem Anschluss-Source-Bereich verbunden ist, wobei in dem Aufbau, bei welchem der Source-Bereich in dem Einheit-Kettenaufbau nicht mit dem Anschluss-Source-Bereich verbunden ist, der Well-Bereich zwischen der Halbleiterschicht an dem Anschluss-Abschnitt und dem entsprechenden Anschluss-Source-Bereich derart zwischengesetzt ist, dass die Well-Bereiche in angrenzenden Einheit-Kettenaufbauten verbunden sind.
  7. Halbleitervorrichtung nach Anspruch 1, welche einen Anschluss-Well-Bereich (21) des zweiten Leitfähigkeitstyps umfasst, welcher einen Kantenabschnitt von dem aktiven Bereich bestimmt, wobei der Einheit-Kettenaufbau wenigstens einen Anschluss-Abschnitt eines Aufbaus umfasst, bei welchem der Well-Bereich in dem Einheit-Kettenaufbau mit dem Anschluss-Well-Bereich verbunden ist.
  8. Halbleitervorrichtung nach Anspruch 1, welcher einen Anschluss-Well-Bereich (21) des zweiten Leitfähigkeitstyps umfasst, welcher einen Kantenabschnitt von dem aktiven Bereich bestimmt, wobei der Einheit-Kettenaufbau gegenüberliegende Anschluss-Abschnitte eines Aufbaus umfasst, bei welchem der Well-Bereich in dem Einheit-Kettenaufbau nicht mit dem Anschluss-Well-Bereich verbunden ist, und ein Abstand zwischen den Well-Bereichen in den Einheit-Kettenaufbauten gleichförmig ist und ein Abstand zwischen dem Well-Bereich in dem Einheit-Kettenaufbau und dem Anschluss-Well-Bereich gleichförmig ist.
  9. Halbleitervorrichtung nach Anspruch 1, bei welcher der Einheit-Kettenaufbau eine erste Einheitszelle (UC1) und eine zweite Einheitszelle (UC2) umfasst, welche miteinander verbunden sind, wobei die erste Einheitszelle eine erste ohmsche Elektrode (40) umfasst, welche mit dem Source-Bereich und einem Well-Kontaktbereich (25) des zweiten Leitfähigkeitstyps, welcher in dem Well-Bereich bereitgestellt ist, verbunden ist, und wobei die zweite Einheitszelle eine zweite ohmsche Elektrode (40a) umfasst, welche mit dem Well-Kontaktbereich verbunden ist, während sie nicht mit dem Source-Bereich verbunden ist.
  10. Halbleitervorrichtung nach Anspruch 1, bei welcher der Einheit-Kettenaufbau eine zweite Einheitszelle (UC2) und eine dritte Einheitszelle (UC3) umfasst, welche miteinander verbunden sind, wobei die zweite Einheitszelle eine zweite ohmsche Elektrode (40a) umfasst, welche mit einem Well-Kontaktbereich des zweiten Leitfähigkeitstyps verbunden ist, welcher in dem Well-Bereich bereitgestellt ist, während sie nicht mit dem Source-Bereich verbunden ist, und wobei die dritte Einheitszelle eine dritte ohmsche Elektrode (40b) umfasst, welche lediglich mit dem Source-Bereich verbunden ist.
  11. Halbleitervorrichtung nach Anspruch 9 oder 10, bei welcher im zweiten Gitter, der Well-Kontaktbereich und der Source-Bereich eine Tunnelverbindung ausbilden.
  12. Halbleitervorrichtung nach Anspruch 1, bei welcher der Einheit-Kettenaufbau eine erste Einheitszelle (UC1) und eine dritte Einheitszelle (UC3) umfasst, welche miteinander verbunden sind, wobei die erste Einheitszelle eine erste ohmsche Elektrode (40) umfasst, welche mit dem Source-Bereich und einem Well-Kontaktbereich (25) des zweiten Leitfähigkeitstyps, welcher in dem Well-Bereich bereitgestellt ist, verbunden ist, und wobei die dritte Einheitszelle eine dritte ohmsche Elektrode (40b) umfasst, welche lediglich mit dem Source-Bereich verbunden ist.
  13. Halbleitervorrichtung nach Anspruch 1, bei welcher die Halbleiterschicht aus Siliziumkarbid erstellt ist.
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