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DE102016119799A1 - Integrierte schaltung, die einen vergrabenen hohlraum enthält, und herstellungsverfahren - Google Patents

Integrierte schaltung, die einen vergrabenen hohlraum enthält, und herstellungsverfahren Download PDF

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DE102016119799A1
DE102016119799A1 DE102016119799.8A DE102016119799A DE102016119799A1 DE 102016119799 A1 DE102016119799 A1 DE 102016119799A1 DE 102016119799 A DE102016119799 A DE 102016119799A DE 102016119799 A1 DE102016119799 A1 DE 102016119799A1
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cavity
trench
region
semiconductor body
integrated circuit
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Andreas Meiser
Sebastian Schmidt
Martina SEIDER-SCHMIDT
Peter Irsigler
Oliver Hellmund
Robert Wiesner
Hans-Joachim Schulze
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Infineon Technologies AG
Original Assignee
Infineon Technologies AG
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Publication date
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Abstract

Gemäß einer Ausführungsform einer integrierten Schaltung ist ein Hohlraum (108) in einem Halbleiterkörper (104) unter einer ersten Oberfläche (107) des Halbleiterkörpers (104) vergraben. Ein Bereich aktiven Gebiets (112) des Halbleiterkörpers (104) ist zwischen der ersten Oberfläche (107) und dem Hohlraum (108) angeordnet. Die integrierte Schaltung umfasst ferner eine Grabenisolierungsstruktur (110, 125), die dafür eingerichtet ist, eine laterale elektrische Isolierung des Bereichs aktiven Gebiets (112) vorzusehen.

Description

  • HINTERGRUND
  • In Siliziumvorrichtungen wie etwa Bipolartransistoren mit isoliertem Gate (IGBTs), Dioden, Feldeffekttransistoren mit isoliertem Gate (IGFETs), zum Beispiel Metall-Oxid-Halbleiter-Feldeffekttransistoren (MOSFETs), oder einem komplementären Metall-Oxid-Halbleiter (CMOS) müssen mehrere Anforderungen erfüllt werden. Solche Anforderungen hängen von spezifischen Anwendungsbedingungen ab. Anforderungen an minimale Durchbruchspannungen zwischen Lastanschlüssen wie etwa Drain und Source oder Kathode und Anode, Anforderungen an die funktionale Sicherheit sowie Anforderungen an maximale Leckströme müssen erfüllt werden, um Zielproduktspezifikationen zu genügen. Um diese Anforderungen zu erfüllen, ist es wünschenswert, eine integrierte Schaltung und ein Verfahren zum Herstellen einer integrierten Schaltung vorzusehen.
  • ZUSAMMENFASSUNG
  • Die Aufgabe wird durch die Lehren der unabhängigen Ansprüche gelöst. Weitere Ausführungsformen sind in den abhängigen Ansprüchen definiert.
  • Die vorliegende Offenbarung bezieht sich auf eine integrierte Schaltung. Die integrierte Schaltung enthält einen Hohlraum, der in einem Halbleiterkörper unterhalb einer ersten Oberfläche des Halbleiterkörpers vergraben ist. Die integrierte Schaltung enthält ferner einen Bereich aktiven Gebiets des Halbleiterkörpers, der zwischen der ersten Oberfläche und dem Hohlraum angeordnet ist. Die integrierte Schaltung enthält ferner eine Grabenisolierungsstruktur, die dafür eingerichtet ist, eine laterale elektrische Isolierung des Bereichs aktiven Gebiets vorzusehen.
  • Die vorliegende Offenbarung bezieht sich auch auf ein Verfahren zum Herstellen einer integrierten Schaltung. Das Verfahren umfasst ein Ausbilden eines Hohlraums, der in einem Halbleiterkörper unter einer ersten Oberfläche des Halbleiterkörpers vergraben ist, wobei ein Bereich aktiven Gebiets des Halbleiterkörpers zwischen der Oberfläche und dem Hohlraum übrig bleibt. Das Verfahren umfasst ferner ein Ausbilden einer Grabenisolierungsstruktur im Halbleiterkörper, die dafür eingerichtet ist, eine laterale elektrische Isolierung des Bereichs aktiven Gebiets vorzusehen.
  • Der Fachmann wird zusätzliche Merkmale und Vorteile nach Lesen der folgenden Detailbeschreibung und Betrachten der begleitenden Zeichnungen erkennen.
  • Figurenliste
  • Die beigefügten Zeichnungen sind beigeschlossen, um ein weiteres Verständnis der Offenbarung zu liefern, und sie sind in diese Beschreibung einbezogen und bilden einen Teil von ihr. Die Zeichnungen veranschaulichen die Ausführungsformen der vorliegenden Offenbarung und dienen zusammen mit der Beschreibung zum Erläutern der Prinzipien der Offenbarung. Andere Ausführungsformen und beabsichtigte Vorteile werden sofort gewürdigt, da sie unter Hinweis auf die folgende Detailbeschreibung besser verstanden werden.
    • 1 ist ein schematisches Arbeitsablaufdiagramm zum Veranschaulichen eines Verfahrens zum Herstellen einer integrierten Schaltung.
    • 2A bis 2H sind schematische Querschnittsansichten eines Halbleiterkörpers, um eine Ausführungsform eines Verfahrens zum Herstellen einer integrierten Schaltung zu veranschaulichen.
    • 3A und 3B sind schematische Querschnittsansichten eines Halbleiterkörpers, um eine Ausführungsform eines Verfahrens zum Herstellen eines in dem Halbleiterkörper vergrabenen Hohlraums durch kollabierte Leerstellen-Cluster, die durch einen Teilchenimplantationsprozess mit hoher Dosis hervorgerufen werden, zu veranschaulichen.
    • 4A bis 4C sind schematische Drauf- und Querschnittsansichten eines Halbleiterkörpers, um eine Ausführungsform eines Verfahrens zum Herstellen eines in dem Halbleiterkörper vergrabenen Hohlraums durch eine selbstorganisierte Rekristallisation, die durch eine Silizium-Oberflächenmigration während eines Ausheilprozesses einer Grabenstruktur in einer desoxidierenden bzw. reduzierenden Umgebung hervorgerufen wird, zu veranschaulichen.
    • 5A bis 5D und 6A bis 6D sind schematische Drauf- und Querschnittsansichten des in 4A bis 4C veranschaulichten Halbleiterkörpers, um eine Ausführungsform eines Verfahrens zum Ausbilden einer Grabenisolierungsstruktur in dem Halbleiterkörper 104 zu veranschaulichen, die dafür eingerichtet ist, eine laterale elektrische Isolierung eines Bereichs aktiven Gebiets vorzusehen.
    • 7 ist eine schematische Querschnittsansicht eines Halbleiterkörpers 104, der eine Halbbrückenschaltung enthält, die von High-Side- und Low-Side-IGFETs in Bereichen aktiven Gebiets gebildet wird, die durch eine Grabenisolierungsstruktur elektrisch isoliert sind.
    • 8A bis 8C sind schematische Querschnittsansichten eines Halbleiterkörpers, um eine Ausführungsform eines Verfahrens zum Ausbilden einer Grabenisolierungsstruktur in dem Halbleiterkörper zu veranschaulichen.
  • DETAILBESCHREIBUNG
  • In der folgenden Detailbeschreibung wird Bezug genommen auf die begleitenden Zeichnungen, die einen Teil hiervon bilden und in denen für Veranschaulichungszwecke spezifische Ausführungsformen gezeigt sind, in denen die Erfindung ausgestaltet werden kann. Es ist zu verstehen, dass andere Ausführungsformen verwendet und strukturelle oder logische Änderungen vorgenommen werden können, ohne von dem Umfang der vorliegenden Erfindung abzuweichen. Beispielsweise können Merkmale, die für eine Ausführungsform veranschaulicht oder beschrieben sind, bei oder im Zusammenhang mit anderen Ausführungsformen verwendet werden, um zu noch einer weiteren Ausführungsform zu gelangen. Es ist beabsichtigt, dass die vorliegende Erfindung derartige Modifikationen und Veränderungen umfasst. Die Beispiele sind mittels einer spezifischen Sprache beschrieben, die nicht als den Umfang der beigefügten Patentansprüche begrenzend aufgefasst werden sollte. Die Zeichnungen sind nicht maßstabsgetreu und dienen lediglich für Veranschaulichungszwecke. Zur Klarheit sind die gleichen Elemente mit entsprechenden Bezugszeichen in den verschiedenen Zeichnungen versehen, falls nicht etwas anderes festgestellt wird.
  • Die Begriffe „haben“, „enthalten“, „umfassen“, „aufweisen“ und ähnliche Begriffe sind offene Begriffe, und die Begriffe geben das Vorhandensein der festgestellten Strukturen, Elemente oder Merkmale an, schließen jedoch das Vorhandensein von zusätzlichen Elementen oder Merkmalen nicht aus. Die unbestimmten Artikel und die bestimmten Artikel sollen sowohl den Plural als auch den Singular umfassen, falls sich aus dem Zusammenhang nicht klar etwas anderes ergibt.
  • Der Begriff „elektrisch verbunden“ beschreibt eine permanente niederohmige Verbindung zwischen elektrisch verbundenen Elementen, beispielsweise einen direkten Kontakt zwischen den betreffenden Elementen oder eine niederohmige Verbindung über ein Metall und/oder einen hochdotierten Halbleiter. Der Begriff „elektrisch gekoppelt“ umfasst, dass ein oder mehrere dazwischenliegende Elemente, die für eine Signalübertragung geeignet sind, zwischen den elektrisch gekoppelten Elementen vorhanden sein können, beispielsweise Elemente, die zeitweise eine niederohmige Verbindung in einem ersten Zustand und eine hochohmige elektrische Entkopplung in einem zweiten Zustand vorsehen.
  • Die Figuren veranschaulichen relative Dotierungskonzentrationen durch Angabe von „-“ oder „+“ neben dem Dotierungstyp „n“ oder „p“. Beispielsweise bedeutet „n-“ eine Dotierungskonzentration, die niedriger als die Dotierungskonzentration eines „n“-Dotierungsgebiets ist, während ein „n+“-Dotierungsgebiet eine höhere Dotierungskonzentration hat als ein „n“-Dotierungsgebiet. Dotierungsgebiete der gleichen relativen Dotierungskonzentration haben nicht notwendigerweise die gleiche absolute Dotierungskonzentration. Beispielsweise können zwei verschiedene „n“-Dotierungsgebiete die gleichen oder verschiedene absolute Dotierungskonzentrationen haben.
  • Die Begriffe „Wafer“, „Substrat“, „Halbleiterkörper“ oder „Halbleitersubstrat“, die in der folgenden Beschreibung verwendet sind, können jegliche auf Halbleiter beruhende Struktur umfassen, die eine Halbleiteroberfläche hat. Wafer und Struktur sind so zu verstehen, dass sie Silizium (Si), Silizium-auf-Isolator (SOI), Silizium-auf-Saphir (SOS), dotierte und undotierte Halbleiter, epitaktische Schichten von Silizium, getragen durch eine Basishalbleiterunterlage, und andere Halbleiterstrukturen einschließen. Der Halbleiter braucht nicht auf Silizium zu beruhen. Der Halbleiter könnte ebenso Silizium-Germanium (SiGe), Germanium (Ge) oder Galliumarsenid (GaAs) sein. Gemäß anderen Ausführungsformen können Siliziumcarbid (SiC) oder Galliumnitrid (GaN) das Halbleitersubstratmaterial bilden.
  • Der Begriff „horizontal“, wie er in dieser Beschreibung verwendet ist, soll eine Orientierung im Wesentlichen parallel zu einer ersten oder Hauptoberfläche eines Halbleitersubstrats oder -körpers beschreiben. Dies kann beispielsweise die Oberfläche des Wafers oder eines Die bzw. eines Chips sein.
  • Der Begriff „vertikal“, wie er in dieser Beschreibung verwendet wird, soll eine Orientierung beschreiben, die im Wesentlichen senkrecht zu der ersten Oberfläche, d.h. parallel zur Normalenrichtung der ersten Oberfläche, des Halbleitersubstrats oder Halbleiterkörpers angeordnet ist.
  • In dieser Beschreibung wird eine zweite Oberfläche eines Halbleitersubstrats oder Halbleiterkörpers als durch die untere oder Rückseitenoberfläche gebildet angesehen, während die erste Oberfläche als durch die obere, Vorder- bzw. Frontseite oder Hauptoberfläche des Halbleitersubstrats gebildet betrachtet wird. Die Ausdrücke „oberhalb“ und „unterhalb“, wie diese in der vorliegenden Beschreibung verwendet sind, beschreiben daher eine relative Lage eines strukturellen Merkmales zu einem anderen.
  • In dieser Beschreibung bezieht sich n-dotiert auf einen ersten Leitfähigkeitstyp, während p-dotiert auf einen zweiten Leitfähigkeitstyp bezogen ist. Alternativ dazu können die Halbleitervorrichtungen mit entgegengesetzten Dotierungsbeziehungen gebildet werden, so dass der erste Leitfähigkeitstyp p-dotiert und der zweite Leitfähigkeitstyp n-dotiert sein können.
  • Eine Bearbeitung eines Halbleiterwafers kann Halbleitervorrichtungen mit Anschlusskontakten wie etwa Kontaktkissen/pads (oder Elektroden) zur Folge haben, die die Herstellung eines elektrischen Kontaktes mit den integrierten Schaltungen oder in dem Halbleiterkörper enthaltenen getrennten Halbleitervorrichtungen erlauben. Die Elektroden können eine oder mehrere Elektrodenmetallschichten umfassen, die auf das Halbleitermaterial der Halbleiterchips aufgebracht sind. Die Elektrodenmetallschichten können mit irgendeiner gewünschten geometrischen Gestalt und irgendeiner gewünschten Materialzusammensetzung hergestellt sein. Die Elektrodenmetallschichten können beispielsweise in der Form einer Schicht vorliegen, die ein Gebiet bedeckt. Irgendein gewünschtes Metall, beispielsweise Cu, Ni, Sn, Au, Ag, Pt, Pd und eine Legierung von einem oder mehreren dieser Metalle kann als das Material verwendet werden. Die Elektrodenmetallschicht bzw. die Elektrodenmetallschichten müssen nicht homogen oder genau aus einem Material hergestellt sein; das heißt verschiedene Zusammensetzungen und Konzentrationen der in den Elektrodenmetallschichten enthaltenen Materialien möglich sind. Als ein Beispiel können die Elektrodenschichten groß genug dimensioniert sein, um mit einem Draht gebondet bzw. verbunden zu werden.
  • In Ausführungsformen, die hierin offenbart sind, werden eine oder mehrere leitfähige Schichten, insbesondere elektrisch leitfähige Schichten, angewandt. Es soll betont werden, dass jegliche derartige Ausdrücke wie „gebildet“ oder „angewandt bzw. aufgebracht“ so zu verstehen sind, dass sie alle Arten und Techniken eines Aufbringens von Schichten abdecken. Insbesondere bedeuten sie, dass sie Techniken umfassen, in welchen Schichten auf einmal beispielsweise als Ganzes aufgebracht werden, z.B. Laminattechniken, sowie Techniken, in welchen Schichten in einer sequentiellen Weise aufgebracht werden, wie beispielsweise durch Sputtern bzw. Zerstäuben, Galvanisieren bzw. Plattieren, Formen, CVD (chemische Dampfabscheidung), PVD (physikalische Dampfabscheidung), Verdampfung, hybride physikalisch-chemische Dampfabscheidung (HPCVD) und so weiter.
  • Die aufgebrachte leitfähige Schicht kann unter anderem eine oder mehrere Schichten eines Metalls wie z.B. Cu oder Sn oder einer Legierung hiervon, eine Schicht einer leitfähigen Paste und eine Schicht eines Bondmaterials umfassen. Die Schicht aus einem Metall kann eine homogene Schicht sein. Die leitfähige Paste kann Metallpartikel enthalten, die in einem verdampfbaren oder härtbaren Polymermaterial verteilt sind, wobei die Paste ein Fluid, viskos oder wachsförmig sein kann. Das Bond- bzw. Verbindungsmaterial kann aufgebracht werden, um den Halbleiterchip, beispielsweise an einem Träger oder beispielsweise einem Kontaktclip elektrisch und mechanisch festzumachen bzw. damit zu verbinden. Ein weiches Lotmaterial oder insbesondere ein Lotmaterial, das in der Lage ist, Diffusionslotbindungen bzw. -bonds zu bilden, kann verwendet werden, beispielsweise ein Lotmaterial, das einen oder mehrere Stoffe aus Sn, SnAg, SnAu, SnCu, In, InAg, InCu und InAu umfasst.
  • Ein Vereinzelungsprozess kann genutzt werden, um den Wafer in einzelne Chips zu teilen. Jede beliebige Technik zum Zerteilen kann angewandt werden, beispielsweise Messer-Zerteilen (Sägen), Laser-Zerteilen, Ätzen und so weiter. Der Halbleiterkörper, zum Beispiel ein Halbleiterwafer, kann zerteilt werden, indem der Halbleiterwafer auf ein Band, insbesondere ein Vereinzelungsband, aufgebracht wird, das Zerteilungsmuster, insbesondere ein rechtwinkeliges Muster, auf den Halbleiterwafer z.B. gemäß einer oder mehreren der oben erwähnten Techniken aufgebracht wird und das Band, z.B. entlang vier orthogonalen Richtungen in der Ebene des Bandes, gezogen wird. Durch Ziehen des Bandes wird der Halbleiterwafer in eine Vielzahl von Halbleiterdies (Chips) geteilt.
  • 1 ist ein schematisches Arbeitsablaufdiagramm zum Veranschaulichen eines Verfahrens 1000 einer integrierten Schaltung.
  • Man erkennt, dass, obwohl Verfahren 1000 im Folgenden als eine Reihe von Vorgängen oder Ereignissen veranschaulicht und beschrieben wird, die veranschaulichte Reihenfolge derartiger Vorgänge oder Ereignisse nicht in einem beschränkenden Sinn zu interpretieren ist. Beispielsweise können einige Vorgänge in verschiedenen Reihenfolgen und/oder gleichzeitig mit anderen Vorgängen oder Ereignissen, abgesehen von jenen, die hierin veranschaulicht und/oder beschrieben sind, stattfinden. Außerdem mögen nicht alle veranschaulichten Vorgänge erforderlich sein, um einen oder mehrere Aspekte von Ausführungsformen der Offenbarung hierin zu verwirklichen. Auch kann einer oder können mehrere der hierin dargestellten Vorgänge in einem oder mehreren separaten Vorgängen und/oder Phasen ausgeführt werden.
  • Prozessmerkmal S100 umfasst ein Ausbilden eines Hohlraums, der in einem Halbleiterkörper unterhalb einer ersten Oberfläche des Halbleiterkörpers vergraben ist, wobei ein Bereich aktiven Gebiets des Halbleiterkörpers zwischen der ersten Oberfläche und dem Hohlraum übrig bleibt. Der Halbleiterkörper kann ein Halbleitersubstrat und keine, eine oder mehrere Halbleiterschichten darauf umfassen.
  • Prozessmerkmal S110 umfasst ein Ausbilden einer Grabenisolierungsstruktur in dem Halbleiterkörper, die dafür eingerichtet bzw. geeignet ist, eine laterale elektrische Isolierung des Bereichs aktiven Gebiets vorzusehen bzw. bereitzustellen.
  • Weitere Prozesse können vor, nach, zusammen mit oder zwischen den Prozessmerkmalen S100 und S110, die oben beschrieben wurden, ausgeführt werden. Diese Prozesse können Front-end-of-Line-(FEOL-)Prozesse und Back-end-of-line-(BEOL-)Prozesse beinhalten. FEOL-Prozesse sind die ersten Prozesse bei der Herstellung integrierter Schaltungen oder diskreter Halbleiter, die mit der Ausbildung von Vorrichtungen einschließlich Transistoren, Kondensatoren, Widerständen und direkter im Siliziumwafer, zum Beispiel durch maskierte und/oder unmaskierte Dotierungsprozesse wie etwa einer Ionenimplantation und -diffusion aus einem Dotierstoffreservoir, Ätzprozessen, Prozessen zur Abscheidung leitfähiger und/oder isolierender Schichten verbunden sind. Eine BEOL-Bearbeitung ist mit einer Reihe von Prozessen verbunden, die genutzt werden, um integrierte Schaltungen zur Verwendung vorzubereiten. Diese Prozesse umfassen beispielsweise Zwischenverbindungen, Waferabdünnen, Wafervereinzeln, Inspektion, eine Die-Sortierung und eine Endverpackung. Die Vorrichtungen im Siliziumwafer können miteinander verbunden sein, um eine gewünschte Funktionalität eines elektrischen Schaltkreises vorzusehen. Drähte wie etwa strukturierte Metallisierungsschichten, die durch dielektrische Schichten isoliert sind, können genutzt werden, um die einzelnen Vorrichtungen zu verbinden.
  • In einigen Ausführungsformen beinhaltet ein Ausbilden des Hohlraums ein Ausbilden einer ersten Halbleiterschicht eines ersten Materials auf einem Halbleitersubstrat eines zweiten Materials, das vom ersten Material verschieden ist. Ferner beinhaltet die Ausführungsform ein Ausbilden einer zweiten Halbleiterschicht des zweiten Materials auf der ersten Halbleiterschicht. Überdies beinhaltet die Ausführungsform ein Ausbilden eines Prozessgrabens, der sich durch die zweite Halbleiterschicht bis zur ersten Halbleiterschicht erstreckt. Weiter beinhaltet die Ausführungsform ein Ausbilden des Hohlraums, indem das erste Material selektiv gegen das zweite Material entfernt wird. Die Grabenisolierungsstruktur im Halbleiterkörper kann gebildet werden, indem der Prozessgraben teilweise oder ganz mit einem isolierenden Material gefüllt wird. In einigen Ausführungsformen ist das erste Material SiGe, und das zweite Material ist Si. Die ersten und zweiten Materialien können beispielsweise so gewählt werden, dass das erste Material bezüglich des zweiten Materials selektiv geätzt werden kann.
  • In einigen Ausführungsformen beinhaltet ein Ausbilden des Hohlraums ein Ausbilden eines Graben-Arrays im Halbleiterkörper an der ersten Oberfläche. Weiterhin umfasst die Ausführungsform ein Transformieren des Graben-Arrays in den Hohlraum durch eine selbstorganisierte Rekristallisation, die durch eine Silizium-Oberflächenmigration während eines Ausheilprozesses in einer desoxidierenden bzw. reduzierenden Umgebung hervorgerufen wird. Ein Ausheilen kann in einer Wasserstoffumgebung beispielsweise bei einer Temperatur in einem Bereich von 1000°C bis 1200°C, zum Beispiel bei 1100°C, bei einem Druck von einigen oder einigen zehn Torr und einer Dauer von einigen bis einige zehn Minuten ausgeführt werden. Wenn eine Vielzahl von Gräben in einem Array, zum Beispiel einem Gitter, eng angeordnet wird, wird eine Form der Gräben durch Oberflächenmigration in einen leeren Raum im Silizium (EES) transformiert. Diese EESs werden dann kombiniert, was den im Halbleiterkörper vergrabenen Hohlraum ergibt.
  • In einigen Ausführungsformen wird der Hohlraum als kollabierte Leerstellen-Cluster durch einen Teilchenimplantationsprozess mit hoher Dosis gebildet. Die Teilchen können als eines oder mehrere von Protonen (H+), Helium (He), Argon (Ar), Silizium (Si) und Sauerstoff (O) gewählt werden. Der Implantationsprozess mit hoher Dosis kann maskiert werden, indem eine Ionenimplantationsmaske auf der ersten Oberfläche ausgebildet wird. Typische Implantationsenergien der Leerstellen erzeugenden Arten bewegen sich von 12 keV bis 25 MeV. Typische Dosen der Leerstellen erzeugenden Arten bewegen sich zwischen 1×1012 cm-2 und 1×1017 cm-2. Typische Ausheiltemperaturen bewegen sich beispielsweise zwischen 400°C und 1000°C oder von 400°C bis 800°C.
  • In einigen Ausführungsformen umfasst das Verfahren ferner ein Ausbilden eines Prozessgrabens in dem Halbleiterkörper, der sich zu dem oder durch den Hohlraum erstreckt. Der Prozessgraben kann genutzt werden, um Material aus dem Hohlraum zu entfernen oder um Material und/oder Prozessgase in ihn einzuführen. In einigen Ausführungsformen umfasst das Verfahren ferner ein Ausbilden einer isolierenden Schicht, die eine Oberfläche des Hohlraums auskleidet, indem ein Prozessgas durch den Prozessgraben in den Hohlraum eingeführt wird. In einigen Ausführungsformen wird die isolierende Schicht durch thermische Oxidation von Silizium gebildet. Die eine Oberfläche des Hohlraums auskleidende isolierende Schicht kann zu einer weiteren Reduzierung eines Leckstroms (von Leckströmen), zum Beispiel eines Substratleckstroms, und zu einer Erhöhung einer Durchbruchspannung, zum Beispiel eines elektrischen Durchbruchs zum Substrat, beitragen.
  • In einigen Ausführungsformen umfasst ein Ausbilden der Grabenisolierungsstruktur ein Ausbilden einer Grabenstruktur in dem Halbleiterkörper an der ersten Oberfläche, wobei die Grabenstruktur den Bereich aktiven Gebiets umgibt und ein oder mehrere Grabensegmente umfasst, wobei einige oder alle des einen oder der mehreren Grabensegmente und der Hohlraum in einer vertikalen Distanz voneinander beabstandet sind. Die Ausführungsformen umfassen ferner ein Ausbilden eines thermischen Oxids in der Grabenstruktur. Eine Einstellung einer lateralen Distanz zwischen benachbarten Grabensegmenten kann eingerichtet werden, um Oxide in benachbarten Grabensegmenten nach einem Materialverbrauch eines Mesagebiets zwischen den benachbarten Grabenstrukturen während des thermischen Oxidationsprozesses zu verbinden. Desgleichen kann eine Einstellung der vertikalen Distanz zwischen Grabensegmenten und dem Hohlraum eingerichtet werden, um ein Oxid an einer Bodenseite der Grabensegmente und ein eine Oberfläche des Hohlraums auskleidendes Oxid nach einem Materialverbrauch eines Materialteils des Halbleiterkörpers zu verbinden, der beispielsweise zwischen einer Bodenseite der Grabensegmente und dem Hohlraum angeordnet ist. Falls der Hohlraum nicht durch ein Oxid oder eine dielektrische Schicht ausgekleidet ist, kann der thermische Oxidationsprozess enden, wenn das Oxid beispielsweise den Hohlraum erreicht. Abgesehen davon, dass es als ein Materialreservoir während einer thermischen Oxidation dient, kann das Mesagebiet zwischen Grabensegmenten oder der Materialteil des Halbleiterkörpers, der zwischen einer Bodenseite der Grabensegmente und dem Hohlraum angeordnet ist, den Bereich aktiven Gebiets beispielsweise mechanisch tragen und stabilisieren, der von den Grabensegmenten und dem Hohlraum umgeben ist. Dadurch kann einem Abheben des Bereichs aktiven Gebiets entgegengewirkt und dies verhindert werden.
  • Eine Ausführungsform eines Verfahrens zum Herstellen einer integrierten Schaltung wird mit Verweis auf die schematischen Querschnittsansichten eines in 2A bis 2H veranschaulichten Halbleiterkörpers veranschaulicht.
  • Bezug nehmend auf die in 2A veranschaulichte schematische Querschnittsansicht wird eine erste Halbleiterschicht 101 eines ersten Materials auf einem Halbleitersubstrat 102 eines zweiten Materials gebildet, das vom ersten Material verschieden ist. Die erste Halbleiterschicht 101 kann durch einen Schichtabscheidungsprozess, zum Beispiel epitaktisches Wachstum, gebildet werden. Die ersten und zweiten Materialien können so gewählt werden, dass das erste Material bezüglich des zweiten Materials beispielsweise selektiv geätzt werden kann. In einigen Ausführungsformen ist das erste Material SiGe, und das zweite Material ist Si.
  • Bezug nehmend auf die in 2B veranschaulichte schematische Querschnittsansicht wird die erste Halbleiterschicht 101, zum Beispiel durch einen eine Ätzmaske nutzenden lithographischen Ätzprozess, strukturiert.
  • Bezug nehmend auf die in 2C veranschaulichte schematische Querschnittsansicht wird eine zweite Halbleiterschicht 103 des zweiten Materials auf der ersten Halbleiterschicht 101 und auf freigelegten Teilen des Halbleitersubstrats 102 gebildet. Optionale Prozesse zum Nivellieren einer Oberfläche der zweiten Halbleiterschicht 103 können beispielsweise folgen. Abgesehen von der zweiten Halbleiterschicht 103 kann oder können ein oder mehrere zusätzliche Schichten gebildet werden, was einen Schichtstapel auf der ersten Halbleiterschicht 101 zur Folge hat. Der Schichtstapel kann auch eine oder mehrere Schichten des zweiten Materials oder eines anderen Materials enthalten, das dafür eingerichtet ist, eine gewünschte Funktion innerhalb des Bereichs aktiven Gebiets zu erzielen, zum Beispiel Zug- oder Druckspannung einzuführen, um eine Mobilität von Ladungsträgern zu steigern. Das Halbleitersubstrat 102, die erste Halbleiterschicht 101 und die zweite Halbleiterschicht 103 und etwaige optionale Schicht(en) darauf bilden einen Halbleiterkörper 104.
  • Bezug nehmend auf die in 2D veranschaulichte schematische Querschnittsansicht wird im Halbleiterkörper an einer ersten Oberfläche 107 ein Prozessgraben 105 ausgebildet, der sich durch die zweite Halbleiterschicht 103 zur ersten Halbleiterschicht 101 oder optional (wie durch eine gestrichelte Linie in 2D veranschaulicht ist) durch die erste Halbleiterschicht 101 und in das Halbleitersubstrat 102 erstreckt. Der Prozessgraben 105 kann beispielsweise durch einen anisotropen Ätzprozess, zum Beispiel reaktives Ionenätzen (RIE) unter Verwendung einer durch einen lithographischen Prozess definieren Ätzmaske gebildet werden.
  • Bezug nehmend auf die in 2E veranschaulichte schematische Querschnittsansicht wird ein Hohlraum 108 im Halbleiterkörper 104 gebildet, indem das erste Material der ersten Halbleiterschicht 101 selektiv gegen das zweite Material, zum Beispiel durch einen selektiven Ätzprozess, entfernt wird.
  • Bezug nehmend auf die in 2F veranschaulichte schematische Querschnittsansicht wird eine Grabenisolierungsstruktur 110 in dem Prozessgraben 105 gebildet, um eine laterale elektrische Isolierung vorzusehen. Die Grabenisolierungsstruktur 110 kann beispielsweise ein oder mehrere dielektrische Materialien, z.B. Siliziumoxid(e) und/oder Siliziumnitrid(e) enthalten, die Wände und/oder eine Bodenseite des Prozessgrabens 105 auskleiden. In einigen Ausführungsformen füllen das eine oder die mehreren dielektrischen Materialien den Prozessgraben 105 auf. In einigen anderen Ausführungsformen können ein oder mehrere dielektrische Schichten, die Wände und eine Bodenseite des Prozessgrabens 105 auskleiden, und ein oder mehrere leitfähige Materialien, zum Beispiel polykristallines Silizium oder ein Metall, zwischen der einen oder mehreren dielektrischen Schichten angeordnet werden. Die eine oder mehreren dielektrischen Schichten können auch an einer Bodenseite des Prozessgrabens fehlen, wodurch ein elektrischer Kontakt zum Halbleitersubstrat 102 ermöglicht wird, während die laterale elektrische Isolierung zwischen benachbarten Bereichen aktiven Gebiets sichergestellt ist.
  • Bezug nehmend auf die in 2G veranschaulichte schematische Querschnittsansicht wird zusätzlich und vor den Prozessen, die zum Ausbilden der in 2F veranschaulichten Grabenisolierungsstruktur 110 ausgeführt werden, ein thermischer Oxidationsprozess ausgeführt, der ein thermisches Oxid 111 zur Folge hat, das eine Oberfläche des Hohlraums 108 auskleidet und einen äußersten Teil der Grabenisolierungsstruktur 110 bildet. Das thermische Oxid 111 kann ferner unerwünschte Leckströme von Halbleitervorrichtungen, die in einem Gebiet aktiver Vorrichtungen gebildet werden, das zwischen der ersten Oberfläche 107 und dem Hohlraum 108 angeordnet ist, in das Halbleitersubstrat 102 reduzieren.
  • Bezug nehmend auf die schematische Querschnittsansicht, die in 2H veranschaulicht ist, können verschiedene Halbleitervorrichtungen in einem Bereich aktiven Gebiets 112 gebildet werden, der durch die Grabenisolierungsstruktur 110 von umgebenden Teilen des Halbleiterkörpers 104 elektrisch isoliert ist. Die Grabenisolierungsstruktur 110 kann beispielsweise den Bereich aktiven Gebiets 112 an der ersten Oberfläche 107 umgeben. Prozesse zum Ausbilden der Halbleitervorrichtung, zum Beispiel einer einzelnen Halbleitervorrichtung in dem Bereich aktiven Gebiets 112, können vor, nach, zusammen mit oder zwischen den Prozessen ausgeführt werden, die mit Verweis auf 2A bis 2G beschrieben wurden. Beispielsweise kann eine Bearbeitung des Prozessgrabens 105 auch genutzt werden, um weitere Gräben in anderen Gebieten des Halbleiterkörpers 104 auszubilden, zum Beispiel Gategräben von IGFETs wie etwa FIN-FETs. In der in 2H veranschaulichten Ausführungsform ist die im Bereich aktiven Gebiets 112 gebildete Halbleitervorrichtung ein IGFET, der ein Gatedielektrikum 113, das den Bereich aktiven Gebiets 112 elektrisch isoliert, und eine Gateelektrode 114 auf dem Gatedielektrikum 113 enthält. Ferner umfasst der IGFET ein Draingebiet 115 und ein Sourcegebiet 116. Die zweite Halbleiterschicht 103 kann als ein Schichtstapel ausgebildet sein, der eine spannungsinduzierende Schicht 117 enthält, zum Beispiel eine SiGe-Schicht, die von Si umgeben ist, um eine spannungsinduzierte Beweglichkeitssteigerung von Ladungsträgern zu erzielen. Abgesehen von dem in 2H veranschaulichten IGFET kann jede beliebige gewünschte Halbleitervorrichtung, z.B. ein IGBT, eine Diode, ein Thyristor, in dem Bereich aktiven Gebiets 112 gebildet werden.
  • Der in dem Halbleiterkörper 104 vergrabene Hohlraum 108 kann auch als kollabierte Leerstellen-Cluster durch einen Teilchenimplantationsprozess mit hoher Dosis gebildet werden, wie in der schematischen Querschnittsansicht der 3A und 3B veranschaulicht ist. Bezug nehmend auf die schematische Querschnittsansicht von 3A wird die erste Oberfläche 107 mit einem Teilchenstrahl 118, zum Beispiel einem oder mehreren aus Protonen (H+), Helium (He), Argon (Ar), Silizium (Si) und Sauerstoff (O), bestrahlt. Die in den Halbleiterkörper 104 implantierten Teilchen erzeugen sowohl Zwischengitterstellen als auch Leerstellen. Die Zwischengitterstellen und Leerstellen können sich zu Versetzungsschleifen gruppieren. Die Leerstellenschleifen können zu Leerräumen kollabieren, die den Hohlraum 108 bilden, zum Beispiel unterstützt durch Zwischengitterstellen, die zu einer Leerstellenschleife angezogen werden, und/oder eine erhöhte Bestrahlungstemperatur und/oder durch Keimbildung von Leerräumen durch Gase wie etwa oberflächenaktive Gase, zum Beispiel Sauerstoff oder Stickstoff, und Inertgase, zum Beispiel Helium. Der Implantationsprozess mit hoher Dosis kann durch Ausbilden einer Ionenimplantationsmaske auf der ersten Oberfläche maskiert werden. Typische Implantationsenergien der Leerstellen erzeugenden Arten bewegen sich zwischen 12 keV und 25 MeV. Typische Dosen der Leerstellen erzeugenden Arten bewegen sich zwischen 1×1012 cm-2 und 1×1017 cm-2. Typische Ausheiltemperaturen liegen zwischen 400°C und 1000°C.
  • Bezug nehmend auf die in 4A und 4B veranschaulichten Querschnittsansichten und Draufsichten kann der im Halbleiterkörper 104 vergrabene Hohlraum 108 auch als kollabierte Leerstellen-Cluster gebildet werden, indem ein Graben-Array durch eine selbstorganisierte Rekristallisation, die durch Silizium-Oberflächenmigration während eines Ausheilprozesses in einer desoxidierenden Umgebung hervorgerufen wird, in den Hohlraum übergeführt wird.
  • Bezug nehmend auf die in 4A veranschaulichte Querschnittsansicht und Draufsicht werden in dem Halbleiterkörper 104 an der ersten Oberfläche 107 Gräben 120 ausgebildet. Die Gräben können in Arrays 121 von Gräben 120 gruppiert sein. Jedes der Arrays 121 kann einen Bereich aktiven Gebiets oder eine Vielzahl von Bereichen aktiven Gebiets definieren, die in nachfolgenden Prozessen gebildet werden sollen. Typische laterale Abmessungen der Gräben 120 können sich von mehreren zehn Nanometer bis mehrere hundert Nanometer bewegen. Typische laterale Distanzen zwischen den Gräben 120 eines der Arrays 121 können sich ebenfalls von mehreren zehn Nanometer bis mehrere hundert Nanometer bewegen. Typische Aspektverhältnisse der Gräben 120 können zwischen 1 und 20 liegen.
  • Bezug nehmend auf die in 4B veranschaulichte schematische Querschnittsansicht und Draufsicht wird ein Ausheilen in einer Wasserstoffumgebung zum Beispiel bei einer Temperatur in einem Bereich von 1000°C bis 1200°C, zum Beispiel bei 1100°C, bei einem Druck von einigen oder einigen zehn Torr und einer Dauer von mehreren bis mehrere zehn Minuten ausgeführt. Ein Ausheilen transformiert die Gräben 120 jedes Arrays 121 durch selbstorganisierte Rekristallisation, die durch Oberflächenmigration von Silizium hervorgerufen wird, in den Hohlraum 108.
  • Bezug nehmend auf die schematische Querschnittsansicht von 4C kann eine Dicke des Halbleiterkörpers 104 erhöht werden, indem eine oder mehrere Halbleiterschichten auf der ersten Oberfläche 107 gebildet werden. Dadurch kann eine Dicke d1 eines Halbleiterkörperbereichs zwischen dem Hohlraum 108 und der ersten Oberfläche 107 auf eine Dicke d2, d2 > d1, erhöht werden. Die Dicke d2 kann beispielsweise bezüglich funktionaler Anforderungen von Halbleitervorrichtungen eingestellt werden, die in den jeweiligen Halbleiterkörperbereichen gebildet werden.
  • 5A bis 5D veranschaulichen Ausführungsformen zum Ausbilden einer Grabenisolierungsstruktur in dem Halbleiterkörper 104, die dafür eingerichtet ist, eine laterale elektrische Isolierung eines Bereichs aktiven Gebiets vorzusehen bzw. bereitzustellen.
  • Bezug nehmend auf die schematische Draufsicht von 5A wird eine Grabenstruktur in dem Halbleiterkörper 104 an der ersten Oberfläche 107 gebildet, wobei die Grabenstruktur den Bereich aktiven Gebiets 112 umgibt und die Grabensegmente 122 enthält.
  • Bezug nehmend auf die schematische Querschnittsansicht von 5B entlang einer Linie A-A' von 5A sind einige der Grabensegmente 122 und der Hohlraum 108 in einer vertikalen Distanz dv voneinander beabstandet. Eine Einstellung einer lateralen Distanz dl zwischen benachbarten Grabensegmenten 122 kann eingerichtet werden, um Oxide in benachbarten Grabensegmenten 122 nach einem Materialverbrauch eines Mesagebiets 123 zwischen benachbarten Grabensegmenten 122 während eines anschließenden thermischen Oxidationsprozesses zu verbinden. Desgleichen kann die vertikale Distanz dv zwischen Grabensegmenten 122 und dem Hohlraum 108 eingerichtet werden, um ein Oxid an einer Bodenseite der Grabensegmente 122 und ein eine Oberfläche des Hohlraums 108 auskleidendes Oxid beispielsweise nach Materialverbrauch eines Materialteils des Halbleiterkörpers 107 zu verbinden, der zwischen einer Bodenseite der Grabensegmente 122 und dem Hohlraum 108 angeordnet ist. Falls der Hohlraum nicht durch ein Oxid oder eine dielektrische Schicht ausgekleidet ist, kann der thermische Oxidationsprozess beispielsweise enden, wenn das Oxid den Hohlraum 108 erreicht. Abgesehen davon, dass sie als Materialreservoir während einer thermischen Oxidation dienen, tragen die Mesagebiete 123 zwischen Grabensegmenten und dem Materialteil des Halbleiterkörpers 104, der zwischen der Bodenseite der Grabensegmente 122 und dem Hohlraum 108 angeordnet, mechanisch den Bereich aktiven Gebiets 112 und stützen diesen beispielsweise, der von den Grabensegmenten 122 und dem Hohlraum 108 umgeben ist. Dadurch kann ein Abheben des Bereichs aktiven Gebiets 112 verhindert werden.
  • Abgesehen davon, dass die Grabensegmente 122 in einer vertikalen Distanz vom Hohlraum 108 beabstandet sind, können einige Grabensegmente 122 auch den Hohlraum 108 erreichen oder sich sogar durch den Hohlraum 108 und in den Halbleiterkörper 104 unterhalb des Hohlraums 108 erstrecken.
  • Bezug nehmend auf die schematische Querschnittsansicht von 5C entlang einer Linie B-B' von 5A erreicht ein Grabensegment 1221 den Hohlraum 108 und erstreckt sich sogar durch den Hohlraum 108 und in den Halbleiterkörper 104 unterhalb des Hohlraums 108. Das Grabensegment 1221 schafft somit einen Zugang zum Hohlraum 108. Folglich kann das Gebiet in und um den Hohlraum 108 weiter bearbeitet werden. Falls der Hohlraum 108 gebildet wird, indem Material innerhalb des Hohlraums selektiv gegen Material um den Hohlraum entfernt wird, zum Beispiel wie in den schematischen Querschnittsansichten der 2D und 2E veranschaulicht ist, kann solch eine selektive Entfernung, zum Beispiel durch selektives Ätzen, ausgeführt werden. Ein Zugang zum Hohlraum 108 ermöglicht auch eine thermische Oxidation einer Oberfläche des Hohlraums 108 in Richtung eines umgebenden Teils des Halbleiterkörpers 104, wodurch beispielsweise Leckströme zwischen dem Bereich aktiven Gebiets 112 und dem Halbleitersubstrat, das durch den Halbleiterkörper 104 unter dem Hohlraum 108 gebildet wird, weiter reduziert werden.
  • Bezug nehmend auf die schematische Querschnittsansicht von 5D entlang einer Linie C-C' von 5A erreicht ein Grabensegment 1222 den Hohlraum 108, ohne sich durch den Hohlraum 108 zu erstrecken.
  • Die Gräben 122, 1221, 1222, die Gräben verschiedener Tiefe umfassen, können gleichzeitig gebildet werden, indem die sogenannte Verzögerung des reaktiven Ionenätzens (RIE) genutzt wird, die einen Effekt einer Ätzrate kennzeichnet, der von der Maskenöffnung abhängig ist. Im Allgemeinen werden zum Beispiel in einer eine SF6/O2-Chemie nutzenden reaktiven Ionenätzung (RIE) kleinere Grabenöffnungen langsamer als eine breitere Grabenöffnung geätzt.
  • In der in 5A veranschaulichten Ausführungsform sind zwei verschiedene Grabensegmente 1221, 1222 für einen Zugang zum Hohlraum 108 veranschaulicht. In anderen Ausführungsformen kann eine andere Anzahl gleicher oder verschieden geformter Grabensegmente für einen Zugang zum Hohlraum 108 vorhanden sein.
  • 6A bis 6D veranschaulichen Ausführungsformen zum Ausbilden eines thermischen Oxids einer Grabenisolierungsstruktur 125 in dem Halbleiterkörper 104, der in 5A bis 5D veranschaulicht ist.
  • Bezug nehmend auf die schematische Draufsicht von 6A kann eine optionale Hartmaskenschicht 124, zum Beispiel eine Oxidschicht oder eine Nitridschicht, auf der ersten Oberfläche 107 des Halbleiterkörpers 104 nach Ausbildung der Grabensegmente 122 (in 5A bis 5D nicht veranschaulicht) übrig bleiben. Die Hartmaskenschicht 124 kann als eine weitere mechanische Unterstützung der Bereiche aktiven Gebiets zurückbleiben. Ein thermischer Oxidationsprozess kleidet zuerst Wände der Grabensegmente 122 mit einem thermischen Oxid 126 aus, und aufgrund eines Materialverbrauchs der Mesagebiete 123 zwischen den benachbarten Grabensegmenten 122 verbinden sich die thermischen Oxide gegenüberliegender Wände innerhalb eines Grabensegments 122 sowie zwischen benachbarten Grabensegmenten 122, was zu einer durchgehenden Grabenisolierungsstruktur 125 führt. In dem Grabensegment 1221 können die thermischen Oxide 126 gegenüberliegender Wände sich nicht verbinden, und das Grabensegment 1221 kann mit zumindest einem Füllmaterial 127 aufgefüllt werden. Beispielsweise kann das zumindest eine Füllmaterial 127 eine andere Oxidschicht 128, zum Beispiel basierend auf einem Tetraethylorthosilikat-(TEOS-)Prozess, und beispielsweise eine polykristalline Schicht 129 umfassen.
  • Bezug nehmend auf die schematische Querschnittsansicht von 6B entlang einer Linie A-A' von 6A verbinden sich das eine Oberfläche des Hohlraums 108 auskleidende thermische Oxid 126 und das thermische Oxid der Grabenisolierungsstruktur 125. Dadurch kann eine vorteilhafte dielektrische Isolierung des Bereichs aktiven Gebiets 112 erzielt werden.
  • Bezug nehmend auf die schematische Querschnittsansicht von 6C entlang einer Linie B-B' von 6A füllen, abgesehen von dem thermischen Oxid 126, das Wände und eine Bodenseite des Grabensegments 1221 auskleidet, die andere Oxidschicht 128 und die polykristalline Siliziumschicht 129 das Grabensegment 1221 auf. Die polykristalline Siliziumschicht 129 oder irgendein anderes leitfähiges Material, das in das Grabensegment 1221 gefüllt wird, kann als eine vergrabene Verdrahtung und/oder als ein Substratkontakt zum Halbleiterkörper 104 unter dem Hohlraum 108 im Fall einer Entfernung des thermischen Oxids 126 und der anderen Oxidschicht 128 von einer Bodenseite des Grabensegments 1221 genutzt werden.
  • Bezug nehmend auf die schematische Querschnittsansicht von 6D entlang einer Linie C-C' von 6A verbinden sich die thermischen Oxide gegenüberliegender Wände innerhalb des Grabensegments 1222 und innerhalb umgebender Grabensegmente 122 sowie zwischen diesen Segmenten, was zu der durchgehenden Grabenisolierungsstruktur 125 führt. Der Zweck des Grabensegments 1222, das in 6A veranschaulicht ist, liegt im Zugang zum Hohlraum 108, um einen thermischen Oxidationsprozess an der Oberfläche des Hohlraums 108 zu ermöglichen.
  • Eine Bearbeitung des Halbleiterkörpers 104 basierend auf Prozessmerkmalen, wie sie mit Verweis auf die in 1 bis 6D veranschaulichten Ausführungsformen beschrieben wurden, kann genutzt werden, um Halbleitervorrichtungen in den Bereichen aktiven Gebiets 112 herzustellen.
  • Eine Ausführungsform von in den Bereichen aktiven Gebiets 112 hergestellten Halbleitervorrichtungen ist in der schematischen Querschnittsansicht von 7 veranschaulicht.
  • Ein erster n-Kanal-IGFET 131, zum Beispiel ein High-Side-MOSFET, ist in einem ersten Bereich aktiven Gebiets ausgebildet, der von der Grabenisolierungsstruktur 125 umgeben ist. In dem ersten Bereich aktiven Gebiets ist ein Driftgebiet 133 vom n-Typ von einer Schicht 134 vom p-Typ und einem Bodygebiet 135 vom p-Typ umgeben. Das Driftgebiet vom n-Typ ist über ein hochdotiertes Draingebiet 136 vom n-Typ mit einer Drainelektrode D1 elektrisch gekoppelt. Eine Sourcelektrode S1 ist über ein hochdotiertes Bodykontaktgebiet 138 vom p-Typ mit einem hochdotierten Sourcegebiet 137 vom n-Typ und mit dem Bodygebiet 135 vom p-Typ elektrisch gekoppelt. Eine dielektrische Struktur 139, die eine Gateisolierungsschicht und eine Grabenisolierungsschicht umfasst, isoliert eine Gateelektrode G1 und einen kanalbildenden Teil des Bodygebiets 135 vom p-Typ elektrisch.
  • Ein zweiter n-Kanal-IGFET 132, zum Beispiel ein Low-Side-MOSFET, ist in einem zweiten Bereich aktiven Gebiets ausgebildet, der von der Grabenisolierungsstruktur 125 umgeben ist. In dem zweiten Bereich aktiven Gebiets schafft eine Öffnung im Hohlraum 108 einen elektrischen Kontakt zwischen der Schicht 134 vom p-Typ und einem hochdotierten Substrat 140 vom p-Typ, das mit einem Sourcekontakt an einer zweiten Oberfläche des Halbleiterkörpers 104 elektrisch gekoppelt ist, die der ersten Oberfläche 107 gegenüberliegt. Source-, Gate- und Drainelektroden S2, G2, D2 des zweiten n-Kanal-IGFET 132 sind mit zugeordneten Gebieten in dem Bereich aktiven Gebiets ähnlich dem ersten n-Kanal-IGFET 131 elektrisch gekoppelt.
  • 8A bis 8C veranschaulichen Ausführungsformen zum Ausbilden einer Grabenisolierungsstruktur in dem Halbleiterkörper 104, die dafür eingerichtet ist, eine laterale elektrische Isolierung eines Bereichs aktiven Gebiets vorzusehen.
  • Bezug nehmend auf die schematische Querschnittsansicht von 8A wird ein Graben 141 im Halbleiterkörper 104 an der ersten Oberfläche 107 gebildet, wobei der Graben 141 den Bereich aktiven Gebiets 112 und den Hohlraum 108 umgibt.
  • Bezug nehmend auf die schematische Querschnittsansicht von 8B wird ein thermischer Oxidationsprozess ausgeführt, der zu einem thermischen Oxid 126 führt, das Seitenwände und eine Bodenseite des Grabens 141 auskleidet und die Dicke während eines Wachstums entlang einer durch Pfeile 142 angegebenen Richtung erhöht.
  • Eine thermische Oxidation kann gestoppt werden, wenn das thermische Oxid 126 im Graben 141 an laterale Enden des Grabens 108 grenzt oder wenn das thermische Oxid 126 in dem Graben 141 sich mit dem thermischen Oxid 126 verbindet, das an einer Oberfläche des Hohlraums 108 wächst, falls ein Zugang zum Hohlraum 108 zum Beispiel durch einen Prozessgraben, wie in 2D, 5C, 5D veranschaulicht ist, geschaffen werden kann. Die Gräben 141 können ferner mit einem dielektrischen und/oder leitfähigen Material (Materialien) gefüllt werden.
  • Oben beschriebene Ausführungsformen liefern auch im Hinblick auf Waferkosten Vorteile bezüglich Silizium-auf-Isolator-(SOI)-Prozesse. In den oben beschriebenen Ausführungsformen kann eine laterale Isolierung in einer flexiblen Art und Weise an einer beliebigen Stelle auf einer Waferoberfläche ausgebildet werden.
  • Obwohl spezifische Ausführungsformen hier veranschaulicht und beschrieben sind, ist es für den Fachmann selbstverständlich, dass eine Vielzahl von alternativen und/oder äquivalenten Gestaltungen für die gezeigten und beschriebenen spezifischen Ausführungsformen herangezogen werden kann, ohne von dem Umfang der vorliegenden Erfindung abzuweichen. Diese Anmeldung soll daher jegliche Anpassungen oder Veränderungen der hier diskutierten spezifischen Ausführungsformen abdecken. Daher ist beabsichtigt, dass diese Erfindung lediglich durch die Patentansprüche und deren Äquivalente begrenzt ist.

Claims (26)

  1. Integrierte Schaltung, umfassend: einen Hohlraum (108), der in einem Halbleiterkörper (104) unter einer ersten Oberfläche (107) des Halbleiterkörpers (104) vergraben ist; einen Bereich aktiven Gebiets (112) des Halbleiterkörpers (104), der zwischen der ersten Oberfläche (107) und dem Hohlraum (108) angeordnet ist; eine Grabenisolierungsstruktur (125), die dafür eingerichtet ist, eine laterale elektrische Isolierung des Bereichs aktiven Gebiets (112) vorzusehen.
  2. Integrierte Schaltung nach Anspruch 1, ferner umfassend ein Dielektrikum, das eine Oberfläche des Hohlraums auskleidet.
  3. Integrierte Schaltung nach Anspruch 2, wobei das Dielektrikum ein Oxid von Silizium ist (126).
  4. Integrierte Schaltung nach einem der Ansprüche 2 bis 3, wobei die Grabenisolierungsstruktur (125) und das Dielektrikum miteinander in Kontakt sind.
  5. Integrierte Schaltung nach Anspruch 4, wobei die Grabenisolierungsstruktur (125) und das Dielektrikum ineinander übergehen und den Bereich aktiven Gebiets (112) von jedem umgebenden Teil des Halbleiterkörpers (104) elektrisch isolieren.
  6. Integrierte Schaltung nach einem der vorhergehenden Ansprüche, wobei die Grabenisolierungsstruktur (125) den Bereich aktiven Gebiets (112) an der ersten Oberfläche (107) vollständig umgibt.
  7. Integrierte Schaltung nach Anspruch 6, wobei die Grabenisolierungsstruktur (125), die den Bereich aktiven Gebiets (112) an der ersten Oberfläche (107) umgibt, einen ersten Teil (1221, 1222) umfasst, der den Bereich aktiven Gebiets (112) in einem kleineren Ausmaß als ein zweiter Teil (122) umschließt, wobei eine laterale Breite des ersten Teils (1221, 1222), gemessen senkrecht zu einer Umfangslinie des Bereichs aktiven Gebiets an der ersten Oberfläche (107), größer als eine laterale Breite des zweiten Teils (122) ist.
  8. Integrierte Schaltung nach einem der vorhergehenden Ansprüche, wobei die Grabenisolierungsstruktur (125) an eine Seitenfläche des Hohlraums (108) grenzt.
  9. Integrierte Schaltung nach einem der Ansprüche 1 bis 7, wobei die Grabenisolierungsstruktur (125) an eine Oberseite des Hohlraums (108) grenzt.
  10. Integrierte Schaltung nach einem der vorhergehenden Ansprüche, wobei eine einzelne Halbleitervorrichtung (131, 132) in dem Bereich aktiven Gebiets (112) gelegen ist.
  11. Integrierte Schaltung nach Anspruch 10, wobei die einzelne Halbleitervorrichtung ein Hochspannungstransistor mit einer Durchbruchspannung zwischen Lastelektroden von mehr als 50 V ist.
  12. Integrierte Schaltung nach einem der vorhergehenden Ansprüche, wobei der Halbleiterkörper (104) ein Silizium-Halbleiterkörper ist, die integrierte Schaltung ferner eine SiGe-Schicht aufweist, die in dem Bereich aktiven Gebiets (112) zwischen dem Hohlraum (108) und der ersten Oberfläche 107) vergraben ist.
  13. Integrierte Schaltung nach einem der vorhergehenden Ansprüche, ferner umfassend einen Graben (1221), der sich durch den Bereich aktiven Gebiets (112), durch den Hohlraum (108) und in den Halbleiterkörper (104) erstreckt.
  14. Integrierte Schaltung nach einem der vorhergehenden Ansprüche, ferner umfassend: eine Halbbrückenschaltung, die einen Low-Side-Transistor (132) und einen High-Side-Transistor (131) umfasst, wobei der High-Side-Transistor in dem Bereich aktiven Gebiets gelegen ist und der Low-Side-Transistor in einem anderen Bereich aktiven Gebiets gelegen ist, der zwischen der ersten Oberfläche und dem Hohlraum (108) angeordnet ist.
  15. Integrierte Schaltung nach Anspruch 14, ferner umfassend: einen Substratkontakt, der sich durch den anderen Hohlraum erstreckt und ein Sourcegebiet des Low-Side-Transistors und einen Sourcekontakt an einer zweiten Oberfläche des Halbleiterkörpers, die der ersten Oberfläche (107) gegenüberliegt, elektrisch koppelt.
  16. Verfahren zum Herstellen einer integrierten Schaltung, wobei das Verfahren umfasst: Ausbilden eines Hohlraums (108), der in einem Halbleiterkörper (104) unter einer ersten Oberfläche (107) des Halbleiterkörpers (104) vergraben ist, wobei ein Bereich aktiven Gebiets (112) des Halbleiterkörpers (104) zwischen der ersten Oberfläche (107) und dem Hohlraum (108) verbleibt; Ausbilden einer Grabenisolierungsstruktur (110, 125) in dem Halbleiterkörper (104), die dafür eingerichtet ist, eine laterale elektrische Isolierung des Bereichs aktiven Gebiets (112) vorzusehen.
  17. Verfahren nach Anspruch 16, wobei ein Ausbilden des Hohlraums umfasst: Ausbilden einer ersten Halbleiterschicht (101) eines ersten Materials auf einem Halbleitersubstrat (102) eines zweiten Materials, das vom ersten Material verschieden ist; Ausbilden einer zweiten Halbleiterschicht (103) des zweiten Materials auf der ersten Halbleiterschicht (101); Ausbilden eines Prozessgrabens (105), der sich durch die zweite Halbleiterschicht (103) zur ersten Halbleiterschicht (101) erstreckt; Ausbilden des Hohlraums (108), indem das erste Material selektiv gegen das zweite Material entfernt wird.
  18. Verfahren nach Anspruch 17, ferner umfassend: Ausbilden der Grabenisolierungsstruktur (110) in dem Halbleiterkörper (104), indem der Prozessgraben (105) teilweise oder ganz mit einem isolierenden Material gefüllt wird.
  19. Verfahren nach einem der Ansprüche 17 und 18, wobei das erste Material SiGe ist und das zweite Material Si ist.
  20. Verfahren nach Anspruch 17, wobei ein Ausbilden des Hohlraums (108) umfasst: Ausbilden eines Graben-Arrays in dem Halbleiterkörper an der ersten Oberfläche; und Transformieren des Graben-Arrays (121) in den Hohlraum (108) durch eine selbstorganisierte Rekristallisation, die durch eine Silizium-Oberflächenmigration während eines Ausheilprozesses in einer desoxidierenden Umgebung hervorgerufen wird.
  21. Verfahren nach Anspruch 17, wobei der Hohlraum (108) als kollabierte Leerstellen-Cluster durch einen Teilchenimplantationsprozess mit hoher Dosis gebildet wird.
  22. Verfahren nach Anspruch 21, wobei die Teilchen zumindest einem von Protonen, Helium, Argon entsprechen.
  23. Verfahren nach Anspruch 16, ferner umfassend: Ausbilden eines Prozessgrabens (105, 1221, 1222) in dem Halbleiterkörper (104), der sich zu dem oder durch den Hohlraum (108) erstreckt.
  24. Verfahren nach einem der Ansprüche 17 bis 23, ferner umfassend ein Ausbilden einer isolierenden Schicht (126), die eine Oberfläche des Hohlraums (108) auskleidet, indem ein Prozessgas durch den Prozessgraben (105, 1221, 1222) in den Hohlraum (108) eingeführt wird.
  25. Verfahren nach Anspruch 24, wobei die isolierende Schicht (126) durch thermische Oxidation von Silizium gebildet wird.
  26. Verfahren nach einem der Ansprüche 16 bis 25, wobei ein Ausbilden der Grabenisolierungsstruktur (110, 125) umfasst Ausbilden einer Grabenstruktur in dem Halbleiterkörper (104) an der ersten Oberfläche (107), wobei die Grabenstruktur den Bereich aktiven Gebiets umgibt und ein oder mehrere Grabensegmente (122, 1221, 1222) enthält, wobei einige oder alle der ein oder mehr Grabensegmente (122) und der Hohlraum (108) in einer vertikalen Distanz (dv) voneinander beabstandet sind; und Ausbilden eines thermischen Oxids in der Grabenstruktur.
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