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KR100618839B1 - 반도체 소자의 제조 방법 - Google Patents

반도체 소자의 제조 방법 Download PDF

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KR100618839B1
KR100618839B1 KR1020040049004A KR20040049004A KR100618839B1 KR 100618839 B1 KR100618839 B1 KR 100618839B1 KR 1020040049004 A KR1020040049004 A KR 1020040049004A KR 20040049004 A KR20040049004 A KR 20040049004A KR 100618839 B1 KR100618839 B1 KR 100618839B1
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semiconductor
sige
semiconductor layer
space
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이성영
신동석
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삼성전자주식회사
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Publication date
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Abstract

MOS 트랜지스터의 게이트 전극 아래에서 활성 영역에 스페이스가 형성되어 있는 반도체 소자의 제조 방법에 관하여 개시한다. 본 발명에 따른 반도체 소자는 게이트 전극 아래에 위치되는 스페이스가 형성되어 있는 활성 영역과, 상기 게이트 전극과 상기 스페이스와의 사이에 위치되는 채널 영역과, 상기 활성 영역중 상기 게이트 전극의 양측에 형성되어 있는 소스/드레인 영역을 포함한다. 본 발명에 따른 소자를 형성하기 위하여 먼저 벌크 반도체 기판상에 제1 SiGe층을 형성한다. 상기 제1 SiGe층 위에 Si층을 형성한다. 활성 영역을 정의한 후, 상기 Si층 위에 게이트 절연막 및 게이트 전극을 형성한다. 상기 게이트 전극의 주위에 노출되어 있는 상기 Si층 및 제1 SiGe층을 제거하여 리세스 영역을 형성한다. 상기 리세스 영역 내에 반도체층을 형성하고, 상기 제1 SiGe층을 제거하여 상기 Si층의 아래에 스페이스를 형성한다. 에피택시 성장 방법에 의하여 상기 Si층 및 반도체층을 상호 연결시킨다. 상기 반도체층에 소스/드레인 영역을 형성한다.
CMOS, 스페이스, 국부적 스트레스, SiGe층, 에피택시

Description

반도체 소자의 제조 방법 {Method for manufacturing semiconductor device}
도 1a 내지 도 1m은 본 발명의 제1 실시예에 따른 반도체 소자의 제조 방법을 설명하기 위하여 공정 순서에 따라 도시한 단면도들이다.
도 2a 내지 도 2c는 본 발명의 제2 실시예에 따른 반도체 소자의 제조 방법을 설명하기 위하여 공정 순서에 따라 도시한 단면도들이다.
도 3a 내지 도 3c는 본 발명의 제3 실시예에 따른 반도체 소자의 제조 방법을 설명하기 위하여 공정 순서에 따라 도시한 단면도들이다.
도 4a 내지 도 4c는 본 발명의 제4 실시예에 따른 반도체 소자의 제조 방법을 설명하기 위하여 공정 순서에 따라 도시한 단면도들이다.
도 5a 내지 도 5e는 본 발명의 제5 실시예에 따른 반도체 소자의 제조 방법을 설명하기 위하여 공정 순서에 따라 도시한 단면도들이다.
도 6a 내지 도 6c는 본 발명의 제6 실시예에 따른 반도체 소자의 제조 방법을 설명하기 위하여 공정 순서에 따라 도시한 단면도들이다.
<도면의 주요 부분에 대한 부호의 설명>
100: 반도체 기판, 102: 제1 SiGe층, 104: Si층, 106: 소자 분리 영역, 112: 게이트 절연막, 114: 게이트 전극, 116: 하드 마스크, 118: 제1 절연 스페이서, 118a: 실리콘 질화막, 118b: 실리콘 산화막, 120: 리세스 영역, 122: 제2 절연 스페이서, 132: 제2 SiGe층, 134: 반도체층, 136: 공간, 140: 스페이스, 152: 익스텐션 영역, 154: 할로 이온주입 영역, 156: 제3 절연 스페이서, 158: 소스/드레인 영역, 162, 164: 금속 실리사이드층, 240: 절연막, 340: 스페이스, 440: 절연막, 534: 반도체층, 540: 스페이스, 640: 절연막.
본 발명은 반도체 소자의 제조 방법에 관한 것으로, 특히 MOS 트랜지스터를 구비한 반도체 소자의 제조 방법에 관한 것이다.
최근, 로직 회로의 저소비 전력화 또는 동작 속도의 고속화를 도모하기 위하여 FD-SOI (fully depleted silicon-on-insulator)를 도입하는 기술이 널리 알려져 있다. SOI 기술을 이용하여 작은 디자인 룰(design rule)을 가지는 고집적화된 반도체 소자를 구현함으로써 정션 커패시턴스(junction capacitance)를 감소시킬 수 있고, 얕은 깊이의 소스/드레인(shallow Source/Drain)을 구현할 수 있으며, SCE (short channel effect)의 억제가 용이하여 소자의 스케일링 효과를 높일 수 있는 장점이 있다.
그러나, SOI 기판상에 형성된 MOS 트랜지스터는 채널이 형성되는 바디(body) 영역의 전위가 플로팅(floating) 상태로 됨으로 인하여 야기되는 기판 플로팅 효과가 발생한다. 또한, 실리콘층 아래에 매몰 산화막(BOX)이 존재함으로써 상기 실리 콘층에 형성된 소자에서의 셀프히팅 (self-heating)에 따른 문제가 야기된다. 따라서 형성하고자 하는 회로의 종류에 따라 SOI 기술을 적용하는 데 제약이 따른다.
한편, CMOS (complementary metal-oxide-semiconductor) 기술이 딥 서브미크론 수준으로 개발됨에 따라, 짧아진 채널 길이를 가지는 트랜지스터의 퍼포먼스를 향상시키기 위한 다양한 노력이 시도되고 있다. 그 중 하나의 방법으로서, 반도체 재료 내에서의 캐리어(전자 또는 정공)의 이동도(μ)를 제어하기 위하여 채널 영역에 국부적 스트레스를 부여하는 기계적 스트레스 엔지니어링 (mechanical stress engineering)이 제안되었다. 캐리어의 이동도가 증가하면 소자의 스위칭 특성이 향상되고 보다 고속화된 소자를 제작하는 것이 가능하게 된다.
그러나, SOI 소자에서는 BOX 상부의 실리콘층 두께가 너무 얇아서 국부적 스트레스를 부여하는 구조를 적용하기가 곤란하다.
또한, SOI 웨이퍼의 단가가 매우 높아 반도체 소자의 원가를 절감하는 데 한계가 있다.
본 발명의 목적은 SCE 개선 효과 및 정션 커패시턴스 감소 효과와 같은 SOI 소자에서 얻어질 수 있는 장점을 유지하면서 채널 영역에 국부적 스트레스를 부여함으로써 캐리어 이동도를 향상시킬 수 있는 반도체 소자의 제조 방법을 제공하는 것이다.
본 발명의 다른 목적은 SCE 개선 효과 및 정션 커패시턴스 감소 효과를 가지며 기판 플로팅 효과를 억제할 수 있는 고집적 반도체 소자를 비교적 낮은 단가로 구현할 수 있는 반도체 소자의 제조 방법을 제공하는 것이다.
상기 목적을 달성하기 위하여, 본 발명에 따른 반도체 소자는 반도체 기판 위에 형성된 게이트 전극과, 상기 게이트 전극 아래에 위치되는 스페이스가 형성되어 있는 활성 영역과, 상기 활성 영역 내에서 상기 게이트 전극과 상기 스페이스와의 사이에 위치되는 채널 영역과, 상기 활성 영역중 상기 게이트 전극의 양측에 형성되어 있는 소스/드레인 영역을 포함한다.
바람직하게는, 상기 채널 영역은 Si층으로 구성되고, 상기 소스/드레인 영역은 Si층, SiC층, 또는 SiGe층으로 구성된다.
상기 스페이스는 상기 채널 영역 및 소스/드레인 영역의 전체 길이에 걸쳐서 중첩되도록 상기 반도체 기판의 주면 연장 방향에 따라 연장될 수 있다. 또는, 상기 스페이스는 상기 채널 영역의 전체 길이와, 상기 소스/드레인 영역의 일부 길이에 걸쳐서 중첩되도록 상기 반도체 기판의 주면 연장 방향에 따라 연장될 수 있다.
본 발명에 따른 반도체 소자는 상기 반도체 기판과 상기 소스/드레인 영역과의 사이에서 상기 스페이스의 길이를 한정하도록 형성되어 있는 반도체층을 더 포함할 수 있다. 바람직하게는, 상기 반도체층은 SiGe층으로 이루어진다.
또한, 본 발명에 따른 반도체 소자는 상기 스페이스를 채우는 절연막을 더 포함할 수 있다.
상기 다른 목적을 달성하기 위하여, 본 발명에 따른 반도체 소자의 제조 방법에서는 벌크 반도체 기판상에 제1 SiGe층을 형성한다. 상기 제1 SiGe층 위에 Si층을 형성한다. 상기 제1 SiGe층 및 Si층이 형성된 반도체 기판에 활성 영역을 정 의한다. 상기 Si층 위에 게이트 절연막 및 게이트 전극을 형성한다. 상기 활성 영역에서 상기 게이트 전극의 주위에 노출되어 있는 상기 Si층 및 제1 SiGe층을 제거하여 상기 반도체 기판을 노출시키는 리세스 영역을 형성한다. 상기 리세스 영역 내에 반도체층을 형성한다. 상기 제1 SiGe층을 제거하여 상기 활성 영역중 상기 Si층의 아래에 스페이스를 형성한다. 상기 Si층 및 반도체층으로부터 Si를 에피택시 성장시켜 상기 Si층 및 반도체층을 상호 연결시킨다. 상기 반도체층에 소스/드레인 영역을 형성한다.
상기 반도체층은 제2 SiGe층으로 구성되는 제1 반도체층과, 상기 제1 반도체층 위에 형성되어 있고 Si층 또는 SiC층으로 구성되는 제2 반도체층을 포함할 수 있다. 이 때, 상기 제2 SiGe층에서의 Ge 농도는 상기 제1 SiGe층에서의 Ge 농도와 동일하다. 또한, 상기 제1 SiGe층을 제거할 때 상기 제1 반도체층이 동시에 제거될 수 있으며, 이 경우 상기 스페이스는 상기 Si층의 아래로부터 상기 제2 반도체층의 아래까지 연장된다. 여기서, 상기 제1 반도체층은 완전히 제거될 수도 있고, 일부만 제거될 수도 있다.
상기 제1 SiGe층을 제거할 때 상기 반도체층은 제거되지 않고 남아 있도록 할 수 있다. 이 경우, 상기 스페이스는 상기 Si층의 아래에만 형성되는 형성된다. 이 때, 상기 반도체층이 SiGe층으로 구성되는 경우에는 상기 반도체층을 구성하는 SiGe층은 상기 제1 SiGe층에서의 Ge 농도보다 낮은 Ge 함량을 가지도록 형성된다.
본 발명에 따른 반도체 소자의 제조 방법에서는 상기 스페이스 내에 절연막을 형성하는 단계를 더 포함할 수 있다.
본 발명에 의하면, MOS 트랜지스터의 게이트 전극 아래에서 활성 영역에 스페이스를 형성함으로써 SOI 기판에서 얻어질 수 있는 장점 즉 SCE 개선 효과 및 정션 커패시턴스 감소 효과를 얻을 수 있는 동시에, 기판 플로팅 효과와 같은 SOI 기판에서의 단점을 배제시킬 수 있다. 또한, 채널 영역에 국부적 스트레스를 부여하는 구조를 구현하는 것이 가능하다.
다음에, 본 발명의 바람직한 실시예들에 대하여 첨부 도면을 참조하여 상세히 설명한다.
다음에 예시하는 실시예들은 여러가지 다른 형태로 변형될 수 있으며, 본 발명의 범위가 다음에 상술하는 실시예에 한정되는 것은 아니다. 본 발명의 실시예는 당 업계에서 평균적인 지식을 가진 자에게 본 발명을 보다 완전하게 설명하기 위하여 제공되어지는 것이다. 첨부 도면에서 막 또는 영역들의 크기 또는 두께는 명세서의 명확성을 위하여 과장되어진 것이다.
도 1a 내지 도 1m은 본 발명의 제1 실시예에 따른 반도체 소자의 제조 방법을 설명하기 위하여 공정 순서에 따라 도시한 단면도들이다.
도 1a를 참조하면, 벌크(bulk) 반도체 기판(100) 예를 들면 실리콘 기판상에 선택적 에피택셜 성장 기술을 이용하여 제1 SiGe층(102)을 약 10 ∼ 100nm의 두께로 형성하고, 상기 제1 SiGe층(102) 위에 Si층(104)을 약 5 ∼ 50nm의 두께로 형성한다.
도 1b를 참조하면, 통상의 소자분리 방법 예를 들면 트렌치 소자분리 방법에 의하여 상기 반도체 기판(100)에 소자분리영역(106)을 형성하여 상기 반도체 기판(100)의 활성 영역을 정의한다.
도 1c를 참조하면, 절연 물질로 이루어지는 하드 마스크(116)를 이용하여 상기 Si층(104) 위에 게이트 절연막(112) 및 게이트 전극(114)을 형성하고, 상기 게이트 전극(114)의 측벽에 제1 절연 스페이서(118)를 형성한다. 상기 제1 절연 스페이서(118)는 실리콘 산화막, 질리콘 질화막, 또는 이들의 조합으로 이루어질 수 있다. 도 1c에는 상기 제1 절연 스페이서(118)가 실리콘 질화막(118a) 및 실리콘 산화막(118b)으로 구성된 것으로 예시되어 있으며, 본 발명은 이에 한정되는 것은 아니다.
도 1d를 참조하면, 상기 하드 마스크(116), 상기 제1 절연 스페이서(118) 및 상기 소자분리 영역(106)을 식각 마스크로 상기 Si층(104)의 노출된 부분 및 그 아래의 제1 SiGe층(102)과, 반도체 기판(100)의 일부를 식각하여 리세스 영역(120)을 형성한다. 상기 리세스 영역(120)에서는 상기 제1 SiGe층(102)의 측벽 및 상기 Si층(104)의 측벽과, 상기 소자분리 영역(106)의 측벽이 노출된다. 상기 게이트 전극(114) 아래에 남아 있는 상기 Si층(104)은 트랜지스터의 채널 영역을 구성하게 된다.
도 1e를 참조하면, 상기 리세스 영역(120)이 형성된 결과물상에 절연 물질을 증착하고 이를 다시 에치백하여, 상기 리세스 영역(120)에서 노출되어 있는 상기 제1 SiGe층(102)의 측벽, 상기 Si층(104)의 측벽, 및 상기 제1 절연 스페이서(118)의 측벽을 덮는 제2 절연 스페이서(122)를 형성한다. 상기 제2 절연 스페이서(122)는 상기 소자분리 영역(106)의 측벽에도 형성한다. 상기 제2 절연 스페이서(122)는 실리콘 산화막, 질리콘 질화막, 또는 이들의 조합으로 이루어질 수 있다. 바람직하게는, 상기 제2 절연 스페이서(122)는 실리콘 산화막으로 이루어진다.
도 1f를 참조하면, 선택적 에피택시 성장 기술을 이용하여 상기 리세스 영역(120)에서 노출되어 있는 반도체 기판(100) 위에 약 10 ∼ 100nm 두께의 제2 SiGe층(132)을 형성한다. 바람직하게는, 상기 제2 SiGe층(132)은 상기 제1 SiGe층(102)의 두께와 동일하게 형성한다. 또한 바람직하게는, 상기 제2 SiGe층(132)에서의 Ge 농도가 상기 제1 SiGe층(102)에서의 Ge 농도와 동일하게 되도록 한다.
도 1g를 참조하면, 선택적 에피택시 성장 기술을 이용하여 상기 제2 SiGe층(132) 위에 반도체층(134)을 형성한다. 상기 반도체층(134)은 상기 제2 SiGe층(132)과는 다른 구성 성분을 가지는 물질로 이루어진다. 바람직하게는, 상기 반도체층(134)은 Si 또는 SiC로 이루어진다. 여기서, 상기 반도체층(134)을 SiC로 형성하는 경우에는 상기 Si층(104) 내에 형성되는 채널 영역에 국부적 인장 응력을 부여함으로써 NMOS를 구현할 때 캐리어 이동도를 향상시킬 수 있는 효과를 제공할 수 있다.
상기 반도체층(134)은 상기 리세스 영역(120)을 완전히 매립하기에 충분한 정도의 두께로 형성한다. 여기서, 도 1g에 도시되어 있는 바와 같이 상기 반도체층(134)이 상기 소자분리 영역(106)의 상면을 부분적으로 덮도록 하여 상기 반도체층(134)에 의하여 상기 소자분리 영역(106)의 코너 부분이 보호될 수 있도록 그 성장 두께를 결정하는 것이 바람직하다.
도 1h를 참조하면, 상기 게이트 전극(114)의 측벽에 형성되어 있는 상기 제2 절연 스페이서(122)와, 제1 절연 스페이서(118)의 실리콘 산화막(118b)을 선택적으로 식각하여 제거한다. 그 결과, 상기 Si층(104)과 반도체층(134)과의 사이에 형성되는 공간(136)을 통하여 상기 제1 SiGe층(102)의 측벽 및 상기 제2 SiGe층(132)의 측벽이 노출된다.
도 1i를 참조하면, 상기 공간(136)을 통하여 그 측벽이 노출되어 있는 상기 제1 SiGe층(102) 및 제2 SiGe층(132)을 선택적으로 제거하여, 상기 Si층(104)의 하부 및 상기 반도체층(134)의 하부에 각각 스페이스(140)를 형성한다. 상기 제1 SiGe층(102) 및 제2 SiGe층(132)의 선택적 제거를 위하여 예를 들면 HNO3, H2O 2 및 HF의 혼합물로 이루어지는 식각액을 사용하는 습식 식각 방법, 또는 등방성 플라즈마 식각 방법을 이용할 수 있다.
도 1j를 참조하면, 선택적 에피택시 성장 기술을 이용하여 상기 Si층(104) 및 상기 반도체층(134)으로부터 Si를 에피택시 성장시켜 도 1j의 "A" 부분에서와 같이 상기 Si층(104)과 상기 반도체층(134)을 상호 연결시킨다.
도 1k를 참조하면, 상기 게이트 전극(114) 위의 하드 마스크(116)를 이온주입 마스크로 이용하여 통상의 이온 주입 공정을 행하여 상기 게이트 전극(114) 아래의 반도체층(134) 및 Si층(104)에 익스텐션(extension) 영역(152) 및 할로(halo) 이온주입 영역(154)을 형성한다.
도 1l을 참조하면, 상기 게이트 전극(114)의 측벽 위에서 상기 실리콘 산화 막(118b)을 덮는 제3 절연 스페이서(156)를 형성한다. 상기 제3 절연 스페이서(156)는 실리콘 산화막, 질리콘 질화막, 또는 이들의 조합으로 이루어질 수 있다. 바람직하게는, 상기 제3 절연 스페이서(156)는 실리콘 산화막으로 이루어진다.
그 후, 상기 게이트 전극(114) 위의 하드 마스크(116) 및 상기 제3 절연 스페이서(156)를 이온주입 마스크로 이용하여 통상의 이온 주입 공정을 행하여 상기 게이트 전극(114) 아래의 반도체층(134) 및 Si층(104)에 소스/드레인 영역(158)을 형성한다.
도 1m을 참조하면, 상기 게이트 전극(114) 위의 하드 마스크(116)를 제거하고, 통상의 샐리사이드 공정에 의하여 상기 게이트 전극(114)의 상면 및 상기 소스/드레인 영역(158)의 상면에 금속 실리사이드층(162, 164)을 형성한다. 상기 금속 실리사이드층(162, 164)을 형성함으로써 각 콘택에서의 면 저항 및 콘택 저항을 감소시킬 수 있다. 상기 금속 실리사이드층(162, 164)은 예를 들면 코발트 실리사이드, 니켈 실리사이드, 티타늄 실리사이드, 하프늄 실리사이드, 백금 실리사이드, 또는 텅스텐 실리사이드로 이루어질 수 있다. 경우에 따라, 상기 금속 실리사이드층(162, 164) 형성 공정은 생략 가능하다.
본 발명의 제1 실시예에 따른 방법으로 제조된 반도체 소자에 있어서, 상기 스페이스(140)는 상기 Si층(104)으로 구성되는 채널 영역 및 소스/드레인 영역(158)의 전체 길이에 걸쳐서 중첩되도록 상기 반도체 기판(100)의 주면 연장 방향에 따라 연장되어 있다. 따라서, SOI 기판을 사용하는 경우와 마찬가지로 SCE 의 억제가 용이하며, 정션 커패시턴스를 감소시킬 수 있다.
도 2a 내지 도 2c는 본 발명의 제2 실시예에 따른 반도체 소자의 제조 방법을 설명하기 위하여 공정 순서에 따라 도시한 단면도들이다.
제2 실시예는 제1 실시예와 대체로 동일하나, 제1 실시예와 다른 점은 게이트 전극(114) 아래의 활성 영역에 형성된 스페이스(140)를 절연 물질로 채운다는 것이다. 도 2a 내지 도 2c에 있어서, 제1 실시예에서와 동일한 참조 부호는 동일 부재를 나타낸다.
도 2a를 참조하면, 도 1a 내지 도 1i를 참조하여 설명한 바와 같은 방법으로 반도체 기판(100)의 활성 영역에 스페이스(140)를 형성하는 공정까지 진행한 후, 상기 반도체 기판(100) 위에 상기 스페이스(140)의 내부를 완전히 채우기에 충분한 두께로 절연 물질을 증착 또는 코팅하고, 이를 다시 상기 Si층(104)의 측벽이 노출될 때까지 에치백한다. 그 결과, 상기 스페이스(140)가 절연막(240)으로 채워지게 된다. 상기 절연막(240)은 산화막 또는 질화막으로 이루어질 수 있다.
도 2b를 참조하면, 도 1j를 참조하여 설명한 바와 같은 방법으로 상기 Si층(104) 및 상기 반도체층(134)으로부터 Si를 에피택시 성장시켜 도 2b의 "B" 부분에서와 같이 상기 Si층(104)과 상기 반도체층(134)을 연결시킨다.
도 2c를 참조하면, 도 1k 내지 도 1m을 참조하여 설명한 바와 같은 공정을 진행하여 트랜지스터를 완성한다.
본 발명의 제2 실시예에 따른 방법으로 제조된 반도체 소자에 있어서, 상기 절연막(240)은 상기 Si층(104)으로 구성되는 채널 영역 및 소스/드레인 영역(158) 의 전체 길이에 걸쳐서 중첩되도록 상기 반도체 기판(100)의 주면 연장 방향에 따라 연장되어 있다. 따라서, SOI 기판을 사용하는 경우와 마찬가지로 SCE의 억제가 용이하며, 정션 커패시턴스를 감소시킬 수 있다.
도 3a 내지 도 3c는 본 발명의 제3 실시예에 따른 반도체 소자의 제조 방법을 설명하기 위하여 공정 순서에 따라 도시한 단면도들이다.
제3 실시예는 제1 실시예와 대체로 동일하나, 제1 실시예와 다른 점은 게이트 전극(114) 아래의 활성 영역에 형성되는 스페이스가 활성 영역의 일부까지만 연장되도록 형성한다는 것이다. 도 3a 내지 도 3c에 있어서, 제1 실시예에서와 동일한 참조 부호는 동일 부재를 나타낸다.
도 3a를 참조하면, 도 1a 내지 도 1h를 참조하여 설명한 바와 같은 방법으로 반도체 기판(100)상에 상기 제1 SiGe층(102)의 측벽 및 상기 제2 SiGe층(132)의 측벽을 노출시키는 공간(136)을 형성하는 공정까지 진행한다. 그 후, 도 1i를 참조하여 설명한 방법과 유사한 방법으로 상기 공간(136)을 통하여 그 측벽이 노출되어 있는 상기 제1 SiGe층(102)과, 상기 제2 SiGe층(132)의 일부를 선택적으로 제거하여, 상기 Si층(104)의 하부 및 상기 반도체층(134)의 하부에 각각 스페이스(340)를 형성한다. 단, 상기 제1 SiGe층(102) 및 제2 SiGe층(132)의 식각 시간을 조절하여 상기 제2 SiGe층(132)중 상기 제2 절연 스페이서(12)에 인접한 일부분이 잔존하도록 한다.
도 3b를 참조하면, 도 1j를 참조하여 설명한 바와 같은 방법으로 상기 Si층(104) 및 상기 반도체층(134)으로부터 Si를 에피택시 성장시켜 도 2b의 "C" 부 분에서와 같이 상기 Si층(104)과 상기 반도체층(134)을 연결시킨다.
도 3c를 참조하면, 도 1k 내지 도 1m을 참조하여 설명한 바와 같은 공정을 진행하여 트랜지스터를 완성한다.
본 발명의 제3 실시예에 따른 방법으로 제조된 반도체 소자에 있어서, 상기 스페이스(340)는 상기 Si층(104)으로 구성되는 채널 영역의 전체 길이와, 상기 소스/드레인 영역(158)의 일부 길이에 걸쳐서 중첩되도록 상기 반도체 기판(100)의 주면 연장 방향에 따라 연장되어 있다. 즉, 상기 게이트 전극(114) 아래의 활성 영역에 형성되는 스페이스(340)가 활성 영역의 일부까지만 연장되고, 상기 제2 SiGe층(132)중 상기 제2 절연 스페이서(12)에 인접한 일부분이 상기 반도체 기판(100)과 상기 반도체층(134)과의 사이에 남아있게 됨으로써, 상기 반도체 기판(100)과 상기 소스/드레인 영역(158)과의 사이에 남아 있는 상기 제2 SiGe층(132)에 의하여 상기 스페이스(340)의 길이가 한정되며, 상기 제2 SiGe층(132)에 의하여 MOS 트랜지스터에서 기판 플로팅 효과가 발생되는 것을 방지할 수 있다.
도 4a 내지 도 4c는 본 발명의 제4 실시예에 따른 반도체 소자의 제조 방법을 설명하기 위하여 공정 순서에 따라 도시한 단면도들이다.
제4 실시예는 제3 실시예와 대체로 동일하나, 제3 실시예와 다른 점은 게이트 전극(114) 아래의 활성 영역에 형성된 스페이스(340)를 절연 물질로 채운다는 것이다. 도 4a 내지 도 4c에 있어서, 제1 실시예 및 제3 실시예에서와 동일한 참조 부호는 동일 부재를 나타낸다.
도 4a를 참조하면, 도 3a를 참조하여 설명한 바와 같은 방법으로 반도체 기 판(100)의 활성 영역에 스페이스(340)를 형성하는 공정까지 진행한 후, 상기 반도체 기판(100) 위에 상기 스페이스(340)의 내부를 완전히 채우기에 충분한 두께로 절연 물질을 증착 또는 코팅하고, 이를 다시 상기 Si층(104)의 측벽이 노출될 때까지 에치백한다. 그 결과, 상기 스페이스(340)가 절연막(440)으로 채워지게 된다. 상기 절연막(440)은 산화막 또는 질화막으로 이루어질 수 있다.
도 4b를 참조하면, 도 1j를 참조하여 설명한 바와 같은 방법으로 상기 Si층(104) 및 상기 반도체층(134)으로부터 Si를 에피택시 성장시켜 도 4b의 "D" 부분에서와 같이 상기 Si층(104)과 상기 반도체층(134)을 연결시킨다.
도 4c를 참조하면, 도 1k 내지 도 1m을 참조하여 설명한 바와 같은 공정을 진행하여 트랜지스터를 완성한다.
도 5a 내지 도 5e는 본 발명의 제5 실시예에 따른 반도체 소자의 제조 방법을 설명하기 위하여 공정 순서에 따라 도시한 단면도들이다.
제5 실시예는 제1 실시예와 대체로 동일하나, 제1 실시예와 다른 점은 활성 영역중 채널 영역 아래에만 스페이스를 형성한다는 것이다. 도 5a 내지 도 5e에 있어서, 제1 실시예에서와 동일한 참조 부호는 동일 부재를 나타낸다.
도 5a를 참조하면, 도 1a 내지 도 1e를 참조하여 설명한 바와 같은 방법으로 리세스 영역(120)에서 노출되어 있는 상기 제1 SiGe층(102)의 측벽, 상기 Si층(104)의 측벽, 상기 제1 절연 스페이서(118)의 측벽, 및 상기 소자분리 영역(106)의 측벽을 덮는 제2 절연 스페이서(122)를 형성한 후, 상기 리세스 영역(120)에서 노출되어 있는 반도체 기판(100) 위에 반도체층(534)을 형성한다. 상기 반도체층(534)은 상기 제1 SiGe층(102)과는 다른 구성 성분 또는 다른 구성 성분비를 가지는 물질로 이루어진다. 바람직하게는, 상기 반도체층(534)은 Si, SiC 또는 SiGe로 이루어진다. 여기서, 상기 반도체층(534)을 SiC로 형성하는 경우에는 상기 Si층(104) 내에 형성되는 채널 영역에 국부적 인장 응력을 부여함으로써 NMOS를 구현할 때 캐리어 이동도를 향상시킬 수 있는 효과를 제공할 수 있다. 또한, 상기 반도체층(534)을 SiGe로 형성하는 경우에는 상기 Si층(104) 내에 형성되는 채널 영역에 국부적 압축 응력을 부여함으로써 PMOS를 구현할 때 캐리어 이동도를 향상시킬 수 있는 효과를 제공할 수 있다. 단, 상기 반도체층(534)을 SiGe로 형성하는 경우에는 상기 제1 SiGe층(102)에서의 Ge 농도 보다 낮은 Ge 함량을 가지는 SiGe층을 상기 반도체층(534)으로 구성하는 것이 바람직하다.
상기 반도체층(534)은 상기 리세스 영역(120)을 완전히 매립하기에 충분한 정도의 두께로 형성한다. 여기서, 도 5a에 도시되어 있는 바와 같이 상기 반도체층(534)이 상기 소자분리 영역(106)의 상면을 부분적으로 덮도록 하여 상기 반도체층(534)에 의하여 상기 소자분리 영역(106)의 코너 부분이 보호될 수 있도록 그 성장 두께를 결정하는 것이 바람직하다.
도 5b를 참조하면, 도 1h를 참조하여 설명한 바와 같은 방법으로 상기 제2 절연 스페이서(122)와, 제1 절연 스페이서(118)의 실리콘 산화막(118b)을 선택적으로 식각하여 제거하여, 상기 Si층(104)과 반도체층(534)과의 사이에 공간(136)을 형성한다. 상기 공간(136)을 통하여 상기 제1 SiGe층(102)의 측벽이 노출된다.
도 5c를 참조하면, 도 1i를 참조하여 설명한 바와 같은 방법으로 상기 공간(136)을 통하여 그 측벽이 노출되어 있는 상기 제1 SiGe층(102)을 선택적으로 제거하여, 상기 Si층(104)의 하부에 스페이스(540)를 형성한다. 여기서, 상기 반도체층(534)을 SiGe로 구성한 경우에는 도 5a를 참조하여 설명한 바와 같이 상기 제1 SiGe층(102)에서의 Ge 농도가 상기 반도체층(534)에서의 Ge 농도보다 크다. 따라서, 상기 반도체층(534)을 SiGe로 구성한 경우에도 상기 반도체층(534)에 대하여 식각 선택비가 큰 조건으로 상기 제1 SiGe층(102)을 선택적으로 제거할 수 있다.
도 5d를 참조하면, 도 1j를 참조하여 설명한 바와 같은 방법으로 상기 Si층(104) 및 상기 반도체층(534)으로부터 Si를 에피택시 성장시켜 도 5d의 "E" 부분에서와 같이 상기 Si층(104)과 상기 반도체층(534)을 연결시킨다. 그 결과, 활성 영역중 상기 Si층(104)으로 구성되는 채널 영역 아래에만 스페이스(540)가 남아있게 된다.
도 5e를 참조하면, 도 1k 내지 도 1m을 참조하여 설명한 바와 같은 방법으로 상기 게이트 전극(114) 아래의 반도체층(534) 및 Si층(104)에 익스텐션 영역(152) 및 할로 이온주입 영역(154)을 형성하고, 제3 절연 스페이서(156)를 형성한 후, 소스/드레인 영역(158)을 형성한다. 그리고, 필요에 따라 상기 게이트 전극(114)의 상면 및 상기 소스/드레인 영역(158)의 상면에 금속 실리사이드층(162, 164)을 형성하여 트랜지스터를 완성한다.
도 6a 내지 도 6c는 본 발명의 제6 실시예에 따른 반도체 소자의 제조 방법을 설명하기 위하여 공정 순서에 따라 도시한 단면도들이다.
제6 실시예는 제5 실시예와 대체로 동일하나, 제5 실시예와 다른 점은 상기 Si층(104)으로 구성되는 채널 영역 아래에 형성된 스페이스(540)를 절연 물질로 채운다는 것이다. 도 6a 내지 도 6c에 있어서, 제1 실시예 및 제5 실시예에서와 동일한 참조 부호는 동일 부재를 나타낸다.
도 6a를 참조하면, 도 5a 내지 도 5c를 참조하여 설명한 바와 같은 방법으로 상기 Si층(104)의 하부에 스페이스(540)를 형성하는 공정까지 진행한 후, 상기 반도체 기판(100) 위에 상기 스페이스(540)의 내부를 완전히 채우기에 충분한 두께로 절연 물질을 증착 또는 코팅하고, 이를 다시 상기 Si층(104)의 측벽이 노출될 때까지 에치백한다. 그 결과, 상기 스페이스(540)가 절연막(640)으로 채워지게 된다. 상기 절연막(640)은 산화막 또는 질화막으로 이루어질 수 있다.
도 6b를 참조하면, 도 5d를 참조하여 설명한 바와 같은 방법으로 상기 Si층(104) 및 상기 반도체층(534)으로부터 Si를 에피택시 성장시켜 도 5b의 "F" 부분에서와 같이 상기 Si층(104)과 상기 반도체층(534)을 연결시킨다.
도 6c를 참조하면, 도 5e를 참조하여 설명한 바와 같은 공정을 진행하여 트랜지스터를 완성한다.
본 발명에 의하면, MOS 트랜지스터의 게이트 전극 아래에서 활성 영역에 스페이스를 형성함으로써 SOI 기판에서 얻어질 수 있는 장점 즉 SCE 개선 효과 및 정션 커패시턴스 감소 효과를 얻을 수 있는 동시에, 기판 플로팅 효과와 같은 SOI 기판에서의 단점을 배제시킬 수 있다. 또한, 채널 영역에 국부적 스트레스를 부여하는 구조를 구현하는 것이 가능하다. 따라서, 본 발명에 따르면, 고도로 스케일링된 고접적 반도체 소자 제조에 적용할 때 캐리어 이동도를 향상시킬 수 있는 구조를 용이하게 채용함으로써 소자의 퍼모펀스를 향상시킬 수 있으며, 고집적 반도체 소자를 비교적 낮은 단가로 구현할 수 있다.
이상, 본 발명을 바람직한 실시예를 들어 상세하게 설명하였으나, 본 발명은 상기 실시예에 한정되지 않고, 본 발명의 기술적 사상 및 범위 내에서 당 분야에서 통상의 지식을 가진 자에 의하여 여러가지 변형 및 변경이 가능하다.

Claims (20)

  1. 삭제
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  9. 벌크 반도체 기판상에 제1 SiGe층을 형성하는 단계와,
    상기 제1 SiGe층 위에 Si층을 형성하는 단계와,
    상기 제1 SiGe층 및 Si층이 형성된 반도체 기판에 활성 영역을 정의하는 단계와,
    상기 Si층 위에 게이트 절연막 및 게이트 전극을 형성하는 단계와,
    상기 활성 영역에서 상기 게이트 전극의 주위에 노출되어 있는 상기 Si층 및 제1 SiGe층을 제거하여 상기 반도체 기판을 노출시키는 리세스 영역을 형성하는 단계와,
    상기 리세스 영역 내에 반도체층을 형성하는 단계와,
    상기 제1 SiGe층을 제거하여 상기 활성 영역중 상기 Si층의 아래에 스페이스를 형성하는 단계와,
    상기 Si층 및 반도체층으로부터 Si를 에피택시 성장시켜 상기 Si층 및 반도체층을 상호 연결시키는 단계와,
    상기 반도체층에 소스/드레인 영역을 형성하는 단계를 포함하는 것을 특징으 로 하는 반도체 소자의 제조 방법.
  10. 제9항에 있어서,
    상기 반도체층은 제2 SiGe층으로 구성되는 제1 반도체층과,
    상기 제1 반도체층 위에 형성되어 있고 Si층 또는 SiC층으로 구성되는 제2 반도체층을 포함하는 것을 특징으로 하는 반도체 소자의 제조 방법.
  11. 제10항에 있어서,
    상기 제2 SiGe층에서의 Ge 농도는 상기 제1 SiGe층에서의 Ge 농도와 동일한 것을 특징으로 하는 반도체 소자의 제조 방법.
  12. 제10항에 있어서,
    상기 제1 SiGe층을 제거할 때 상기 제1 반도체층이 동시에 제거되고,
    상기 스페이스는 상기 Si층의 아래로부터 상기 제2 반도체층의 아래까지 연장되도록 형성되는 것을 특징으로 하는 반도체 소자의 제조 방법.
  13. 제12항에 있어서,
    상기 제1 반도체층은 완전히 제거되는 것을 특징으로 하는 반도체 소자의 제조 방법.
  14. 제12항에 있어서,
    상기 제1 반도체층은 일부만 제거되는 것을 특징으로 하는 반도체 소자의 제조 방법.
  15. 제9항에 있어서,
    상기 반도체층은 Si층, SiC층, 또는 SiGe층으로 구성되는 단일층으로 이루어지는 것을 특징으로 하는 반도체 소자의 제조 방법.
  16. 제15항에 있어서,
    상기 제1 SiGe층을 제거할 때 상기 반도체층은 제거되지 않고 남아 있는 것을 특징으로 하는 반도체 소자의 제조 방법.
  17. 제9항에 있어서,
    상기 스페이스는 상기 Si층의 아래에만 형성되는 것을 특징으로 하는 반도체 소자의 제조 방법.
  18. 제15항에 있어서,
    상기 반도체층은 SiGe층으로 구성되고,
    상기 반도체층을 구성하는 SiGe층은 상기 제1 SiGe층에서의 Ge 농도보다 낮은 Ge 함량을 가지는 것을 특징으로 하는 반도체 소자의 제조 방법.
  19. 제9항에 있어서,
    상기 스페이스 내에 절연막을 형성하는 단계를 더 포함하는 것을 특징으로 하는 반도체 소자의 제조 방법.
  20. 제19항에 있어서,
    상기 절연막은 산화막 또는 질화막으로 이루어지는 것을 특징으로 하는 반도체 소자의 제조 방법.
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