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KR100748261B1 - 낮은 누설전류를 갖는 ｆｉｎ 전계효과트랜지스터 및 그제조 방법 - Google Patents

낮은 누설전류를 갖는 ｆｉｎ 전계효과트랜지스터 및 그제조 방법 Download PDF

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KR100748261B1
KR100748261B1 KR1020060084370A KR20060084370A KR100748261B1 KR 100748261 B1 KR100748261 B1 KR 100748261B1 KR 1020060084370 A KR1020060084370 A KR 1020060084370A KR 20060084370 A KR20060084370 A KR 20060084370A KR 100748261 B1 KR100748261 B1 KR 100748261B1
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KR
South Korea
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gate electrode
insulating film
gate
fence
forming
Prior art date
Application number
KR1020060084370A
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English (en)
Inventor
이종호
Original Assignee
경북대학교 산학협력단
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
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Publication date
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Abstract

본 발명은 낮은 누설 전류를 갖는 Fin 전계효과트랜지스터 및 그 제조 방법에 관한 것이다. 상기 Fin 전계효과트랜지스터는 벌크 실리콘 기판, 상기 기판위에 패터닝되어 형성된 담장형 바디, 상기 기판의 표면과 상기 담장형 바디의 일정 높이까지 형성된 절연막, 상기 절연막이 형성되지 않은 상기 담장형 바디의 측벽 및 상부 표면에 형성되는 게이트 절연막, 상기 게이트 절연막위에 형성되는 게이트 전극, 상기 게이트 전극이 형성되지 않은 상기 담장형 바디의 소정의 영역에 형성되는 소오스/드레인 영역을 포함한다. 상기 게이트 전극은 일함수가 서로 다른 제1 게이트 전극 및 제2 게이트 전극이 서로 접촉되어 형성되고, 특히 일함수가 작은 제2 게이트 전극이 드레인 쪽으로 배치되도록 한다. 그 결과, 본 발명에 따른 FinFET은 게이트 전극에 일함수가 큰 물질을 사용하여 문턱전압을 증가시키되, 드레인과 겹치는 게이트 전극의 일함수를 낮춤으로써 GIDL(Gate Induced Drain Leakage)을 감소시킬 수 있게 된다.
이중/삼중-게이트, 담장형 바디, FinFET, 나노 소자, GIDL

Description

낮은 누설전류를 갖는 ＦＩＮ 전계효과트랜지스터 및 그 제조 방법{Fin field effect transistor haiving low leakage current and method of manufacturing the FINFET}
도 1은 종래의 기술에 따른 SOI 이중-게이트 소자의 일 실시형태를 도시한 단면도이다.
도 2는 종래의 기술에 따른 SOI 이중-게이트 소자의 다른 실시형태를 도시한 단면도이다.
도 3의 (a)는 종래의 기술에 따라 벌크(bulk) 기판에 구현된 측면 게이트를 가진 소자를 도시한 단면도이며, 도 3의 (b) 종래의 기술에 따른 SOI 이중-게이트 소자의 또 다른 실시형태를 도시한 단면도이다.
도 4는 본 발명의 바람직한 제1 실시예에 따른 FinFET을 도시한 것으로서, (a)는 사시도이며, (b)는 평면도이며, (c)는 A-A' 방향을 따라 절개하여 도시한 단면도이다.
도 5는 본 발명의 바람직한 제1 실시예에 따른 FinFET의 제조 공정을 순차적으로 도시한 흐름도이다.
도 6은 본 발명의 바람직한 제1 실시예에 따른 FinFET을 제조하는 과정을 순차적으로 도시한 단면도들이다.
도 7은 본 발명의 바람직한 제1 실시예의 일례에 따른 FinFET의 게이트 전극 형성 과정을 순차적으로 도시한 단면도들이다.
도 8은 본 발명의 제2 실시예에 따른 FinFET을 도시한 것으로서, (a)는 사시도이며, (b)는 B-B' 방향을 따라 절개하여 도시한 단면도이다.
도 9는 본 발명의 제2 실시예에 따른 FinFET을 제조하는 과정을 순차적으로 도시한 단면도들이다.
도 10은 본 발명의 제3 실시예에 따른 FinFET을 도시한 것으로서, (a)는 사시도이며, (b)는 평면도이다.
도 11은 본 발명의 제4 실시예에 따른 FinFET을 도시한 것으로서, (a)는 사시도이며, (b)는 평면도이다.
도 12는 본 발명의 제5 실시예에 따른 FinFET을 도시한 것으로서, (a)는 사시도이며, (b)는 평면도이다.
도 13은 본 발명에 따른 FinFET의 담장형 바디의 상부 영역에 대한 실시 형태들을 예시적으로 도시한 것으로서, (a)는 담장형 바디의 상부면이 모서리가 진 형태를 도시한 단면도이며, (b)는 담장형 바디의 상부면이 둥글게 된 형태를 도시한 단면도이다.
도 14는 본 발명에 따른 FinFET의 담장면 바디의 하부 영역에 대한 실시 형태들을 예시적으로 도시한 단면도로서, (a)는 담장형 바디의 폭이 기판으로 가면서 점차 넓어지는 구조를 도시한 단면도이며, (b)는 담장형 바디의 폭이 위쪽에서는 거의 일정하다가 어느 정도 아래에서 기판으로 가면서 점차 넓어지는 구조를 도시 한 단면도이다.
도 15는 본 발명에 따른 FinFET에 있어서, 길이가 50 nm로 고정된 n+/p+ 다결정실리콘 게이트인 경우, n+ 다결정실리콘의 길이 변화에 따른 ID-VGS 특성을 도시한 그래프이다.
도 16은 본 발명에 따른 FinFET에 있어서, 길이가 50 nm로 고정된 n+/p+ 다결정실리콘 게이트인 경우, n+ 다결정실리콘의 길이 변화에 따른 GIDL (Gate Induced Drain Leakage) 특성을 도시한 그래프이다.
<도면의 주요 부분에 대한 부호의 설명>
40 : FinFET
410 : 담장형 기판
420 : 담장형 바디
450 : 소자 격리막
460 : 게이트 절연막
470 : 제1 게이트 전극
480 : 제2 게이트 전극
490, 492 : 소오스/드레인 영역
본 발명은 낮은 누설 전류를 갖는 핀(Fin) 전계 효과 트랜지스터에 관한 것으로서, 더욱 구체적으로는 고집적 DRAM 셀 소자 중 벌크 실리콘 기판위에 형성된 핀 전계효과 트랜지스터에 있어서, 일함수가 다른 두 물질을 이용한 게이트 전극을 형성하되 드레인 영역과 겹치는 게이트 전극의 영역의 일함수를 낮춤으로써 GIDL(Gate Induced Drain Leakage)를 감소시킬 수 있도록 하는 핀 전계효과 트랜지스터 및 그 제조 방법에 관한 것이다.
DRAM 기술은 계속 실리콘 반도체 시장에서 큰 비중을 차지하고 있는 핵심기술로서, 세계적으로 차세대 DRAM을 개발하기 위한 연구를 매우 활발하게 진행되고 있으며, 점차 더 고집적화 되어지고 있다. 특히, DRAM 셀 소자의 게이트 길이는 셀의 축소화 및 집적도의 증가를 위해 계속 줄어들고 있다. 셀 소자 축소화에 있어 가장 큰 문제는 소위 짧은 채널 효과(Short Channel Effect)이다. 짧은 채널 효과에 의해 off 상태에서의 드레인 전류가 증가하는 문제가 있다.
종래의 기술에 따른 MOSFET(Metal-Oxide-Semiconductor Field Effect Transistor)는 평탄한 표면에 형성된 채널 구조를 갖고 있으며, 채널의 양쪽에 소스/드레인 영역이 형성되어 있다. 이러한 기존의 평탄 채널을 갖는 MOSFET은 100 nm 이하의 DRAM 기술에 적용되면서 상기 언급한 짧은 채널 효과를 겪고 있다. 통상 MOS 전계효과트랜지스터가 축소화되면서 같이 변화되어야 하는 것은 게이트 절연막의 두께 감소, 소스/드레인 접합의 깊이 감소, 채널 도우핑 농도의 증가 등이다. DRAM 셀 소자는 특성상 게이트 길이 감소에 따라 기존의 로직용 MOSFET에 비해 게 이트 절연막의 두께를 줄일 수 없고 또한 상대적으로 소스/드레인의 깊이를 얕게 할 수 없기 때문에 셀 소자 축소화에 있어 큰 문제를 갖고 있다. 또한 소자 축소화에 따라 소위 DIBL (Drain Induced Barrier Lowering)을 막기 위해서는 채널의 도우핑을 증가시켜야 하는데, 이 경우 채널과 드레인 사이의 전계가 증가하고 band-to-band 터널링에 의해 누설전류가 증가하게 된다. DRAM 셀 소자에서 드레인 전류의 off 상태 누설전류는 대략 1 fA 수준 또는 그 이하가 되어야 한다. 따라서 기존의 평탄채널을 가진 MOSFET으로서는 대략 70 nm 이하로 셀 소자의 게이트 길이를 줄이는 것도 매우 어려울 것으로 예상된다.
기존의 평탄채널 구조를 갖는 소자가 DRAM 셀 소자로 사용될 때의 문제점 때문에 이를 극복하기 위한 연구가 많이 진행되고 있다. 연구의 방향은 3 차원 소자 구조 또는 채널이 더 이상 평탄하지 않는 소자 구조를 셀 소자로 연구하는 것이다. DRAM 셀 소자로 고려되고 있는 대표적인 소자는 함몰 채널 구조를 갖는 소자와 벌크 FinFET이며, 이들 각각의 특징을 아래에서 설명한다.
메모리 셀 소자에서 중요한 것은 2 차원 상의 표면에서 셀 면적을 줄이면서 on 전류는 크게 하고 off 전류를 줄이는 것이다. 전술한 함몰 채널 구조는 2 차원 상의 표면 면적은 늘어나지 않게 하면서 유효채널의 길이를 길게 하여 DIBL 같은 짧은 채널 효과를 억제하는 구조이다. 일례로 삼성전자에 의해 2003년도에 함몰채널 구조가 DRAM 응용을 위해 발표된 바 있다(J. Y. Kim et al., The breakthrough in data retention time of DRAM using recess-channel-array transistor (RCAT) for 88nm feature size and beyond, in Proc. Symp. on VLSI Tech., p. 11, 2003). 짧 은 채널 효과를 억제하여 off 전류는 크게 줄어드는 효과를 가져올 수 있으나, 상대적으로 긴 채널길이와 좁은 채널 폭으로 인한 on 전류가 크게 감소한다. On 전류 감소는 DRAM의 동작속도를 느리게 하는 단점이 있다. 또한 함몰된 채널 영역에는 채널 길이 방향으로 2개의 코너가 있을 수 있고, 이들 코너 주변에 채널 도우핑 농도가 조금이라도 변하면 문턱전압이 크게 바뀌는 단점이 있다. 이들 소자는 통상 함몰된 채널 부분에만 도우핑을 높이는데, 이 경우 도우핑 농도가 코너 영역에 영향을 줄 수 있음은 당연하다. 더 큰 문제는 함몰되는 채널의 함몰 폭이 소자 축소화에 따라 줄어드는 경우 함몰된 바닥 근처의 식각 프로파일을 제어하기 어렵고 함몰 깊이를 균일하게 하는 제어도 어려워진다. 함몰 폭이 줄어들면서 함몰된 바닥 근처의 식각 프로파일의 변화에 다른 문턱전압의 민감도는 증가하게 된다. 함몰채널 소자는 채널의 구조가 concave하기 때문에 back-bias 효과가 심각하게 일어나고, 음(-)의 기판 바이어스에 대해 NMOS 전계효과트랜지스터는 문턱전압이 평탄채널에 비해 크게 증가하는 문제를 갖고 있다. 함몰 채널 소자의 일반적인 특징으로는 게이트 전극이 채널에 대한 제어 능력이 평탄채널 소자에 비해 떨어지는 것이고, 이는 기판 바이어스 효과가 큰 것과 관계가 있다.
게이트 전극이 채널에 대한 제어 능력이 뛰어난 구조는 게이트가 채널 영역을 감싸는 이중/삼중-게이트 MOS 구조이다. 그런데, SOI 기판에 구현된 이중/삼중-게이트 (또는 SOI FinFET) 소자는 DRAM 셀 소자로 적용하기에는 소자의 특성상 거의 불가능하다. 본 발명자에 의해 실용성이 매우 높은 바디 연결형 (body-tied) 이중/삼중-게이트 MOSFET(한국특허등록번호 제0458288호, 한국특허등록번호 제0471189 호, 미국특허등록번호 제6885055호, 일본특허출원번호 제2003-298051호, 미국특허출원번호 제 10/358981호, 일본특허출원번호 제2002-381448호 참조)이 세계 최초로 발표된 바 있고, 본 발명자는 이 구조를 벌크 핀 전계효과트랜지스터(bulk Fin FET)이라 부른다. 전술한 구조에서는 채널이 함몰되어 있지 않고, 액티브 담장형 바디의 윗면과 양쪽 측면에 채널이 형성되거나, 담장형 바디의 양쪽 옆에 채널이 형성되도록 하고 있어 채널에 대한 게이트의 제어 능력은 기존의 평탄채널 소자 보다 훨씬 뛰어나다. 따라서 이 소자는 짧은 채널 효과를 억제하는 능력이 뛰어나고 DIBL이 작기 때문에 소자 크기 축소화에 매우 유리하다. 또한 채널에 대한 게이트 전극의 제어능력이 우수하기 때문에 기판 바이어스 효과가 거의 없다. 2 차원 상의 표면에서 볼 때 셀이 점유하는 면적은 작으면서 효과적으로 유효 채널폭이 크기 때문에 on 전류가 증가하고 이는 결국 DRAM의 동작속도를 빠르게 한다. 이와 같은 벌크 FinFET 구조를 DRAM 셀 소자에 적용할 경우 얻을 수 있는 장점이 많다.
그러나 통상 n 형 FinFET에 n+ 다결정실리콘 게이트를 적용하는데, 이 경우 소자의 문턱전압이 낮아서 off 상태의 전류가 증가하는 단점이 있다. 문턱전압을 올리기 위해 채널 도우핑을 증가시키면 드레인과 채널 사이에 band-to-band 터널링에 의한 누설전류가 증가하기 때문에 채널 도우핑을 높이기도 어렵다. 이를 극복하기 위해 negative wordline 방식을 적용할 수 있지만 일반적이지 않고 주변회로가 복잡해지는 단점이 있다. 문턱전압을 높이기 위해 게이트의 일함수를 n+에서 p+로 바꿀 수 있는데, 이 경우 게이트 전극과 겹치는 드레인 영역에서 밴드 휨이 증가하여 GIDL (Gate Induce Drain Leakage)이 증가하고, 결국 off 전류를 증가시키는 단점이 있다.
따라서, 본 출원인은 전술한 바와 같이 종래의 FinFET을 DRAM에 적용할 경우 발생하는 문제점을 해결하기 위해 본 발명의 구조를 제안한다.
Fin FET을 구현하기 위해 SOI 기판을 사용하는 경우, 벌크 실리콘 기판에 비해 SOI 기판은 결함이 많고 가격이 비싼 단점이 있다. SOI 기판에 구현된 FinFET은 기존의 SOI 소자가 갖고 있는 플로팅(floating) 바디(body)의 문제점을 갖고 있다. 또한 SOI 기판에 형성된 BOX(Buried Oxide)가 소자에서 발생하는 열이 기판으로 전도되는 것을 차단하기 때문에 소자의 특성이 저하되는 문제점이 있다. 또한, SOI 기판에 구현된 FinFET의 경우 결함에 의한 누설전류가 증가할 수 있기 때문에, DRAM과 같이 누설전류가 민감한 곳에는 적용하기가 매우 어려워지는 한계점이 있다.
벌크 FinFET에서 DIBL (Drain Induced Barrier Lowering)이 대략 100 mV/V 이하가 되기 위해서 필요한 나노 크기를 가진 바디의 폭은 게이트 길이의 2/3 정도가 되어야 한다. DRAM 셀 소자의 DIBL은 당연히 100 mV/V 보다는 훨씬 더 작아야 하고, 따라서 바디의 폭은 더 줄어들게 된다.
FinFET에서 바디의 폭이 줄어들면 n+ 다결정실리콘이 게이트 전극으로 사용되는 경우, 문턱전압이 낮아져 게이트 전압이 0V 일 때 드레인 전류, 즉 off 전류가 증가하게 된다. 이것을 해결할 수 있는 간단한 방안은 게이트 전극의 일함수를 n+ 다결정실리콘보다 증가시키면 해결된다. 예를 들면 p+ 다결정실리콘 게이트로 바꾸면 문턱전압을 증가되어 기존의 DRAM에서 요구하는 문턱전압이 가능하다.
그러나, 이 경우 주어진 표면에서의 채널 폭 당 GIDL (Gate Induced Drain Leakage)이 증가하게 되고, 그 결과 DRAM 셀의 refresh 시간을 저하시키게 되는 문제점이 야기된다. GIDL이 증가하는 이유는 크게 2가지 측면에서 볼 수 있다. 하나는 n+ 대신 p+ 다결정실리콘 또는 높은 일함수 게이트를 사용함에 있어서 밴드구조의 변화에 의한 것이고, 다른 하나는 FinFET 소자구조에 따른 주어진 표면 면적당 게이트 전극과 드레인이 겹치는 유효 면적의 증가에 의한 것이다.
먼저, n+ 다결정실리콘 게이트 대신 p+ 다결정실리콘 게이트를 사용함에 따른 GIDL 증가를 살펴본다. 셀 소자가 NMOS 전계효과트랜지스터인 경우, n+ 드레인과 겹치는 p+ 다결정실리콘 게이트는 n+ 드레인에 비해 일함수가 실리콘의 에너지 밴드갭 만큼 더 크다. 단순히 게이트 바이어스가 0 V인 평형상태만 살펴봐도 드레인 영역의 에너지밴드가 실리콘의 밴드갭 만큼 기울어져야 게이트와 페르미 준위가 일치된다. p+ 게이트와 겹치는 n+ 드레인 영역에서 에너지밴드가 기울어져 있다는 것은 전계의 존재를 의미하고 특히 기울기가 크기 때문에 전계의 세기가 크다. 전계의 세기가 크면 게이트와 겹치는 드레인 영역의 표면 근처에서 전자-정공 쌍이 만들어지고 전자는 드레인으로 흐르게 되어 드레인 전류가 된다. 만약 드레인 전압이 증가 하면 에너지밴드가 더 기울어지게 되고, GIDL에 의한 누설전류는 증가할 것이다.
다음으로 FinFET 구조에서 GIDL을 일으키는 유효면적의 증가에 대해 살펴본다. 기존의 평탄채널의 경우 2차원 상의 표면에서 주어진 채널 폭이 실제 채널폭이 되고 이 채널 폭에 따른 GIDL은 통상 받아들일 수 있다. 그러나 FinFET의 경우, 바디의 2차원 상의 표면에서 주어진 채널 폭 뿐 만 아니라 양쪽 측면의 일부에도 채널이 형성되고, 이 채널 폭을 따라 게이트 전극과 드레인이 겹치게 되어 GIDL이 생길 수 있는 면적이 증가하여 단위 셀 당 GIDL이 증가하게 된다. 본 발명에서는 이러한 문제를 해결하기 위해 이중/삼중-게이트 MOSFET 또는 FinFET의 게이트 전극의 일함수를 변화시킨 소자구조를 고안하였다.
이하, 종래의 기술에 따른 이중-게이트 구조들에서 게이트 일함수 관련된 논문을 먼저 검토한다.
도 1은 종래의 소자 구조(출처: S. Tiwari et al., International Electron Device Meeting, pp. 737-740, 1998)로서 주 게이트(7) 측면에 일함수가 다른 측면 게이트(8)가 바로 붙어있는 SOI (Silicon On Insulator) 구조의 소자로 실리콘 필름(20) 아래에도 주 게이트(7)와 같은 일함수를 갖는 게이트가 있는 이중-게이트 구조의 소자이다. 이 구조에서는 측면 게이트(8)를 스페이서 형태로 구성하기 때문에 실제 게이트 길이가 길어지는 단점이 있다. 특히 SOI 형태의 소자구조이기 때문에 DRAM과 같이 누설전류가 민감한 소자 응용에는 매우 부적합하다. 하부 게이트는 주게이트(7)와 일함수가 같은 물질로 구성된다. 이 구조는 GIDL을 줄이기 위한 것이 아니고, 소자의 짧은채널효과를 억제하고 성능을 높이기 위해 고안된 것이다.
도 2는 종래의 소자 구조로서 SOI 기판에 구현된 이중-게이트 소자구조 (출처: G. V. Reddy et al., IEEE Trans. on Nanotechnology, vol. 4, no. 2, pp. 260-268, March 2005)를 보이고 있다. 이 구조에서 상부 게이트의 반은 일함수가 큰 주 게이트(7)이고 나머지 반은 일함수가 작은 게이트(8)가 붙어서 형성되어 있고, 하부 게이트는 일함수가 작은 게이트(8)로 구성되어 있다. 상부 게이트는 원래 p+ 다결정실리콘 하나로 구성되었는데, 이 게이트의 반을 n+로 바꾸면서 짧은채널효과를 더 억제할 수 있게 되었다. 이 논문에서도 도 1에서와 같이 SOI 기판을 사용하고 있고, 상부 게이트에는 일함수가 다른 2가지 물질을 사용하고 하부 게이트는 n+ 도우핑된 단일 게이트 구조를 적용하고 있다. 하부 게이트가 n+이기 때문에 문턱전압이 낮고, 따라서 DRAM에는 적용할 수 없다.
도 3의 (a)는 기존의 소자구조(출처: S. Han et al., IEEE Trans. on Electron Devices, vol. 48, no. 9, pp. 2058-2064, Sep. 2005)로서 일함수가 작은 게이트(8)가 일함수가 큰 주 게이트(7)와 절연막(10)으로 격리되어 형성되어 있다. 게이트(8)는 그 아래의 채널에 쉽게 채널을 유기할 수 있는 특징이 있어, 전기적으로 유기된 반전층이 소자의 LDD (Lightly Doped Drain) 역할을 하도록 했다. 채널의 구조가 평탄채널 구조이므로 기존의 평탄채널 구조가 갖는 문제를 모두 갖고 있다. 또한 GIDL을 줄일 필요성이 없는 구조이며, 이에 대한 언급도 없다.
도 3의 (b)는 기존의 소자구조(출처: A. A. Orouji et al., IEEE Trans. on Device and Materials Reliability, vol. 5, no. 3, pp. 509-514, Sep. 2005)로서 이중-게이트 구조를 가지고 있다. 이중-게이트 중 하부 게이트는 n+ 게이트로 되어 있고, 상부 게이트는 주요 게이트인 p+와 주 게이트와 전기적으로 격리된 n+ 측면 게이트로 되어 있다. 이 문헌에서는 상기와 같은 게이트 전극 구조를 도입하여 짧은채널효과 를 개선하고 hot carrier의 생성을 억제를 할 수 있다고 밝히고 있다. SOI 기판에 형성되었기 때문에 SOI 소자가 갖는 문제점을 갖고 있다. 또한 상부 게이트는 일함수가 작은 측면 게이트와 일함수가 큰 주요 게이트가 전기적으로 분리되어 있어 실제 소자제작에서는 소자의 면적이 증가하는 단점이 발생한다.
전술한 문제점을 해결하기 위한 본 발명의 목적은 축소화 특성이 우수하고 OFF 상태의 누설전류를 최소화시켜 고집적 DRAM 셀로 사용할 수 있도록 한 FinFET을 제공한 것이다.
본 발명의 다른 목적은 전체적으로 문턱전압을 상승시키면서 GIDL(Gate Induced Drain Leakage)를 감소시킬 수 있는 구조로 이루어지는 벌크 실리콘 기판을 이용한 FinFET 을 제공하는 것이다.
본 발명의 또 다른 목적은 전술한 FinFET을 제조하는 방법을 제공하는 것이다.
전술한 기술적 과제를 달성하기 위한 본 발명의 제1 특징에 따른 낮은 누설 전류를 갖는 Fin 전계효과트랜지스터는,
벌크 실리콘 기판,
상기 기판을 패터닝하여 형성되며, 소정의 높이와 폭, 및 소정의 길이를 갖는 담장 형태로 이루어지는 담장형 바디,
전기적 절연 물질로 이루어지며, 상기 기판의 표면 및 상기 담장형 바디의 제1 높이까지 형성되는 절연막,
상기 절연막위로 돌출된 담장형 바디의 측벽 및 상부 표면에 형성되는 게이트 절연막,
상기 게이트 절연막 및 상기 절연막 위에 형성되되, 상기 담장형 바디의 길이 방향과는 수직 방향으로 형성되는 게이트 전극,
상기 담장형 바디 중 상기 게이트 전극이 형성되지 않은 영역에 형성되는 소스/드레인 영역을 포함하며,
상기 게이트 전극은 제1 게이트 전극 및 상기 제1 게이트 전극과 전기적으로 결합된 제2 게이트 전극으로 이루어지며, 상기 제2 게이트 전극은 제1 게이트 전극의 일함수보다 낮은 일함수를 가지며, 상기 제2 게이트 전극은 상기 제1 게이트 전극의 한쪽 측면에 형성되되 드레인 영역 쪽에 형성된다.
본 발명의 제2 특징에 따른 낮은 누설 전류를 갖는 Fin 전계효과 트랜지스터는,
벌크 실리콘 기판,
상기 기판을 패터닝하여 형성되며, 소정의 높이와 폭, 및 소정의 길이를 갖 는 담장 형태로 이루어지는 담장형 바디,
전기적 절연 물질로 이루어지며, 상기 기판의 표면 및 상기 담장형 바디의 제1 높이까지 형성되는 절연막,
상기 절연막위로 돌출된 담장형 바디의 측벽 및 상부 표면에 형성되는 게이트 절연막,
상기 게이트 절연막 및 상기 절연막 위에 형성되되, 상기 담장형 바디의 길이 방향과는 수직 방향으로 형성되는 게이트 전극,
상기 담장형 바디 중 상기 게이트 전극이 형성되지 않은 영역에 형성되는 소스/드레인 영역을 포함하며,
상기 게이트 전극은 제1 게이트 전극, 상기 제2 게이트 전극 및 상기 제1 게이트 전극과 제2 게이트 전극의 사이에 배치되는 격리용 절연막으로 이루어지며, 상기 제2 게이트 전극은 상기 제1 게이트 전극보다 낮은 일함수를 가지며, 상기 제2 게이트 전극은 상기 격리용 절연막을 개재하여 제1 게이트 전극의 한쪽 측면에 형성되되 드레인 영역 쪽에 형성된다.
본 발명의 제3 특징에 따른 낮은 누설전류를 갖는 Fin 전계효과 트랜지스터는,
벌크 실리콘 기판,
상기 기판을 패터닝하여 형성되며, 소정의 높이와 폭, 및 소정의 길이를 갖는 담장 형태로 이루어지는 담장형 바디,
전기적 절연 물질로 이루어지며, 상기 기판의 표면 및 상기 담장형 바디의 제1 높이까지 형성되는 절연막,
상기 절연막위로 돌출된 담장형 바디의 측벽 및 상부 표면에 형성되는 게이트 절연막,
상기 게이트 절연막 및 상기 절연막 위에 형성되되, 상기 담장형 바디의 길이 방향과는 수직 방향으로 형성되는 게이트 전극,
상기 담장형 바디 중 상기 게이트 전극이 형성되지 않은 영역에 형성되는 소스/드레인 영역을 포함하며,
상기 게이트 전극은 제1 게이트 전극 및 상기 제1 게이트 전극의 양측면에 각각 형성되는 제2 게이트 전극들로 이루어지며, 상기 제2 게이트 전극들은 상기 제1 게이트 전극보다 낮은 일함수를 가지며, 상기 제2 게이트 전극은 상기 제1 게이트 전극의 양측면에 각각 형성되되 소오스 및 드레인 영역 쪽에 각각 형성된다.
본 발명의 제4 특징에 따른 낮은 누설전류를 갖는 Fin 전계효과 트랜지스터는,
벌크 실리콘 기판,
상기 기판을 패터닝하여 형성되며, 소정의 높이와 폭, 및 소정의 길이를 갖는 담장 형태로 이루어지는 담장형 바디,
전기적 절연 물질로 이루어지며, 상기 기판의 표면 및 상기 담장형 바디의 제1 높이까지 형성되는 절연막,
상기 절연막위로 돌출된 담장형 바디의 측벽 및 상부 표면에 형성되는 게이트 절연막,
상기 게이트 절연막 및 상기 절연막 위에 형성되되, 상기 담장형 바디의 길이 방향과는 수직 방향으로 형성되는 게이트 전극,
상기 담장형 바디 중 상기 게이트 전극이 형성되지 않은 영역에 형성되는 소스/드레인 영역을 포함하며,
상기 게이트 전극은 제1 게이트 전극, 상기 제1 게이트 전극의 양측면에 각각 형성되는 제2 게이트 전극들, 및 상기 제1 게이트 전극과 상기 제2 게이트 전극의 사이에 배치되는 격리용 절연막들로 이루어지며, 상기 제2 게이트 전극들은 상기 제1 게이트 전극보다 낮은 일함수를 가지며, 상기 제2 게이트 전극들은 상기 제1 게이트 전극의 양측면에 각각 형성되되 소오스 및 드레인 영역 쪽에 각각 형성된다.
전술한 제1, 제2, 제3 및 제4 특징을 갖는 Fin 전계효과 트랜지스터의 상기 절연막은, 상기 기판과 상기 담장형 바디의 측면에 형성되는 열산화막, 및 상기 열산화막위에 증착되어 해당 소자를 인접한 소자와 전기적으로 분리시키는 소자 격리막을 포함할 수 있다.
전술한 제1, 제2, 제3 및 제4 특징을 갖는 Fin 전계효과 트랜지스터의 상기 절연막은, 상기 기판과 상기 담장형 바디의 측면에 형성되는 열산화막, 상기 열산화막위에 형성되는 질화막, 및 상기 질화막의 상부에 증착되어 해당 소자를 인접한 소자와 전기적으로 분리시키는 소자 격리막을 포함할 수도 있다.
전술한 제1, 제2, 제3 및 제4 특징을 갖는 Fin 전계효과 트랜지스터에 있어서, 상기 담장형 바디의 상부 표면의 모서리 부분은 원형으로 이루어지며,
상기 담장형 바디의 폭은 수직방향으로 전체적으로 균일하거나, 담장형 바디의 상부 표면으로부터 기판으로 갈수록 점차 넓어지거나, 상부 표면으로부터 상기 제1 높이 근처까지 균일한 폭으로 형성되고 제1 높이부터 기판까지 점차 넓어지도록 형성하며,
상기 담장형 바디의 측면에 형성되는 측면 채널의 높이는 2 nm ~ 200 nm 사이의 범위에서 결정되는 것이 바람직하다.
전술한 제1, 제2, 제3 및 제4 특징을 갖는 Fin 전계효과 트랜지스터에 있어서, 상기 게이트 절연막 중 상기 담장형 바디의 측면에 형성되는 게이트 절연막의 두께는 0.5 nm ~ 10 nm 이며, 상기 담장형 바디의 상부 표면에 형성되는 게이트 절연막의 두께는 0.5 nm ~ 200 nm 로 형성하는 것이 바람직하며,
상기 담장형 바디의 측면 및 상부에 형성되는 게이트 절연막의 두께는 채널의 안쪽에서는 0.5 nm ~ 200 nm 이며, 소스/드레인 쪽으로 갈수록 절연막의 두께를 점차 두껍게 하되 최종적으로 0.6 nm ~ 201 nm 인 것이 바람직하다.
전술한 제1, 제2, 제3 및 제4 특징을 갖는 Fin 전계효과 트랜지스터에 있어서, 상기 소스/드레인 영역의 깊이는 담장형 바디의 상부 표면으로부터 10 nm ~ 500 nm 인 것이 바람직하다.
전술한 제1, 제2, 제3 및 제4 특징을 갖는 Fin 전계효과 트랜지스터에 있어서, 담장형 바디의 폭은 채널길이방향으로 균일하게 형성되도록 하거나, 또는 게이트 전극과 교차하는 영역을 제외한 소스/드레인이 형성되는 영역의 담장형 바디의 폭은 게이트 전극과 교차하는 영역의 담장형 바디의 폭 보다 넓거나 좁게 형성할 수 있다. 특히, 소스/드레인이 형성되는 영역의 담장형 바디의 폭을 게이트 전극과 교차되는 영역의 담장형 바디의 폭보다 넓게 형성한 경우, 소스/드레인 저항을 줄일 수 있다.
전술한 제1, 제2, 제3 및 제4 특징을 갖는 Fin 전계효과 트랜지스터에 있어서, 제1 게이트 전극 및 제2 게이트 전극은 서로 같은 물질로 구성하되 불순물 도우핑 유형을 바꾸거나, 서로 다른 물질로 구성하거나, 서로 다른 물질로 구성하고 불순물 도우핑 유형을 바꾸어서, 제1 게이트 전극 및 제2 게이트 전극의 일함수가 서로 다르게 하는 것이 바람직하며,
상기 게이트 전극은 다결정 실리콘, 다결정 SiGe, 다결정 Ge, 비정질 실리콘, 비정질 SiGe, 비정질Ge, 실리콘, 또는 반도체 재료와 금속과의 실리사이드, 각종 금속산화물, 다양한 일함수의 금속, TaN, TiN, WN와 같은 이원계 금속 중 적어도 하나 이상으로 이루어질 수 있다.
본 발명의 제5 특징에 따른 Fin 전계효과트랜지스터 제조 방법은,
(a) 벌크 실리콘 기판에 단결정 실리콘으로 담장형 바디를 형성하는 단계,
(b) 상기 벌크 실리콘 기판의 표면에서 담장형 바디의 제1 높이까지 절연막을 형성하는 단계,
(c) 상기 제1 높이 이상의 담장형 바디의 측면 및 상부 표면에 게이트 절연막을 형성하는 단계,
(d) 상기 절연막 및 상기 게이트 절연막 위에 게이트 전극을 형성하되, 상기 게이트 전극은 일함수가 서로 다른 제1 게이트 전극과 제2 게이트 전극으로 이루어 지는 것을 특징으로 하는 단계,
(e) 상기 담장형 바디 중 상기 게이트 전극이 덮고 있는 영역을 제외한 나머지 영역에 소스/드레인 영역을 형성하는 단계를 포함한다.
전술한 제5 특징에 따른 FinFET 제조방법의 상기 (b) 절연막 형성 단계는
(b1) 상기 벌크 실리콘 기판의 표면 및 상기 담장형 바디의 표면을 열산화시켜 제1 절연막을 형성하는 단계, 및
(b2) 상기 제1 절연막위에 제2 절연막을 형성하는 단계;
(b3) 상기 제2 절연막 및 제1 절연막을 상기 담장형 바디의 제1 높이까지 선택적 식각하는 단계를 구비한다.
전술한 제5 특징에 따른 FinFET 제조방법의 상기 (b) 절연막 형성 단계는
(b1) 상기 벌크 실리콘 기판의 표면 및 상기 담장형 바디의 표면을 열산화시켜 제1 절연막을 형성하는 단계;
(b2) 상기 제1 절연막위에 질화막을 형성하는 단계;
(b3) 상기 질화막위에 제2 절연막을 형성하는 단계; 및
(b4) 상기 질화막 및 제2 절연막을 상기 담장형 바디의 제1 높이까지 선택적 식각하는 단계를 구비한다.
전술한 제5 특징에 따른 FinFET 제조방법의 상기 (d) 게이트 전극 형성 단계는, 상기 절연막 및 상기 게이트 절연막 위에 게이트 전극을 형성하되, 상기 게이트 전극은 제1 게이트 전극 및 상기 제1 게이트 전극의 드레인 방향 측면에 연결되는 제2 게이트 전극으로 이루어지며, 상기 제2 게이트 전극은 상기 제1 게이트 전극보다 일함수가 작은 것이 바람직하다.
전술한 제5 특징에 따른 FinFET 제조방법의 (a) 담장형 바디 형성 단계는,
(a1) 실리콘 기판에 마스크 물질로서 산화막이나 질화막 또는 산화막과 질화막을 형성하는 단계,
(a2) 상기 마스크 물질을 패터닝하여 담장형 바디용 마스크를 형성하는 단계,
(a3) 상기 담장형 바디용 마스크를 이용하여 상기 실리콘 기판을 식각하여 담장형 바디를 형성하는 단계를 포함하는 것이 바람직하다.
전술한 제5 특징에 따른 FinFET 제조방법의 상기 (c) 게이트 절연막 형성단계는, 상기 제1 높이 이상의 노출된 담장형 바디의 상부 표면 및 측면에 균일한 두께로 게이트 산화막을 형성하거나, 결정 방향성을 고려한 산화막 성장을 수행하여 측면의 (110) 방향이 상대적으로 상부 표면에서 보다 더 두껍게 산화막이 성장되도록 하거나, 담장형 바디의 상부 표면에 형성되는 게이트 절연막의 두께가 담장형 바디의 측면에 형성되는 게이트 절연막의 두께보다 두껍게 형성되도록 할 수 있다.
전술한 제5 특징에 따른 FinFET 제조방법의 상기 (b) 절연막 형성 단계, 및 (c) 게이트 절연막 형성 단계는,
담장형 바디를 형성하기 위해 초기에 기판 표면에 형성된 담장형 바디용 하드(hard) 마스크를 담장형 바디의 상부에 남도록 하는 단계,
제1 절연막, 질화막 및 제 2절연막을 순차적으로 형성하는 단계,
상기 담장형 바디의 상부에 형성된 질화막의 표면 근처까지 평탄화하는 단 계,
담장형 바디의 상부 표면으로부터 제1 깊이까지 상기 질화막을 선택적으로 식각하는 단계,
노출된 담장형 바디의 측면의 제 1절연막을 식각하여 담장형 바디의 측면이 드러나게 하는 단계,
담장형 바디의 측면이 노출된 상태에서 어닐링하는 단계,
노출된 담장형 바디의 상부 표면 및 측면에 게이트 절연막을 형성하되 담장형 바디의 상부 표면에 남아있는 절연막의 두께보다 얇게 형성하는 단계,
를 포함하여 담장형 바디의 상부 표면에 형성된 게이트 절연막의 두께가 담장형 바디의 측면에 형성된 게이트 절연막의 두께보다 두껍게 형성되도록 하는 것이 바람직하다.
전술한 제5 특징에 따른 FinFET 제조방법의 상기 (d) 게이트 전극 형성 단계는,
(d1) 게이트 절연막위에 게이트 전극 형성을 위한 다결정 실리콘막을 형성하는 단계와,
(d2) 다결정 실리콘막을 고농도의 p+로 도우핑하는 단계와,
(d3) 도우핑된 다결정 실리콘막 위에 일정 두께의 절연막을 형성하는 단계와,
(d4) 사진식각공정을 이용하여 상기 절연막 및 상기 다결정 실리콘막을 식각 하여 패터닝하는 단계와,
(d5) 상기 p+ 도핑된 다결정 실리콘막의 측면을 n+로 카운터 도우핑하는 단계를 포함하는 것이 바람직하다.
전술한 제5 특징에 따른 FinFET 제조방법의 상기 (d) 게이트 전극 형성 단계는,
(d1) 게이트 전극 형성을 위한 다결정 실리콘막을 게이트 절연막위에 형성하는 단계,
(d2) 다결정 실리콘막을 고농도의 p+로 도우핑하는 단계,
(d3) 도우핑된 다결정 실리콘막위에 일정 두께의 절연막을 형성하는 단계,
(d3) 게이트 전극용 마스크를 이용하여 상기 절연막 및 상기 다결정 실리콘막을 식각하여 패터닝하는 단계,
(d4) 얇은 두께의 질화막을 증착하고 비등방 식각하여 질화막 스페이서를 형성하여 다결정실리콘막의 측면을 가리는 단계,
(d5) 소스/드레인 영역에 일정 두께의 산화막을 성장하는 단계,
(d6) 상기 질화막 스페이서를 제거하여 p+ 다결정 실리콘의 측면이 드러나게 하는 단계,
(d7) 다결정 실리콘 위에 형성된 절연막의 중심을 기준으로 소스 영역을 포토리지스트로 가리는 단계,
(d8) 노출된 p+ 다결정 실리콘의 측면을 n+로 카운터 도우핑하는 단계를 포함하는 것이 바람직하다.
전술한 제5 특징에 따른 FinFET 제조방법의 상기 (e) 소스/드레인 영역 형성 단계는,
(e1) 게이트 전극 형성된 후, LDD (Lightly Doped Drain)를 형성하기 위한 이온주입이나 플라즈마 도우핑을 수행하거나, 일정 두께의 절연막을 스페이서로 형성한 후 LDD를 형성하기 위한 이온주입이나 플라즈마 도우핑을 수행하는 단계와,
(e2) 절연막을 이용한 스페이서를 형성하는 단계와,
(e3) 이온주입이나 플라즈마 도우핑을 수행하여 n+ HDD (Heavily Doped Drain) 소스/드레인을 형성하는 단계를 포함하는 것이 바람직하다.
본 발명의 제6 특징에 따른 FinFET 제조 방법은
(a) 벌크 실리콘 기판에 단결정 실리콘으로 이루어진 담장형 바디를 형성하는 단계와,
(b) 상기 벌크 실리콘 기판의 표면에서 담장형 바디의 상부 표면 근처까지 제 1절연막 및 제 2절연막을 순차적으로 형성하는 단계와,
(c) 상기 담장형 바디의 표면에 제 3절연막을 형성하는 단계와,
(d) 상기 제 3절연막 위에 선택적 식각성이 있는 제 4절연막 또는 반도체막을 형성하는 단계와,
(e) 게이트를 열어주는 마스크를 이용하여 포토리지스트 패턴을 형성하는 단 계와,
(f) 상기 패턴을 이용하여 상기 제 4 절연막 또는 반도체 막을 식각하고 순차적으로 제 3절연막을 식각하는 단계와,
(g) 상기 제 1, 2 절연막을 바디의 표면에서 일정 깊이까지 수직으로 식각하는 단계와,
(h) 상기 포토리지스트 패턴을 제거하는 단계와,
(i) 상기 노출된 담장형 바디의 표면 및 일부 측면에 희생 산화막을 성장하는 단계와,
(j) 채널 이온주입을 하고 어닐링을 수행하는 단계와,
(k) 상기 희생 산화막을 제거하고 표면특성 개선을 위한 어닐링 단계와,
(l) 게이트 절연막을 형성하는 단계와,
(m) 게이트 전극을 위한 다결정실리콘막을 증착하는 단계와,
(n) 상기 게이트 전극을 p+ 도우핑하고 어닐링하는 단계와,
(o) 상기 게이트를 열어준 영역에만 p+로 도우핑된 게이트를 남기되 상기 제4 절연막 또는 반도체막의 표면 근처의 아래에만 남기는 단계와,
(p) 상기 제 4절연막 또는 반도체 막을 제거하는 단계와,
(q) 상기 제 1, 2 절연막을 담장형 바디의 표면에서 일정 깊이로 식각하여 게이트 전극의 측면을 노출시키는 단계와,
(r) 드레인 방향에 있는 게이트 전극의 측벽만 n+로 카운터 도우핑하는 단계 와,
(s) 담장형 바디 중 상기 게이트 전극이 덮고 있는 영역 외의 나머지 영역에 소스/드레인 영역을 형성하는 단계를 포함하여 낮은 누설 전류를 갖는 FinFET을 제조할 수 있게 된다.
바람직한 제1 실시예
이하, 첨부된 도면을 참조하여 본 발명의 바람직한 제1 실시예에 따른 낮은 누설 전류를 갖는 FinFET의 구조 및 그 제조 방법을 구체적으로 설명한다.
도 4는 본 발명의 바람직한 제1 실시예에 따른 낮은 누설 전류를 갖는 Fin 전계효과트랜지스터를 도시한 도면으로서, 설명과 이해의 편의를 위해 FinFET 소자의 배선을 위한 금속층, 콘택 및 절연층은 제외하고 주요 부분만을 도시하였다. 도 4의 (a)는 본 발명의 바람직한 제1 실시예에 따른 FinFET에 대한 사시도이며, (b)는 평면도이며, (c)는 A-A'방향에 따른 단면도이다.
본 발명의 제1 실시예에 따른 FinFET(40)은 기판(410), 담장형 바디(420), 소자 격리막(450), 게이트 절연막(460), 제1 게이트 전극(470), 제2 게이트 전극(480), 소스/드레인 영역(490, 492)을 포함한다.
상기 기판(410)은 벌크 실리콘 기판을 사용한다.
상기 담장형 바디(420)는 상기 기판(410)위에 형성되며, d1은 담장형 바디의 폭을 나타내는 것으로 2 nm ~ 200 nm 사이의 범위에서 그 폭이 결정된다. d7은 담장형 바디(420)의 전체 높이로서, 50 nm ~ 900 nm 사이의 범위에서 결정된다. d2는 소자 격리막(450) 위로 돌출된 담장형 바디의 높이를 나타내는 것으로서, 2 nm ~ 200 nm 사이의 범위에서 그 높이가 결정되는데, 이 높이는 결국 담장형 바디(420)의 측면에 형성되는 채널의 높이가 된다. 한편, 도 4의 (a)에서는 편의상 담장형 바디(420)의 상부면의 코너를 90 °로 표시하였지만 예각 또는 둔각으로도 형성할 수 있고, 또한 코너를 둥글게 하거나 또는 상부 모양을 반원 모양으로 다양하게 형성할 수 있다.
상기 게이트 절연막(460)은 상기 담장형 바디(420)의 측면 및 상부 표면에 소정의 두께로 형성되는 게이트 산화막이다. 상기 게이트 절연막(460)에 있어서, 담장형 바디(420)의 측면에 형성되는 게이트 절연막은 0.5 nm ~ 10 nm 사이의 두께로 형성되고, 담장형 바디(420)의 상부 표면에 형성되는 게이트 절연막은 0.5 nm ~ 200 nm 사이의 두께로 형성한다. 이때, 담장형 바디의 상부 표면 및 측면에 형성되는 게이트 절연막(460)의 두께는 전체적으로 균일하게 형성할 수도 있으며, 상부 표면과 측면의 두께를 서로 다르게 형성할 수도 있다.
특히, 담장형 바디(420)의 상부 표면에 형성되는 게이트 절연막(460)에 있어서, 채널의 안쪽 영역에 해당하는 게이트 절연막은 0.5 ~ 200 nm 사이의 두께(d8)로 형성하고 소스/드레인 영역쪽으로 갈수록 점차 두껍게 하되 최종적으로 0.6 nm ~ 201 nm 사이의 두께(d9)가 되도록 한다.
본 발명의 제1 실시예에 따른 FinFET의 게이트 전극은 일함수가 서로 다른 제1 게이트 전극(470) 및 제2 게이트 전극(480)으로 이루어지며, 상기 제1 게이트 전극(470)과 제2 게이트 전극(480)은 서로 전기적으로 접촉하여 형성되고, d3는 제1 게이트 전극 및 제2 게이트 전극의 전체 길이를 나타낸다.
제1 게이트 전극(470)은 소오스 측에 있는 게이트 전극으로서, 일함수가 큰 물질로 형성된다. 따라서, 본 발명에 따른 FinFET 소자의 문턱 전압은 일함수가 큰 제1 게이트 전극(470)에 의하여 주로 결정된다. 한편, 제2 게이트 전극(480)은 드레인 측에 있는 게이트 전극으로서, 제1 게이트 전극(470)보다 낮은 일함수를 가지며, 그 길이(d4)는 전체 게이트 전극의 길이(d3)의 1/2 보다 작고 0.1 nm보다 큰 범위에서 결정된다.
상기 제1 게이트 전극(470)과 제2 게이트 전극(480)은 서로 같은 물질로 구성하되 불순물 도우핑의 유형을 바꾸어 제2 게이트 전극(480)의 일함수를 작게 할 수도 있으며, 제1 게이트 전극(470)과 제2 게이트 전극(480)의 물질을 서로 다르게 하여 제2 게이트 전극(480)의 일함수를 작게 할 수 있다. 또한, 본 발명에 따른 게이트 전극의 다른 실시 형태는 제1 게이트 전극(470)과 제2 게이트 전극(480)의 물질 및 불순물 도우핑 유형을 모두 달리하여 제2 게이트 전극(480)의 일함수를 제1 게이트 전극(470)의 일함수보다 작게 할 수도 있다.
제1 게이트 전극(470)과 제2 게이트 전극(480)은 다결정 실리콘, 다결정 SiGe, 다결정 Ge, 비정질 실리콘, 비정질 SiGe, 비정질Ge, 실리콘이나 Ge 같은 반도체 재료를 사용하거나, 다양한 금속과의 실리사이드, 각종 금속산화물, 다양한 일함수의 금속, TaN, TiN, WN와 같은 이원계 금속 등을 사용할 수 있다.
소자 격리막(450)은 소자 격리 산화막 또는 필드 산화막이라고도 불리어지는데, 담장형 바디(420)의 측면에 형성되어, 해당 소자가 인접한 소자와 전기적으로 격리(isolation)시키게 된다. 상기 소자 격리막(450)의 두께는 d5로 표시되어 있으 며, d5는 50 nm ~ 700 nm의 범위에서 결정된다. 본 발명의 제1 실시예에 따른 소자 격리막(450)은 제1 절연막 및 제2 절연막으로 구성될 수 있으며, 상기 제1 절연막은 상기 담장형 바디가 형성된 실리콘 기판의 표면 및 담장형 바디의 표면을 열산화시켜 형성된 열산화막으로 이루어지며, 제2 절연막은 상기 열산화막위에 산화막을 증착시켜 형성할 수 있게 된다.
소오스/드레인 영역(490, 492)는 담장형 바디(420)의 소정의 영역에 형성되되, 담장형 바디 중 제1 게이트 전극(470)및 제2 게이트 전극(480)이 형성된 영역의 양 측에 형성된다. 이때, 상기 소오스/드레인 영역의 일부는 상기 제1 게이트 전극 및 제2 게이트 전극의 일부와 겹칠 수도 있으며, 겹치지 않을 수도 있다.
상기 소오스/드레인 영역(490, 492)의 깊이(d6)는 담장형 바디의 표면에서 수직방향으로 정의되며, d6는 5 nm ~ 500 nm의 범위에서 결정된다. 또한, 상기 소오스/드레인(490, 492)이 게이트 전극(470, 480)과 겹치게 되는 경우, 그 길이는 0.1nm ~ 30 nm 의 사이에서 결정된다.
담장형 바디(420)와 기판(410)이 만나는 부분('B')의 코너는 직각 또는 둥글게 형성될 수 있다.
도 4에서는 도시되어 있지 않지만, FinFET 소자의 배선을 위해서는 콘택 영역이 소스/드레인 및 게이트 전극에 각각 형성되어야 한다. 소자의 집적도를 개선하고 콘택 저항을 줄이기 위해 금속 층과 접촉하도록 하는 콘택 영역의 크기는 담장형 바디(420)의 폭과 유사하거나 더 크게 형성할 수 있고, 콘택이 더 크게 형성된 경우에는 소오스/드레인 영역(490)이 형성된 담장형 바디의 상부 표면 및 측면 일부에도 콘택이 되도록 할 수 있다.
소오스/드레인 영역(490)이 형성되는 담장형 바디의 폭을 제1 및 제2 게이트 근처의 채널이 형성되는 담장형 바디의 폭 보다 크게 형성하여 소오스/드레인 영역의 저항을 줄일 수 있다. 본 발명에 따른 FinFET 소자에서는 제2 게이트 전극(480)의 일함수를 작게 함으로써, 제2 게이트 전극과 겹치는 드레인 영역에서 게이트로부터 담장형 바디 방향으로의 전계를 줄이는 것은 물론이고 드레인 바이어스에 의한 수평전계도 줄이는 효과를 가져온다. 그 결과, 본 발명의 목적인 GIDL이 감소하게 되고, 부가적으로 드레인 전압에 의한 전계를 줄임으로써, 핫 캐리어(hot carrier) 발생도 억제할 수 있기 때문에, 소자의 내구성도 개선할 수 있다.
도 4의 (c)는 도 4의 (a)의 A-A'를 따라 절개하여 도시한 단면도이다. 도 4의 (c)를 통해, 게이트 절연막(460)의 두께 프로파일을 볼 수 있다. 제2 게이트 전극(480)와 드레인 영역이 겹치는 영역에 있어서, 게이트 절연막(460)의 두께(d9)가 채널에서 드레인 영역(492)으로 가면서 두껍게 형성되도록 하여 GIDL (Gate Induced Drain Leakage)을 줄이도록 한다. 여기서, 채널 영역의 게이트 절연막의 두께(d8)는 0.5 nm ~ 200 nm 범위에서 결정되는데 비해, 제2 게이트와 드레인이 겹치는 영역에서의 게이트 절연막의 두께(d9)는 0.6 nm ~ 201 nm의 범위에서 결정되도록 한다. 본 발명의 다른 실시형태에서는, 채널이 형성되는 담장형 바디에 비해 소오스/드레인 영역이 형성되는 담장형 바디의 두께를 더 얇게 형성할 수 있다.
이하, 도 5 및 도 6을 참조하여 전술한 구성을 갖는 낮은 누설전류를 갖는 FinFET의 제조 과정을 구체적으로 설명한다. 도 5를 참조하면, 본 발명에 따른 FinFET을 제조하는 과정은, 벌크 실리콘 기판(410)에 단결정 실리콘으로 담장형 바디(420)를 형성하는 단계(단계 500), 상기 벌크 실리콘 기판의 표면에서 담장형 바디의 일정 높이까지 제 1절연막 및 제 2절연막을 형성하는 단계(단계 510), 상기 제1 절연막 및 제2 절연막 위로 돌출된 담장형 바디의 측면 및 상부에 게이트 절연막을 형성하는 단계(단계 520), 상기 제 1, 2절연막이나 게이트 절연막 위에 게이트를 형성하되 일함수가 큰 게이트 물질과 일함수가 작은 게이트 물질로 된 게이트 전극으로 형성하는 단계(단계 530), 상기 게이트 전극이 덮고 있는 담장형 바디를 제외한 담장형 바디에 소오스/드레인 영역을 형성하는 단계(단계 540), 상기 제 1, 2절연막, 게이트 절연막 및 게이트 전극 위에 금속층과의 전기적 격리를 위한 절연막을 형성하는 단계(단계 550), 상기 소오스, 드레인, 게이트에 콘택을 형성하고 배선을 위한 금속층을 형성하는 단계(단계 560)를 포함하고, 이후의 단계는 기존의 단계를 따른다. 이하 전술한 각 단계에 대하여 구체적으로 설명한다.
도 6의 (a)는 벌크 실리콘 기판(410)위에 담장형 바디(420)를 형성하는 단계(단계 500)에 의해 형성된 중간 상태의 단면도이다. 담장형 바디 형성 단계(단계 500)는, 실리콘 기판에 하드(hard) 마스크 물질로 사용될 절연막(예:산화막, 질화막, 또는 산화막과 질화막)을 형성하는 단계(단계 502)과, 상기 하드마스크용 절연막을 패터닝하여 담장형 바디를 정의하기 위한 액티브 마스크를 형성히는 단계(단계 503)와, 상기 액티브 마스크를 이용하여 실리콘 기판을 식각하여 담장형 바디를 형성하는 식각단계(단계 504)와, 담장형 바디의 표면을 개선하고, 바디의 폭을 제어하거나 바디의 상부 코너를 둥글게 하기 위하여 적어도 1회이상 산화막을 성장 및 제거하거나 수소 어닐하는 단계(단계 505)와, 담장형 바디의 표면을 개선하기 위한 수소와 같은 특별한 가스 분위기에서 어닐링하는 단계(단계 506)를 포함하여 수행된다.
도 6의 (b)는 단계 510에 의하여 상기 벌크 실리콘 기판(410)의 표면에서 담장형 바디(420)의 제1 높이까지 소자 격리막이 형성된 중간 상태를 도시한 단면도이다. 상기 소자 격리막은 제1 절연막(431) 및 제2 절연막(450)으로 구성된다. 상기 소자 격리막 형성 단계(단계 510)는, 실리콘 기판 및 형성된 담장형 바디의 표면을 열산화시켜 제 1절연막(431)을 형성하는 단계(단계 511)와, 상기 제1절연막 위에 제 2절연막(450)을 증착하여 형성하는 단계(단계 512)와, 제 2절연막을 담장형 바디의 표면 근처까지 균일하게 평탄화시키는 단계(단계 513)와, 제1, 2절연막을 담장형 바디의 상기 제1 높이까지 식각하는 단계(단계 514)를 포함하여 수행된다. 이때, 상기 제1 높이는 상기 제2 절연막(450)의 상부 표면을 의미한다.
도 6의 (c)는 단계 520 및 단계 530에 의하여 상기 제1 절연막 위로 돌출된 담장형 바디 영역의 측면 및 상부에 게이트 절연막(460) 및 게이트 전극(470)이 형성된 후 제1 게이트 전극을 따라 담장형 바디를 가로질러 절단한 단면을 도시한 것이다. 상기 게이트 절연막 형성 단계(단계 520)는, 담장형 바디의 상부 표면으로부터 일정 깊이까지 상부 표면 및 측면이 노출된 상태에서 담장형 바디의 표면 특성을 개선시키는 어닐링 단계(단계 521)와, 노출된 담장형 바디의 상부 표면 및 측면에 거의 같은 두께의 게이트 산화막을 형성하는 단계(단계 522)를 포함하여 수행된다.
한편, 본 발명의 제조 방법 중 게이트 절연막 형성 단계(단계 520)의 다른 실 시 형태는, 담장형 바디를 형성하되 상기 담장형 바디는 기판이 되는 실리콘 웨이퍼의 플랫존(flat zone) 또는 노치(notch)와 나란하거나 수직이 되도록 형성하는 단계(단계 525)와, 제 1절연막 및 제 2절연막을 담장형 바디의 일정 높이까지 순차적으로 형성하거나, 제1 절연막과 질화막을 담장형 바디의 일정 높이까지 형성하고 제 2절연막은 담장형 바디의 표면 근처까지 형성되도록 하는 단계(단계 527)와, 담장형 바디의 상부 표면으로부터 일정 깊이까지 상부 표면 및 측면이 노출된 상태에서 실리콘 바디의 표면 특성을 개선할 수 있는 어닐링 단계(단계 528)와, 노출된 실리콘 바디의 상부 표면 및 측면에 결정 방향성을 고려하여 산화막을 성장시켜 산화막이 측면의 (110) 방향으로 상대적으로 더 두껍게 성장되도록 하는 단계(단계 529)를 포함하여, 담장형 바디의 상부 표면에 형성된 게이트 절연막의 두께가 담장형 바디의 측면에 형성된 게이트 절연막의 두께보다 얇게 형성되도록 하는 것을 특징으로 한다.
한편, 본 발명의 제조 방법 중 게이트 절연막 형성 단계(단계 520)의 또 다른 실시 형태는, 담장형 바디를 형성하기 위해 초기에 실리콘 표면에 형성된 hard 마스크 물질인 산화막 중 담장형 바디의 상부에 형성된 산화막은 제거하지 않고 남기는 단계와, 제 1절연막, 질화막 및 제 2절연막을 순차적으로 형성하고 담장형 바디의 상부 표면에 형성된 질화막의 표면 근처까지 평탄화하는 단계와, 질화막을 선택적으로 식각하여 담장형 바디의 상부에서 일정 깊이까지 형성하는 단계와, 노출된 측면의 제 1절연막을 식각하여 담장형 바디의 측면이 드러나게 하는 단계와, 담장형 바디의 측면이 노출된 상태에서 실리콘 바디의 표면 특성을 개선할 수 있는 어 닐링 단계와, 노출된 담장형 바디의 상부 표면 및 측면에 게이트 절연막을 성장하는 단계를 포함하여, 담장형 바디의 상부 표면에 남아있는 절연막의 두께 보다 얇게 형성하는 것을 특징으로 한다.
도 6의 (d)는 단계 530 및 단계 540에 의하여 게이트 전극(470, 480) 및 소오스(490) 및 드레인(492)이 형성된 후 담장형 바디를 따라서 채널 길이 방향으로 절단하여 중간 상태를 도시한 사시도이다. 도 7은 본 발명의 바람직한 실시예에 따른 FinFET에 있어서, 높은 일함수의 제1 게이트 전극(470)와 낮은 일함수의 제2 게이트 전극(480)으로 이루어지는 게이트 전극을 형성하는 과정을 순차적으로 도시한 단면도이다. 이하, 도 7을 참조하여 게이트 전극 형성 과정을 순차적으로 설명한다.
먼저 도 7의 (a)에 도시된 바와 같이, 게이트 절연막(460) 형성후 게이트 전극을 형성하기 위한 다결정 실리콘막을 형성하고, NMOS 셀 소자를 위해 다결정 실리콘막을 높은 농도의 p+로 도우핑한 후, 다결정 실리콘막 위에 일정 두께의 절연막(411)을 형성하고, 사진식각공정을 이용하여 상기 절연막 및 다결정 실리콘막을 식각하여 게이트 전극(470)을 형성한다.
다음, 도 7의 (b)에 도시된 바와 같이, 전체 표면에 포토리지스트막을 형성한 후 패터닝하여, 드레인 영역 방향으로 포토리지스트막을 제거하고, 다결정 실리콘막 위에 형성된 절연막의 중심을 기준으로 소스가 될 액티브 영역을 포토리지스트(412)로 가린다. 다음, 상기 포토리지스트(412)를 마스크로 하여, 플라즈마 도우 핑 방법이나 tilt 이온주입을 함으로써 상기 노출된 p+ 다결정 실리콘막의 측면을 n+로 카운터 도우핑하여 제2 게이트 전극(480)을 형성한다.
다음, 도 7의 (c)에 도시된 바와 같이, 포토리지스트(412)를 제거함으로써, 높은 일함수를 갖는 제1 게이트 전극(470) 및 낮은 일함수를 갖는 제2 게이트 전극(480)으로 구성되는 게이트 전극이 완성된다.
전술한 게이트 전극 형성 단계(단계 530)에 대한 다른 실시 형태는, 게이트 절연막 형성후 게이트 전극 형성을 위한 다결정 실리콘막을 형성하고 NMOS 셀 소자를 위해 다결정 실리콘막을 고농도의 p+ 로 도우핑한 후, 다결정 실리콘막위에 일정 두께의 절연막(411)을 형성하고, 사진식각공정을 이용하여 상기 절연막 및 상기 다결정 실리콘막을 식각하여 게이트 전극(470)을 형성하는 단계와, 얇은 두께의 질화막을 증착하고 비등방 식각하여 스페이서 형태로 노출된 다결정실리콘막의 측면을 가리는 단계와, 소스/드레인 영역에 일정 두께의 산화막을 성장하는 단계와, 질화막 스페이서를 제거하여 p+ 다결정 실리콘막의 측면이 드러나게 하는 단계와, 다결정 실리콘막 위에 형성된 절연막의 중심을 기준으로 소스 영역을 포토리지스트로 가리는 단계와, 플라즈마 도우핑 방법이나 tilt 이온주입을 통해 노출된 p+ 다결정 실리콘막의 측면을 n+로 카운터 도우핑하는 단계를 포함하여 수행된다.
전술한 단계들에서, 다결정실리콘막 위에 있는 절연막의 중심을 기준으로 소스 영역을 가리는 포토리지스트를 사용하지 않고 후속 단계를 수행할 수도 있으며, 이 경우 식각된 게이트 전극의 양쪽 측벽이 n+로 카운터 도우핑된다. 그 결과, 본 발명에 따른 FinFET에 있어서, 제1 게이트 전극으로 작용하는 p+ 다결정 실리콘막의 양 측면에 제2 게이트 전극으로 작용하는 n+ 다결정 실리콘막이 형성된다.
도 6의 (d)에서, 상기 소오스/드레인 형성 단계(단계 540)은, 게이트 전극이 형성된 후 LDD (Lightly Doped Drain)를 형성하기 위한 이온주입이나 플라즈마 도우핑을 수행하거나, 또는 게이트 전극이 형성된 후 일정 두께의 절연막을 스페이서로 형성한 후 LDD를 형성하기 위한 이온주입이나 플라즈마 도우핑을 수행하는 단계(단계 542)와, 절연막을 이용한 스페이서를 형성하는 단계(단계 543)와, NMOS 셀 소자를 위한 n+ HDD (Heavily Doped Drain)을 위한 이온주입이나 플라즈마 도우핑을 수행하는 단계(단계 544)를 포함한다.
전술한 소오스/드레인 형성 단계(단계 540)의 다른 실시 형태는, 게이트 전극이 형성된 후 LDD 없이 HDD를 위한 이온주입이나 플라즈마 도우핑을 수행하는 단계 또는 게이트 전극이 형성된 후 절연체를 이용한 스페이서를 형성하고 LDD 없이 HDD를 위한 이온주입이나 플라즈마 도우핑을 수행하는 단계를 포함한다.
한편, 본 발명의 바람직한 실시예에 따른 FinFET의 제조 방법에 대한 다른 실시 형태는, 다마씬(damascene) 공정 (또는 reverse 게이트 공정)을 이용하여 게이트 전극을 형성하는 방법이다.
상기 다마씬 공정을 이용한 게이트 전극 형성 단계는, 벌크 실리콘 기판에 단 결정 실리콘으로 된 담장형 바디를 형성하는 단계와, 상기 벌크 실리콘 기판의 표면에서 담장형 바디의 상부 표면 근처까지 제 1절연막 및 제 2절연막을 형성하는 단계와, 상기 담장형 바디의 표면에 제 3절연막을 형성하는 단계와, 상기 제 3절연막 위에 선택적 식각성이 있는 제 4절연막 또는 반도체 막을 형성하는 단계와, 게이트를 열어주는 마스크를 이용하여 웨이퍼에 포토리지스트 패턴을 형성하는 단계와, 상기 제 4 절연막 또는 반도체 막을 식각하고 순차적으로 제 3절연막을 식각하는 단계와, 상기 제 1, 2 절연막을 바디의 표면에서 일정 깊이까지 수직으로 식각하는 단계와, 상기 남아있는 포토리지스트를 제거하는 단계와, 상기 노출된 담장형 바디의 표면 및 일부 측면에 희생 산화막을 성장하는 단계와, 채널 이온주입을 하고 어닐링을 수행하는 단계와, 상기 희생 산화막을 제거하고 표면특성 개선을 위한 어닐링 단계와, 게이트 절연막을 형성하는 단계와, 게이트 전극을 위한 다결정실리콘막을 증착하고 평탄화하여 게이트 전극용 마스크에 의해 정의되어 식각된 홈에만 다결정 실리콘 게이트 전극을 남기는 단계와, 상기 게이트 전극을 p+ 도우핑하고 어닐링하는 단계와, 상기 제 4절연막 또는 반도체 막을 제거하는 단계와, 상기 제 1, 2 절연막을 담장형 바디의 표면에서 일정 깊이로 식각하여 게이트 전극의 측면이 드러나게 하는 단계와, 플라즈마 도우핑 또는 이온주입을 통해 드레인 방향의 게이트 전극의 측벽만 n+로 카운터 도우핑하는 단계와, 담장형 바디 중 상기 게이트 전극이 덮고 있는 영역을 제외한 나머지 영역에 소스/드레인을 형성하는 단계와, 상기 제 1, 2절연막, 게이트 절연막 및 게이트 전극 위에 금속층과의 전기적 격리를 위한 절연막을 형성하는 단계와, 상기 소스, 드레인, 게이트에 콘택을 형성하고 배선을 위한 금속층을 형성하는 단계를 포함한다.
제2 실시예
이하, 본 발명의 제2 실시예에 따른 낮은 누설 전류를 갖는 FinFET을 구체적으로 설명한다. 도 8의 (a)는 본 발명의 제2 실시예에 따른 FinFET을 도시한 사시도이며, (b)는 A-A' 방향을 따라 도시한 단면도이다. 도 8을 참조하면, 제2 실시예에 따른 FinFET(80)은 기판(810), 담장형 바디(820), 게이트 절연막(830), 제1 절연막(832), 질화막(840), 제2 절연막(850), 제1 게이트 전극(870), 제2 게이트 전극(880), 소오스/드레인 영역(890, 892)을 포함한다. 제2 실시예에 따른 FinFET을 구성하는 구성 요소에 대한 설명 중 제1 실시예의 구성 요소와 중복되는 설명은 편의상 생략한다.
상기 제2 절연막(850)은 해당 소자를 이웃한 소자와 전기적으로 분리시키기 위한 소자 격리막으로서 필드 산화막이라고도 한다. 상기 제2 절연막(850)과 질화막(840)을 바디의 표면 부근까지 평탄화시키고 질화막을 선택적으로 일정 깊이(d2)까지 식각하여 담장형 바디(820)의 상부 측벽이 드러나게 한다. 이 경우 제2 절연막(850)의 두께(d5)는 도 4의 경우에 비해 상대적으로 두껍게 형성되도록 하여 기생용량을 줄일 수 있도록 한다. 담장형 바디(820)의 상부 표면으로부터 수직방향으로 2 nm ~ 200 nm까지의 범위로 질화막(840)을 제거하여, 담장형 바디(820)의 상부 측벽을 드러나게 할 때 좀 더 분명하게 드러나게 할 수 있다. 상기 질화막(840)의 두께(d10)는 2 nm ~ 200 nm 범위에서 형성하는 것이 바람직하다.
이하, 도 9를 참조하여 전술한 제2 실시예에 따른 FinFET을 제조하는 과정을 개략적으로 설명한다. 제2 실시예에 따른 FinFET 제조 과정은, 벌크 실리콘 기판에 단결정 실리콘으로 된 담장형 바디를 형성하는 단계(단계 900)와, 상기 벌크 실리콘 기판의 표면에서 담장형 바디의 상부 표면 근처까지 제1 절연막, 질화막 및 제2 절연막을 형성한 후 질화막을 깊이 d2까지 선택적으로 식각하고, 담장형 바디의 측벽의 제1 절연막을 제거하는 단계(단계 910)와, 상기 제1 절연막 위로 돌출된 담장형 바디 영역의 측면 및 상부 표면에 게이트 절연막을 형성하는 단계(단계 920)와, 상기 제 1, 2절연막이나 질화막 및 게이트 절연막 위에 게이트 전극을 형성하되 일함수가 큰 게이트 물질과 일함수가 작은 게이트 물질을 이루어진 게이트 전극을 형성하는 단계(단계 930)와, 담장형 바디 중 상기 게이트 전극이 덮고 있는 영역을 제외한 나머지 영역에 소스/드레인 영역을 형성하는 단계(단계 940)와, 상기 제 1, 2절연막, 게이트 절연막 및 게이트 전극 위에 금속층과의 전기적 격리를 위한 절연막을 형성하는 단계(단계 950)와, 상기 소스, 드레인, 게이트 전극에 콘택을 형성하고 배선을 위한 금속층을 형성하는 단계(단계 960)를 포함하며, 이후의 단계는 기존의 단계를 따른다.
전술한 단계 중 제 1절연막, 질화막 및 제2 절연막 형성 단계(단계 910)는, 실리콘 기판 및 담장형 바디의 표면을 열산화하여 제1 절연막을 형성하는 단계와, 질화막 및 제2 절연막을 순차적으로 형성하는 단계와, 제2 절연막을 담장형 바디의 상부 표면에 형성된 제1 절연막 및 질화막의 표면 근처까지 웨이퍼 전면에서 평탄화하는 단계와, 질화막을 선택적으로 식각하여 담장형 바디의 상부 표면에서 일정 깊이까지 식각하는 단계와, 담장형 바디의 표면 및 측면에 노출된 제 1절연막을 식각하는 단계를 포함하여 수행된다.
본 발명에 따른 제2 실시예에 있어서 질화막(840)에 관련된 것을 제외한 모든 단계조건 및 각 구성 요소의 크기(geometry)는 제1 실시예에 언급된 내용과 동일하다. 또한 제1 실시예에서 설명한 다마신 게이트 단계도 유사하게 제2 실시예의 구조의 소자를 형성하기 위해 적용될 수 있다.
제3 실시예
이하, 도 10을 참조하여 본 발명의 제3 실시예에 따른 낮은 누설 전류를 갖는 FinFET의 구조를 구체적으로 설명한다. 본 실시예에 따른 FinFET은 게이트 전극을 제외한 나머지의 구성 요소는 전술한 제1 실시예의 그것들과 동일하므로, 중복되는 설명은 생략한다.
도 10은 본 발명의 제3 실시예에 따른 FinFET(101)을 도시한 사시도 및 평면도이다. 도 10을 참조하면, 본 발명의 제3 실시예에 따른 FinFET은 일함수가 작은 제2 게이트 전극(1080, 1082)을 일함수가 큰 제1 게이트 전극(1070)의 양 측면에 각각 배치하여 구성된다. 전술한 구성을 갖는 게이트 전극에 의하여, 드레인 영역 및 소스 영역 모두가 일함수가 낮은 제2 게이트 전극(1080, 1082)과 겹치게 된다. 이렇게 함으로써, GIDL을 줄이는데 도움이 되지만 소자의 문턱전압을 떨어뜨릴 가능성이 높다.
전술한 제3 실시예에 따른 게이트 전극의 구조는 전술한 제1 실시예 및 제2 실시예에 개시된 FinFET에 모두 적용될 수 있다.
제4 실시예
이하, 도 11을 참조하여 본 발명의 제4 실시예에 따른 낮은 누설 전류를 갖는 FinFET(111)의 구조를 구체적으로 설명한다. 본 실시예에 따른 FinFET은 게이트 전극을 제외한 나머지의 구성 요소는 전술한 제1 실시예의 그것들과 동일하므로, 중복되는 설명은 생략한다.
도 11은 본 발명의 제4 실시예에 따른 FinFET을 도시한 사시도 및 평면도이다. 도 11을 참조하면, 본 발명의 제4 실시예에 따른 FinFET은 일함수가 큰 제1 게이트전극(1170)과 일함수가 작은 제2 게이트 전극(1180)의 사이에 전기적 절연을 위해 추가의 격리용 절연막(1182)을 더 구비한다. 상기 추가의 격리용 절연막(1182)의 두께(d12)는 0.5 nm ~ 10 nm 사이에서 결정된다.
전술한 제4 실시예에 따른 게이트 전극의 구조는 전술한 제1 실시예 및 제2 실시예에 개시된 FinFET에 모두 적용될 수 있다.
제5 실시예
이하, 도 12를 참조하여 본 발명의 제5 실시예에 따른 낮은 누설 전류를 갖는 FinFET(121)의 구조를 구체적으로 설명한다.
도 12는 본 발명의 제5 실시예에 따른 FinFET을 도시한 사시도 및 평면도이다. 도 12를 참조하면, 본 발명의 제5 실시예에 따른 FinFET은, 일함수가 큰 제1 게이트 전극(1270), 상기 제1 게이트 전극(1270)의 양 측면에 각각 형성된 제1 및 제2 격리용 절연막(1271, 1272), 상기 제1 격리용 절연막(1271) 및 상기 제2 격리용 절연막(1272)을 개재하여 상기 제1 게이트 전극(1270)의 양 측면에 각각 형성된 제2 게이트 전극(1280)을 구비한다. 상기 제2 게이트 전극(1280)은 상기 제1 게이트 전극(1270)의 일함수보다 작은 물질로 이루어진다.
상기 제1 절연막(1271) 및 제2 절연막(1272)의 두께(d12)는 0.5 nm ~ 10 nm 사이에서 결정되는 것이 바람직하다.
담장형 바디의 구조의 다양한 실시 형태
이하, 전술한 본 발명에 따른 제1 실시예 내지 제5 실시예에 개시된 담장형 바디(420, 920, 1020, 1120, 1220)의 구조를 구체적으로 설명한다.
도 13은 본 발명에 따른 담장형 바디의 상부 영역의 구조에 대한 다양한 실시 형태를 도시한 단면도들이다. 도 13을 참조하면, (a)에서는 담장형 바디의 상부 표면의 모서리가 직각으로 형성된 것을 도시하고 있고, (b)에서는 담장형 바디의 상부 표면의 모서리가 둥글게 형성된 것을 도시하고 있다. 한편, 담장형 바디의 상부 표면의 모서리는 둥글게 형성하는 것이 보다 더 바람직하며, 이 경우 게이트 전극으로부터 전계가 집중되는 것을 막아 소자의 내구성을 개선시킬 수 있게 된다.
한편, 담장형 바디(420)의 본체는 전체적으로 기판(410)에 대하여 수직으로 형성되어 있으며, 기판(410)과 담장형 바디(420)가 만나는 부분('C')은 둥글게 형성되도록 한다.
도 14는 본 발명에 따른 담장형 바디의 하부 영역의 구조에 대한 다양한 실시 형태를 도시한 단면도들이다. 도 13의 (b)에서와 같이 담장형 바디의 표면에서 기판 까지의 두께를 일정하게 유지하는 것이 기본이다. 도 14를 참조하면, (a)에서는 담장형 바디의 폭이 상부 표면(d1)으로부터 하부 표면(d3)까지 균일하게 증가하도 록 형성된 것을 도시하고 있고, (b)에서는 담장형 바디의 폭이 상부 표면(d1)으로부터 소자 격리막의 표면(d1)까지는 동일하며 소자 격리막의 표면으로부터 하부 표면(d3)까지는 균일하게 증가하도록 형성된 것을 도시하고 있다.
도 14의 (a)에 도시된 바와 같이, 담장형 바디의 폭이 바디의 상부에서 기판(410)으로 갈수록 점차 넓어지는 프로파일은 통상 단계를 수행하면 생길수 있으며, 이 경우 기판(410)으로 연결되는 담장형 바디의 저항을 감소시킬 수 있다.
한편, 본 발명에 따른 FinFET의 채널은 바디 상부 표면으로부터 소자 격리막 표면까지의 깊이(d2)까지 형성되는데, 담장형 바디의 표면에서 d2까지 담장형 바디의 폭이 증가하고 있기 때문에 문턱전압도 함께 증가하게 된다.
도 14의 (b)에 도시된 바와 같이, 채널이 형성되는 영역의 담장형 바디의 폭(d1)과 깊이(d2)는 일정하게 형성하고 그 아래의 담장형 바디는 기판(410)으로 가면서 점차 넓어지게 형성한 구조를 보이는데, 이 경우 일정한 폭을 가진 담장형 바디에 소자의 채널을 형성함으로써 소자의 문턱전압이 일정하게 되는 특징이 있다.
이상에서 본 발명에 대하여 그 바람직한 실시예를 중심으로 설명하였으나, 이는 단지 예시일 뿐 본 발명을 한정하는 것이 아니며, 본 발명이 속하는 분야의 통상의 지식을 가진 자라면 본 발명의 본질적인 특성을 벗어나지 않는 범위에서 이상에 예시되지 않은 여러 가지의 변형과 응용이 가능함을 알 수 있을 것이다. 그리고, 이러한 변형과 응용에 관계된 차이점들은 첨부된 청구 범위에서 규정하는 본 발명의 범위에 포함되는 것으로 해석되어야 할 것이다.
도 15는 본 발명에 따른 낮은 누설 전류를 갖는 FinFET에 있어서, 도 14에 도시된 구조의 낮은 일함수를 갖는 제2 게이트 전극의 길이 변화에 따른 소자의 ID-VGS 특성을 도시한 그래프이다. 도 15의 FinFET에 있어서, 전체 게이트 길이는 50 nm로 고정되어 있고, 담장형 바디의 폭(d1)은 20 nm, 담장형 바디의 측면 채널 높이(d2)는 50 nm, 기판 농도는 p 형으로 1017 cm-3, 게이트 산화막의 두께는 3 nm, 드레인 전압은 1.5 V로 고정되어 있다. 그리고, 담장형 바디의 상부에서 d2 거리 약간 아래에 피크 값이 31018 cm-3의 p 형 불순물이 가우시안 함수 형태로 도우핑되어 있어, 담장형 바디의 상부에서 d2 만큼 아래에 형성될 수 있는 소스와 드레인 사이의 펀치쓰루(punchthrough)를 해결하고 있다. 도 15에 도시된 바와 같이, 낮은 일함수의 n+ 영역의 길이는 0에서 50 nm까지 바꾸어 가면서 그 특성을 살펴보았다. n+ 영역이 0이라는 것은 사실상 게이트가 p+로 구성되어 있음을 의미하고, 50 nm라는 것은 완전히 n+ 게이트로 전체 게이트가 구성되어 있음을 의미한다. 드레인 전류가 10-13 A 이하의 영역에서 게이트 전압이 양에서 음으로 가면서 드레인 전류가 증가하는 것은 GIDL에 의한 것이다. DRAM 셀 소자의 특성으로서 중요한 것은 게이트 전압 (VGS)이 0 V이고 드레인 전압이 동작전압 중 최대인 경우 전류인데, 이것을 Ioff라 한다. 도 15의 결과에서 보듯이 낮은 일함수의 게이트 전극의 길이를 바꾸면 그 값이 변화함을 관찰할 수 있다.
도 16은 도 15에서 언급한 소자에 대한 Ioff 전류를 n+ 게이트 길이에 따라 도시한 그래프이다. 모든 소자의 구조 및 바이어스 조건은 도 15에서와 동일하다. 도 16에 도시된 바와 같이, 전체 길이가 50 nm인 게이트 전극에서 n+ 게이트 길이가 약 15 nm인 경우 Ioff가 가장 작음을 알 수 있다. 이와 같이 본 발명에 따른 게이트 구조를 이용하면 집적도가 뛰어난 벌크 FinFET에서 GIDL에 의한 Ioff 전류를 줄일 수 있게 되어 50 nm 이하의 게이트 길이를 갖는 향후 DRAM 셀 소자로 활용이 가능하다.

Claims (34)

  1. 벌크 실리콘 기판;
    상기 기판을 패터닝하여 형성되며, 소정의 높이와 폭, 및 소정의 길이를 갖는 담장 형태로 이루어지는 담장형 바디;
    전기적 절연 물질로 이루어지며, 상기 기판의 표면 및 상기 담장형 바디의 제1 높이까지 형성되는 절연막;
    상기 절연막위로 돌출된 담장형 바디의 측벽 및 상부 표면에 형성되는 게이트 절연막;
    상기 게이트 절연막 및 상기 절연막 위에 형성되되, 상기 담장형 바디의 길이 방향과는 수직 방향으로 형성되는 게이트 전극;
    상기 담장형 바디 중 상기 게이트 전극이 형성되지 않은 영역에 형성되는 소스/드레인 영역;
    을 포함하며, 상기 게이트 전극은 제1 게이트 전극 및 상기 제1 게이트 전극과 전기적으로 결합된 제2 게이트 전극으로 이루어지며, 상기 제2 게이트 전극은 제1 게이트 전극의 일함수보다 낮은 일함수를 가지며, 상기 제2 게이트 전극은 상기 제1 게이트 전극의 한쪽 측면에 형성되되 드레인 영역 쪽에 형성되는 것을 특징으로 하는 낮은 누설 전류를 갖는 Fin 전계효과트랜지스터.
  2. 벌크 실리콘 기판;
    상기 기판을 패터닝하여 형성되며, 소정의 높이와 폭, 및 소정의 길이를 갖는 담장 형태로 이루어지는 담장형 바디;
    전기적 절연 물질로 이루어지며, 상기 기판의 표면 및 상기 담장형 바디의 제1 높이까지 형성되는 절연막;
    상기 절연막위로 돌출된 담장형 바디의 측벽 및 상부 표면에 형성되는 게이트 절연막;
    상기 게이트 절연막 및 상기 절연막 위에 형성되되, 상기 담장형 바디의 길이 방향과는 수직 방향으로 형성되는 게이트 전극;
    상기 담장형 바디 중 상기 게이트 전극이 형성되지 않은 영역에 형성되는 소스/드레인 영역;
    을 포함하며, 상기 게이트 전극은 제1 게이트 전극, 상기 제2 게이트 전극 및 상기 제1 게이트 전극과 제2 게이트 전극의 사이에 배치되는 격리용 절연막으로 이루어지며, 상기 제2 게이트 전극은 상기 제1 게이트 전극보다 낮은 일함수를 가지며, 상기 제2 게이트 전극은 상기 격리용 절연막을 개재하여 제1 게이트 전극의 한쪽 측면에 형성되되 드레인 영역 쪽에 형성되는 것을 특징으로 하는 낮은 누설 전류를 갖는 Fin 전계효과트랜지스터.
  3. 벌크 실리콘 기판;
    상기 기판을 패터닝하여 형성되며, 소정의 높이와 폭, 및 소정의 길이를 갖는 담장 형태로 이루어지는 담장형 바디;
    전기적 절연 물질로 이루어지며, 상기 기판의 표면 및 상기 담장형 바디의 제1 높이까지 형성되는 절연막;
    상기 절연막위로 돌출된 담장형 바디의 측벽 및 상부 표면에 형성되는 게이트 절연막;
    상기 게이트 절연막 및 상기 절연막 위에 형성되되, 상기 담장형 바디의 길이 방향과는 수직 방향으로 형성되는 게이트 전극;
    상기 담장형 바디 중 상기 게이트 전극이 형성되지 않은 영역에 형성되는 소스/드레인 영역;
    을 포함하며, 상기 게이트 전극은 제1 게이트 전극 및 상기 제1 게이트 전극의 양측면에 각각 형성되는 제2 게이트 전극들로 이루어지며, 상기 제2 게이트 전극들은 상기 제1 게이트 전극보다 낮은 일함수를 가지며, 상기 제2 게이트 전극은 상기 제1 게이트 전극의 양측면에 각각 형성되되 소오스 및 드레인 영역 쪽에 각각 형성되는 것을 특징으로 하는 낮은 누설 전류를 갖는 Fin 전계효과트랜지스터.
  4. 벌크 실리콘 기판;
    상기 기판을 패터닝하여 형성되며, 소정의 높이와 폭, 및 소정의 길이를 갖는 담장 형태로 이루어지는 담장형 바디;
    전기적 절연 물질로 이루어지며, 상기 기판의 표면 및 상기 담장형 바디의 제1 높이까지 형성되는 절연막;
    상기 절연막위로 돌출된 담장형 바디의 측벽 및 상부 표면에 형성되는 게이 트 절연막;
    상기 게이트 절연막 및 상기 절연막 위에 형성되되, 상기 담장형 바디의 길이 방향과는 수직 방향으로 형성되는 게이트 전극;
    상기 담장형 바디 중 상기 게이트 전극이 형성되지 않은 영역에 형성되는 소스/드레인 영역;
    을 포함하며, 상기 게이트 전극은 제1 게이트 전극, 상기 제1 게이트 전극의 양측면에 각각 형성되는 제2 게이트 전극들, 및 상기 제1 게이트 전극과 상기 제2 게이트 전극의 사이에 배치되는 격리용 절연막들로 이루어지며, 상기 제2 게이트 전극들은 상기 제1 게이트 전극보다 낮은 일함수를 가지며, 상기 제2 게이트 전극들은 상기 제1 게이트 전극의 양측면에 각각 형성되되 소오스 및 드레인 영역 쪽에 각각 형성되는 것을 특징으로 하는 낮은 누설 전류를 갖는 Fin 전계효과트랜지스터.
  5. 제1항 내지 제4항 중 어느 한 항에 있어서, 상기 절연막은
    상기 기판 및 상기 담장형 바디의 측면에 형성되는 열산화막, 및
    상기 열산화막위에 증착되어 해당 소자를 인접한 소자와 전기적으로 분리시키는 소자 격리막을 포함하는 것을 특징으로 하는 낮은 누설 전류를 갖는 Fin 전계 효과 트랜지스터.
  6. 제1항 내지 제4항 중 어느 한 항에 있어서, 상기 절연막은
    상기 기판 및 상기 담장형 바디의 측면에 형성되는 열산화막,
    상기 열산화막위에 형성되는 질화막, 및
    상기 질화막의 상부에 증착되어 해당 소자를 인접한 소자와 전기적으로 분리시키는 필드 절연막을 포함하는 것을 특징으로 하는 낮은 누설 전류를 갖는 Fin 전계 효과 트랜지스터.
  7. 제6항에 있어서, 상기 열산화막 위에 형성되는 질화막의 두께는 2 nm ~ 200 nm 사이에서 결정되며, 상기 담장형 바디의 상부 표면에서 2 nm ~ 200 nm 사이의 범위에서 질화막을 수직방향을 식각하여 담장형 바디의 측벽을 드러나게 하고 필드 절연막의 두께는 담장형 바디의 표면 근처까지 형성된 것을 특징으로 하는 낮은 누설전류를 갖는 Fin 전계효과트랜지스터.
  8. 제1항 및 제4항 중 어느 한 항에 있어서, 상기 담장형 바디의 높이는 상기 기판의 표면으로부터 50 nm ~ 900 nm의 범위이며, 상기 담장형 바디의 폭은 2 nm ~ 200 nm 범위에서 형성되는 것을 특징으로 하는 낮은 누설전류를 갖는 Fin 전계효과트랜지스터.
  9. 제1항 및 제4항 중 어느 한 항에 있어서, 상기 담장형 바디의 상부 표면의 모서리 부분은 원형으로 이루어진 것을 특징으로 하는 낮은 누설전류를 갖는 Fin 전계효과트랜지스터.
  10. 제1항 및 제4항 중 어느 한 항에 있어서, 상기 담장형 바디의 폭은 담장형 바디의 표면에서 기판까지 균일하게 유지하거나. 담장형 바디의 상부 표면으로부터 기판으로 갈수록 점차 넓어지거나, 상부 표면으로부터 상기 제1 높이까지 균일한 폭으로 형성되고 제1 높이부터 기판까지 점차 넓어지도록 형성하는 것을 특징으로 하는 낮은 누설전류를 갖는 Fin 전계효과트랜지스터.
  11. 제1항 및 제4항 중 어느 한 항에 있어서, 상기 담장형 바디의 측면에 형성되는 측면 채널의 높이는 2 nm ~ 200 nm 사이의 범위에서 결정되는 것을 특징으로 하는 낮은 누설전류를 갖는 Fin 전계효과트랜지스터.
  12. 제1항 및 제4항 중 어느 한 항에 있어서, 상기 게이트 절연막 중 상기 담장형 바디의 측면에 형성되는 게이트 절연막의 두께는 0.5 nm ~ 10 nm 이며, 상기 담장형 바디의 상부 표면에 형성되는 게이트 절연막의 두께는 0.5 nm ~ 200 nm 로 형성하는 것을 특징으로 하는 낮은 누설전류를 갖는 Fin 전계효과트랜지스터.
  13. 제1항 및 제4항 중 어느 한 항에 있어서, 상기 담장형 바디의 측면 및 상부에 형성되는 게이트 절연막의 두께는 채널의 안쪽에서는 0.5 nm ~ 200 nm 이며, 소스/드레인 쪽으로 갈수록 채널의 두께를 점차 두껍게 하되 최종적으로 0.6 nm ~ 201 nm 인 것을 특징으로 한 낮은 누설전류를 갖는 Fin 전계효과트랜지스터.
  14. 제1항 및 제4항 중 어느 한 항에 있어서, 상기 소스/드레인 영역의 깊이는 담장형 바디의 상부 표면으로부터 10 nm ~ 500 nm 인 것을 특징으로 한 낮은 누설전류를 갖는 Fin 전계효과트랜지스터.
  15. 제1항 및 제4항 중 어느 한 항에 있어서, 상기 게이트 전극, 금속 배선 또는 실리콘 기판 사이의 기생용량 성분을 줄이기 위해, 상기 담장형 바디의 제1 높이까지 형성되는 절연막의 두께는 50 nm ~ 700 nm 인 것을 특징으로 하는 낮은 누설전류를 갖는 Fin 전계효과트랜지스터.
  16. 제1항 및 제4항 중 어느 한 항에 있어서, 금속 층과 접촉하도록 하는 콘택 영역의 크기는 담장형 바디의 폭과 유사하거나 더 크게 형성하고, 만약 콘택 영역의 크기가 담장형 바디의 폭보다 더 크게 형성된 경우 소스/드레인이 형성된 담장형 바디의 표면 및 측면의 일부에도 콘택이 형성되도록 하는 것을 특징으로 한 낮은 누설전류를 갖는 Fin 전계효과트랜지스터.
  17. 제1항 및 제4항 중 어느 한 항에 있어서, 담장형 바디의 폭은 전체적으로 균일하게 형성되거나, 또는 게이트 전극을 제외한 소스/드레인이 형성되는 영역의 담장형 바디의 폭은 게이트 전극이 형성되는 영역의 담장형 바디의 폭 보다 넓거나 좁게 형성될 수 있으며, 특히 소스/드레인이 형성되는 영역의 담장형 바디의 폭을 게이트 전극이 형성되는 영역의 담장형 바디의 폭보다 넓게 하여 소스/드레인 저항을 감소시키는 것을 특징으로 한 낮은 누설전류를 갖는 Fin 전계효과트랜지스터.
  18. 제1항 및 제4항 중 어느 한 항에 있어서, 제1 게이트 전극 및 제2 게이트 전극은 서로 같은 물질로 구성하되 불순물 도우핑 유형을 바꾸거나, 서로 다른 물질로 구성하거나, 서로 다른 물질로 구성하고 불순물 도우핑 유형을 바꾸어서, 제1 게이트 전극 및 제2 게이트 전극의 일함수가 서로 다르게 하는 것을 특징으로 하는 낮은 누설전류를 갖는 Fin 전계효과트랜지스터.
  19. 제1항 및 제4항 중 어느 한 항에 있어서, 상기 게이트 전극은 다결정 실리콘, 다결정 SiGe, 다결정 Ge, 비정질 실리콘, 비정질 SiGe, 비정질Ge, 실리콘, 또는 반도체 재료와 금속과의 실리사이드, 각종 금속산화물, 다양한 일함수의 금속, TaN, TiN, WN와 같은 이원계 금속 중 적어도 하나 이상으로 이루어지는 것을 특징으로 하는 낮은 누설전류를 갖는 Fin 전계효과트랜지스터.
  20. 제1항 및 제4항 중 어느 한 항에 있어서, 상기 제2 게이트 전극의 길이는 전체 게이트 전극 길이의 1/2보다 작고 0.1 nm 보다 큰 것을 특징으로 하는 낮은 누설전류를 갖는 Fin 전계효과트랜지스터.
  21. (a) 벌크 실리콘 기판에 단결정 실리콘으로 담장형 바디를 형성하는 단계;
    (b) 상기 벌크 실리콘 기판의 표면에서 담장형 바디의 제1 높이까지 절연막을 형성하는 단계;
    (c) 상기 제1 높이 이상의 담장형 바디의 측면 및 상부 표면에 게이트 절연막을 형성하는 단계;
    (d) 상기 절연막 및 상기 게이트 절연막 위에 게이트 전극을 형성하되, 상기 게이트 전극은 일함수가 서로 다른 제1 게이트 전극과 제2 게이트 전극으로 이루어지는 것을 특징으로 하는 단계 ;
    (e) 상기 담장형 바디 중 상기 게이트 전극이 덮고 있는 영역을 제외한 나머지 영역에 소스/드레인 영역을 형성하는 단계;
    를 포함하는 낮은 누설 전류를 갖는 Fin 전계효과트랜지스터의 제조방법.
  22. 제21항에 있어서, 상기 (b) 절연막 형성 단계는
    (b1) 상기 벌크 실리콘 기판의 표면 및 상기 담장형 바디의 표면을 열산화시켜 제1 절연막을 형성하는 단계, 및
    (b2) 상기 제1 절연막위에 제2 절연막을 형성하는 단계;
    (b3) 상기 제2 절연막 및 제1 절연막을 상기 담장형 바디의 제1 높이까지 선택적 식각하는 단계
    를 구비하는 것을 특징으로 하는 낮은 누설 전류를 갖는 Fin 전계효과트랜지스터의 제조방법.
  23. 제21항에 있어서, 상기 (b) 절연막 형성 단계는
    (b1) 상기 벌크 실리콘 기판의 표면 및 상기 담장형 바디의 표면을 열산화시켜 제1 절연막을 형성하는 단계;
    (b2) 상기 제1 절연막위에 질화막을 형성하는 단계;
    (b3) 상기 질화막위에 제2 절연막을 형성하는 단계; 및
    (b4) 상기 질화막 및 제2 절연막을 상기 담장형 바디의 제1 높이까지 선택적 식각하는 단계
    를 구비하는 것을 특징으로 하는 낮은 누설 전류를 갖는 낮은 누설전류를 갖는 Fin 전계효과트랜지스터 제조방법.
  24. 제21항에 있어서, 상기 (d) 게이트 전극 형성 단계는
    상기 절연막 및 상기 게이트 절연막 위에 게이트 전극을 형성하되, 상기 게이트 전극은 제1 게이트 전극 및 상기 제1 게이트 전극의 드레인 측면 또는 양 측면에 연결되는 제2 게이트 전극으로 이루어지며,
    상기 제2 게이트 전극은 상기 제1 게이트 전극보다 일함수가 작은 것을 특징으로 하는 낮은 누설 전류를 갖는 Fin 전계효과트랜지스터의 제조방법.
  25. 제21항 내지 제24항 중 어느 한 항에 있어서, 상기 (d) 게이트 전극 형성 단계는 상기 제1 게이트 전극 및 상기 제2 게이트 전극 사이에 절연막을 형성하는 단계를 더 구비하는 것을 특징으로 하는 낮은 누설 전류를 갖는 Fin 전계효과트랜지 스터의 제조 방법.
  26. 제21항에 있어서, (a) 담장형 바디 형성 단계는,
    (a1) 실리콘 기판에 마스크 물질로서 산화막이나 질화막 또는 산화막과 질화막을 형성하는 단계;
    (a2) 상기 마스크 물질을 패터닝하여 담장형 바디용 마스크를 형성하는 단계;
    (a3) 상기 담장형 바디용 마스크를 이용하여 상기 실리콘 기판을 식각하여 담장형 바디를 형성하는 단계;
    를 포함하는 것을 특징으로 하는 Fin 전계효과트랜지스터 제조방법.
  27. 제21항에 있어서, 상기 (c) 게이트 절연막 형성단계는, 상기 제1 높이 이상의 노출된 담장형 바디의 상부 표면 및 측면에 결정 방향성을 고려한 산화막 성장을 수행하여 측면의 (110) 방향이 상대적으로 더 두껍게 산화막이 성장되도록 함으로써, 담장형 바디의 상부 표면에 형성되는 게이트 절연막의 두께가 담장형 바디의 측면에 형성되는 게이트 절연막의 두께보다 얇게 형성되도록 하는 것을 특징으로 한 Fin 전계효과트랜지스터 제조방법.
  28. 제21항에 있어서, 상기 (b) 절연막 형성 단계, 및 (c) 게이트 절연막 형성 단계는,
    담장형 바디를 형성하기 위해 초기에 기판 표면에 형성된 담장형 바디용 하드 마스크를 담장형 바디의 상부에 남도록 하는 단계;
    제1 절연막, 질화막 및 제 2절연막을 순차적으로 형성하는 단계;
    상기 담장형 바디의 상부에 형성된 질화막의 표면 근처까지 평탄화하는 단계;
    담장형 바디의 상부 표면으로부터 제1 깊이까지 상기 질화막을 선택적으로 식각하는 단계;
    노출된 측면의 제 1절연막을 식각하여 담장형 바디의 측면이 드러나게 하는 단계;
    담장형 바디의 측면이 노출된 상태에서 어닐링하는 단계;
    노출된 담장형 바디의 상부 표면 및 측면에 게이트 절연막을 형성하되 담장형 바디의 상부 표면에 남아있는 절연막의 두께보다 얇게 형성하는 단계;
    를 포함하여 담장형 바디의 상부 표면에 형성된 게이트 절연막의 두께가 담장형 바디의 측면에 형성된 게이트 절연막의 두께보다 두껍게 형성되도록 하는 것을 특징으로 한 Fin 전계효과트랜지스터 제조방법.
  29. 제21항에 있어서, 상기 (d) 게이트 전극 형성 단계는,
    (d1) 게이트 절연막위에 게이트 전극 형성을 위한 다결정 실리콘막을 형성하는 단계와,
    (d2) 다결정 실리콘막을 고농도의 p+로 도우핑하는 단계와,
    (d3) 도우핑된 다결정 실리콘막 위에 일정 두께의 절연막을 형성하는 단계와,
    (d4) 사진식각공정을 이용하여 상기 절연막 및 상기 다결정 실리콘막을 식각하여 패터닝하는 단계와,
    (d5) 상기 p+ 도핑된 다결정 실리콘막의 측면을 n+로 카운터 도우핑하는 단계를 포함하는 것을 특징으로 하는 Fin 전계효과트랜지스터 제조방법.
  30. 제29항에 있어서, 상기 (d5) 카운터 도우핑 단계는, 카운터 도우핑 하기 전에, 패터닝된 상기 다결정 실리콘막 위에 형성된 절연막의 중심을 기준으로 하여 소스가 될 액티브 영역을 포토리지스트로 가리는 단계를 더 구비하는 것을 특징으로 하는 Fin 전계효과트랜지스터 제조 방법.
  31. 제21항에 있어서, 상기 (d) 게이트 전극 형성 단계는,
    (d1) 게이트 전극 형성을 위한 다결정 실리콘막을 게이트 절연막위에 형성하는 단계;
    (d2) 다결정 실리콘막을 고농도의 p+로 도우핑하는 단계;
    (d3) 도우핑된 다결정 실리콘막위에 일정 두께의 절연막을 형성하는 단계;
    (d4) 게이트 전극용 마스크를 이용하여 상기 절연막 및 상기 다결정 실리콘 막을 식각하여 패터닝하는 단계;
    (d5) 얇은 두께의 질화막을 증착하고 비등방 식각하여 질화막 스페이서를 형성하여 다결정실리콘막의 측면을 가리는 단계;
    (d6) 소스/드레인 영역에 일정 두께의 산화막을 성장하는 단계;
    (d7) 상기 질화막 스페이서를 제거하여 p+ 다결정 실리콘의 측면이 드러나게 하는 단계;
    (d8) 다결정 실리콘 위에 형성된 절연막의 중심을 기준으로 소스 영역을 포토리지스트로 가리는 단계;
    (d9) 노출된 p+ 다결정 실리콘의 측면을 n+로 카운터 도우핑하는 단계;
    를 포함하는 것을 특징으로 하는 Fin 전계효과트랜지스터 제조방법.
  32. 제21항에 있어서, 상기 (e) 소스/드레인 영역 형성 단계는,
    (e1) 게이트 전극 형성된 후, LDD (Lightly Doped Drain)를 형성하기 위한 이온주입이나 플라즈마 도우핑을 수행하거나, 일정 두께의 절연막을 스페이서로 형성한 후 LDD를 형성하기 위한 이온주입이나 플라즈마 도우핑을 수행하는 단계와,
    (e2) 절연막을 이용한 스페이서를 형성하는 단계와,
    (e3) 이온주입이나 플라즈마 도우핑을 수행하여 n+ HDD (Heavily Doped Drain) 소스/드레인을 형성하는 단계를 포함하는 것을 특징으로 하는 Fin 전계효과트랜지스터 제조방법.
  33. 제21항에 있어서, 상기 (e) 소스/드레인 영역 형성 단계는, 게이트 전극이 형성된 후 LDD 없이 이온주입이나 플라즈마 도우핑을 수행하여 HDD를 형성하거나, 또는 게이트 다결정실리콘이 형성된 후 절연체를 이용한 스페이서를 형성하고 LDD 없이 이온주입이나 플라즈마 도우핑을 수행하여 HDD를 형성하는 단계를 포함하는 것을 특징으로 하는 Fin 전계효과트랜지스터 제조방법.
  34. (a) 벌크 실리콘 기판에 단결정 실리콘으로 이루어진 담장형 바디를 형성하는 단계와,
    (b) 상기 벌크 실리콘 기판의 표면에서 담장형 바디의 상부 표면 근처까지 제 1절연막 및 제 2절연막을 순차적으로 형성하는 단계와,
    (c) 상기 담장형 바디의 표면에 제 3절연막을 형성하는 단계와,
    (d) 상기 제 3절연막 위에 선택적 식각성이 있는 제 4절연막 또는 반도체막을 형성하는 단계와,
    (e) 게이트를 열어주는 마스크를 이용하여 포토리지스트 패턴을 형성하는 단계와,
    (f) 상기 패턴을 이용하여 상기 제 4 절연막 또는 반도체 막을 식각하고 순차적으로 제 3절연막을 식각하는 단계와,
    (g) 상기 제 1, 2 절연막을 바디의 표면에서 일정 깊이까지 수직으로 식각하는 단계와,
    (h) 상기 포토리지스트 패턴을 제거하는 단계와,
    (i) 상기 노출된 담장형 바디의 표면 및 일부 측면에 희생 산화막을 성장하는 단계와,
    (j) 채널 이온주입을 하고 어닐링을 수행하는 단계와,
    (k) 상기 희생 산화막을 제거하고 표면특성 개선을 위한 어닐링 단계와,
    (l) 게이트 절연막을 형성하는 단계와,
    (m) 게이트 전극을 위한 다결정실리콘막을 증착하고, 게이트 전극용 마스크를 이용하여 상기 다결정실리콘막을 패터닝하여 게이트 전극을 형성하는 단계와,
    (n) 상기 게이트 전극을 p+ 도우핑하는 단계와,
    (o) 상기 제 4절연막 또는 반도체 막을 제거하는 단계와,
    (p) 상기 제 1, 2 절연막을 담장형 바디의 표면에서 일정 깊이로 식각하여 게이트 전극의 측면을 노출시키는 단계와,
    (q) 드레인 방향에 있는 게이트 전극의 측벽만 n+로 카운터 도우핑하는 단계와,
    (r) 담장형 바디 중 상기 게이트 전극이 덮고 있는 영역 외의 나머지 영역에 소스/드레인 영역을 형성하는 단계,
    를 포함하는 것을 특징으로 하는 Fin 전계효과트랜지스터 제조방법.
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