DE102009035409B4

DE102009035409B4 - Leckstromsteuerung in Feldeffekttransistoren auf der Grundlage einer Implantationssorte, die lokal an der STI-Kante eingeführt wird

Info

Publication number: DE102009035409B4
Application number: DE102009035409A
Authority: DE
Inventors: Thorsten Kammler; Maciej Wiatr; Roman Boschke; Peter Javorka
Original assignee: GlobalFoundries Dresden Module One LLC and Co KG; GlobalFoundries Inc
Current assignee: GlobalFoundries Dresden Module One LLC and Co KG; GlobalFoundries US Inc
Priority date: 2009-07-31
Filing date: 2009-07-31
Publication date: 2013-06-06
Anticipated expiration: 2029-08-01
Also published as: WO2011013080A1; TWI520263B; CN102687265A; US20110024846A1; TW201120990A; DE102009035409A1; KR20120041778A; KR101585610B1; US8481404B2; CN102687265B

Abstract

Verfahren mit: Bilden eines Isolationsgrabens in einem Halbleitermaterial eines Halbleiterbauelements, wobei der Isolationsgraben eine Seitenwand besitzt, die an ein aktives Gebiet eines ersten Transistors einer Speicherzelle des Halbleiterbauelements angrenzt, wobei die Seitenwand das aktive Gebiet in einer Längsrichtung begrenzt; Einführen einer Implantationssorte in einen Bereich des aktiven Gebiets durch zumindest einen Teil der Seitenwand, wobei die Implantationssorte sich mit einer spezifizierten Tiefe und bis zu einem spezifizierten Abstand zu der Seitenwand entlang der Längsrichtung in das aktive Gebiet erstreckt; Füllen des Isolationsgrabens mit einem isolierenden Material nach dem Einführen der Implantationssorte, um eine Isolationsstruktur zu bilden; Bilden des ersten Transistors in und über dem aktiven Gebiet; Bilden eines Teils einer Gateelektrode eines zweiten Transistors der Speicherzelle über der Isolationsstruktur; Bilden eines dielektrischen Materials, so dass der erste Transistor und der zweite Transistor umschlossen werden; und Bilden eines Kontaktelements in dem dielektrischen Material, wobei das Kontaktelement das aktive Gebiet und den Teil der Gateelektrode des zweiten Transistors verbindet.

Description

Gebiet der vorliegenden Erfindung
Im Allgemeinen betrifft die vorliegende Erfindung integrierte Schaltungen und betrifft insbesondere die Herstellung von Feldeffekttransistoren in komplexen Schaltungen und Speicherbereichen, die etwa in Form eines Cache-Speichers einer CPU vorgesehen sind.
Beschreibung des Stands der Technik
Integrierte Schaltungen enthalten eine große Anzahl an Schaltungselementen auf einer vorgegebenen Chipfläche gemäß einem spezifizierten Schaltungsaufbau, wobei Transistorelemente im Wesentlichen Halbleiterelemente in integrierten Schaltungen repräsentieren. Somit beeinflussen die Eigenschaften der einzelnen Transistoren das Gesamtverhalten der integrierten Schaltung wesentlich. Im Allgemeinen wird eine Vielzahl an Prozesstechnologien aktuell eingesetzt, wobei für komplexe Schaltungen, etwa Mikroprozessoren, Speicherchips, ASIC's (anwendungsspezifische IC's) und dergleichen die CMOS-Technologie eine der vielversprechendsten Vorgehensweisen ist und der guten Eigenschaften im Hinblick auf die Arbeitsgeschwindigkeit und/oder Leistungsaufnahme und/oder Kosteneffizienz. Bei der Herstellung komplexer integrierter Schaltungen unter Anwendung der CMOS-Technologie werden Millionen komplementärer Transistoren, d. h. n-Kanaltransistoren und p-Kanaltransistoren, auf einem Substrat hergestellt, das eine kristalline Halbleiterschicht aufweist. Ein MOS-Transistor enthält, unabhängig davon, ob ein n-Kanaltransistor oder ein p-Kanaltransistor betrachtet wird, sogenannte pn-Übergänge, die durch eine Grenzfläche von stak dotierten Drain- und Sourcegbieten mit einem invers oder schwach dotierten Kanalgebiet gebildet sind, das zwischen dem Draingebiet und dem Sourcegebiet angeordnet ist. Die Leitfähigkeit des Kanalgebiets, d. h. der Durchlassstrom des leitenden Kanals, ist durch eine Gateelektrode gesteuert, die über dem Kanalgebiet ausgebildet und davon durch eine dünne isolierende Schicht getrennt ist. Die Leitfähigkeit des Kanalgebiets beim Aufbau eines leitenden Kanals auf Grund des Anlegens einer geeigneten Steuerspannung an die Gateelektrode hängt von der Dotierstoffkonzentration, der Beweglichkeit der Majoritätsladungsträger und – für eine gegebene Abmessung des Kanalgebiets in der Transistorbreitenrichtung – von dem Abstand zwischen dem Sourcegebiet und dem Draingebiet ab, der auch als Kanallänge bezeichnet wird.
Andererseits hängt der Durchlassstrom der MOS-Transistoren auch von der Transistorbreite ab, d. h. der Abmessung des Transistors in Richtung senkrecht zur Stromflussrichtung, so dass die Gatelänge und somit die Länge in Verbindung mit der Transistorbreite wichtige geometrische Parameter sind, die die gesamten Eigenschaften in Verbindung mit „transistorinternen” Parametern bestimmen, etwa der gesamten Ladungsträgerbeweglichkeit, der Schwellwertspannung, d. h. der Spannung, bei der ein leitender Kanal unter der Gateisolationsschicht beim Anlegen eines Steuersignals an die Gateelektrode ausbildet, und dergleichen. Auf der Grundlage von Feldeeffekttransistoren, etwa von n-Kanaltransistoren und p-Kanaltransistoren, werden komplexere Schaltungskomponenten aufgebaut, wobei dies von dem gesamten Schaltungsaufbau abhängt. Beispielsweise sind Speicherelemente in Form von Registern und statischen RAM-(Speicher mit wahlfreiem Zugriff)Zellen wichtige Komponenten komplexer Logikschaltungen. Während des Betriebs komplexer CPU-Kerne werden beispielsweise sehr viele Daten temporär gespeichert und abgerufen, wobei die Arbeitsgeschwindigkeit und die Kapazität der Speicherelemente einen wesentlichen Einfluss auf das gesamte Leistungsverhalten der CPU ausüben. Abhängig von der verwendeten Speicherhierarchie in einer komplexen integrierten Schaltung werden unterschiedliche Arten an Speicherelementen verwendet. Beispielsweise werden Register und statische RAM-Zellen typischerweise im CPU-Kern auf Grund der guten Zugriffszeit verwendet, während dynamische RAM-Elemente vorzugsweise als Arbeitsspeicher auf Grund der erhöhten Bit-Dichte im Vergleich zu Registern oder statischen RAM-Zellen verwendet werden. Typischerweise enthält eine dynamische RAM-Zelle einen Speicherkondensator und einen einzelnen Transistor, wobei jedoch ein komplexes Speicherverwaltungssystem erforderlich ist, um periodisch die Ladung aufzufrischen, die in den Speicherkondensatoren enthalten ist, die ansonsten durch unvermeidbare Leckströme verloren geht. Obwohl die Bitdichte dynamischer RAM-Bauelemente sehr hoch ist, muss in Verbindung mit periodischen Auffrischimpulsen Ladung den Speicherkondensatoren zugeführt und abgeführt werden, wodurch diese Bauelemente weniger effizient im Hinblick auf Geschwindigkeit und Leistungsaufnahme im Vergleich zu statischen RAM-Zellen sind. Daher werden statische RAM-Zellen vorteilhafter Weise als Hochgeschwindigkeitsspeicher mit moderat hoher Leistungsaufnahme eingesetzt, wobei mehrere Transistorelemente erforderlich sind, um das zuverlässige Speichern eines Informationsbits zu ermöglichen.
Folglich erfordert eine weitere Erhöhung der Bitdichte in statischen Speicherbereichen die Verwendung von Feldeffekttransistoren mit geringeren Abmessungen und einem geeigneten Transistorverhalten im Hinblick auf die Arbeitsgeschwindigkeit, den Durchlassstrom und dergleichen. Zu diesem Zweck werden häufig die dicht gepackten Speicherbereiche von Halbleiterbauelementen als eine Vollsubstratkonfiguration bereitgestellt, d. h. die aktiven Gebiete der Transistorbauelemente sind vertikal durch Wannengebiete bzw. Potentialtopfgebiete anstelle einer vergrabenen isolierenden Schicht begrenzt, wie dies in einer SOI(Silizium-auf-Isolator-)Konfiguration der Fall ist, während die laterale Abgrenzung der aktiven Gebiete auf der Grundlage von Grabenisolationen bewerkstelligt wird. Obwohl im Prinzip SOI-Transistoren Vorteile im Leistungsverhalten hinsichtlich der Arbeitsgeschwindigkeit besitzen auf Grund einer geringeren Kapazität der pn-Übergänge, was geeignet ist für Transistoren in geschwindigkeitskritischen Signalwegen, müssen Transistoren in statischen Speicherbereichen auf der Grundlage stabiler Schwellwertspannungsbedingungen betrieben werden, die nicht effizient auf der Grundlage einer SOI-Konfiguration eingehalten werden, sofern die gesamten Transistorabmessungen nicht in geeigneter Weise vergrößert werden, um Schwellwertschwankungen zu berücksichtigen, wie sie durch den sogenannten Effekt des schwebenden Körpers (floating body effect) hervorgerufen werden. Da „Vollsubstrattransistoren” inhärent eine bessere Schwellwertspannungsstabilität besitzen, und da die Schaltgeschwindigkeit weniger kritisch im Vergleich zu Geschwindigkeitskritischen Signalwegen in Logikbereichen komplexer Halbleiterbauelemente ist, kann eine größere Transistordichte und damit Bitdichte auf der Grundlage der Vollsubstartkonfiguration erreich werden.
Zusätzlich zu kleineren Transistorabmessungen zur Erreichung einer höheren Bitdichte muss auch das Verdrahtungsnetzwerk in diesen dicht gepackten Bauteilgebieten geeignet an die geringeren Abmessungen angepasst sein. Typischerweise werden die meisten elektrischen Verbindungen zwischen den einzelnen Halbleiterelementen, etwa den Transistorelementen, auf der Grundlage eines Stapels aus Metallisierungsschichten bereitgestellt, wodurch ein komplexes Metallisierungssystem erforderlich wird, was letztlich mit den einzelnen Schaltungselementen unter Anwendung einer Kontaktstruktur verbunden wird, die als eine Schnittstelle zwischen den eigentlichen Halbleiterbauelementen, etwa Transistoren, Kondensatoren und dergleichen, und dem komplexen Verdrahtungssystem verstanden werden kann. Eine entsprechende Kontaktstruktur enthält eine Vielzahl an Kontaktelementen, die in einem dielektrischen Zwischenschichtmaterial gebildet sind, das die Halbleiterelemente umgibt und passiviert. Diese Kontaktelemente sind aus einem geeigneten leitenden Material, etwa Wolfram, Aluminium und dergleichen aufgebaut, möglicherweise mit einem geeigneten Barrierenmaterial, und stellen eine Verbindung zu speziellen Kontaktbereichen der Schaltungselemente, etwa den Gateelektrodenstrukturen, den Drain- und Sourcegebieten der Transistoren, und dergleichen, her. Auf Grund der geringeren Transistorabmessungen insbesondere in dicht gepackten statischen Speicherbereichen müssen auch die Kontaktelemente in der Größe und der Position dem Aufbau der dicht gepackten Transistoren angepasst werden, wobei gleichzeitig eine flächeneffiziente Verbindung der einzelnen Schaltungselemente anzustreben ist. Zu diesem Zweck werden einige Kontaktelemente geeignet so gestaltet, dass diese „direkt” mit unterschiedlichen Schaltungselementen in Verbindung sind, ohne dass eine zusätzliche Verbindung zu einer oder mehreren der darüber liegenden Metallisierungsschichten erforderlich ist.
In der US 2006/0240636 A1 wird ein Verfahren zur Grabenisolierung im Zusammenhang mit der MOS-Technologie beschrieben.
In der US 2008/0203493 A1 wird ein Verfahren zur Herstellung eines Halbleiterspeicherbauteils gelehrt, wobei eine Mehrstufenimplantation aktiver Gebiete vorgenommen wird, beschrieben.
In der DE 10 2005 063 131 A1 lehrt ein Verfahren zur Vermeidung von Leckströmen und Kurzschlüssen zwischen Source-/Draingebieten und Wannengebieten in Transistoren aufgrund von Fehljustierungen von Kontakten.
In der US 2008/0029825 A1 wird ein Halbleiterbauteil mit einem in ein aktives Gebiet, das über einer Isolierschicht gebildet ist, reichenden Graben, in dem Isolierschichten ausgebildet werden.
Mit Bezug zu den 1a bis 1d werden eine typische Gestaltung einer statischen Speicherzelle in modernen Halbleiterbauelementen und entsprechende Fertigungstechniken detaillierter beschrieben, wodurch spezielle Probleme dargestellt werden, die mit komplexen Kontaktstrukturen verknüpft sind und schließlich zu ausgeprägten Ausbeuteverlusten führen können.
1a zeigt schematisch ein Schaltbild einer statischen RAM-Zelle 150, wie sie typischerweise in modernen integrierten Schaltungen eingesetzt werden. Die Speicherzelle 150 enthält ein Speicherelement 151, das zwei invers gekoppelte Inverter 152a, 152b enthält, wovon jeder ein komplementäres Transistorpaar enthält, das durch einen p-Kanaltransistor 100p und einem n-Kanaltransistor 100n gebildet ist. Die Transistoren 100p können als „Hochzieh”-Transistoren bezeichnet werden, während die Transistoren 100n als „Herabzieh-„Transistoren bezeichnet werden können. Die Speicherzelle 150 umfasst ferner Durchlasstransistoren 100a, die die Speicherzelle 151 mit einer Bitleitung, die als BL angegeben ist, und mit einer inversen Bitleitung, die als BL bezeichnet ist, verwendet. Somit können die Gateelektroden der Durchlasstransistoren 100a als eine Wortleitung betrachtet werden, die aktiviert wird, um Lese- und Schreiboperationen an der Speicherzelle 151 auszuführen. Wie aus 1a ersichtlich ist, sind zusätzlich zu den 6 Transistoren 100p, 100n, 100a auch mehrere Verbindungen zwischen diesen Transistorelementen erforderlich, um den Schaltungsaufbau zu realisieren, der in 1a gezeigt ist.
1b zeigt schematisch eine Draufsicht eines tatsächlichen Halbleiterbauelements oder einer geometrischen Gestaltung, in der die Speicherzelle 150, d. h. die 6 Transistoren und ein Teil der zugehörigen elektrischen Verbindungen eingerichtet sind. Wie gezeigt, sind mehrere aktive Gebiete 102a, 102b, 102c und 102d lateral durch die Isolationsstruktur 103 abgegrenzt, die typischerweise in Form einer flachen Grabenisolation bereitgestellt wird, die aus einem geeigneten isolierenden Material aufgebaut ist, etwa aus Siliziumdioxid und dergleichen. Andererseits sind die aktiven Gebiete 102a, ..., 120d als siliziumbasierte Halbleiterbereiche zu verstehen, in denen geeignete Dotierstoffprofile gebildet sind, um pn-Übergänge gemäß den erforderlichen Transistoreigenschaften zu erhalten. Z. B. enthält das aktive Gebiet 102a einen der Durchlasstransistoren 100a und einen der Herabzieh-Transistoren 100n, die beide n-Kanaltransistoren repräsentieren. In ähnlicher Weise umfasst das aktive Gebiet 102d den anderen Durchlasstransistor 100a und den anderen Herabzieh-Transistor 100n. Andererseits repräsentieren die aktiven Gebiete 102b, 102c aktive Bereiche für die p-Kanaltransistoren 100p, wobei die Transistoreigenschaften, etwa die Breite der aktiven Gebiete 102a, ..., 102d geeignet ausgebildet sind, um das gewünschte Schaltungsverhalten zu erreichen. D. h., typischerweise werden die Herabzieh-Transistoren 100n als Transistoren mit einer größeren Transistorbreite bereitgestellt, um damit eine schnellere Schaltzeit und einen höheren Durchlassstrom etwa im Vergleich zu den Durchlasstransistoren 100a zu ermöglichen. Die Hochzieh-Transistoren 100p besitzen einen geringeren Durchlassstrom im Vergleich zu den Transistoren 100n auf Grund der Tatsache, dass die Transistoren 100p p-Kanaltransistoren repräsentieren und die Breite der aktiven Gebiete 102b, 102b ebenfalls kleiner ist als jene der aktiven Gebiete 102a, 102b. Ferner sind Gateelektrodenstrukturen 110 über den aktiven Gebieten 102a, ..., 102d ausgebildet und auch teilweise über der Isolationsstruktur 103 entsprechend den Transistorerfordernissen. Um die Anzahl zusätzlicher Metallleitungen in einem Metallisierungssystem zu verringern, besitzt ein jeweiliger der Herabzieh-Transistoren 100n mit einem entsprechenden Herabzieh-Transistor 100p eine gemeinsame Gateelektrodenstruktur 110, wodurch elektrische Verbindungen hergestellt werden, wie dies durch das Schaltbild aus 1a erforderlich ist. Ferner sind mehrere Kontaktelemente 121a, 121b vorgesehen, um die Transistoren 100n, 100p, 100a, d. h. die aktiven Gebiete 102a, ..., 102d und/oder entsprechende Gateelektrodenstrukturen 110 zu kontaktieren. Z. B. sind ”reguläre” Kontaktelemente 121a so vorgesehen, dass diese eine Verbindung zu den aktiven Gebieten der Transistoren herstellen, d. h. zu Drain- und/oder Sourcegebieten dieser Transistoren, während die Kontaktelemente 121b eine spezielle Gestalt besitzen, um ein aktives Gebiet eines der Hochzieh-Transistoren 100p mit der Gateelektrodenstruktur 110 des anderen Hochzieh-Transistors 100p und mit den zugehörigen Herabzieh-Transistor 100n zu verbinden. Folglich sind die Kontaktelemente 121b über der Isolationsstruktur 103 und über einem entsprechenden aktiven Gebiet gebildet, was jedoch zu erhöhten Ausbeuteverlusten führen kann, insbesondere wenn komplexe Transistorarchitekturen betrachtet werden, wie dies nachfolgend detaillierter mit Bezug zu den 1c und 1d beschrieben ist.
1c zeigt schematisch eine Querschnittsansicht entlang der Linie Ic in 1b. Wie gezeigt, enthält ein Halbleiterbauelement 100, in der die Speicherzelle 150 (siehe 1b) vorgesehen ist, ein Substrat 101, etwa ein Siliziumsubstrat, wovon ein oberer Bereich ein kristallines siliziumbasiertes Halbleitermaterial 102 repräsentiert. Die Isolationsstruktur 103 grenzt lateral an ein aktives Gebiete 102c innerhalb des Halbleitermaterials 102, während eine vertikale Erstreckung des aktiven Gebiets 102c durch eine Wannendotierstoffsorte, etwa eine n-Dotierstoffsorte, definiert ist, wenn der Hochziehtransistor 100p einen p-Kanaltransistor repräsentiert, wie dies auch zuvor erläutert ist. In der gezeigten Fertigungsphase enthält der Transistor 100p Drain- und Sourcegebiete 104, d. h. stark p-dotierte Gebiete, die mit dem verbleibenden Bereich des aktiven Gebiets 102c entsprechende pn-Übergänge bilden. Des weiteren ist ein Kanalgebiet 107 zwischen den Drain- und Sourcegebieten 104 angeordnet. Des weiteren ist die Gateelektrodenstruktur 110 über dem aktiven Gebiet 102c gebildet, wobei ein Gateelektrodenmaterial 111 von dem Kanalgebiet 107 mittels eines Gatedielektrikumsmaterials getrennt ist. Es sollte beachtet werden, dass das Gateelektrodenmaterial 111 und das Gatedielektrikumsmaterial in Form eines beliebigen gewünschten Materials oder einer Materialzusammensetzung abhängig von den gesamten Bauteilerfordernissen bereitgestellt werden können. Z. B. enthält das Gatedielektrikumsmaterial ein dielektrisches Material mit großem ε, d. h. ein dielektrisches Material mit einer Dielektrizitätskonstanten von ungefähr 10,0 oder höher, und das Gateelektrodenmaterial 111 enthält ein metallenthaltendes Material. In anderen Fällen besitzt die Gateelektrodenstruktur 110 einen konventionelleren Aufbau, d. h. das Gatedielektrikumsmaterial ist aus Siliziumdioxid, Siliziumnitrid und dergleichen in Verbindung mit einem Polysiliziummaterial und dergleichen aufgebaut. Eine Abstandshalterstruktur 113 ist an Seitenwänden des Gateelektrodenmaterials 111 ausgebildet und ist aus einem geeigneten Material aufgebaut, etwa Siliziumnitrid, möglicherweise in Verbindung mit Ätzstoppmaterialien in Form von Siliziumdioxid und dergleichen. Ferner sind in dieser Fertigungsphase Metallsilizidgebiete 106 zumindest in den Drain- und Sourcegebieten 104 vorgesehen, um den gesamten Reihenwiderstand des Transistors 100p zu reduzieren und um einen geringen Kontaktwiderstand für Kontaktelemente zu erreichen, die in einer späteren Fertigungsphase herzustellen sind. Wie gezeigt, kann das Metallsilizid 106 auch in der Gateelektrodenstruktur 110 gebildet sein. Es sollte beachtet werden, dass eine Gateelektrodenstruktur 110 auch über der Isolationsstruktur 103 (siehe 1b) gebildet ist, die sich in die aktiven Gebiete 102b und 102a erstreckt, wie dies zuvor erläutert ist.
In einigen Beispielen wird der Transistor 100p auf der Grundlage kritischer Abmessungen von ungefähr 50 nm und weniger hergestellt, d. h. eine Länge des Gateelektrodenmaterials 111 beträgt 50 nm und weniger, wodurch eine sehr hohe Packungsdichte in der Speicherzelle 150 (siehe 1b) erreicht wird. Häufig wird das gesamte Transistorverhalten verbessert, indem eine gewisse Art einer Verformungskomponente im Kanalgebiet 107 hervorgerufen wird, was effizient bewerkstelligt werden kann in p-Kanaltransistoren durch Einbau einer Silizium/Germanium-Legierung 105 in den Drain- und Sourcegebieten 104. D. h., auf Grund der Gitterfehlanpassung zwischen einem Silizium/Germanium-Gitter und einem Siliziumgitter besitzt das Material 105 einen verformten Zustand, der wiederum eine kompressive Verformungskomponente in dem Kanalgebiet 107 hervorruft, wodurch die Ladungsträgerbeweglichkeit erhöht wird, was sich wiederum direkt in einem größeren Durchlassstrom und einer höheren Schaltgeschwindigkeit ausdrückt.
Die Gateelektrodenstrukturen 110 sind ferner in einem dielektrischen Zwischenschichtmaterial 120 eingebettet, das eine Ätzstoppschicht 122, etwa ein Siliziumnitridmaterial und dergleichen in Verbindung mit einem Siliziumdioxidmaterial 123 und dergleichen aufweist. Es sollte beachtet werden, dass auch ein Teil des dielektrischen Zwischenschichtmaterials 120 als eine verformungsinduzierende Quelle verwendet werden kann, indem beispielsweise die Schicht 122 in Form eines stark verspannten dielektrischen Materials vorgesehen wird.
Das Halbleiterbauelement 100 kann auf der Grundlage einer geeigneten Fertigungsabfolge hergestellt werden, die aufwendige Lithographie- und Ätztechniken zur Herstellung eines Isolationsgrabens enthält, der nachfolgend mit einem isolierenden Material gefüllt wird, wodurch die Isolationsstruktur 103 geschaffen wird. Daraufhin wird die grundlegende Dotierstoffkonzentration für das aktive Gebiet 102c und für andere aktive Gebiete mittels Ionenimplantation in Verbindung mit geeigneten Implantationsmasken festgelegt. Als nächstes werden die Gateelektrodenstrukturen 110 durch moderne Lithographie- und Ätztechniken hergestellt, woran sich eine geeignete Prozesssequenz zum Einbau der Silizium/Germanium-Legierung 105 auf der Grundlage selektiver epitaktischer Aufwachstechniken anschließt. Daraufhin werden Drain- und Sourcegebiete 104 in Verbindung mit der Seitenwandabstandshalterstruktur 113 hergestellt, woran sich eine Silizdierungssequenz zur Herstellung der Gebiete 106 anschließt. Danach wird das dielektrische Zwischenschichtmaterial 120 auf der Grundlage einer geeigneten Abscheidetechnik aufgebracht, wobei gut etablierte Prozesse angewendet werden, um die gewünschte Gestalt, etwa im Hinblick auf interne Verspannungspegel der dielektrischen Materialien in der Schicht 120 zu erreichen.
Es sollte beachtet werden, dass auf Grund der gesamten reduzierten Bauteilabmessungen und der komplexen Fertigungssequenz strenger festgelegte Prozesstoleranzen einzuhalten sind, um die erforderlichen Bauteileigenschaften zu erreichen. Beispielsweise erfordert die Prozesssequenz zum Einbau der Silizium/Germanium-Legierung 105 in dem p-Kanaltransistor 100p weitere Prozesse, die zu einem ausgeprägten Unterschied in der Topographie zwischen der Isolationsstruktur 103 und dem aktiven Gebiet 102c führen. Auch der Silizidierungsprozess kann zu einem gewissen Grad an Ungleichmäßigkeiten der Metallsilizidgebiete 106 beitragen, insbesondere wenn Nickelsilizid herzustellen ist, das typischerweise im Hinblick auf die bessere Leitfähigkeit im Vergleich zu anderen Metallsilizidmaterialien verwendet wird. Folglich muss ebenfalls die weitere Bearbeitung, d. h. das Herstellen von Kontaktelementen in dem dielektrischen Zwischenschichtmaterial 120 zur Anbindung der Drain- und Sourcegebiete 104 und der Gateelektrode 110, die über der Isolationsstruktur 103 gebildet ist, unter sehr anspruchsvollen Bedingungen ausgeführt werden. Unter diesen Umständen können insbesondere an der Grenzfläche 103s, die das aktive Gebiet 102c in Bezug auf eine Längsrichtung L des aktiven Gebiets 102c abgrenzt, Kontaktausfälle mit erhöhter Wahrscheinlichkeit beim Herstellen des Kontaktelements 121b (siehe 1b) auftreten, das das aktive Gebiet 102, d. h. eines der Gebiete 104, mit der Gateelektrode 110 verbindet, die über der Isolationsstruktur 103 gebildet ist.
1d zeigt schematisch das Halbleiterbauelement 100 mit einer Ätzmaske 125, die über dem dielektrischen Zwischenschichtmaterial 120 gebildet ist, um die laterale Größe und die Position von Kontaktöffnungen 120a, 120b festzulegen, die auf der Grundlage eines Prozesses 126 hergestellt werden, der auf Basis einer geeigneten plasmaunterstützten Chemie durchgeführt wird, um durch das Material 123 unter Anwendung des Materials 122 als eine Ätzstoppschicht zu ätzen. Daraufhin wird die Ätzchemie geeignet so gewählt, dass durch das Material 122 geätzt wird, wobei die Metallsilizidgebiete 106 als ein Ätzstopp verwendet werden. In der Kontaktöffnung 120b kann ferner auch die Isolationsstruktur 103 teilweise der Einwirkung der Ätzumgebung unterliegen und dies kann zu einem unerwünschten Materialabtrag führen, insbesondere an der Grenzfläche 103s, wobei dies von der zuvor erzeugten Oberflächentopopgraphie und den Bauteileigenschaften abhängt, beispielsweise im Hinblick auf das Metallsilizid 106 und dergleichen. Des weiteren kann auch die Abstandshalterstruktur 113 über der Isolationsstruktur 103 in einer mehr oder minder ausgeprägten Weise erodiert werden, wodurch ebenfalls zu einer weiteren Freilegung des Gebiets 103 beigetragen wird, das zu einem unerwünschten Materialverbrauch während des Ätzprozesses 126 führen kann. Folglich kann eine zusätzliche Aussparung in der Isolationsstruktur 103 und/oder an einem Ätzgebiet des aktiven Gebiets 102c gebildet werden, wobei eine Tiefe der Aussparung wesentlich von der zuvor geschaffenen Bauteilkonfiguration abhängt. In vielen Fällen erstreckt sich die Aussparung 120c unter das Draingebiet oder das Sourcegebiet 104, was schließlich zu der Erzeugung zusätzlicher Leckstromwege führt, nachdem die Kontaktöffnungen 120b, 120a mit einem leitenden Material gefüllt sind. In einigen Fällen wird ein Totalausfall des Transistors 100p auf Grund eines Kurzschlusses zwischen dem Draingebiet und dem Sourcegebiet 104 und dem verbleibenden n-dotierten Wannengebiet 102c durch die Aussparung beobachtet, die mit dem Kontaktmaterial gefüllt ist. Bei einer weiteren Erhöhung der gesamten Bauteildichte in statischen Speicherzellen werden folglich noch anspruchsvollere Bedingungen während des komplexen Kontaktätzschrittes hervorgerufen, woraus sich zusätzliche Ausbeuteverluste ergeben, wodurch die konventionelle Prozessstrategie wenig attraktiv ist für eine weitere Größenreduzierung von Bauelementen.
Angesichts der zuvor beschriebenen Situation betrifft die vorliegende Erfindung Techniken und Halbleiterbauelemente, in denen dicht gepackte Speicherzellen bereitgestellt werden, wobei eines oder mehrere der oben erkannten Probleme vermieden oder zumindest in der Auswirkung reduziert werden.
Überblick über die Erfindung
Im Allgemeinen betrifft die vorliegende Erfindung Verfahren und Halbleiterbauelemente, in denen Kontaktausfälle in dicht gepackten Speicherzellen verringert werden, indem die „Fehlertoleranz” erhöht wird, wenn Kontaktöffnungen in einer Kontaktebene der Speicherzelle hergestellt sind. Wie zuvor erläutert ist, wurde erkannt, dass insbesondere eine Grenzfläche zwischen einer Isolationsstruktur und einem aktiven Gebiet des Hochzieh-Transistors einer Speicherzelle ein fehlerträchtiges Gebiet repräsentiert, wenn ein Kontaktelement hergestellt wird, das das aktive Gebiet, d. h. das Draingebiet oder das Sourcegebiet des Hochzieh-Transistors mit einem Teil der Gateelektrodenstruktur verbindet, die über dem Isolationsgraben gebildet ist. D. h., insbesondere die „Spitze” des aktiven Gebiets des Hochzieh-Transistors in Bezug auf eine Längsrichtung wurde als eine wesentliche Quelle für Kontaktausfälle erkannt. Gemäß der Erfindung wird dieser Bauteilbereich speziell modifiziert, um diesen Bereich eine erhöhte Fehlertoleranz während des Kontaktätzprozesses zu verleihen, was bewerkstelligt wird, indem eine geeignete Sorte in das aktive Gebiet durch eine Seitenwand eines Isolationsgrabens eingebaut wird, ohne dass im Wesentlichen andere Bereiche des aktiven Gebiets beeinflusst werden. Dazu wird gemäß einer anschaulichen Ausführungsform eine Dotierstoffsorte so eingebaut, dass lokal die Tiefe der Drain- und Sourcegebiete in der Nähe der Grenzfläche zwischen der Isolationsstruktur und dem aktiven Gebiet vergrößert wird. In anderen Ausführungsformen wird eine Sorte so eingebaut, dass lokal Materialeigenschaften des aktiven Gebiets modifiziert werden, beispielsweise durch deutliches Verringern der Leitfähigkeit und/oder durch Erhöhen des Ätzwiderstandes während des Kontaktätzprozesses.
Die vorliegende Erfindung stellt ein Verfahren bereit mit den Schritten:
Bilden eines Isolationsgrabens in einem Halbleitermaterial eines Halbleiterbauelements, wobei der Isolationsgraben eine Seitenwand besitzt, die an ein aktives Gebiet eines ersten Transistors einer Speicherzelle des Halbleiterbauelements angrenzt, wobei die Seitenwand das aktive Gebiet in einer Längsrichtung begrenzt;
Einführen einer Implantationssorte in einen Bereich des aktiven Gebiets durch zumindest einen Teil der Seitenwand, wobei die Implantationssorte sich mit einer spezifizierten Tiefe und bis zu einem spezifizierten Abstand zu der Seitenwand entlang der Längsrichtung in das aktive Gebiet erstreckt;
Füllen des Isolationsgrabens mit einem isolierenden Material nach dem Einführen der Implantationssorte, um eine Isolationsstruktur zu bilden;
Bilden des ersten Transistors in und über dem aktiven Gebiet;
Bilden eines Teils einer Gateelektrode eines zweiten Transistors der Speicherzelle über der Isolationsstruktur;
Bilden eines dielektrischen Materials, so dass der erste Transistor und der zweite Transistor umschlossen werden; und
Bilden eines Kontaktelements in dem dielektrischen Material, wobei das Kontaktelement das aktive Gebiet und den Teil der Gateelektrode des zweiten Transistors verbindet.
Weiterhin wird ein Halbleiterbauteil bereitgestellt, mit:
einem ersten p-Kanaltransistor, der in und über einem ersten aktiven Gebiet gebildet ist;
einem zweiten p-Kanaltransistor, der in und über einem zweiten aktiven Gebiet gebildet ist;
einem n-Kanaltransistor, der in und über einem dritten aktiven Gebiet gebildet ist, wobei der zweite p-Kanaltransistor und der n-Kanaltransistor gemeinsam eine Gateelektrodenstruktur aufweisen, die einen Elektrodenbereich enthält, der über einem Isolationsgraben gebildet ist, der die aktiven Gebiete begrenzt;
einem Kontaktelement, das in einem dielektrischen Zwischenschichtmaterial, das den ersten und den zweiten p-Kanaltransistor und den n-Kanaltransistor abdeckt, gebildet ist, wobei das Kontaktelement den Elektrodenbereich mit einem Source-/Draingebiet in dem ersten aktiven Gebiet verbindet; und
wobei das Source-/Draingebiet sich benachbart zu dem Isolationsgraben befindet und einen implantierten Bereich aufweist, der gebildet ist durch Einführen einer Implantationssorte vor dem Füllen des Isolationsgrabens mit einem isolierenden Material in den Bereich des ersten aktiven Gebiets durch zumindest einen Teil einer Seitenwand des Isolationsgrabens, die an das erste aktive Gebiet angrenzt, wobei die Seitenwand das erste aktive Gebiet in einer Längsrichtung begrenzt, wobei die Implantationssorte sich mit einer spezifizierten Tiefe und bis zu einem spezifizierten Abstand zu der Seitenwand entlang der Längsrichtung in das aktive Gebiet erstreckt;
wobei die spezifizierte Tiefe größer ist als die Tiefen des übrigen Source-/Draingebiets.
Kurze Beschreibung der Zeichnungen
Weitere Ausführungsformen der vorliegenden Erfindung sind in den angefügten Patentansprüchen definiert und gehen deutlicher aus der folgenden detaillierten Beschreibung hervor, wenn diese mit Bezug zu den begleitenden Zeichnungen studiert wird, in denen:
1a schematisch ein Schaltbild einer statischen RAM-Zelle zeigt;
1b schematisch eine typische geometrische Gestaltung oder ein Halbleiterbauelement darstellt, in welchem das Schaltbild aus 1a implementiert ist;
1c und 1d schematisch Querschnittsansichten eines Teils der Speicherzelle während diverser Fertigungsphasen bei der Herstellung komplexer Kontaktelemente gemäß konventioneller Strategien zeigen;
2 schematisch eine Draufsicht oder ein Layout eines Teils einer Speicherzelle zeigt, die im Wesentlichen den gleichen Aufbau wie in 1b besitzt;
3a und 3b schematisch Querschnittsansichten eines Teils der Speicherzelle während diverser Fertigungsphasen zeigen, wenn ein Isolationsgraben gebildet wird und einem vorderen Bereich eines aktiven Gebiets bessere Materialeigenschaften gemäß anschaulicher Ausführungsformen verliehen werden;
4 schematisch eine Draufsicht eines Halbleiterbauelements während einer Implantationssequenz zeigt, um eine Implantationssorte auf der Grundlage eines Neigungswinkels, der nicht Null ist, einzubauen, während andere Bauteilbereiche gemäß anschaulicher Ausführungsformen abgedeckt sind;
5a bis 5c schematisch Querschnittsansichten des Halbleiterbauelements während diverser Fertigungsphasen bei der Herstellung von Transistoren und Kontaktelementen gemäß anschaulicher Ausführungsformen zeigen;
6a und 6b schematisch Querschnittsansichten des Halbleiterbauelements zeigen, wenn der Ätzwiderstand eines „Endbereichs” des aktiven Gebiets lokal erhöht wird, bevor ein Isolationsgraben gemäß noch weiterer anschaulicher Ausführungsformen gefüllt wird;
7a bis 7d schematisch Querschnittsansichten des Halbleiterbauelements während diverser Fertigungsphasen gemäß noch weiterer anschaulicher Ausführungsformen zeigen.
Detaillierte Beschreibung
Im Allgemeinen betrifft die vorliegende Erfindung Fertigungstechniken und Halbleiterbauelemente, in denen die Fehlertoleranz für die Herstellung von Kontaktelementen, die ein aktives Gebiet eines Hochzieh-Transistors direkt mit der Gateelektrode eines weiteren Hochzieh-Transistors und eines Herabziehtransistors einer Speicherzelle direkt verbinden, indem eine geeignete Implantationssorte in einer frühen Fertigungsphase eingebaut wird. Zu diesem Zweck wird nach dem Ätzen der Isolationsgräben in das Halbleitermaterial eine Implantationssorte selektiv in zumindest einige der aktiven Gebiete durch eine Seitenwand des Isolationsgrabens, die das betrachtete aktive Gebiet in Bezug auf seine Längsrichtung begrenzt, eingeführt. Im allgemeinen ist eine Längsrichtung eines aktiven Gebiets als die Wege der Stromflussrichtung eines oder mehrerer Transistoren zu verstehen, die in und über dem betrachteten aktiven Gebiet gebildet sind. Durch lokales Modifizieren der Materialeigenschaften des aktiven Gebiets an einem „Endbereich” oder an einer Grenzfläche, die das aktive Gebiet in der Längsrichtung begrenzt, werden somit die Transistoreigenschaften insgesamt nur vernachlässigbar beeinflusst, da der modifizierte Bereich am weitesten vom Kanalgebiet der jeweiligen Transistoren entfernt ist. In einigen anschaulichen Ausführungsformen wird eine effiziente Modifizierung und damit eine Vergrößerung der Fehlertoleranz während des komplexen Kontaktätzprozesses erreicht, indem eine Dotierstoffsorte eingebaut wird, die die gleiche Leitfähigkeitsart wie die Drain- und Sourcedotierstoffe ermitteln, wodurch lokal ein Tiefenniveau der Drain- und Sourcegebiete an der Grenzfläche abgesenkt wird, da die Dotierstoffsorte durch die Grabenseitenwand bis zu einer beliebigen gewünschten Tiefe eingebaut werden kann, was bewerkstelligt werden kann, indem ein geeigneter Neigungswinkel während des Implantationsprozesses angewendet wird. In anderen anschaulichen Ausführungsformen wird zusätzlich oder alternativ zum Einbau einer Dotierstoffsorte gemäß der Leitfähigkeitsart der Drain- und Sourcedotierstoffsorte eine andere Implantationssorte eingebaut, um lokal den Ätzwiderstand zu erhöhen und/oder die Leitfähigkeitsart des aktiven Gebiets zu verringern. Beispielsweise kann das Einführen einer geeigneten Sorte, etwa Stickstoff, Kohlenstoff, Sauerstoff und dergleichen lokal den Ätzwiderstand modifizieren, wodurch der Grad der Materialerosion während des komplexen Kontaktprozesses verringert wird, selbst wenn ein ausgeprägter Unterschied in den Höhenniveaus zwischen dem aktiven Gebiet und der Isolationsstruktur während der weiteren Bearbeitung des Halbleiterbauelements hervorgerufen wird. Da eine weitere Optimierung des komplexen Kontaktätzprozesses sehr schwer erreichbar ist, entspannt folglich die vorliegende Erfindung die Anforderungen, die dem Ätzprozess auferlegt werden, deutlich und ermöglicht somit eine weitere Bauteilgrößenreduzierung auf der Grundlage verfügbarer Ätztechniken. Andererseits werden die gesamten Transistoreigenschaften beibehalten, wodurch keine wesentlichen Änderungen der gesamten Transistorstruktur erforderlich sind.
Mit Bezug zu den 2 bis 7d werden nunmehr weitere anschauliche Ausführungsformen detaillierter beschrieben, wobei auch bei Bedarf auf die 1a bis 1d verwiesen wird.
2 zeigt schematisch eine Draufsicht eines Halbleiterbauelements 200 oder eines entsprechenden Schaltungsaufbaus bzw. Layouts, wobei ein Teil einer Speicherzelle 250 dargestellt ist. Der dargestellte Teil der Speicherzelle 250 umfasst mehrere aktive Gebiete 202a, 202b, 202c, die lateral durch eine Isolationsstruktur 203 begrenzt sind. Zu beachten ist, dass die Gestaltung oder der Aufbau der Speicherzelle 250 im Wesentlichen dem Aufbau entsprechen, wie er in 1b gezeigt ist, wodurch eine Schaltung eingerichtet wird, wie sie in 1a gezeigt ist. Beispielsweise entspricht das aktive Gebiet 202a dem aktiven Gebiet 202a und enthält einen Durchlasstransistor 200a und einen Herabzieh-Transistor 200, die in Form von n-Kanaltransistoren eingerichtet werden können, wie dies zuvor erläutert ist. In ähnlicher Weise entsprechen die aktiven Gebiete 202b, 202c den aktiven Gebieten 102b, 102c, wie sie zuvor mit Bezug zu 1b erläutert sind. Zu beachten ist, dass die aktiven Gebiete 202a, ... 202c in geeigneter Weise fortgesetzt werden können, um eine benachbarte Speicherzelle zu bilden, wovon der Einfachheit halber lediglich ein Teil eines aktiven Gebiets 202e dargestellt ist. Wie ferner zuvor erläutert ist, enthält die Speicherzelle 250 Gateelektrodenstrukturen für die jeweiligen Transistoren 200a, 200n, 200p und auch um eine elektrische Verbindung zwischen einigen dieser Transistoren herzustellen. Beispielsweise ist eine Gateelektrodenstruktur 210a über den aktiven Gebieten 202a, 202b gebildet und auch über der Isolationsstruktur 203, während eine Gateelektrodenstruktur 210b über dem aktiven Gebiet 202c und der Isolationsstruktur 203 gebildet ist. Beim Bilden eines Kontaktelements, das eine Verbindung zu der Gateelektrodenstruktur 210a und zu dem aktiven Gebiet 202c herstellt, wird somit ein effizienter Kontaktaufbau gemäß dem Schaltungsdiagramm aus 1a erreicht, wie dies auch zuvor erläutert ist.
Im Hinblick auf weitere Aspekte der bislang beschriebenen Komponenten gelten die gleichen Kriterien, wie sie auch zuvor mit Bezug zu der Speicherzelle 150 der 1a und 1b erläutert sind.
3a zeigt schematisch eine Querschnittsansicht des Halbleiterbauelements 200 entlang der Linie IIb, die in 2 gezeigt ist. Das Bauelement 200 ist in einer frühen Fertigungsphase dargestellt, d. h. es ist ein Isolationsgraben 203t in einem Halbleitermaterial 202 gebildet, das über einem Substrat 201 gebildet ist, oder das einen oberen Teil eines kristallinen Substratmaterials repräsentiert. Zu beachten ist, dass das Material 202 eine Vollsubstratkonfiguration bilden kann, wie dies zuvor erläutert ist, was so zu verstehen ist, dass eine Tiefe des aktiven Gebiets, das in dem Halbleitermaterial 202 gebildet ist oder zu bilden ist, auf der Grundlage einer Dotierstoffsorte einzustellen ist anstelle einer vergrabenen isolierenden Materialschicht, wie sie beispielsweise in einigen anschaulichen Ausführungsformen in anderen Bauteilbereichen vorgesehen werden kann, in denen eine SOI-Architektur als vorteilhaft erachtet wird. In der gezeigten Ausführungsform besitzt der Isolationsgraben 203t eine geeignete Tiefe, so dass entsprechende aktive Gebiete lateral isoliert werden. Ferner ist eine Maske in Form eines dielektrischen Materials 230 vorgesehen, das häufig in Form einer ersten Schicht 231, etwa eines Siliziumdioxidmaterials, vorgesehen wird, woran sich eine weitere dielektrische Materialschicht 232 anschließt, etwa ein Siliziumnitridmaterial. Die Materialien 230 können als ein Hartmaskenmaterial möglicherweise in Verbindung mit einer Lackmaske verwendet werden, um den Graben 203t auf der Grundlage gut etablierter Prozesstechniken herzustellen. D. h., die Materialien 231 und 232 werden auf dem Halbleitermaterial 202 gebildet, beispielsweise durch Oxidation und durch Abscheidung, woran sich aufwendige Lithographietechniken anschließen, um eine geeignete Lackmaske (nicht gezeigt) bereitzustellen. Daraufhin werden die Materialien 230 unter Anwendung geeigneter Ätztechniken strukturiert, woran sich ein weiterer Prozessschritt anschließt, um in das Halbleitermaterial 202 zu ätzen, wodurch der Isolationsgraben 203t gebildet wird, der somit die laterale Position und Größe der diversen aktiven Gebiete definiert, wie dies beispielsweise in 2 gezeigt ist. Vor oder nach Herstellen des Isolationsgrabens 203t werden Wannendotierstoffe durch Implantation und dergleichen mit einem geeigneten Maskierungsschema eingeführt.
3b zeigt schematisch das Halbleiterbauelement 200 in einer weiter fortgeschrittenen Fertigungsphase. Wie gezeigt, sind die aktiven Gebiete 202c, 202e lateral durch den Isolationsgraben 203t getrennt, wie dies durch die gestrichelte Linie gezeigt ist, unabhängig davon, ob diese Gebiete tatsächlich in dieser Fertigungsphase hergestellt sind oder noch in einer späteren Phase nach dem Füllen des Isolationsgrabens 202t mit einem geeigneten isolierenden Material zu bilden sind. Somit repräsentiert eine Seitenwand 203s in dieser Fertigungsphase eine Grenze des aktiven Gebiets 202c in Bezug auf eine Längsrichtung L, wie dies zuvor erläutert ist. Des weiteren unterliegt das Halbleiterbauelement 200 einem Ionenimplantationsprozess 240, während welchem eine Implantationssorte 241 durch einen Teil der Seitenwand 202s in das aktive Gebiet 202c eingeführt wird. Zu diesem Zweck wird der Implantationsprozess 240 ausgeführt, indem ein geeignet ausgewählter Neigungswinkel α angewendet wird, der als der Einfaltswinkel des parallelen Ionenstrahls des Prozesses 240 in Bezug auf eine Oberflächenormale 230 der Schicht 230 zu betrachten ist, wie dies gezeigt ist. Somit kann der Neigungswinkel α als ein positiver Winkel für den Einbau der Sorte 241 durch die Seitenwand 230s betrachtet werden, während ein negativer Neigungswinkel –α angewendet wird, um eine Dotierstoffsorte bei Bedarf in das aktive Gebiet 202e einzuführen. In einer anschaulichen Ausführungsform repräsentiert die Implantationssorte 241 ein p-Dotiermittel, etwa Bor und dergleichen, wodurch für eine moderat hohe p-Dotierstoffkonzentration an und in der Nähe der Seitenwand 203s gesorgt wird, wobei jedoch ein Tiefenniveau oder eine Tiefe der Sorte 241 auf eine Tiefe beschränkt ist, die kleiner ist als eine Tiefe des aktiven Gebiets 202c, d. h. des entsprechenden Wannendotierstoffmaterials, das in dem Halbleitermaterial 202 gebildet ist oder zu bilden ist. Zu diesem Zweck wird der Neigungswinkel α gemäß dem Aspektverhältnis und der Gesamtform des Grabens 203t so gewählt, dass die Differenz 241d in der Tiefe des Implantationsgebiets 241 und des aktiven Gebiets 202c beibehalten wird. D. h., für ein Aspektverhältnis von ungefähr 1 wird der Neigungswinkel α größer 45 Grad festgelegt, wobei eine geringere Grabenbreite an der Unterseite des Grabens 203t, wie dies beispielsweise in 3b gezeigt ist, zu einem größeren Abstand 241d für ein gegebenes Aspektverhältnis an der Oberseite des Grabens 203t führt. Somit kann durch das geeignete Auswählen des Neigungswinkels α, um damit den gewünschten Abstand 241d zu erhalten, das „Kurzschließen” des aktiven Gebiets 202c und somit das Überbrücken der aktiven Gebiete 202c und 202e vermieden werden. Auf der Grundlage einer geeigneten Implantationssorte können die weiteren Implantationsparameter, etwa Dosis und insbesondere die Energie so gewählt werden, dass ein unerwünschter Einbau der Sorte 241 durch eine Oberfläche 202s des aktiven Gebiets 202c vermieden wird. Zu diesem Zweck wird die Energie während des Implantationsprozesses 240 an die Materialzusammensetzung und die Dicke der Schichten 230 so angepasst, dass diese Materialien eine ausreichend hohe Ionenstoppeigenschaft besitzen, um damit ein Eindringen in das aktive Gebiet 202c und in andere aktive Gebiete, etwa das aktiver Gebiet 202e, zu unterdrücken. Geeignete Implantationsenergien können effizient auf der Grundlage von Experimenten und/oder Simulation unter Berücksichtigung des gewünschten Neigungswinkels α ermittelt werden, d. h. typischerweise ist die Stoppeigenschaft invers proportional zum Kosinus des Neigungswinkels α. Auf der Grundlage der entsprechenden Energie kann somit eine gewisse Eindringtiefe oder Breite 241w erreicht werden, die von dem Grad des Kanaleffekts (channeling effect) und der Materialzusammensetzung des aktiven Gebiets 202c abhängt. In einigen Fällen umfasst der Implantationssprozess 240 einen zusätzlichen Implantationsschritt, um einen Teil des aktiven Gebiets 202c zu schädigen oder zu amorphisieren, wenn ein entsprechendes kanalbildendes Verhalten als ungeeignet erachtet wird. Ferner werden in einigen anschaulichen Ausführungsformen, wie dies nachfolgend detaillierter beschrieben ist, andere Implantationssorten zusätzliche oder alternativ zu einem p-Dotiermittel eingebaut, um in geeigneter Weise die Eigenschaften des Materials in dem Implantationsgebiet 241 zu modifizieren.
4 zeigt schematisch eine Draufsicht des Bauelements 200 gemäß weiterer anschaulicher Ausführungsformen. Wie gezeigt, ist eine Implantationsmaske 242 so vorgesehen, dass diese Bereiche abdeckt, in welchem ein Einbau der Implantationssorte 241 (siehe 3b) nicht gewünscht ist. Z. B. wird das aktive Gebiet 202a zur Aufnahme von n-Kanaltransistoren, wie dies zuvor erläutert ist, durch die Maske 242 abdeckt, während die aktiven Gebiete 202c, 202d der Hochzieh-Transistoren freiliegen, da hier die kritischen Kontakte zu bilden sind. Folglich wird in einigen anschaulichen Ausführungsformen der Implantationsprozess 240, der auf der Grundlage des Neigungswinkels α ausgeführt wird, derart eingestellt, dass eine im Wesentliche parallele Komponente des Strahls 240 erreicht wird. D. h., der Einfallswinkels des Strahls 240 in Bezug auf die Längsrichtung L beträgt ungefähr 0 oder 180 Grad abhängig von der gesamten Orientierung, um damit ein Eindringen von Implantationsstoffen durch die Seitenwände 202g der aktiven Gebiete 202b, 202c im Wesentlichen zu vermeiden. Es sollte beachtet werden, dass vorteilhafter Weise der Strahl 240 parallel zur Längsrichtung L mit einer Abweichung im Einfallswinkel von weniger als 1 Grad und vorzugsweise von weniger als 0,1 Grad zur Längsrichtung ist.
Die Implantationsmaske 242, die beispielsweise in Form einer Lackmaske vorgesehen ist, wird auf der Grundlage verfügbarerer Lithographiemasken erzeugt, die häufig angewendet werden, um die Eigenschaften von p-Kanaltransistoren in Speicherbereichen speziell einzustellen, während andere Transistoren und andere Bauteilbereiche abgedeckt werden. In anderen Fällen werden speziell gestaltete Lithographiemasken verwendet.
5a zeigt schematisch das Halbleiterbauelement 200 in einer weiter fortgeschrittenen Fertigungsphase. In dieser Ausführungsform ist das aktive Gebiet 202c als ein n-dotiertes Gebiet vorgesehen und wird von der Isolationsstruktur 203 begrenzt. Eine verformungsinduzierende Halbleiterlegierung 205, etwa eine Silizium/Germanium-Legierung, ist in dem aktiven Gebiet 202c gebildet. Des weiteren sind die Gateelektrodenstrukturen 210b, 210a entsprechend über dem aktiven Gebiet 202c bzw. der Isolationsstruktur 203 ausgebildet. Ferner ist ein Teil des Implantationsgebiets 241 weiterhin an einem Teil der Grenzfläche zwischen der Isolationsstruktur 203 und dem aktiven Gebiet 202c vorgesehen.
Mit Bezug zu Prozesstechniken zur Herstellung des Halbleiterbauelements 200, wie es in 5a gezeigt ist, sei auf die entsprechenden Fertigungstechniken verwiesen, die mit Bezug zu dem Bauelement 100 erläutert sind. D. h., der Isolationsgraben 203, die Legierung 205, falls erforderlich, und die Gateelektrodenstrukturen 210a, 210b werden gemäß geeigneter Prozesstechniken hergestellt, nachdem die Implantationssorte 241 eingebaut wurde, wie dies zuvor beschrieben wurde. Zu beachten ist, dass ein Teil des aktiven Gebiets 202c während der Herstellung der Isolationsstruktur 203 verbraucht werden kann, beispielsweise auf Grund eines Oxidationsprozesses und dergleichen.
5b zeigt schematisch das Halbleiterbauelement 200 in einer weiter fortgeschrittenen Fertigungsphase, in der der Transistor 200p in und über dem aktiven Gebiet 202c gebildet ist. D. h., Drain- und Sourcegebiete 204 sind vorgesehen, wobei eines der Gebiete 204, das von der Isolationsstruktur 203 entlang der Längsrichtung begrenzt ist, eine größere Übergangstiefe aufgrund des Vorhandenseins des Implantationsgebiets 241 besitzt. Folglich wird an der kritischen Seitenwand 203s eine größere Tiefe des Übergangs bereitgestellt, um damit die Wahrscheinlichkeit zu verringern, dass die Drain- und Sourcegebiete 204 während der nachfolgenden Bearbeitung zur Herstellung von Kontaktelementen kurzgeschlossen werden, die das Gebiet 204 mit der Gateelektrodenstruktur 210a verbinden, die über der Isolationsstruktur 203 gebildet ist. Des weiteren umfasst der Transistor 200p Metallsilizidgebiete 206, wie dies auch zuvor erläutert ist. Ferner ist ein dielektrisches Zwischenschichtmaterial 220, beispielsweise in Form von Materialschichten 222 und 223, so vorgesehen, dass der Transistor 200p und die Gateelektrodenstruktur 210a umschlossen werden. Im Hinblick auf Prozessstrategien zur Herstellung des Bauelements 200, wie es in 5b gezeigt ist, gelten die gleichen Kriterien, wie sie zuvor mit Bezug zu dem Bauelement 100 erläutert sind.
5c zeigt schematisch das Halbleiterbauelement 200 in eine weiter fortgeschrittenen Fertigungsphase, in der Kontaktelemente 221a und 221b in dem dielektrischen Zwischenschichtmaterial gebildet sind. Wie zuvor erläutert ist, stellt das Kontaktelement 221a eine Verbindung zu dem aktiven Gebiet 202c her, d. h. zu dem Draingebiet oder dem Sourcegebiet 204, während das Kontaktelement 221b eine Verbindung zu der Gateelektrodenstruktur 210a und zu dem anderen Gebiet der Drain- und Sourcegebiete 204 herstellt. Wie gezeigt führt, selbst wenn das Kontaktelement 221b sich in die Isolationsstruktur 203 erstreckt, die zusätzliche Tiefe des Draingebiets oder des Sourcegebiets 204, die durch das Implantationsgebiet 241 erreicht wird, nicht zu größeren Leckstromwegen oder einem Kurzschluss des Gebiets 204 in Bezug auf das verbleibende aktive Gebiet 202c. Für eine gegebene Fertigungsstrategie zur Herstellung entsprechender Kontaktöffnungen, wie sie zuvor erläutert ist, und für das Füllen dieser Öffnungen mit einem geeigneten Kontaktmaterial, etwa einem Barrierenmaterial 226 und einem Kontaktmetall 227 ergibt sich folglich eine deutlich geringere Wahrscheinlichkeit im Hinblick auf Kontaktausfälle des Kontaktelements 221b.
6a zeigt schematisch eine Querschnittsansicht des Halbleiterbauelements 200 gemäß weiterer anschaulicher Ausführungsformen, in denen zusätzlich oder alternativ zu einer Dotierstoffsorte andere Implantationssorten 241a durch die Seitenwand 203s eingeführt werden. Beispielsweise wird eine nicht dotierende Sorte, d. h. eine Sorte, die Leitfähigkeit des Halbleitermaterials 202 nicht erhöht, eingebaut, um die Materialeigenschaften in der Seitenwand 203s zu modifizieren. Durch Einbauen von Kohlenstoff, Stickstoff, Sauerstoff und dergleichen kann beispielsweise die gesamte Ätzwiderstandsfähigkeit während der weiteren Bearbeitung des Bauelements 200 im Vergleich zu dem konventionellen isolierenden Material der Isolationsstruktur, die auf der Grundlage des Grabens 203t zu bilden ist, erhöht werden. Auf diese Weise kann die Größe entlang der Längsrichtung des Grabens 203t lokal vergrößert werden, wobei dies von der Eindringtiefe der Sorte 241a abhängt. Auf diese Weise kann der verbleibende Aufbau des Isolationsgrabens 203c in anderen Bauteilbereichen unbeeinflusst, beispielsweise werden die Seitenwände der aktiven Gebiete im Wesentlichen nicht beeinflusst, wie dies auch zuvor mit Bezug zu 2d erläutert ist. Auch kann eine entsprechende Implantationsmaske 242 vorgesehen werden, wie dies mit Bezug zu 4 erläutert ist, wenn eine entsprechende Modifizierung in der Längsrichtung auf spezielle aktive Gebiete zu beschränken ist. Der Einbau der Sorte 241a ist weniger kritisch im Hinblick auf die Auswahl eines geeigneten Neigungswinkels, da der Einbau der Sorte 241a an oder in der Nähe der Unterseite des Grabens 203t nicht kritisch ist, wodurch ein größerer Bereich an Neigungswinkel α1–α2 ermöglicht wird. D. h., für Gräben mit einem großen Aspektverhältnis, d. h. für Gräben mit einer großen Tiefe und einer geringeren Breite, ist unter Umständen die Anwendung eines kleinen Neigungswinkels α erforderlich, um die Implantationssorte bis hinab zu einer erforderlichen Tiefe anzuordnen, somit die Ätztoleranzen während der weiteren Bearbeitung zu kompensieren. Folglich ist die Verteilung der Implantationssorte 241a, die etwa durch den Implantationsprozess 240a und während der nachfolgenden Bearbeitung in Form von Wärmebehandlungen und dergleichen hervorgerufen wird, weniger kritisch.
6b zeigt schematisch das Halbleiterbauelement 200 in einer weiter fortgeschrittenen Fertigungsphase, d. h. nach dem Herstellen der Gateelektrodenstrukturen 210a, 210b, wobei die Implantationssorte 241a für eine geringere Materialerosion zumindest in der Nähe der Seitenwand 203s sorgt, beispielsweise im Hinblick auf Reinigungsprozesse, Ätzprozesse und dergleichen, die typischerweise zu einem ausgeprägten Materialabtrag in der Isolationsstruktur 203 führen, wie dies zuvor erläutert ist. Beispielsweise führt der Einbau einer Stickstoffsorte und/oder einer Sauerstoffsorte und/oder einer Kohlenstoffsorte zu einem deutlich erhöhten Ätzwiderstand oder zu einem deutlich erhöhten elektrischen Widerstand des Gebiets 241a. Wenn beispielsweise ein erhöhter Ätzwiderstand vorgesehen wird, ist zusätzlich zum geringeren Materialabtrag während der vorhergehenden Bearbeitung auch der resultierende Materialabtrag während des kritischen Kontaktätzprozesses deutlich geringer, wodurch die Wahrscheinlichkeit des Erzeugens von Kontaktausfällen verringert wird. In anderen Fällen kann das Vorsehen einer Zone mit einem größeren elektrischen Widerstand deutlich die Leckströme verringern, wenn die Zone 241a auf Grund eines ausgeprägten Materialabtrags der Isolationsstruktur 203 durch das Kontaktelement kontaktiert wird. Folglich wird auch in diesem Falle eine größere Fehlertoleranz für den kritischen Kontaktätzprozess zum Bereitstellen von Kontaktelementen geschaffen, die das aktive Gebiet 202c mit der Gateelektrodenstruktur 210a verbinden.
7a zeigt schematisch das Halbleiterbauelement 200 gemäß einer weiteren Ausführungsform, in der das Bauelement 200 der Einwirkung einer Ätzumgebung 233a ausgesetzt wird, um den Isolationsgraben 203t in den Schichten 233, 231 und in dem Halbleitermaterial 202 bis hinab zu einer ersten Tiefe 203d zu erzeugen, die für den Einbau einer Dotierstoffsorte als geeignet erachtet wird.
7b zeigt schematisch das Halbleitebauelement 200 während des Implantationsprozesses 240, um die Dotierstoffsorte 241 einzubauen, wobei die Sorte 241 über die gesamte Tiefe des gesamten Grabens 203t eingeführt wird, wodurch ein höherer Grad an Flexibilität bei der Auswahl geeigneter Implantationsparameter erreicht wird.
7c zeigt schematisch das Halbleiterbauelement 200, wenn es einem weiteren Ätzschritt 233b unterliegt, der ausgeführt wird, um die endgültige Tiefe des Grabens 203t festzulegen. Folglich kann die Implantationssorte 241 zuverlässig auf einen oberen Bereich des Grabens 203t beschränkt werden, unabhängig von der weiteren Bearbeitung, beispielsweise im Hinblick auf die Dotierstoffdiffusion und dergleichen. Zu beachten ist, dass die Ätzprozesse 233a, 233b ohne zusätzliche Maske ausgeführt werden können, so dass die Implantationssorte 241 in den Bereichen beliebiger Arten von aktiven Gebieten vorgesehen sind.
Es sollte beachtet werden, dass in anderen anschaulichen Ausführungsformen der Graben 203t, wie er 7c gezeigt ist, auf der Grundlage eines einzelnen Ätzprozesses hergestellt werden kann, woran sich ein Implantationsprozess anschließt, wie er zuvor beschrieben ist, wobei die Implantationssorte 241 auf einen oberen Bereich des Grabens 203b auf Grundlage einer geeigneten Auswahl von Prozessparametern beschränkt wird, wie dies zuvor beschrieben ist. In diesem Falle wird die Implantation als eine nicht-maskierte Implantation mit Ausnahme der Materialien 231 und 232 ausgeführt, wodurch ein zusätzlicher Lithographieschritt vermieden wird.
7d zeigt schematisch das Halbleiterbauelement 200 in einer weiter fortgeschrittenen Fertigungsphase. in dieser Ausführungsform sind die Transistoren 200p, d. h. die p-Kanal-Hochzieh-Tansistoren, und der n-Kanaltransistor 200n dargestellt und besitzen die Implantationssorte 241 an den jeweiligen Grenzflächen 203s der Isolationsstruktur 203. Zu beachten ist, dass 7d einen Schnitt durch das aktive Gebiet 202c und einen Teil des aktiven Gebiets 202a (siehe 2) repräsentiert. Auf Grund des Einbaus der p-Dotierstoffsorte 241 ist somit die Tiefe des Gebiets 204 benachbart zu der Grenzfläche 203s des Transistors 200p größer, während andererseits in dem Transistor 200n die Sorte 241 zu einer geringeren gesamten n-Dotierung des Gebiets 204 führt, wobei eine größere p-Dotierstoffkonzentration vertikal an das Gebiet 204 anschließt, wodurch das gesamte Transistorverhalten des Bauelements 200n nicht wesentlich beeinflusst wird.
Folglich wird eine höhere Prozesstoleranz für den Transistor 200p erreicht, wie dies zuvor beschrieben ist, ohne dem Transistor 200n wesentliche zu beeinflussen, wobei für eine bessere Prozesseffizienz auf Grund des Vermeidens eines zusätzlichen Lithographieschrittes gesorgt ist.
Es gilt also: Die vorliegende Erfindung stellt Halbleiterbauelemente und Fertigungstechniken bereit, in denen Kontaktelemente in einer Speicherzelle mit einer größeren Fehlertoleranz vorgesehen werden können, indem eine Implantationssorte an einer Grenzfläche zwischen dem aktiven Gebiet eines Hochziehtransistors und einer Isolationsstruktur eingebaut wird. Folglich kann das Kontaktelement, das eine direkte elektrische Verbindung zwischen dem aktiven Gebiet des Hochzieht-Transistors und einer Gateelektrodenstruktur herstellt, die über dem Isolationsgebiet gebildet ist, mit einer deutlich geringeren Wahrscheinlichkeit für Kontaktausfälle bereitgestellt werden, wodurch eine weitere Bauteilgrößenreduzierung auf der Grundlage verfügbarer Ätztechniken möglich ist.

Claims

Verfahren mit: Bilden eines Isolationsgrabens in einem Halbleitermaterial eines Halbleiterbauelements, wobei der Isolationsgraben eine Seitenwand besitzt, die an ein aktives Gebiet eines ersten Transistors einer Speicherzelle des Halbleiterbauelements angrenzt, wobei die Seitenwand das aktive Gebiet in einer Längsrichtung begrenzt; Einführen einer Implantationssorte in einen Bereich des aktiven Gebiets durch zumindest einen Teil der Seitenwand, wobei die Implantationssorte sich mit einer spezifizierten Tiefe und bis zu einem spezifizierten Abstand zu der Seitenwand entlang der Längsrichtung in das aktive Gebiet erstreckt; Füllen des Isolationsgrabens mit einem isolierenden Material nach dem Einführen der Implantationssorte, um eine Isolationsstruktur zu bilden; Bilden des ersten Transistors in und über dem aktiven Gebiet; Bilden eines Teils einer Gateelektrode eines zweiten Transistors der Speicherzelle über der Isolationsstruktur; Bilden eines dielektrischen Materials, so dass der erste Transistor und der zweite Transistor umschlossen werden; und Bilden eines Kontaktelements in dem dielektrischen Material, wobei das Kontaktelement das aktive Gebiet und den Teil der Gateelektrode des zweiten Transistors verbindet.
Verfahren nach Anspruch 1, wobei Einführen der Implantationssorte umfasst: Ausführen eines Implantationsprozesses unter Anwendung eines Ionenstrahls, der eine erste Orientierung parallel zur Längsrichtung und eine zweite Orientierung besitzt, die einen Winkel von nicht Null mit einer Oberfläche des aktiven Gebiets bildet.
Verfahren nach Anspruch 1, wobei die Implantationssorte als ein p-Dotiermittel eingeführt wird und wobei der erste Transistor ein p-Kanaltransistor ist.
Verfahren nach Anspruch 1, wobei Einführen der Implantationssorte ferner umfasst: Beschränken einer Erstreckung der Implantationssorte in einer Tiefenrichtung auf weniger als eine Erstreckung eines Wannengebiets des ersten Transistors.
Verfahren nach Anspruch 1, das ferner umfasst: Bilden des Isolationsgrabens durch zwei oder mehr isolierende Schichten hindurch, die auf dem Halbleitermaterial gebildet sind, und Verwenden der zwei oder mehr isolierenden Schichten als eine Implantationsmaske, um einen Einbau der Implantationssorte in einer Oberfläche des aktiven Gebiets zu unterdrücken.
Verfahren nach Anspruch 1, das ferner umfasst: Bilden einer Maske vor dem Einführen der Implantationssorte, so dass das aktive Gebiet und zumindest ein Teil des Isolationsgrabens mit der Seitenwand freigelegt sind und ein aktives Gebiet eines weiteren Transistors der Speicherzelle und ein weiterer Isolationsgraben, der das weitere aktive Gebiet lateral begrenzt, abgedeckt sind.
Verfahren nach Anspruch 6, wobei der weitere Transistor ein n-Kanaltransistor ist.
Verfahren nach Anspruch 1, das ferner umfasst: Bilden einer verformungsinduzierenden Halbleiterlegierung in dem aktiven Gebiet nach dem Einführen der Implantationssorte.
Verfahren nach Anspruch 1, wobei Einführen der Implantationssorte umfasst: Einführen einer ätzratenreduzierenden Sorte, die einem Teil des aktiven Gebiets, der benachbart zu der Seitenwand angeordnet ist, einen erhöhten Ätzwiderstand bezüglich eines Kontaktätzprozesses verleiht.
Verfahren nach Anspruch 9, wobei die ätzratenreduzierende Sorte Sauerstoff und/oder Stickstoff und/oder Kohlenstoff umfasst.
Halbleiterbauelement mit: einem ersten p-Kanaltransistor, der in und über einem ersten aktiven Gebiet gebildet ist; einem zweiten p-Kanaltransistor, der in und über einem zweiten aktiven Gebiet gebildet ist; einem n-Kanaltransistor, der in und über einem dritten aktiven Gebiet gebildet ist, wobei der zweite p-Kanaltransistor und der n-Kanaltransistor gemeinsam eine Gateelektrodenstruktur aufweisen, die einen Elektrodenbereich enthält, der über einem Isolationsgraben gebildet ist, der die aktiven Gebiete begrenzt; einem Kontaktelement, das in einem dielektrischen Zwischenschichtmaterial, das den ersten und den zweiten p-Kanaltransistor und den n-Kanaltransistor abdeckt, gebildet ist, wobei das Kontaktelement den Elektrodenbereich mit einem Source-/Draingebiet in dem ersten aktiven Gebiet verbindet; und wobei das Source-/Draingebiet sich benachbart zu dem Isolationsgraben befindet und einen implantierten Bereich aufweist, der gebildet ist durch Einführen einer Implantationssorte vor dem Füllen des Isolationsgrabens mit einem isolierenden Material in den Bereich des ersten aktiven Gebiets durch zumindest einen Teil einer Seitenwand des Isolationsgrabens, die an das erste aktive Gebiet angrenzt, wobei die Seitenwand das erste aktive Gebiet in einer Längsrichtung begrenzt, wobei die Implantationssorte sich mit einer spezifizierten Tiefe und bis zu einem spezifizierten Abstand zu der Seitenwand entlang der Längsrichtung in das aktive Gebiet erstreckt; wobei die spezifizierte Tiefe größer ist als die Tiefen des übrigen Source-/Draingebiets.
Halbleiterbauelement nach Anspruch 11, wobei der erste und der zweite p-Kanaltransistor und der n-Kanaltransistor Komponenten einer Speicherzelle sind.
Halbleiterbauelement nach Anspruch 11, wobei das erste, das zweite und das dritte aktive Gebiet eine Vollsubstratkonfiguration repräsentieren.
Halbleiterbauelement nach Anspruch 11, das ferner eine verformungsinduzierende Halbleiterlegierung aufweist, die in dem ersten und dem zweiten aktiven Gebiet gebildet ist.