[go: up one dir, main page]
More Web Proxy on the site http://driver.im/

DE102006046377A1 - Halbleiterbauelement mit Isoliergräben, die unterschiedliche Arten an Verformung hervorrufen - Google Patents

Halbleiterbauelement mit Isoliergräben, die unterschiedliche Arten an Verformung hervorrufen Download PDF

Info

Publication number
DE102006046377A1
DE102006046377A1 DE102006046377A DE102006046377A DE102006046377A1 DE 102006046377 A1 DE102006046377 A1 DE 102006046377A1 DE 102006046377 A DE102006046377 A DE 102006046377A DE 102006046377 A DE102006046377 A DE 102006046377A DE 102006046377 A1 DE102006046377 A1 DE 102006046377A1
Authority
DE
Germany
Prior art keywords
trench
isolation
dielectric
filling material
isolation trench
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Ceased
Application number
DE102006046377A
Other languages
English (en)
Inventor
Christoph Schwan
Joe Bloomquist
Peter Javorka
Manfred Horstmann
Sven Beyer
Markus Forsberg
Frank Wirbeleit
Karla Romero
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
GlobalFoundries Inc
Original Assignee
Advanced Micro Devices Inc
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Advanced Micro Devices Inc filed Critical Advanced Micro Devices Inc
Priority to DE102006046377A priority Critical patent/DE102006046377A1/de
Priority to US11/734,320 priority patent/US7547610B2/en
Priority to KR1020097008248A priority patent/KR20090060355A/ko
Priority to PCT/US2007/020598 priority patent/WO2008042144A2/en
Priority to GB0906452A priority patent/GB2456094A/en
Priority to JP2009530385A priority patent/JP2010505269A/ja
Priority to CN200780040260XA priority patent/CN101536175B/zh
Priority to TW096135866A priority patent/TW200828497A/zh
Publication of DE102006046377A1 publication Critical patent/DE102006046377A1/de
Priority to US12/419,500 priority patent/US8138571B2/en
Ceased legal-status Critical Current

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/76—Making of isolation regions between components
    • H01L21/762—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
    • H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
    • H01L21/8232—Field-effect technology
    • H01L21/8234—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
    • H01L21/8238—Complementary field-effect transistors, e.g. CMOS
    • H01L21/823807—Complementary field-effect transistors, e.g. CMOS with a particular manufacturing method of the channel structures, e.g. channel implants, halo or pocket implants, or channel materials
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/76—Making of isolation regions between components
    • H01L21/762—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers
    • H01L21/76224—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using trench refilling with dielectric materials
    • H01L21/76229—Concurrent filling of a plurality of trenches having a different trench shape or dimension, e.g. rectangular and V-shaped trenches, wide and narrow trenches, shallow and deep trenches
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
    • H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
    • H01L21/8232—Field-effect technology
    • H01L21/8234—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
    • H01L21/8238—Complementary field-effect transistors, e.g. CMOS
    • H01L21/823878—Complementary field-effect transistors, e.g. CMOS isolation region manufacturing related aspects, e.g. to avoid interaction of isolation region with adjacent structure
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/7842—Field effect transistors with field effect produced by an insulated gate means for exerting mechanical stress on the crystal lattice of the channel region, e.g. using a flexible substrate
    • H01L29/7843—Field effect transistors with field effect produced by an insulated gate means for exerting mechanical stress on the crystal lattice of the channel region, e.g. using a flexible substrate the means being an applied insulating layer
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/7842—Field effect transistors with field effect produced by an insulated gate means for exerting mechanical stress on the crystal lattice of the channel region, e.g. using a flexible substrate
    • H01L29/7846—Field effect transistors with field effect produced by an insulated gate means for exerting mechanical stress on the crystal lattice of the channel region, e.g. using a flexible substrate the means being located in the lateral device isolation region, e.g. STI
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/7833—Field effect transistors with field effect produced by an insulated gate with lightly doped drain or source extension, e.g. LDD MOSFET's; DDD MOSFET's

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • Manufacturing & Machinery (AREA)
  • Chemical & Material Sciences (AREA)
  • Crystallography & Structural Chemistry (AREA)
  • Ceramic Engineering (AREA)
  • Element Separation (AREA)
  • Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
  • Thin Film Transistor (AREA)
  • Insulated Gate Type Field-Effect Transistor (AREA)

Abstract

Durch Bilden von Isolationsgräben unterschiedlicher Art an innerer Verspannung auf der Grundlage separater Prozesssequenzen können die Verformungseigenschaften benachbarter aktiver Halbleitergebiete so eingestellt werden, dass eine Bauteilleistungssteigerung erreicht wird. Beispielsweise können stark verspannte dielektrische Füllmaterialien mit Druckverspannung und Zugverspannung geeignet in den entsprechenden Isolationsgräben vorgesehen werden, um entsprechend die Ladungsträgerbeweglichkeit der entsprechenden Kanalgebiete anzupassen.

Description

  • Gebiet der vorliegenden Erfindung
  • Im Allgemeinen betrifft die vorliegende Erfindung die Herstellung integrierter Schaltungen und betrifft insbesondere die Herstellung von Transistoren mit verformten Kanalgebieten unter Anwendung von verformungsinduzierenden Quellen, etwa verspannten STI-(flache Grabenisolation)Gräben, um die Ladungsträgerbeweglichkeit in dem Kanalgebiet eines MOS-Transistors zu verbessern.
  • Beschreibung des Stands der Technik
  • Im Allgemeinen werden gegenwärtig eine Vielzahl von Prozesstechnologien zur Herstellung komplexer integrierter Schaltungen eingesetzt, wobei für komplexe Schaltungen, etwa Mikroprozessoren, Speicherchips, und dergleichen, die CMOS-Technologie gegenwärtig eine der vielversprechendsten Lösungen auf Grund der guten Eigenschaften im Hinblick auf die Arbeitsgeschwindigkeit und/oder Leistungsaufnahme und/oder Kosteneffizienz ist. Während der Herstellung komplexer integrierter Schaltungen unter Anwendung der CMOS-Technologie werden Millionen Transistoren, d. h. n-Kanaltransistoren und p-Kanaltransistoren, auf einem Substrat hergestellt, das eine kristalline Halbleiterschicht aufweist. Ein MOS-Transistor enthält, unabhängig davon, ob ein n-Kanaltransistor oder ein p-Kanaltransistor betrachtet wird, sogenannte pn-Übergänge, die durch eine Grenzfläche aus stark dotierten Drain- und Sourcegebieten mit einem invers dotierten Kanalgebiet, das zwischen dem Draingebiet und dem Sourcegebiet angeordnet ist, gebildet sind. Die Leitfähigkeit des Kanalgebiets, d. h. das Durchlassstromvermögen des leitenden Kanals, wird von einer Gateelektrode in der Nähe des Kanalgebiets gesteuert, die von diesem durch eine dünne isolierende Schicht getrennt ist. Die Leitfähigkeit des Kanalgebiets bei der Ausbildung eines leitenden Kanals auf Grund des Anlegens einer geeigneten Steuerspannung an die Gateelektrode hängt von der Dotierstoffkonzentration, der Beweglichkeit der Majoritätsladungsträger und – für eine gegebene Abmessung des Kanalgebiets in der Transistorbreitenrichtung – von dem Abstand zwischen dem Sourcegebiet und dem Draingebiet ab, der auch als Kanallänge bezeichnet wird. Somit bestimmt in Verbindung mit der Fähigkeit, rasch einen leitenden Kanal unter der isolierenden Schicht beim Anliegen der Steuerspannung an der Gateelektrode aufzubauen, die Gesamtleitfähigkeit des Kanalgebiets im Wesentlichen das Leistungsverhalten von MOS-Transistoren. Damit wird die Reduzierung der Kanallänge – und damit verknüpft die Verringerung des Kanalwiderstands – zu einem wichtigen Entwurfskriterium, um eine Verbesserung der Arbeitsgeschwindigkeit integrierter Schaltungen zu erreichen.
  • Die ständige Verringerung der Transistorabmessungen beinhaltet jedoch eine Reihe damit verknüpfter Probleme, etwa die geringere Steuerbarkeit des Kanals, was auch als Kurzkanaleffekte bezeichnet wird, und dergleichen, die es zu beherrschen gilt, um nicht in unerwünschter Weise die Vorteile aufzuheben, die durch das ständige Reduzieren der Kanallänge von MOS-Transistoren erreicht werden. Die ständige Größenreduzierung der kritischen Abmessungen, d. h. der Gatelänge der Transistoren, erfordert das Anpassen und möglicherweise das Neuentwickeln äußerst komplexer Prozesstechniken. Beispielsweise wurde zur Kompensierung der Kurzkanaleffekte vorgeschlagen, auch die Kanalleitfähigkeit der Transistorelemente zu verbessern, indem die Ladungsträgerbeweglichkeit in dem Kanalgebiet für eine vorgegebene Kanallänge erhöht wird. Diese Verfahren bieten die Möglichkeit, eine Leistungssteigerung zu erreichen, die vergleichbar ist mit dem Fortschreiten zu einem künftigen Technologiestandard, während viele der Probleme, die bei den Prozessanpassungen, die mit der Bauteilgrößenreduzierung verknüpft sind, vermieden oder zumindest aufgeschoben werden.
  • Ein effizienter Mechanismus zum Verbessern der Ladungsträgerbeweglichkeit ist die Modifizierung der Gitterstruktur in dem Kanalgebiet, indem beispielsweise eine Zugverspannung und/oder Druckverspannung in der Nähe des Kanalgebiets hervorgerufen wird, um damit eine entsprechende Verformung in dem Kanalgebiet zu erzeugen, die zu einer modifizierten Beweglichkeit für Elektronen bzw. Löcher führt. Beispielsweise kann eine kompressive Verformung entlang der Längsrichtung in dem Kanalgebiet einer Siliziumschicht, die eine standardmäßige Kristallorientierung aufweist, die Beweglichkeit von Löchern verbessern, wodurch die Möglichkeit zur Leistungssteigerung von p-Transistoren geschaffen wird. Andererseits kann das Erzeugen einer Zugverformung entlang der Kanallängsrichtung in dem Kanalgebiet eines n-Kanaltransistors die Elektronenbeweglichkeit verbessern. Die Einführung einer Verspannungs- oder Verformungstechnologie beim Vorgang der Herstellung integrierter Schaltungen ist ein äußerst vielversprechender Ansatz für weitere Bauteilgenerationen, da beispielsweise verformtes Silizium als eine „neue" Art an Halbleitermaterial betrachtet werden kann, das die Herstellung schneller leistungsfähiger Halbleiterbauelemente ermöglicht, ohne dass teuere Halbleitermaterialien erforderlich sind, wobei viele der gut etablierten Fertigungsverfahren weiterhin verwendet werden können.
  • Daher wird in einigen Vorgehensweisen die Löcherbeweglichkeit von PMOS-Transistoren verbessert, indem eine verformte Silizium/Germanium-Schicht in den Drain- und Sourcegebieten der Transistoren gebildet wird, wobei die kompressiv verformten Drain- und Sourcegebiete eine Verformung in dem benachbarten Siliziumkanalgebiet hervorrufen. In ähnlicher Weise werden Kohlenstoffatome in das Siliziumgitter eingebaut, um ein Gitter mit einer Zugverformung in den Drain- und Sourcegebieten zu bilden, wodurch eine Leistungssteigerung für n-Kanaltransistoren erreicht wird. In dieser Situation ist jedoch die Leistungssteigerung geringer als erwartet auf Grund einer Vielzahl von Problemen, die mit der Herstellung eines verformten Siliziumkohlenstoffmaterials verknüpft sind. Die weitere Größenreduzierung von Bauelementen kann weitere die Leistung beeinträchtigende Mechanismen zum Aufheben von Kurzkanaleffekten beinhalten, etwa erhöhte Dotierstoffpegel in dem Kanalgebiet, Dielektrika mit großen ε in der Gateisolationsschicht, und dergleichen. Es ist jedoch von großer Wichtigkeit, effiziente Verfahren zum Kompensieren oder Überkompensieren derartiger die Beweglichkeit beeinträchtiger Lösungen bereitzustellen, indem in effizienter Weise die Ladungsträgerbeweglichkeit für n- und p-Kanaltransistoren erhöht wird, indem weitere effiziente verformungsinduzierende Mechanismen vorgesehen werden, die alleine oder in Kombination mit den oben genannten Strategien eingesetzt werden können. Beispielsweise können verspannte Schichten, etwa eine verspannte Kontaktätzstoppschicht, die zum Steuern des Ätzprozesses zur Herstellung von Kontaktöffnungen in einem die entsprechenden Transistoren einhüllenden Zwischenschichtdielektrikumsmaterial verwendet werden, mit einem hohen Betrag an innerer Verspannung hergestellt werden, die eine entsprechende Verformung in den Kanalgebieten hervorruft.
  • Ferner werden in modernen Halbleiterbauelementen typischerweise Isolationsgräben zum Abtrennen einzelner Transistoren oder Gruppen aus Transistoren eingesetzt, wobei für gewöhnlich Siliziumdioxid als isolierendes Füllmaterial verwendet wird, was typischerweise zu einer kompressiv verspannten Grabenkonfiguration führt. Somit kann der verspannte Isolationsgraben auch als eine verformungsinduzierende Quelle für spezielle Transistorkonfigurationen eingesetzt werden, in denen die kompressive Verspannung der Isolationsgräben vorteilhaft ist. Jedoch stellt die konventionelle Prozesstechnik zur Herstellung von Isolationsgräben unter Umständen nicht die erforderliche Flexibilität zur Erfüllung der unterschiedlichen Erfordernisse von p-Kanaltransistoren und n-Kanaltransistoren bereit. Ferner kann die Effizienz des verformungsinduzierenden Mechanismus auf der Grundlage konventioneller STI-Verfahren deutlich kleiner sein im Vergleich zu anderen Quellen, etwa verspannte Kontaktätzstoppschichten. Somit können konventionelle STI-Verfahren nicht wesentlich zu einer Leistungssteigerung beitragen, obwohl im Prinzip die Grabenisolationen geeignete Bauteilstellen darstellen, um eine gewünschte Art an biaxialer Verformung in den benachbarten aktiven Halbleitergebieten zu erzeugen.
  • Angesichts der zuvor beschriebenen Situation besteht ein Bedarf für ein verbessertes Verfahren zur Herstellung verspannter Isolationsstrukturen, wobei eines oder mehrere der Probleme konventioneller STI-Verfahren wesentlich vermieden oder zumindest verringert werden.
  • Überblick über die Erfindung
  • Im Allgemeinen richtet sich die vorliegende Erfindung an eine Technik zur Herstellung von Isolationsstrukturen derart, dass eine Verformung lokal entsprechend den Bauteilerfordernissen hervorgerufen wird, um damit das Leistungsverhalten entsprechender Transistorelemente zu verbessern. In einigen Aspekten der vorliegenden Erfindung werden Isolationsstrukturen, etwa Grabenisolationen auf der Grundlage eines stark verspannten dielektrischen Materials gebildet, wobei die Art und/oder die Größe der inneren Verspannung insbesondere auf das entsprechende Erhöhen der Leistungsfähigkeit benachbarter Transistorelemente angepasst ist. Beispielsweise kann ein geeignet ausgewähltes dielektrisches Material zum Füllen entsprechender Isolationsgräben so abgeschieden werden, dass eine gewünschte Art an Verformung in n-Kanaltransistoren hervorgerufen wird, während das gleiche oder ein unterschiedliches Material mit einer geeigneten inneren Verspannung in entsprechenden Isolationsgräben benachbart zu p-Kanaltransistoren gebildet wird, um entsprechend die Löcherbeweglichkeit dieser Bauelemente zu verbessern. Folglich kann das Leistungsverhalten unterschiedlicher Transistorarten individuell gesteigert werden, wobei der verformungsinduzierende Mechanismus, der durch die unterschiedlich gefüllten Isolationsgräben geschaffen wird, in anderen Aspekten vorteilhafterweise mit weiteren verformungsinduzierenden Quellen kombiniert werden kann, etwa verformten Halbleitermaterialien, verspannten Oberschichten, und dergleichen.
  • In anderen Aspekten der vorliegenden Erfindung wird ein äußerst effizienter verformungsinduzierender Mechanismus bereitgestellt, indem gut etablierte Grabenfüllverfahren mit einem guten Füllverhalten mit anderen Abscheideverfahren kombiniert werden, die die Fähigkeit besitzen, eine hohe innere Verspannung des entsprechenden dielektrischen Füllmaterials zu erzeugen. Auf diese Weise können entwurfsspezifische Eigenschaften von Isolationsgräben benutzt werden, um ein geeignetes dielektrisches Füllmaterial auszuwählen. Beispielsweise kann für schmale Isolationsgräben eine Abscheidetechnik eingesetzt werden, um damit die gewünschten Fülleigenschaften zu erhalten, während moderat breite Gräben auf der Grundlage von Verfahren gefüllt werden können, die eine hohe innere Verspannung des entsprechenden Füllmaterials bereitstellen.
  • In noch weiteren Aspekten der vorliegenden Erfindung werden zweidimensionale Verformungseigenschaften berücksichtigt, um in lokaler Weise eine gewünschte Art einer biaxialen Verformung in den entsprechenden Kanalgebieten benachbarter Transistorelemente bereitzustellen, indem die verformungsinduzierende Wirkung von entsprechenden Isolationsgräben in Bezug auf die Transistorbreitenrichtung und die Transistorlängenrichtung berücksichtigt wird. Somit stellt die vorliegende Erfindung ein hohes Maß an Flexibilität für die Bereitstellung zusätzlicher verformungsinduzierender Quellen bereit, während gleichzeitig ein hohes Maß an Kompatibilität mit konventionellen Prozessverfahren zur Herstellung äußerst größenreduzierter Schaltungselemente oder zu anderen Prozessverfahren zur Bereitstellung zusätzlicher verformungsinduzierender Mechanismen geschaffen wird.
  • Gemäß einer anschaulichen Ausführungsform der vorliegenden Erfindung umfasst ein Halbleiterbauelement ein erstes aktives Halbleitergebiet mit mindestens einer Grenze, die durch eine Grabenisolationsstruktur mit einem ersten dielektrischen Füllmaterial gebildet ist. Das Halbleiterbauelement umfasst ferner ein zweites aktives Halbleitergebiet mit mindestens einer Grenze, die durch eine zweite Grabenisolationsstruktur mit einem zweiten dielektrischen Füllmaterial gebildet ist, das sich von dem ersten dielektrischen Füllmaterial unterscheidet, wobei das zweite dielektrische Füllmaterial eine innere Verspannung zum Erzeugen einer Verformung in dem zweiten aktiven Halbleitergebiet aufweist.
  • Gemäß einer noch weiteren anschaulichen Ausführungsform der vorliegenden Erfindung umfasst ein Verfahren das Bilden eines ersten Isolationsgrabens in einer Halbleiterschicht und das Füllen des ersten Isolationsgrabens mit einem ersten dielektrischen Füllmaterial mit einer ersten Art innerer Verspannung. Ferner wird ein zweiter Isolationsgraben in der Halbleiterschicht gebildet und mit einem zweiten dielektrischen Füllmaterial gefüllt, das eine zweite Art innerer Verspannung aufweist, die sich von der ersten Art innerer Verspannung unterscheidet.
  • Gemäß einer noch weiteren anschaulichen Ausführungsform der vorliegenden Erfindung umfasst ein Verfahren das Bilden eines ersten Isolationsgrabens mit einer ersten Breite in einer Halbleiterschicht und Füllen des ersten Isolationsgrabens mit einem dielektrischen Füllmaterial auf der Grundlage einer ersten Abscheidetechnik mit einer guten Spaltenfülleigenschaft. Das Verfahren umfasst ferner das Bilden eines zweiten Isolationsgrabens in der Halbleiterschicht, wobei der zweite Isolationsgraben eine zweite Breite aufweist, die größer als die erste Breite ist. Schließlich wird der zweite Isolationsgraben mit einem zweiten dielektrischen Füllmaterial mit einer inneren Verspannung auf der Grundlage einer zweiten Abscheidetechnik gefüllt, die sich von der ersten Abscheidetechnik unterscheidet.
  • Kurze Beschreibung der Zeichnungen
  • Weitere Vorteile, Aufgaben und Ausführungsformen der vorliegenden Erfindung sind in den angefügten Patentansprüchen definiert und gehen deutlicher aus der folgenden detaillierten Beschreibung hervor, wenn diese mit Bezug zu den begleitenden Zeichnungen studiert wird, in denen:
  • 1a bis 1g schematisch Querschnittsansichten eines Halbleiterbauelements mit unterschiedlichen aktiven Halbleitergebieten für die Aufnahme entsprechender Transistorelemente zeigen, wobei entsprechende Isolationsstrukturen vorgesehen sind, die eine unterschiedliche Art innerer Verspannung aufweisen, um damit individuell eine entsprechende Verformung in den Schaltungselementen der aktiven Gebiete gemäß anschaulicher Ausführungsformen hervorzurufen;
  • 1h und 1i schematisch Querschnittsansichten eines Halbleiterbauelements gemäß weiterer anschaulicher Ausführungsformen zeigen, in denen ein Grabenstrukturierungsprozess gemeinsam für die unterschiedlichen aktiven Gebiete ausgeführt wird;
  • 1j schematisch eine Querschnittsansicht eines Halbleiterbauelements zeigt, in welchem drei unterschiedliche Arten an Füllmaterialien eingesetzt werden, um individuell die entsprechende Verformung in den aktiven Gebieten des Halbleiterbauelements gemäß weiterer anschaulicher Ausführungsformen einzustellen;
  • 2a schematisch eine Draufsicht eines Halbleiterbauelements mit unterschiedlich großen Isolationsgräben zeigt, wobei das dielektrische Füllmaterial gemäß den entsprechenden Grabenabmessungen gemäß anschaulicher Ausführungsformen ausgewählt wird;
  • 2b und 2c schematisch Querschnittsansichten entlang der Linie IIb-IIb aus 2a während diverser Fertigungsphasen gemäß weiterer anschaulicher Ausführungsformen zeigen; und
  • 2d schematisch eine Draufsicht eines Halbleiterbauelements mit mehreren unterschiedlichen Arten von Isolationsgräben zwischen einzelnen Potentialtopfgebieten bzw. Wannengebieten und innerhalb von Potentialtopfgebieten zeigen, um eine erhöhte biaxiale Verformung in entsprechenden aktiven Gebieten des Halbleiterbauelements gemäß noch weiterer anschaulicher Ausführungsformen bereitzustellen.
  • Detaillierte Beschreibung
  • Obwohl die vorliegende Erfindung mit Bezug zu den Ausführungsformen beschrieben ist, wie sie in der nachfolgenden detaillierten Beschreibung sowie in den Zeichnungen gezeigt sind, sollte es selbstverständlich sein, dass die folgende detaillierte Beschreibung sowie die Zeichnungen nicht beabsichtigen die vorliegende Erfindung auf die speziellen anschaulich offenbarten Ausführungsformen einzuschränken, sondern die beschriebenen anschaulichen Ausführungsformen stellen lediglich beispielhaft die diversen Aspekte der vorliegenden Erfindung dar, deren Schutzbereich durch angefügten Patentansprüche definiert ist.
  • Im Allgemeinen betrifft die vorliegende Erfindung eine Technik zur Bereitstellung eines effizienten verformungsinduzierenden Mechanismus, der alternativ oder zusätzlich zu anderen verformungsinduzierenden Mechanismen eingesetzt werden kann, um das Leistungsverhalten entsprechender Transistorelemente zu verbessern, wobei selektiv ein stark verspanntes dielektrisches Füllmaterial in entsprechenden Isolationsgräben vorgesehen wird, die entsprechende aktive Gebiete eines Halbleiterbauelements begrenzen. Abhängig von der Anzahl unterschiedlicher Arten an Füllmaterial für die entsprechenden Isolationsgräben kann die Isolationsstruktur auf der Grundlage einer entsprechenden Anzahl an Fertigungssequenzen hergestellt werden, um damit die gewünschte Art an Füllmaterial in den entsprechenden Isolationsgräben bereitzustellen, wodurch eine individuell angepasste Leistungssteigerung in den Isolationsstrukturen erreicht wird. Die Auswahl eines entsprechenden dielektrischen Füllmaterials für einen gewissen Isolationsgraben kann auf der Grundlage konfigurationsspezifischer Betrachtungen der entsprechenden Isolationsstrukturen erfolgen und/oder kann auf der Grundlage der Art an Transistorelementen erfolgen, die in der Nähe des entsprechenden Isolationsgrabens herzustellen ist. Bekanntlich kann für eine standardmäßige kristallographische Konfiguration eines siliziumbasierten Halbleitermaterials, d. h. eine (100) Oberflächenorientierung, in der entsprechende Transistorkanäle mit ihrer Längsrichtung entlang einer <110> Richtung ausgerichtet sind, eine Zugverformung in der Kanallängenrichtung und eine Zugverformung in der Kanalbreitenrichtung deutlich die Elektronenbeweglichkeit verbessern und damit das Durchlassstromverhalten des entsprechenden n-Kanaltransistors steigern. Andererseits ergeben für diese kristallographische Konfiguration eine kompressive Verformung entlang der Kanallängsrichtung und eine Zugverformung entlang der Kanalbreitenrichtung eine deutliche Verbesserung der Löcherbeweglichkeit von p-Kanaltransistoren. Somit kann eine hohe Zugverspannung in den entsprechenden Isolationsgräben, die einen n-Kanaltransistor umschließen, eine deutliche Verbesserung des Leistungsverhaltens erreicht werden, während das Leistungsverhalten eines p-Kanaltransistors lediglich moderat negativ beeinflusst wird, da eine moderat hohe Zugverformungskomponente entlang der Kanalbreitenrichtung zumindest teilweise die an sich unerwünschte Zugspannungskomponente entlang der Kanallängenrichtung des p-Kanaltransistors ausgleichen kann. Jedoch sind für p-Kanaltransistoren äußerst effiziente verformungsinduzierende Mechanismen verfügbar, die einen entsprechenden negativen Einfluss auf den p-Kanaltransistor überkompensieren.
  • Beispielsweise ist es gut bekannt, dass Siliziumnitrid mit hoher innerer Verspannung auf der Grundlage gut etablierter plasmagestützter CVD-(chemische Dampfabscheide-)Prozesse bereitgestellt werden kann, in denen entsprechende Prozessparameter eingestellt werden, um damit eine hohe Zugverspannung oder Druckverspannung beim Abscheiden des Siliziumnitridmaterials auf einer gegebenen Oberfläche zu erhalten. In derartigen Prozessverfahren ist die Größe der kompressiven Verspannung, die gegenwärtig durch bekannte Verfahren erreichbar ist, typischerweise deutlich höher im Vergleich zu der Größe der Zugverspannung, so dass das Vorsehen einer entsprechenden verspannten Siliziumnitridoberschicht, etwa eine Kontaktätzstoppschicht, entsprechende Seitenwandabstandshalter, und dergleichen ein äußerst effizienter Mechanismus für p-Kanaltransistoren ist, der in effizienter Weise einen entsprechenden nachteiligen Einfluss einer zugverspannten Isolationsstruktur, die in der Nähe des p-Kanaltransistors ausgebildet ist, kompensieren kann. Ferner können effiziente Verfahren zum Hervorrufen einer gewünschten Art an Verformung in p-Kanaltransistoren in Form eines verformten Halbleitermaterials, etwa Silizium/Germanium, bereitgestellt werden, das für eine hohe Leistungssteigerung im Vergleich zu n-Kanaltransistoren sorgt, für die ähnlich effiziente verformungsinduzierende Mechanismen gegenwärtig nicht verfügbar sind. Folglich können Isolationsgräben, die in effizienter Weise auf der Grundlage von Abscheideverfahren gefüllt werden können, die ein hohes Maß an innerer Verspannung liefern, in Verbindung mit Isolationsgräben vorgesehen werden, die Abscheideverfahren mit einem guten Spaltfüllvermögen erfordern, um damit ein hohes Maß an Kompatibilität mit konventionellen Prozessstrategien beizubehalten, wobei dennoch eine signifikante Leistungssteigerung für zumindest einige der entsprechenden Transistorelemente hervorgerufen wird. Wie zuvor erläutert ist, ergibt das Bereitstellen eines verspannten Füllmaterials für moderat breite Isolationsgräben, was zu einer Erzeugung einer Verformung zur Verbesserung des Leistungsverhaltens von n-Kanaltransistoren beiträgt, eine deutliche Leistungsverbesserung von n-Kanaltransistoren, wodurch die Asymmetrie in der Steigerung des Leistungsverhaltens im Hinblick auf verformungsinduzierende Mechanismen für p-Kanaltransistoren und n-Kanaltransistoren, wie sie aktuell verfügbar sind, verringert wird. Somit können äußerst effiziente spaltenfüllende Abscheideverfahren, etwa CVD-Prozesse auf der Grundlage einer Plasmaatmosphäre mit hoher Dichte auf Grundlage von Siliziumdioxid für Isolationsgräben eingesetzt werden, die kritische Abmessungen aufweisen, während gut etablierte PECVD-(plasmaunterstützte) CVD-Verfahren für Siliziumnitrid in Verbindung mit Isolationsgräben eingesetzt werden können, die weniger kritische Entwurfsabmessungen aufweisen, um damit das stark verspannte Füllmaterial darin bereitzustellen. Ferner können andere Entwurfskriterien für die Isolationsgräben verwendet werden, um ein geeignetes dielektrisches Füllmaterial zum Erreichen der gewünschten Leistungssteigerung auszuwählen. Beispielsweise können Isolationsgräben, die sich entlang der Transistorlängsrichtung und Breitenrichtung erstrecken, mit einer unterschiedlichen Art an dielektrischen Füllmaterial versehen werden, um in entsprechender Weise die sich einstellende biaxiale Verformung in dem entsprechenden Transistor einzustellen.
  • In anderen Fällen wird ein geeignet verspanntes Füllmaterial in entsprechenden Isolationsgräben so vorgesehen, dass ein geeignetes verspanntes dielektrisches Material in der Nähe entsprechender Transistorelemente positioniert wird, um damit individuell das Leistungsverhalten von n-Kanaltransistoren und p-Kanaltransistoren zu verbessern, wobei zusätzlich bei Bedarf die Art innerer Verspannung der entsprechenden Füllmaterialien auf der Grundlage der entsprechenden Transistororientierung ausgewählt werden kann. Beispielsweise kann für die oben bezeichnete standardmäßige kristallographische Konfiguration ein Füllmaterial für einen p-Kanaltransistor vorgesehen werden, das eine Zugverformung entlang der Kanalbreitenrichtung hervorruft, während ein entsprechend verspanntes Füllmaterial in jenen Isolationsgräben vorgesehen werden kann, die im Wesentlichen entlang der Transistorlängenrichtung wirken. Für andere kristallographische Konfigurationen, wenn beispielsweise die entsprechenden Transistorlängenrichtungen entlang der <100> Richtung ausgerichtet sind, kann das entsprechende Vorsehen verspannten dielektrischen Füllmaterials in geeigneter Weise angepasst werden.
  • In Bezug zu den begleitenden Zeichnungen werden nunmehr weitere anschauliche Ausführungsformen der vorliegenden Erfindung beschrieben, in denen die Isolationsstruktur eines Halbleiterbauelements auf der Grundlage zweier oder mehrerer Strukturierungsschritte gebildet werden, um damit zwei oder mehr unterschiedliche Arten an dielektrischen Füllmaterial für entsprechende Isolationsgräben vorzusehen.
  • 1a zeigt schematisch eine Querschnittsansicht eines Halbleiterbauelements 100 mit einem Substrat 101, auf dem eine Halbleiterschicht 102 ausgebildet ist. Das Substrat 101 kann ein beliebiges geeignetes Trägermaterial zur Herstellung der Halbleiterschicht 102 repräsentieren. Beispielsweise ist das Substrat 101 ein Halbleitervollsubstrat, etwa ein Siliziumsubstrat, in welchem ein siliziumbasiertes Halbleitermaterial ausgebildet ist, d. h. ein Halbleitermaterial mit ungefähr 50 Atomprozent Silizium oder mehr, wobei andere Sorten, etwa Germanium, Kohlenstoff, und dergleichen sowie gewisse Dotierstoffsorten in der entsprechenden Halbleiterschicht 102 eingebaut sein können. Des weiteren kann das Substrat 101 mit der Halbleiterschicht 102 ein SOI-(Silizium-auf- Isolator)Substrat repräsentieren, wobei eine vergrabene isolierende Schicht (nicht gezeigt) vorgesehen ist, um die Halbleiterschicht 102 in vertikaler Richtung elektrisch abzutrennen. In dieser Hinsicht sollte beachtet werden, dass Positionsangaben, etwa „über", „unter", „seitlich", „vertikal", „horizontal", und dergleichen als relative Positionsangaben zu verstehen sind, wobei eine Oberfläche 101s des Substrats 101 als „Referenz" verwendet wird. In diesem Sinne ist die Halbleiterschicht 102 „über" dem Substrat 101 ausgebildet. In ähnlicher Weise erstreckt sich die Schicht 102 in der „horizontalen" Richtung, d. h. die Schicht 102 ist im Wesentlichen parallel zu der Oberfläche 101s.
  • Das Halbleiterbauelement 100 umfasst ferner eine Ätzmaske 103 mit entsprechenden Öffnungen 103a, die im Wesentlichen den entsprechenden Öffnungen 102a entsprechen, die in einem ersten Bereich 104a der Halbleiterschicht 102 gebildet sind. Die Öffnungen 102a repräsentieren entsprechende Isolationsgräben, die mit einem geeigneten dielektrischen Material zu füllen sind, um damit ein entsprechendes aktives Gebiet 105a innerhalb des Bereichs 104a zu definieren. Die Isolationsgräben 102a sind mit einer ersten Art dielektrischen Füllmaterials zu füllen, um damit die gewünschten Verformungseigenschaften in dem aktiven Gebiet 105a hervorzurufen. In der in 1a gezeigten Ausführungsform ist daher die Ätzmaske 103 so ausgebildet, dass diese einen zweiten Bereich 104b der Halbleiterschicht 102 vollständig abdeckt, in welchem eine zweite aktive Schicht zu bilden ist, die durch entsprechende Isolationsgräben mit unterschiedlichen Verspannungseigenschaften im Vergleich zu den Isolationsgraben 102 zu begrenzen ist. Es sollte beachtet werden, dass die Ätzmaske 103 unterschiedliche Materialschichten aufweisen kann, etwa eine ARC-(antireflektierende)Schicht, und dergleichen, wie dies zur Herstellung der Maske 103 erforderlich ist. Ferner ist in einer anschaulichen Ausführungsform eine Stoppschicht 106 in dieser Fertigungsphase vorgesehen, die aus einem beliebigen geeigneten Material zum Steuern eines nachfolgend chemisch-mechanischen Polier-(CMP-)Prozesses der zum Entfernen von überschüssigem Material dient, das in die Isolationsquellen 102a in einen nachfolgenden Prozessschritt einzufüllen ist, vorgesehen ist. In anderen anschaulichen Ausführungsformen wird die Stoppschicht 106 in einer späteren Fertigungsphase hergestellt, um damit auch entsprechende freiliegende Oberflächenbereiche der Isolationsgräben 102a abzudecken.
  • Ein typischer Prozessablauf zur Herstellung des Halbleiterbauelements 100, wie es in 1a gezeigt ist, kann die folgenden Prozesse umfassen. Nach dem Bereistellen des Substrats 101 mit der darauf ausgebildeten Halbleiterschicht 102 wird die Stoppschicht 106 beispielsweise durch geeignete Oxidations- und/oder Abscheideverfahren hergestellt, abhängig von der Art des verwendeten Materials. Beispielsweise werden in einer anschaulichen Ausführungsform die Isolationsgräben 102a mit einem stark verspannten dielektrischen Material, etwa Siliziumnitrid, gefüllt, wobei die Stoppschicht 106 aus einem geeigneten Material, etwa Siliziumdioxid und dergleichen gebildet sein kann, um damit eine zuverlässige Steuerung des nachfolgenden CMP-Prozesses zu ermöglichen. Das Siliziumdioxidmaterial kann durch Abscheiden oder Oxidation abhängig von den Prozesserfordernissen gebildet werden. In anderen anschaulichen Ausführungsformen werden andere dielektrische Materialien für die Isolationsgräben 102 eingesetzt, etwa stark verspanntes Siliziumdioxid, und dergleichen, und somit kann ein anderes geeignetes Material, etwa Siliziumnitrid, für die Stoppschicht 106 verwendet werden. Wie zuvor angegeben ist, wird in anderen anschaulichen Ausführungsformen die Stoppschicht 106 in dieser Fertigungsphase weggelassen und stattdessen werden geeignete Pufferschichten vorgesehen, oder die Halbleiterschicht 102 wird direkt auf der Grundlage der Ätzmaske 103 strukturiert. Anschließend wird die Ätzmaske 103 beispielsweise auf Grundlage von Photolithographieverfahren hergestellt, wobei die entsprechende Lithographiemaske so vorgesehen werden kann, dass lokal der Bereich 104b abgedeckt wird, in welchem Isolationsgräben mit unterschiedlicher Konfiguration und/oder unterschiedlichen Füllmaterial herzustellen sind. Wie zuvor angegeben ist, kann der Lithographieprozess auf der Grundlage einer entsprechenden ARC-Schicht (nicht gezeigt) bei Bedarf ausgeführt werden, während in anderen Fällen die Ätzmaske 103 in Form einer Hartmaske vorgesehen wird, die auf der Grundlage einer strukturierten Lackschicht gebildet ist, die nach dem Strukturieren der entsprechenden Hardmaskenschicht entfernt wird. Als nächstes wird ein Ätzprozess 116 auf der Grundlage eines geeignetes isotropen Ätzrezeptes ausgeführt, um damit die Öffnungen 103a in den Bereich 104a zu übertragen, wobei entsprechende Ätzparameter in geeigneter Weise gesteuert werden, um damit das gewünschte Maß an Schräge, Ätztiefe, und dergleichen zu erhalten. Wie zuvor angegeben ist, werden in einigen anschaulichen Ausführungsformen die Isolationsgräben 102a bis zu einer Tiefe geätzt, die der Oberfläche einer vergrabenen isolierenden Schicht (nicht gezeigt) entspricht, wenn eine SOI-Konfiguration betrachtet wird. Als nächstes wird die Ätzmaske 103 entfernt und die weitere Bearbeitung wird fortgesetzt, indem die Isolationsgräben 102a gefüllt werden.
  • 1b zeigt schematisch das Halbleiterbauelement 100 in einem weiter fortgeschrittenen Herstellungsstadium. Hier ist ein dielektrisches Füllmaterial 107a vorgesehen, das in einer anschaulichen Ausführungsform eine hohe innere Verspannung aufweist, d. h. das Material 107a kann auf darunter liegenden Oberflächen so gebildet werden, dass es eine hohe Neigung zum Ausdehnen oder zum Zusammenziehen besitzt, abhängig von der gewünschten Art an innerer Verspannung. Beispielsweise kann das dielektrische Füllmaterial 107a mit einer hohen inneren Verspannung vorgesehen werden, um damit eine entsprechende Verformung in dem aktiven Gebiet 105a zu erzeugen, was das Leistungsverhalten eines entsprechenden Transistorelements verbessern kann, das in und auf dem aktiven Gebiet 105a hergestellt ist. Das Füllmaterial 107a kann auf der Grundlage eines geeigneten Abscheideverfahrens hergestellt werden, das das Erzeugen einer gewünschten Art und Größe innerer Verspannung ermöglicht. Es sollte beachtet werden, dass in einigen anschaulichen Ausführungsformen die Isolationsgräben 102a kritische Abmessungen aufweisen können, d. h. eine moderat geringe Breite, die ein Abscheideverfahren mit guten Spaltfüllvermögen erfordert, wie dies nachfolgend mit Bezug zu den 2a bis 2c detaillierter erläutert ist. In der in 1b gezeigten Ausführungsform wird angenommen, dass das Füllmaterial 107a mit einer moderat hohen inneren Verspannung bereitgestellt wird, beispielsweise einer großen Neigung zum Ausdehnen in Bezug auf das darunter liegende Material, was im Folgenden als eine Zugverspannung bezeichnet wird. Beispielsweise kann das dielektrische Füllmaterial 107a aus Siliziumnitrid aufgebaut sein mit einer hohen inneren Zugverspannung, beispielsweise von ungefähr 1 Gigapascal (GPa) oder deutlich höher. Wie zuvor erläutert ist, kann Siliziumnitrid durch PECVD-Verfahren abgeschieden werden, wobei entsprechende Abscheideparameter, etwa der Ionenbeschuss während des Abscheidens, die Abscheidetemperatur, der Abscheidedruck, die Durchflussrate von Träger- und reaktiven Gasen, und dergleichen in geeigneter Weise eingestellt werden können, um die entsprechende Verspannung zu erzeugen. Insbesondere das Ausmaß an Ionenbeschuss repräsentiert einen effizienten Prozessparameter zum Steuern der schließlich erreichten Art und Größe an innerer Verspannung. In anderen anschaulichen Beispielen wird das dielektrische Füllmaterial 107a in Form anderer Materialien, etwa Siliziumdioxid, bereitgestellt, das auf der Grundlage von Abscheideverfahren hergestellt wird, möglicherweise in Verbindung mit Oxidationsprozessen, um damit die gewünschte Größe an innerer Verspannung zu erhalten. Es sollte ferner beachtet werden, dass vor oder nach dem Abscheiden des dielektrischen Füllmaterials 107a zusätzliche Prozessschritte ausgeführt werden können, um die Eigenschaften der Isolationsgräben 102a in Bezug auf ihr elektrisches Verhalten einzustellen. Beispielsweise kann ein gewisses Maß an Kantenabrundung in einigen Fällen wünschenswert sein, um damit in geeigneter Weise entsprechende elektrische Felder an diesen Kanten zu reduzieren, was auf der Grundlage eines Oxidationsprozesses und dergleichen verwirklicht werden kann. Wie ferner zuvor angegeben ist, kann die Stoppschicht 106 nach dem Bilden der Isolationsgräben 102a und vor dem Abscheiden des dielektrischen Füllmaterials 107a gebildet werden. In diesem Falle kann die Stoppschicht 106 auch innere Flächen der Isolationsgräben 102a bedecken.
  • In weiteren anschaulichen Ausführungsformen wird der entsprechende Abscheideprozess zur Herstellung des Füllmaterials 107a so eingestellt, dass dieser ein hohes Maß an nicht-Konformität aufweist. D. h., die Abscheiderate an horizontalen Bauteilbereichen, etwa der Unterseite der Isolationsgräben 102a, kann deutlich höher sein im Vergleich zur Abscheiderate an im Wesentlichen vertikalen Bauteilbereichen, etwa den Seitenwänden der Isolationsgräben 102a, wodurch ein besseres Füllverhalten bereitgestellt wird und wodurch ferner eine größere Menge an dielektrischem Füllmaterial innerhalb der Isolationsgräben 102a erzeugt wird, das eine im Wesentlichen horizontale Verspannungskomponente aufweist, da das entsprechende Material vorzugsweise an der Grabenunterseite abgeschieden wird, die als die „Referenzoberfläche" der entsprechenden inneren Verspannungskomponente betrachtet werden kann.
  • 1c zeigt schematisch das Halbleiterbauelement 100 in einer weiter fortgeschrittenen Herstellungsphase. D. h., überschüssiges Material des dielektrischen Füllmaterials 107a wird beispielsweise auf der Grundlage eines CMP-Prozesses entfernt, wobei die Stoppschicht 106 für das zuverlässige Steuern des entsprechenden Abtragungsprozesses verwendet werden kann. Beispielsweise kann das zunehmende Freilegen der Stoppschicht 106 während des CMP-Prozesses zuverlässig erkannt werden und dies kann einen geeigneten Endpunkt des entsprechenden Prozesses angeben. Verbleibende Reste des Materials 107a können dann durch einen äußerst selektiven Ätzprozess bei Bedarf entfernt werden, wenn die Stoppschicht 106 eine höhere Abtragsrate während des CMP-Prozesses im Vergleich zu dem Material 107a aufweist. In anderen Fallen, wenn die Stoppschicht 106 eine deutlich geringere Abtragungsrate während des CMP-Prozesses aufweist, kann der CMP-Prozess fortgesetzt werden, bis im Wesentlichen alle unerwünschten Anteile des Füllmaterials 107a von horizontalen Oberflächenbereichen des Bauelements 100 entfernt sind. Somit kann eine im Wesentlichen ebene Oberflächentopographie erhalten werden, wobei die Isolationsgräben 102a nunmehr mit dem Füllmaterial 107a gefüllt sind, das eine hohe innere Verspannung aufweist. Der Einfachheit halber werden die gefüllten Isolationsgräben ebenso mit dem gleichen Bezugszeichen 102a bezeichnet.
  • 1d zeigt schematisch das Halbleiterbauelement 100 in einem weiter fortgeschrittenen Herstellungsstadium. In dieser Phase ist eine weitere Ätzmaske 108 so ausgebildet, dass der Bereich 104a abgedeckt wird, während ein entsprechendes Muster für die Herstellung entsprechender Isolationsgräben 102b innerhalb des Bereichs 104b bereitgestellt wird. Wie zuvor mit Bezug zu der Ätzmaske 103 erläutert ist, kann die Maske 108 eine ähnliche Konfiguration aufweisen, beispielsweise kann die Maske 108 ARC-Schichten enthalten und/oder kann Hartmaskenmaterialien beinhalten und dergleichen, wie dies für die entsprechende Prozessstrategie erforderlich ist. Ferner ist eine Stoppschicht 109 über der Halbleiterschicht 102 gebildet, wobei die Stoppschicht 109 im Wesentlichen der Stoppschicht 106 entsprechen kann, wenn die vorhergehende Fertigungssequenz die Schicht 106 nicht in unerwünschter Weise geschädigt hat, während in anderen anschaulichen Ausführungsformen die Stoppschicht 106 entfernt wird und die Schicht 109 aus einem geeigneten Material gebildet wird, um damit die Stoppeigenschaften im Hinblick auf ein dielektrisches Füllmaterial zu erfüllen, das in die entsprechenden Isolationsgräben 102b einzufüllen ist. Beispielsweise kann die Stoppschicht 109 Siliziumdioxid, Siliziumnitrid oder andere geeignete Materialien aufweisen. In ähnlicher Weise kann die Stoppschicht 109 in einer späteren Phase hergestellt werden, wie dies mit Bezug zu der Stoppschicht 106 beschrieben ist.
  • Hinsichtlich einer Prozesssequenz zur Herstellung der Isolationsgräben 102b auf Grundlage der Ätzmaske 108 gelten die gleichen Kriterien, wie sie zuvor mit Bezug zu dem Ätzprozess 109 erläutert sind.
  • 1e zeigt schematisch das Halbleiterbauelement 100 mit einem dielektrischen Füllmaterial 107b, um die entsprechenden Isolationsgräben 102b aufzufüllen. In der gezeigten Ausführungsform wird das dielektrische Füllmaterial 107b als ein Füllmaterial mit einer unterschiedlichen Art innerer Verspannung vorgesehen, beispielsweise kann das Material 107b die Tendenz aufweisen, sich in Bezug auf die darunter liegenden Abscheideoberflächen zusammenzuziehen, was im Weiteren als eine kompressive Verspannung bzw. Druckverspannung bezeichnet wird. Wie zuvor erläutert wurde, kann Siliziumnitrid mit einem hohen Anteil an kompressiver Verspannung abgeschieden werden, wobei die Größe im Bereich von 1,5 GPa bis 2 GPa und noch höher liegt. In anderen anschaulichen Ausführungsformen kann das Material 107b Siliziumdioxidmaterial mit einem hohen Maß an kompressiver Verspannung repräsentieren. In einigen anschaulichen Ausführungsformen unterscheidet sich das dielektrische Füllmaterial 107b nicht nur in der Art der inneren Verspannung, sondern unterscheidet sich auf in der Materialzusammensetzung in Bezug auf das dielektrische Füllmaterial 107a. Ferner kann das Material 107b auf der Grundlage einer geeigneten Abscheidetechnik gebildet werden, beispielsweise durch plasmaunterstützte CVD, CVD auf Grundlage eines hochdichten Plasmas, und dergleichen, abhängig von der Art des Materials und der erforderlichen inneren Verspannung. Ferner wird in einigen anschaulichen Ausführungsformen das dielektrische Füllmaterial 107b in einer äußerst nicht konformen Weise abgeschieden, d. h. die vertikale Abscheidrate kann deutlich kleiner sein im Vergleich zur horizontalen Abscheiderate, wodurch ein hohes Betrag an „horizontaler" Verspannung erzeugt wird.
  • 1f zeigt schematisch das Halbleiterbauelement 100 nach dem Entfernen von überschüssigem Material des Materials 107b, was auf der Grundlage von CMP und/oder Ätzen unter Anwendung der Stoppschicht 109 zum zuverlässigen Steuern des entsprechenden Abtragungsprozesses erreicht werden kann, wie dies zuvor mit Bezug zu der Stoppschicht 106 erläutert ist. Danach wird der verbleibende Teil der Stoppschicht 109 auf der Grundlage gut etablierter selektiver Ätzprozesse entfernt. Folglich kann eine entsprechende Verformung 110a in dem aktiven Gebiet 105a, das durch die Isolationsgräben 102a definiert ist, erzeugt werden, während eine entsprechende unterschiedliche Art an Verformung 110b in dem aktiven Gebiet 105b auf Grund der entsprechenden Isolationsgräben 102b hervorgerufen wird. Beispielsweise kann für die oben genannte Definition in der inneren Verspannung in der Isolationsgräben 102a, 102b die entsprechend hervorgerufene Verformung 110a als eine kompressive Verformung bezeichnet werden, die für eine standardmäßige Siliziumkristallkonfiguration zu einer Leistungssteigerung eines p-Kanaltransistors führt. D. h., die horizontale Richtung in 1f repräsentiert die Kanallängsrichtung, so dass die entsprechende „kompressive" Verformung 110a entlang der Kanallängsrichtung wird, wodurch die Löcherbeweglichkeit in dem aktiven Gebiet 105a verbessert wird. In ähnlicher Weise kann die Verformung 110b als eine Zugverformung bezeichnet werden, die zu einer deutlichen Beweglichkeitsverbesserung für Elektronen führt. Es sollte jedoch beachtet werden, dass andere „Konfigurationen" für die Verformung angewendet werden können, wenn die kristallographische Konfiguration der Halbleiterschicht 102 sich von der Standardkonfiguration unterscheidet.
  • 1g zeigt schematisch das Halbleiterbauelement 100 in einem weiter fortgeschrittenen Herstellungsstadium. Hier sind entsprechende Transistorelemente 120a, 120b in und auf den entsprechenden aktiven Gebieten 105a, 105b ausgebildet. Der Transistor 102a umfasst daher ein Kanalgebiet 121a, das im Wesentlichen die Verformung 110a aufweist, um damit die Ladungsträgerbeweglichkeit in dem Kanalgebiet 121a zu erhöhen. In ähnlicher Weise umfasst der Transistor 120b das Kanalgebiet 121b mit der Verformung 110b, um in entsprechender Weise die Ladungsträgerbeweglichkeit darin zu verbessern. Folglich wird das Durchlassstromverhalten der Transistoren 120a, 120b individuell eingestellt, indem unterschiedliche Arten verspannter dielektrischer Füllmaterialien in den entsprechenden Isolationsgräben 102a, 102b vorgesehen werden. Es sollte beachtet werden, dass der verformungsinduzierende Mechanismus, der durch die verspannten Isolationsgräben 102a, 102b in dem Transistor 120a, und/oder dem Transistor 120b bereitgestellt wird, mit zusätzlichen verformungsinduzierenden Mechanismen ergänzt werden kann, indem beispielsweise ein eingebettetes verformtes Halbleitermaterial, etwa Silizium/Germanium, Silizium/Kohlenstoff, verwendet wird, das in den entsprechenden Drain- und Sourcegebieten 122a, 122b an entsprechenden Bauteilerfordernissen vorgesehen werden kann. Zusätzlich oder alternativ kann eine entsprechende verspannte Oberschicht in einem oder beiden der Transistoren 120a, 120b vorgesehen werden, wie dies in Form entsprechender Kontaktätzstoppschichten 123a, 123b gezeigt ist, die zusätzlich als Ätzstoppschichten während der Herstellung entsprechender Kontaktöffnungen in einem dielektrischen Material verwendet werden können, das zum Einbetten der Transistoren 120a, 120b vorgesehen wird.
  • Mit Bezug zu 1h wird eine weitere anschauliche Ausführungsform beschrieben, in der der Vorgang des Strukturierens entsprechender Isolationsgräben auf der Grundlage eines gemeinsamen Ätzprozesses bewerkstelligt werden kann, während das Bereitstellen der dielektrischen Füllmaterialien auf einem zusätzlichen Strukturierungsprozess basiert, um damit unterschiedliche Arten an Füllmaterial für die entsprechenden Isolationsgräben bereitzustellen.
  • In 1h umfasst das Halbleiterbauelement 100 die entsprechenden Isolationsgräben 120a, 120b, die mit dem dielektrischen Material 107a gefüllt sind, wobei die Stoppschicht 106 ebenfalls innerhalb der entsprechenden Gräben 102a, 102b gebildet sein kann, um damit während der nachfolgenden Fertigungsprozesse als eine Ätzstoppschicht zu dienen. Das Material 107a kann als ein stark verspanntes Füllmaterial vorgesehen werden, um damit die verbesserten Verformungseigenschaften in dem aktiven Gebiet 105a bereitzustellen, wie dies zuvor erläutert ist. Ferner kann eine Ätzmaske 111 vorgesehen werden, um einen Bereich des Halbleiterbauelements 100, der dem Bereich 104a der Halbleiterschicht 102 entspricht, abzudecken, während der Bereich entsprechend dem Halbleiteranteil 104b freiliegt.
  • Das Halbleiterbauelement 100, wie es in 1h gezeigt ist, kann gemäß den folgenden Prozessen hergestellt werden. Nach dem Bereitstellen des Substrats 101 mit der darauf ausgebildeten Halbleiterschicht 102 wird ein entsprechender Strukturierungsprozess durchgeführt, der auf der Grundlage konventioneller Lithographiemasken beruhen kann, um damit gemeinsam die Isolationsgräben 102a, 102b durch einen geeigneten Strukturierungsprozess zu definieren. Danach wird die Stoppschicht 106 mittels einer geeigneten Abscheidetechnik oder einem Oxidationsprozess gebildet, abhängig von der Art des verwendeten Materials. Beispielsweise kann die Stoppschicht 106 aus Siliziumdioxid hergestellt werden, wenn das Material 107a im Wesentlichen aus Siliziumnitrid aufgebaut ist. Als nächstes wird das Füllmaterial 107a auf der Grundlage einer geeigneten Abscheidetechnik aufgebracht, um damit die gewünschte Art innerer Verspannung bereitzustellen. Danach wird die Maske 111 beispielsweise durch Photolithographie gebildet, wobei konventionelle Lithographiemasken eingesetzt werden können, wie sie auch für das Definieren der p-Potentialtopfgebiete und n-Potentialtopfgebiete Verwendung finden, wenn eine entsprechende Unterscheidung verspannter Materialien gemäß den p-Potentialtopfgebieten und den n-Potentialtopfgebieten erwünscht ist. In anderen anschaulichen Beispielen wird die Maske 111 so gebildet, dass gewünschte Bauteilbereiche freiliegen, in denen die entsprechenden Isolationsgräben 102b eine unterschiedliche Art an dielektrischem Füllmaterial erhalten. Als nächstes wird ein selektiver Ätzprozess 112 ausgeführt, um den freiliegenden Anteil des Materials 107a zu entfernen, wobei die Stoppschicht 106 als eine effiziente Ätzstoppschicht dient. Danach wird die Ätzmaske 111 entfernt und ein geeignetes zweites dielektrisches Füllmaterial, etwa das Füllmaterial 107b wird auf der Grundlage einer geeigneten Technik abgeschieden, um damit die gewünschte Art an Verspannung in den Isolationsgräben 102b bereitzustellen, wie dies zuvor erläutert ist. Danach kann überschüssiges Material der zweiten Art an Material und des Materials 107a durch CMP oder Ätzen entfernt werden, wie dies zuvor erläutert ist. Folglich können auch in diesem Prozessablauf unterschiedlich verspannte dielektrische Füllmaterialien in einer äußerst lokalen Weise für die entsprechenden Isolationsgräben 102a, 102b vorgesehen werden. Danach wird die weitere Bearbeitung fortgesetzt, wie dies zuvor mit Bezug zu 1g beschrieben ist.
  • Mit Bezug zu 1i wird nunmehr eine weitere anschauliche Ausführungsform beschrieben, in der benachbarte aktive Gebiete für Transistoren unterschiedlicher Leitfähigkeitsart so gebildet werden, dass selbst an einer gemeinsamen Grenze zwischen benachbarten aktiven Gebieten, unterschiedliche Arten verspannter Isolationsgräben bereitgestellt werden.
  • In 1i enthält das Halbleiterbauelement 100 die aktiven Gebiete 105a, 105b in Form benachbarter Gebiete, d. h. die Gebiete 105a, 105b werden als benachbarte aktive Gebiete betrachtet, ohne dass ein aktives Gebiet dazwischen vorgesehen ist. Dazu kann das aktive Gebiet 105a die Isolationsgräben 102a an seinem Rand aufweisen, während das aktive Gebiet 105b die Isolationsgräben 102b am Rand besitzt, wie dies zuvor beschrieben ist. Ferner ist eine innere Grenze, die als 113 bezeichnet ist, und die als eine „Zwischenpotentialtopf- bzw. Zwischenwannen"-Isolationsstruktur betrachtet werden kann, durch die entsprechenden Isolationsgräben 102c, 102d vorgesehen, die mit einem dielektrischen Füllmaterial mit einer innerer Verspannung entsprechend den Isolationsgräben 102a bzw. 102b gefüllt sind. Eine entsprechende Anordnung aus breiten und schmalen Gräben zwischen den Potentialtöpfen und innerhalb der Potentialtöpfe wird mit Bezug zu den 2a bis 2c nachfolgend beschrieben. Ferner ist ein entsprechendes „inaktives Gebiet" 114 zwischen den Isolationsgräben 102c, 102d ausgebildet, wobei das inaktive Gebiet 114 einen Teil der Halbleiterschicht 102 repräsentieren kann oder in Form eines anderen geeigneten Materials abhängig von der Prozessstrategie vorgesehen sein kann. Wie zuvor beschrieben ist, werden die Gräben 102a, 102c in einem gemeinsamen Prozess gebildet und gefüllt und ähnlich werden die Gräben 102d, 102b ebenso in einem gemeinsamen Prozess hergestellt und gefüllt. Alternativ können die Gräben 102a, ..., 102d in einem gemeinsamen Ätzprozess hergestellt und das Füllen kann gemäß einer Prozesssequenz bewerkstelligt werden, wie dies zuvor mit Bezug zu 1h beschrieben ist. Folglich kann selbst für benachbarte Transistorelemente unterschiedlicher Leitfähigkeitsart eine individuelle Leistungssteigerung erreicht werden, indem die entsprechend verspannten Isolationsgräben 102a, 102c und 102b, 102d vorgesehen werden.
  • 1j zeigt schematisch das Halbleiterbauelement 100 gemäß einer weiteren anschaulichen Ausführungsform, die ähnlich zur Ausführungsform aus 1i ist, wobei jedoch eine dritte Art an dielektrischem Füllmaterial für eine oder mehrere Isolationsgräben in dem Bauelement 100 vorgesehen ist. In der in 1j gezeigten Ausführungsform werden die entsprechenden Isolationsgräben 102a, 102b vorgesehen, wie dies zuvor in einer der vorhergehenden Ausführungsformen beschrieben ist, während zusätzlich eine weitere Art an Isolationsgraben, die als 102a bezeichnet ist, bereitgestellt wird, die mit einer anderen Art an dielektrischen Füllmaterial gefüllt wird. In einer anschaulichen Ausführungsform repräsentieren die entsprechenden aktiven Gebiete 105a, 105b benachbarte aktive Gebiete mit einer inneren Grenze, die durch den Isolationsgraben 102i repräsentiert ist. Da die aktiven Gebiete 105a, 105b eine unterschiedliche Art an innerer Verspannung in den Isolationsgräben 102a, 102b erfordern können, wird der Graben 102e mit einem „neutraleren" dielektrischen Füllmaterial versehen, um nicht in unerwünschter Weise das aktive Gebiet 105a und das aktive Gebiet 105b zu beeinflussen. Beispielsweise kann der Isolationsgraben 102e mit einem geeigneten dielektrischen Material mit geringerer innerer Verspannung gefüllt werden, etwa Siliziumdioxid, Siliziumnitrid, und dergleichen, während die Gräben 102a, 102b darin ausgebildet ein stark verspanntes dielektrisches Material aufweisen, etwa Siliziumnitrid, Siliziumdioxid, und dergleichen. Zu diesem Zweck kann ein zusätzlicher Lithographieschritt eingeführt werden, um den Isolationsgraben 102e individuell zu strukturieren, wie dies beispielsweise mit Bezug zu den 1a bis 1g für Isolationsgräben 102a, 102b beschrieben ist. In anderen Fällen kann der zusätzliche Lithographieschritt zum selektiven Entfernen von unerwünschten Füllmaterial aus dem Graben 102e angewendet werden, um schließlich die gewünschte Art an Füllmaterial zu erhalten, wie dies beispielsweise mit Bezug zu 1h beschrieben ist. Folglich können äußerst effiziente verformungsinduzierende Mechanismen für Transistorelemente bereitgestellt werden, die auf einem gemeinsamen Potentialtopfgebiet ausgebildet sind, während unterschiedliche Arten an Potentialtopfgebieten unterschiedlich verspannte Isolationsgräben erhalten. Andererseits können benachbarte aktive Halbleitergebiete, die unterschiedliche Arten an Verformung erfahren, durch den Isolationsgräben 102e mit einer dritten Art dielektrischen Füllmaterials getrennt werden, um in geeigneter Weise eine unerwünschte gegenseitige Beeinflussung der benachbarten Halbleitergebiete in geeigneter Weise abzupuffern.
  • In Bezug zu den 2a bis 2d werden nunmehr weitere anschauliche Ausführungsformen der vorliegenden Erfindung beschrieben, in denen zusätzlich oder alternativ zur Art der Leitfähigkeit Entwurfsunterschiede der Isolationsgräben sowie deren Orientierung berücksichtigt wird, wenn eine spezielle Art verspannten Füllmaterials für entsprechenden Isolationsgräben ausgewählt wird. Wie zuvor erläutert ist, sind effiziente Abscheideverfahren mit einem hohen Spaltfüllvermögen in konventionellen Prozesstechniken verfügbar, wobei jedoch eine entsprechende innere Verspannung des dielektrischen Füllmaterials nicht in effizienter Weise verwirklicht werden kann. Beispielsweise können in konventionell angewendeten Abscheideprozesse mit hochdichtem Plasma für Siliziumdioxid selbst schmale Isolationsgräben zuverlässig gefüllt werden, wobei jedoch die sich ergebende Verspannung nicht geeignet ist, um die gewünschte Leistungssteigerung zu erhalten.
  • Zusätzlich oder alternativ kann die entsprechende Orientierung von Isolationsgräben in Bezug auf eine Transistorbreitenrichtung und eine Transistorlängenrichtung berücksichtigt werden, wenn ein geeignet verspanntes dielektrisches Füllmaterial für entsprechende Isolationsgräben ausgewählt wird. Beispielsweise ist für eine standardmäßige Kristallkonfiguration, d. h. eine (100) Oberflächenorientierung und eine Transistorlängsrichtung, die entlang der <110> Richtung orientiert ist, das Leistungsverhalten eines p-Kanaltransistors deutlich verbesserbar, indem unterschiedlich verspannte Isolationsgräben in der Transistorlängenrichtung und der Transistorbreitenrichtung vorgesehen werden.
  • 2a zeigt schematisch ein Draufsicht eines Halbleiterbauelements 200 mit einer Halbleiterschicht 202, etwa einer siliziumbasierten Schicht und dergleichen. Die Halbleiterschicht 202 umfasst mehrere aktive Halbleitergebiete 205a, ..., 205e, die durch entsprechende Grabenisolationsstrukturen 202a, 202b begrenzt sind. Beispielsweise kann das aktive Gebiet 205a ein n-Potentialtopfgebiet repräsentieren, in denen mehrere weitere aktive Gebiete, etwa die Gebiete 205c, 205d auf der Grundlage des entsprechenden Isolationsgrabens 202b gebildet sein können, der als ein innerer Isolationsgraben betrachtet werden kann. In ähnlicher Weise kann das aktive Gebiet 205b beispielsweise einen p-Potentialtopf repräsentieren, der auch ein oder mehrere kleinere aktive Gebiete aufweisen kann, etwa das Gebiet 205e, das durch einen entsprechenden inneren Isolationsgraben 202b begrenzt ist. In der gezeigten Ausführungsform ist der Isolationsgraben 202b eine Grabenbreite, die kleiner ist im Vergleich zur Grabenbreite des Isolationsgrabens 202a, der in der dargestellten Ausführungsform als eine Grenze zwischen den aktiven Gebieten 205a und 205b zwischen Potentialtopfgebieten dient. Es sollte jedoch beachtet werden, dass entsprechende Isolationsgräben innerhalb der Potentialtopfgebiete ebenso größere Breitenabmessungen vergleichbar zu dem Isolationsgraben 202a aufweisen können.
  • Wie zuvor erläutert ist, sind entsprechende n-Kanaltransistoren in dem aktiven Gebiet 205b herzustellen, wobei eine hohe Zugverformung in dem aktiven Gebiet 205b das Leistungsverhalten der entsprechenden Transistoren, die dann ausgebildet sind, deutlich verbessern kann. Somit wird der entsprechende Isolationsgraben 202a mit einem geeignet verspannten dielektrischen Füllmaterial gefüllt, um damit die gewünschte Art an Verformung in dem aktiven Gebiet 205b zu erhalten. Wie zuvor erläutert ist, sind gut etablierte Abscheideverfahren verfügbar, um Siliziumnitrid mit hoher innerer Verspannung herzustellen, wobei jedoch gegenwärtig etablierte PECVD-Verfahren nur ein reduziertes Spaltenfüllverhalten im Vergleich zu gut etablierten Oxidabscheideprozessen mit hochdichtem Plasma aufweisen. Folglich können die moderat schmalen Isolationsgräben 202b auf der Grundlage einer Abscheidetechnik hergestellt werden, die ein hohes Spaltenfüllvermögen bietet, während der Isolationsgraben 202a auf der Grundlage plasmaunterstützter CVD-Prozesse hergestellt wird, um damit eine hohe innere Verspannung für das entsprechende dielektrische Füllmaterial zu erreichen.
  • 2b zeigt schematisch eine Querschnittsansicht des Halbleiterbauelements 200 gemäß der Linie IIb-IIb aus 2a in einem frühen Fertigungsstadium, in welchem die entsprechenden Isolationsgräben 202b noch herzustellen sind. In dieser Fertigungsphase umfasst das Bauelement 200 die Halbleiterschicht 202, die über einem Substrat 201 gebildet ist, das ein beliebiges geeignetes Trägermaterial repräsentieren kann, wie dies zuvor mit Bezug zu dem Substrat 101 beschrieben ist. Ferner ist der Isolationsgraben 202a in der Halbleiterschicht 202 so ausgebildet, dass die aktiven Gebiete 205a und 205b getrennt werden. Ferner ist in dieser Fertigungsphase ein verspanntes dielektrisches Füllmaterial 207b über der Halbleiterschicht 202 gebildet, um damit im Wesentlichen vollständig den Isolationsgraben 202a auszufüllen. Eine Stoppschicht 206 ist zumindest an horizontalen Oberflächenbereichen der Halbleiterschicht 202 vorgesehen, während in anderen anschaulichen Ausführungsformen die Stoppschicht 206 auch in dem Isolationsgraben 202a ausgebildet sein. in einer anschaulichen Ausführungsform ist das verspannte dielektrische Füllmaterial 207b aus Siliziumnitrid aufgebaut, während die Stoppschicht 206 aus Siliziumdioxid hergestellt ist.
  • Ein typischer Prozessablauf zur Herstellung des Halbleiterbauelements 200, wie es in 2b gezeigt ist, kann ähnliche Prozessverfahren umfassen, wie sie zuvor mit Bezug zu dem Bauelement 200 beschrieben sind. D. h., der Isolationsgraben 202a kann auf der Grundlage eines geeigneten Lithographieprozesses strukturiert werden, woran sich ein geeigneter Abscheideprozess anschließt, etwa ein plasmaunterstützter CVD-Prozess mit geeigneten Prozessparametern, um damit die gewünschte Art an innerer Verspannung zu erhalten. In der in den 2a und 2b gezeigten Ausführungsform wird die innere Verspannung des Füllmaterials 207b so gewählt, dass eine entsprechende Zugverformung in dem aktiven Gebiet 205b hervorgerufen wird, wodurch das Leistungsverhalten von n-Kanaltransistoren verbessert wird, wie dies zuvor erläutert ist. Danach wird überschüssiges Material der Schicht 207b beispielsweise auf der Grundlage von CMP entfernt, wobei die Stoppschicht 206 für das zuverlässige Steuern des entsprechenden Abtragungsprozesses verwendet werden kann. Danach wird eine weitere Strukturierungssequenz auf der Grundlage einer geeignet ausgewählten Lithographiemaske durchgeführt, um die entsprechenden Isolationsgräben 202b mit dem geringen Abmessungen zu definieren. Als nächstes werden die entsprechenden Isolationsgräben 202b mit einem geeigneten dielektrischen Füllmaterial gefüllt, etwa Siliziumdioxid, das auf der Grundlage eines Abscheideverfahrens mit einem guten Spaltenfüllvermögen gebildet wird, etwa einem CVD-Prozess auf der Grundlage eines äußerst dichten Plasmas, mit einem subatmosphärischen CVD-Prozess auf der Grundlage von TEOS und dergleichen. Danach wird überschüssiges Material auf der Grundlage einer entsprechenden Stoppschicht entfernt, wie dies zuvor auch mit Bezug zu dem Bauelement 100 beschrieben ist.
  • 2c zeigt schematisch das Halbleiterbauelement 200 nach der oben beschriebenen Prozesssequenz. Somit umfasst das Bauelement 200 den Isolationsgraben 202b, der mit einem geeigneten Füllmaterial, etwa Siliziumdioxid, im Wesentlichen ohne Hohlräume gefüllt ist, während das stark verspannte Material in dem Isolationsgraben 202a für die gewünschte Art an Verformung in dem aktiven Gebiet 205b sorgt. In der gezeigten Ausführungsform repräsentiert das aktive Gebiet 205b einen p-Potentialtopf, wobei eine entsprechende Zugverformung zu einer erhöhten Elektronenbeweglichkeit für n-Kanaltranistoren führt, die in und über dem aktiven Gebiet 205b zu bilden sind. Wie zuvor erläutert ist, kann ein negativer Einfluss der Verspannung in dem Isolationsgraben 202a auf das benachbarte aktive Gebiet 205a weniger kritisch sein, da äußerst effiziente verformungsinduzierende Mechanismen für p-Kanaltransistoren verfügbar sind, wodurch ein negativer Einfluss effektiv überkompensiert wird.
  • Ferner sollte beachtet werden, dass die zuvor beschriebene Prozesssequenz in unterschiedlicher Reihenfolge ausgeführt werden kann, wobei die Isolationsgräben 202b zuerst und nachfolgend die stark verspannten Isolationsgräben 202a hergestellt werden. In anderen anschaulichen Ausführungsformen werden die Gräben 202a, 202b auf der Grundlage einer gemeinsamen Lithographiemaske und eines gemeinsamen Ätzprozesses hergestellt, ähnlich zu konventionellen Prozessstrategien und danach wird das Einfüllen der entsprechenden dielektrischen Füllmaterialien auf der Grundlage eines zusätzlichen Lithographieschrittes ausgeführt, um in selektiver Weise unerwünschte dielektrische Materialien von einem der Isolationsgräben zu entfernen, wie dies auch mit Bezug zu 1h beschrieben ist.
  • 2d zeigt schematisch eine Draufsicht des Bauelements 200 gemäß weiterer anschaulicher Ausführungsformen. Das Bauelement 200 umfasst mehrere aktive Halbleitergebiete 205a, die n-Potentialtopfgebiete zur Herstellung entsprechender p-Kanaltransistoren repräsentieren. In ähnlicher Weise können mehrere aktive Gebiete 205b vorgesehen werden, die p-Potentialtopfgebiete repräsentieren, um damit entsprechende n-Kanaltransistoren herzustellen. Die diversen aktiven Halbleitergebiete 205a, 205b können durch entsprechende Isolationsgräben 202a, ..., 202c begrenzt werden, wobei beispielsweise Isolationsgräben mit einer reduzierten Breite als Gräben 202b angegeben werden, während Gräben mit größerer Breite im Vergleich zu den Gräben 202b als Gräben 202a und 202c bezeichnet werden. Beide Arten an Gräben, d. h. Gräben mit einer reduzierten Breite und einer größeren Breite, können als Grenzen innerhalb von Potentialtöpfen oder Zwischenpotentialtopfen abhängig von der Konfiguration eingesetzt werden. Beispielsweise können die Isolationsgräben 202a als breite Gräben zwischen Potentialtöpfen betrachtet werden, während die Isolationsgräben 202c als breite Gräben innerhalb eines Potentialtopfgebiets betrachtet werden können. In einer anschaulichen Ausführungsform werden die schmalen Isolationsgräben 202b mit einem geeigneten Material gefüllt, das auf der Grundlage eines Abscheideverfahrens aufgebracht wird, das gutes Spaltenfüllvermögen aufweist, wie dies zuvor erläutert ist. Andererseits können die breiten Isolationsgräben 202a, 202c ein stark verspanntes dielektrisches Füllmaterial aufweisen, wobei in einer anschaulichen Ausführungsform auch die relative Orientierung der entsprechenden Isolationsgräben 202a, 202c in Bezug auf eine Transistorlängsrichtung 230 und eine Transistorbreitenrichtung 231 berücksichtigt wird. D. h., in dem gezeigten Beispiel werden die Isolationsgräben 202c, wovon einer als (H) bezeichnet ist, während der andere als (V) angegeben ist, mit einem Material unterschiedlicher innerer Verspannung gefüllt. Beispielsweise repräsentieren die Gebiete 205a n-Potentialtopfgebiete zur Herstellung von p-Kanaltransistoren darin und darauf, die eine unterschiedliche Verformung in Bezug auf die Richtungen 230 und 231 erfordern können. Beispielsweise kann für eine standardmäßige Konfiguration, in der die Längsrichtung 230 im Wesentlichen entlang der <110> Kristallrichtung gerichtet ist, eine kompressive Verformung nicht die Löcherbeweglichkeit verbessern, während eine entsprechende Zugverformung entlang der Breitenrichtung 231 ebenso zu einer erhöhten Löcherbeweglichkeit beitragen kann. Folglich kann der Isolationsgraben 202c (V) aus einem dielektrischen Füllmaterial hergestellt werden, das eine erforderliche kompressive Verformung entlang der Richtung 230 erzeugt, während der Isolationsgraben 202c (H) ein dielektrisches Füllmaterial mit einer unterschiedlichen Art innerer Verspannung aufweist, die zu einer entsprechenden Zugverformungskomponenten entlang der Richtung 231 führt. Andererseits können in dieser Bauteilkonfiguration die entsprechenden Isolationsgräben 202a ein dielektrisches Füllmaterial aufweisen, das eine entsprechende Zugverformung 210b entlang der Längsrichtung 230 und entlang der Breitenrichtung 231 hervorruft. Wie zuvor erläutert ist, kann ein negativer Einfluss auf die horizontalen und vertikalen Isolationsgräben 202a mit dem die Zugverformung induzierenden dielektrischen Füllmaterial akzeptabel sein, da andere verformungsinduzierende Mechanismen für p-Kanaltransistoren verfügbar sind. Wenn beispielsweise das n-Gebiet 205a einen oder mehrere gebietsinterne Isolationsgräben aufweist, etwa die Gräben 202c, kann eine entsprechende Konfiguration für horizontale und vertikale Isolationsgrabenkomponenten ausgewählt werden, wie dies zuvor beschrieben ist, um damit das Leistungsverhalten von p-Kanaltransistoren, die von den entsprechenden Isolationsgräben 202c umschlossen sind, zu verbessern. In anderen Fällen werden zusätzliche verformungsinduzierende Quellen für p-Kanaltranistoren angewendet, etwa stark verspannte Oberschichten, verformtes Halbleitermaterial, und dergleichen.
  • Es sollte beachtet werden, dass eine entsprechende Strategie zur Bereitstellung unterschiedlicher Arten an innerer Verspannung für Isolationsgräben, die entlang der Längsrichtung 230 und der Breitenrichtung 231 ausgerichtet sind, auch auf die Gräben mit geringer Breite 202b angewendet werden kann, wenn geeignete Abscheideverfahren verfügbar sind, um in zuverlässiger Weise die entsprechenden Gräben aufzufüllen, während dennoch ein im Wesentlichen hohlraumfreies Füllverhalten erreicht wird.
  • Das in 2d gezeigte Halbleiterbauelement 200 kann gemäß Prozessverfahren hergestellt werden, wie sie zuvor mit Bezug zu dem Bauelement 100 und mit Bezug zu den 2a bis 2c beschrieben sind. Jedoch wird ein zusätzlicher Lithographieschritt eingefügt, um die Möglichkeit zu schaffen, um zwischen den Isolationsgräben unterschiedlicher Orientierung zu unterscheiden. In einer anschaulichen Ausführungsform werden die Isolationsgräben 202a zwischen den Potentialtopfgebieten mit einer großen Breite auf der Grundlage eines stark verspannten Füllmaterials hergestellt, das die entsprechende Zugverformung 210b in entsprechenden aktiven Gebieten 205b hervorruft, und in der gleichen Prozesssequenz werden auch gebietsinterne Isolationsgräben 202c (H) gebildet, um die erforderliche Verformungskomponente 210b bereitzustellen, während die gebietsinternen Isolationsgräben 202c (V) in einer separaten Prozesssequenz hergestellt werden, wobei ein stark verspanntes dielektrisches Füllmaterial einer unterschiedlichen Art an Verspannung verwendet wird, um damit die gewünschte kompressive Verformungskomponente 210a zu erzeugen. In einer weiteren unterschiedlichen Prozesssequenz werden die Isolationsgräben mit schmaler Breite 202b auf der Grundlage eines Abscheideverfahrens gebildet, das die erforderlichen Spaltenfülleigenschaften aufweist. Es sollte beachtet werden, dass die unterschiedlichen Prozesssequenzen zur Herstellung der unterschiedlichen Arten an Isolationsgräben 202a, 202b und 202c auf Grundlage von Prozesssequenzen ausgeführt werden können, die entsprechende Lithographie-, Ätz- und Abtragungsprozesse für jede Art von Isolationsgraben beinhalten, während in anderen Fällen einer oder mehrere der Isolationsgräben in einem gemeinsamen Lithographieprozess und Äztprozess hergestellt werden können, während das entsprechende Auffüllen des verspannten dielektrischen Füllmaterials auf Grundlage unterschiedlicher Lithographiemasken erfolgen kann, wie dies zuvor beschrieben ist. Es sollte ferner beachtet werden, dass die Art an verspanntem Füllmaterial der entsprechenden Isolationsgräben 202a, 202b und 202c auf Grundlage der vorgegebenen Kristallkonfiguration der Halbleiterschicht 202 ausgewählt werden kann, um damit die entsprechenden kristallographischen Eigenschaften der Ladungsträgerbeweglichkeit in den diversen Kristallrichtungen zu berücksichtigen. Wenn eine erhöhte Leistung von p-Kanaltranistoren erwünscht ist, werden die Isolationsgräben 202a so gebildet, dass eine hohe kompressive Verformung in der entsprechenden Linksrichtung 230 geschaffen wird, während entsprechende Isolationsgräben 202a, die für die Verformungskomponente in der Breitenrichtung zuständig sind, so vorgesehen werden, um eine entsprechende Zugverformungskomponente hervorzurufen.
  • Es gilt also: Die vorliegende Erfindung stellt eine Technik zur Herstellung von Isolationsgräben bereit, die einen unterschiedlichen Betrag an innerer Verspannung aufweisen, um damit das Leistungsverhalten zumindest einer Art an Transistorelementen, etwa von n-Kanaltransistoren, zu verbessern. Des weiteren stellt die vorliegende Erfindung die Möglichkeit für das individuelle Anpassen der Isolationsgräben bereit, die entsprechende aktive Halbleitergebiete begrenzen, indem unterschiedliche Arten innerer Verspannung vorgesehen werden, um damit eine gewünschte Art an Verformung in unterschiedlichen aktiven Halbleitergebieten zu induzieren. Zu diesem Zweck wird der Strukturierungsprozess oder der Prozess zum Einfüllen eines entsprechenden dielektrischen Füllmaterials in einer lokal unterschiedlichen Weise ausgeführt, um damit die Isolationsgräben mit unterschiedlicher innerer Verspannung zu erhalten. Die entsprechende Sequenz des lokalen Bildens der entsprechenden Isolationsgräben kann für mehr als zwei unterschiedliche Arten an Isolationsgräben ausgeführt werden, wodurch ein hohes Maß an Flexibilität beim individuellen Anpassen der Verformungseigenschaften entsprechender aktiver Halbleitergebiete geschaffen wird. Des weiteren ergibt sich ein hohes Maß an Kompatibilität mit konventionellen Techniken, da gut etablierte Strukturierungs- und Abscheideverfahren eingesetzt werden können. Des weiteren ist die vorliegende Erfindung gut kompatibel mit anderen verformungsinduzierenden Mechanismen, die in einer späteren Phase des Fertigungsablaufs eingerichtet werden.
  • Weitere Modifizierungen und Variationen der vorliegenden Erfindung werden für den Fachmann angesichts dieser Beschreibung offenkundig. Daher ist diese Beschreibung als lediglich anschaulich und für die Zwecke gedacht, dem Fachmann die allgemeine Art und Weise des Ausführens der vorliegenden Erfindung zu vermitteln. Selbstverständlich sind die hierin gezeigten und beschriebenen Formen der Erfindung als die gegenwärtig bevorzugten Ausführungsformen zu betrachten.

Claims (20)

  1. Halbleiterbauelement mit: einem ersten aktiven Halbleitergebiet mit mindestens einer Grenze, die durch eine erste Grabenisolationsstruktur mit einem ersten dielektrischen Füllmaterial mit einer ersten Art innerer Verspannung gebildet ist; und einem zweiten aktiven Halbleitergebiet mit mindestens einer Grenze, die durch eine zweite Grabenisolationsstruktur mit einem zweiten dielektrischen Füllmaterial gebildet ist, wobei das zweite dielektrische Füllmaterial eine zweite Art innerer Verspannung aufweist, die sich von der ersten Art innerer Verspannung unterscheidet.
  2. Halbleiterbauelement nach Anspruch 1, wobei das erste und/oder das zweite dielektrische Füllmaterial Siliziumnitrid aufweisen.
  3. Halbleiterbauelement nach Anspruch 2, wobei eine Grabenbreite der ersten Grabenisolationsstruktur kleiner ist als eine Grabenbreite der zweiten Grabenisolationsstruktur, und wobei die erste Grabenisolatationsstruktur Siliziumdioxid als das erste dielektrische Füllmaterial aufweist.
  4. Halbleiterbauelement nach Anspruch 3, das ferner umfasst: eine dritte Grabenisolationsstruktur mit einer dritten Grabenbreite, die größer ist als die erste Grabenbreite, wobei die dritte Isolationsstruktur ein drittes dielektrisches Füllmaterial mit einer unterschiedlichen Art an innerer Verspannung im Vergleich zu der inneren Verspannung der zweiten Grabenisolationsstruktur aufweist.
  5. Halbleiterbauelement nach Anspruch 1, wobei das erste dielektrische Füllmaterial Siliziumnitrid aufweist.
  6. Halbleiterbauelement nach Anspruch 5, das ferner umfasst: eine dritte Isolationsstruktur, die benachbart zu dem ersten aktiven Halbleitergebiet und dem zweiten aktiven Halbleitergebiet ausgebildet ist, wobei die dritte Isolationsstruktur ein drittes dielektrisches Füllmaterial mit einer inneren Verspannung aufweist, dessen Betrag kleiner ist als ein Betrag der ersten und der zweiten inneren Verspannung.
  7. Halbleiterbauelement nach Anspruch 6, wobei das erste und das zweite dielektrische Füllmaterial aus Siliziumnitrid aufgebaut sind, und wobei das dritte dielektrische Füllmaterial aus Siliziumdioxid aufgebaut ist.
  8. Halbleiterbauelement nach Anspruch 1, das ferner einen ersten Transistor, der in dem ersten aktiven Halbleitergebiet gebildet ist, und einen zweiten Transistor, der in dem zweiten aktiven Halbleitergebiet gebildet ist, aufweist, wobei der erste und der zweite Transistor sich in der Art der Leitfähigkeit und/oder der Transistorkonfiguration unterscheiden.
  9. Halbleiterbauelement nach Anspruch 1, das ferner eine weitere Grabenisolationsstruktur zur Bildung einer weiteren Grenze des zweiten aktiven Halbleitergebiets aufweist, die senkrecht in Bezug auf die mindestens eine Grenze orientiert ist, die durch die zweite Grabenisolationsstruktur gebildet ist, wobei die eine weitere Grabenisolationsstruktur ein dielektrisches Füllmaterial mit einer anderen Art innerer Verspannung im Vergleich zu dem zweiten dielektrischen Füllmaterial aufweist.
  10. Verfahren mit: Bilden eines ersten Isolationsgrabens in einer Halbleiterschicht; Füllen des ersten Isolationsgrabens mit einem ersten dielektrischen Füllmaterial mit einer ersten Art innerer Verspannung; Bilden eines zweiten Isolationsgrabens in der Halbleiterschicht; und Füllen des zweiten Isolationsgrabens mit einem zweiten dielektrischen Füllmaterial mit einer zweiten Art innerer Verspannung, die sich von der ersten Art innerer Verspannung unterscheidet.
  11. Verfahren nach Anspruch 10, das ferner umfasst: Bilden eines dritten Isolationsgrabens zwischen dem ersten und dem zweiten Isolationsgraben und Füllen des dritten Isolationsgrabens mit einem dritten dielektrischen Füllmaterial mit einer inneren Verspannung, deren Betrag kleiner ist als der Betrag der ersten und der zweiten inneren Verspannung.
  12. Verfahren nach Anspruch 10, wobei der erste Isolationsgraben gebildet und gefüllt wird, bevor der zweite Isolationsgraben gebildet wird.
  13. Verfahren nach Anspruch 10, wobei der erste und der zweite Isolationsgraben in einem gemeinsamen Ätzprozess hergestellt werden.
  14. Verfahren nach Anspruch 10, wobei der erste und der zweite Isolationsgraben im Wesentlichen senkrecht zueinander orientiert sind.
  15. Verfahren mit: Bilden eines ersten Isolationsgrabens mit einer ersten Breite in einer Halbleiterschicht; Füllen des ersten Isolationsgrabens mit einem dielektrischen Füllmaterial auf der Grundlage einer ersten Abscheidetechnik mit einem guten Spaltenfüllvermögen; Bilden eines zweiten Isolationsgrabens in der Halbleiterschicht, wobei der zweite Isolationsgraben eine zweite Breite aufweist, die größer ist als die erste Breite; und Füllen des zweiten Isolationsgrabens mit einem zweiten dielektrischen Füllmaterial mit einer hohen inneren Verspannung mittels einer zweiten Abscheidetechnik, die sich von der ersten Abscheidetechnik unterscheidet.
  16. Verfahren nach Anspruch 15, wobei die zweite Abscheidetechnik einen plasmaunterstützten Abscheideprozess umfasst.
  17. Verfahren nach Anspruch 15, das ferner umfasst: Bilden eines dritten Isolationsgrabens in der Halbleiterschicht, wobei der dritte Isolationsgraben eine dritte Breite aufweist, die größer als die erste Breite ist, und Füllen des dritten Isolationsgrabens mit einem dritten dielektrischen Füllmaterial mit einer inneren Verspannung einer unterschiedlichen Art im Vergleich zu der hohen inneren Verspannung des zweiten dielektrischen Füllmaterials.
  18. Verfahren nach Anspruch 17, wobei Bilden des zweiten und des dritten Isolationsgrabens umfasst: Orientieren des zweiten und des dritten Isolationsgrabens so, dass diese im Wesentlichen senkrecht zueinander sind.
  19. Verfahren nach Anspruch 15, wobei der erste oder der zweite Isolationsgraben hergestellt und gefüllt wird, bevor der entsprechende andere Isolationsgraben gebildet wird.
  20. Verfahren nach Anspruch 15, wobei Füllen des zweiten Isolationsgrabens umfasst: Ausführen der zweiten Abscheidetechnik als einen nicht-konformen Abscheideprozess, um eine höhere Abscheiderate an einer Grabenunterseite im Vergleich zu Seitenwänden des zweiten Isolationsgrabens zu erhalten.
DE102006046377A 2006-09-29 2006-09-29 Halbleiterbauelement mit Isoliergräben, die unterschiedliche Arten an Verformung hervorrufen Ceased DE102006046377A1 (de)

Priority Applications (9)

Application Number Priority Date Filing Date Title
DE102006046377A DE102006046377A1 (de) 2006-09-29 2006-09-29 Halbleiterbauelement mit Isoliergräben, die unterschiedliche Arten an Verformung hervorrufen
US11/734,320 US7547610B2 (en) 2006-09-29 2007-04-12 Method of making a semiconductor device comprising isolation trenches inducing different types of strain
KR1020097008248A KR20090060355A (ko) 2006-09-29 2007-09-24 서로 다른 유형의 스트레인을 유발하는 분리 트렌치들을 포함하는 반도체 디바이스
PCT/US2007/020598 WO2008042144A2 (en) 2006-09-29 2007-09-24 A semiconductor device comprising isolation trenches inducing different types of strain
GB0906452A GB2456094A (en) 2006-09-29 2007-09-24 A semiconductor device comprising isolation trenches inducing different types of strain
JP2009530385A JP2010505269A (ja) 2006-09-29 2007-09-24 種類の異なる歪みを誘発する分離トレンチを有する半導体装置
CN200780040260XA CN101536175B (zh) 2006-09-29 2007-09-24 包括引发不同类型应变的隔离沟槽的半导体器件
TW096135866A TW200828497A (en) 2006-09-29 2007-09-27 A semiconductor device comprising isolation trenches inducing different types of strain
US12/419,500 US8138571B2 (en) 2006-09-29 2009-04-07 Semiconductor device comprising isolation trenches inducing different types of strain

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
DE102006046377A DE102006046377A1 (de) 2006-09-29 2006-09-29 Halbleiterbauelement mit Isoliergräben, die unterschiedliche Arten an Verformung hervorrufen

Publications (1)

Publication Number Publication Date
DE102006046377A1 true DE102006046377A1 (de) 2008-04-03

Family

ID=39134352

Family Applications (1)

Application Number Title Priority Date Filing Date
DE102006046377A Ceased DE102006046377A1 (de) 2006-09-29 2006-09-29 Halbleiterbauelement mit Isoliergräben, die unterschiedliche Arten an Verformung hervorrufen

Country Status (7)

Country Link
US (2) US7547610B2 (de)
JP (1) JP2010505269A (de)
KR (1) KR20090060355A (de)
CN (1) CN101536175B (de)
DE (1) DE102006046377A1 (de)
GB (1) GB2456094A (de)
TW (1) TW200828497A (de)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2014084132A1 (ja) * 2012-11-30 2014-06-05 ピーエスフォー ルクスコ エスエイアールエル 装置及びその製造方法

Families Citing this family (14)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US8013372B2 (en) * 2008-04-04 2011-09-06 Globalfoundries Singapore Pte. Ltd. Integrated circuit including a stressed dielectric layer with stable stress
DE102009035409B4 (de) * 2009-07-31 2013-06-06 Globalfoundries Dresden Module One Llc & Co. Kg Leckstromsteuerung in Feldeffekttransistoren auf der Grundlage einer Implantationssorte, die lokal an der STI-Kante eingeführt wird
US8610240B2 (en) * 2009-10-16 2013-12-17 Taiwan Semiconductor Manufacturing Company, Ltd. Integrated circuit with multi recessed shallow trench isolation
US8198170B2 (en) * 2010-10-15 2012-06-12 GlobalFoundries, Inc. Semiconductor device fabrication method for improved isolation regions and defect-free active semiconductor material
US8853051B2 (en) 2012-04-12 2014-10-07 Globalfoundries Inc. Methods of recessing an active region and STI structures in a common etch process
US9142400B1 (en) 2012-07-17 2015-09-22 Stc.Unm Method of making a heteroepitaxial layer on a seed area
US9640456B2 (en) * 2013-03-15 2017-05-02 Taiwan Semiconductor Manufacturing Company Limited Support structure for integrated circuitry
CN104637860B (zh) * 2013-11-08 2017-10-20 中芯国际集成电路制造(上海)有限公司 浅沟槽隔离结构及其制备方法
KR102181605B1 (ko) * 2013-12-23 2020-11-24 삼성전자주식회사 반도체 메모리 장치 및 그 제조 방법
FR3018139B1 (fr) * 2014-02-28 2018-04-27 Stmicroelectronics (Rousset) Sas Circuit integre a composants, par exemple transistors nmos, a regions actives a contraintes en compression relachees
US10032683B2 (en) * 2015-06-16 2018-07-24 International Business Machines Corporation Time temperature monitoring system
JP2021015868A (ja) 2019-07-11 2021-02-12 キオクシア株式会社 半導体記憶装置およびその製造方法
CN111933571B (zh) * 2020-10-10 2021-02-19 晶芯成(北京)科技有限公司 一种半导体结构及其制造方法
CN115458545A (zh) * 2022-10-13 2022-12-09 武汉新芯集成电路制造有限公司 背照式cmos图像传感器及其制作方法

Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6486039B2 (en) * 2000-12-28 2002-11-26 Samsung Electronics Co., Ltd. Method of fabricating a trench isolation structure having sidewall oxide layers with different thicknesses

Family Cites Families (15)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4745081A (en) * 1985-10-31 1988-05-17 International Business Machines Corporation Method of trench filling
US5130268A (en) * 1991-04-05 1992-07-14 Sgs-Thomson Microelectronics, Inc. Method for forming planarized shallow trench isolation in an integrated circuit and a structure formed thereby
FR2830984B1 (fr) 2001-10-17 2005-02-25 St Microelectronics Sa Tranchee d'isolement et procede de realisation
US6657276B1 (en) * 2001-12-10 2003-12-02 Advanced Micro Devices, Inc. Shallow trench isolation (STI) region with high-K liner and method of formation
KR100443126B1 (ko) * 2002-08-19 2004-08-04 삼성전자주식회사 트렌치 구조물 및 이의 형성 방법
US6828211B2 (en) * 2002-10-01 2004-12-07 Taiwan Semiconductor Manufacturing Co., Ltd. Shallow trench filled with two or more dielectrics for isolation and coupling or for stress control
US6974981B2 (en) * 2002-12-12 2005-12-13 International Business Machines Corporation Isolation structures for imposing stress patterns
US6882025B2 (en) * 2003-04-25 2005-04-19 Taiwan Semiconductor Manufacturing Company, Ltd. Strained-channel transistor and methods of manufacture
US7119404B2 (en) * 2004-05-19 2006-10-10 Taiwan Semiconductor Manufacturing Co. Ltd. High performance strained channel MOSFETs by coupled stress effects
US7354806B2 (en) * 2004-09-17 2008-04-08 International Business Machines Corporation Semiconductor device structure with active regions having different surface directions and methods
US7276406B2 (en) * 2004-10-29 2007-10-02 Freescale Semiconductor, Inc. Transistor structure with dual trench for optimized stress effect and method therefor
JP4643223B2 (ja) * 2004-10-29 2011-03-02 株式会社東芝 半導体装置
JP2006202875A (ja) * 2005-01-19 2006-08-03 Seiko Epson Corp 半導体装置の製造方法及び半導体装置
JP4561419B2 (ja) * 2005-03-16 2010-10-13 ソニー株式会社 半導体装置の製造方法
US7691722B2 (en) * 2006-03-14 2010-04-06 Micron Technology, Inc. Isolation trench fill using oxide liner and nitride etch back technique with dual trench depth capability

Patent Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6486039B2 (en) * 2000-12-28 2002-11-26 Samsung Electronics Co., Ltd. Method of fabricating a trench isolation structure having sidewall oxide layers with different thicknesses

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2014084132A1 (ja) * 2012-11-30 2014-06-05 ピーエスフォー ルクスコ エスエイアールエル 装置及びその製造方法

Also Published As

Publication number Publication date
JP2010505269A (ja) 2010-02-18
TW200828497A (en) 2008-07-01
US20090236667A1 (en) 2009-09-24
KR20090060355A (ko) 2009-06-11
US20080079085A1 (en) 2008-04-03
GB0906452D0 (en) 2009-05-20
US8138571B2 (en) 2012-03-20
GB2456094A (en) 2009-07-08
US7547610B2 (en) 2009-06-16
CN101536175A (zh) 2009-09-16
CN101536175B (zh) 2011-04-13

Similar Documents

Publication Publication Date Title
DE102006046377A1 (de) Halbleiterbauelement mit Isoliergräben, die unterschiedliche Arten an Verformung hervorrufen
DE102005052055B3 (de) Eingebettete Verformungsschicht in dünnen SOI-Transistoren und Verfahren zur Herstellung desselben
DE102007009914B4 (de) Halbleiterbauelement in Form eines Feldeffekttransistors mit einem Zwischenschichtdielektrikumsmaterial mit erhöhter innerer Verspannung und Verfahren zur Herstellung desselben
DE102005041225B3 (de) Verfahren zur Herstellung vertiefter verformter Drain/Source-Gebiete in NMOS- und PMOS-Transistoren
DE102005052054B4 (de) Halbleiterbauteil mit Transistoren mit verformten Kanalgebieten und Verfahren zu seiner Herstellung
DE102006051492B4 (de) Halbleiterbauelement mit NMOS- und PMOS-Transistoren mit eingebettetem Si/Ge-Material zum Erzeugen einer Zugverformung und einer Druckverformung und Verfahren zur Herstellung eines solchen Halbleiterbauelements
DE102008030854B4 (de) MOS-Transistoren mit abgesenkten Drain- und Source-Bereichen und nicht-konformen Metallsilizidgebieten und Verfahren zum Herstellen der Transistoren
DE102007041207A1 (de) CMOS-Bauelement mit Gateisolationsschichten mit unterschiedlicher Art und Dicke und Verfahren zur Herstellung
DE102008049725B4 (de) CMOS-Bauelement mit NMOS-Transistoren und PMOS-Transistoren mit stärkeren verformungsinduzierenden Quellen und Metallsilizidgebieten mit geringem Abstand und Verfahren zur Herstellung des Bauelements
DE102008059646B4 (de) Verfahren zur Herstellung eines Halbleiterbauelements als Mehr-Gatetransistor mit Stegen mit einer Länge, die durch die Gateelektrode definiert ist und Halbleiterbauelement
DE102004052617B4 (de) Verfahren zur Herstellung eines Halbleiterbauelements und Halbleiterbauelement mit Halbleitergebieten, die unterschiedlich verformte Kanalgebiete aufweisen
DE102005051994A1 (de) Verformungsverfahrenstechnik in Transistoren auf Siliziumbasis unter Anwendung eingebetteter Halbleiterschichten mit Atomen mit einem großen kovalenten Radius
DE102007030054B4 (de) Transistor mit reduziertem Gatewiderstand und verbesserter Verspannungsübertragungseffizienz und Verfahren zur Herstellung desselben
DE102006015090A1 (de) Unterschiedlich eingebettete Verformungsschichten in PMOS- und NMOS-Transistoren und ein Verfahren zur Herstellung desselben
DE102007025336B4 (de) Halbleiterbauelement und Verfahren für die Verformungserzeugung in siliziumbasierten Transistoren durch Anwendung von Implantationstechniken zur Herstellung einer verformungs-induzierenden Schicht unter dem Kanalgebiet
DE69904690T2 (de) Tiefe Ausnehmung in einer Flachgraben-Isolation für einen PFET mit einem vergrabenen Kanal
DE102012217489B4 (de) Verbesserung der Leistungsfähigkeit und Verringerung der Schwankungen von Einheiten mit schmalem Kanal
DE102008063399B4 (de) Asymmetrischer Transistor mit einer eingebetteten Halbleiterlegierung mit einer asymmetrischen Anordnung und Verfahren zur Herstellung des Transistors
DE102006030264B4 (de) Verfahren zur Herstellung von Transistoren mit einem Kanal mit biaxialer Verformung, die durch Silizium/Germanium in der Gateelektrode hervorgerufen wird
DE102006015076A1 (de) Halbleiterbauelement mit SOI-Transistoren und Vollsubstrattransistoren und ein Verfahren zur Herstellung
DE102007009915B4 (de) Halbleiterbauelement mit verformter Halbleiterlegierung mit einem Konzentrationsprofil und Verfahren zu dessen Herstellung
DE102006041006B4 (de) Verfahren zur Strukturierung von Kontaktätzstoppschichten unter Anwendung eines Planarisierungsprozesses
DE102008011813B4 (de) Halbleiterbauelement mit einem Metallgatestapel mit reduzierter Höhe und Verfahren zur Herstellung des Bauelements
DE102008044983B4 (de) Verfahren zum Herstellen eines strukturierten verformten Substrats, insbesondere zur Herstellung verformter Transistoren mit geringerer Dicke der aktiven Schicht
DE102008045034A1 (de) Durchlassstromeinstellung für Transistoren, die im gleichen aktiven Gebiet hergestellt sind, durch lokales Vorsehen eines eingebetteten verformungsinduzierenden Halbleitermaterials in dem aktiven Gebiet

Legal Events

Date Code Title Description
OP8 Request for examination as to paragraph 44 patent law
8127 New person/name/address of the applicant

Owner name: GLOBALFOUNDRIES INC., GRAND CAYMAN, KY

8128 New person/name/address of the agent

Representative=s name: GRUENECKER, KINKELDEY, STOCKMAIR & SCHWANHAEUSSER,

R016 Response to examination communication
R016 Response to examination communication
R002 Refusal decision in examination/registration proceedings
R003 Refusal decision now final