KR100543901B1 - 반도체 소자 및 그 제조 방법 - Google Patents
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Abstract
반도체 소자 및 그 제조 방법이 개시된다. 얕은 트렌치 격리 공정을 진행한 후, 마스크 패턴을 축소시키고, 소자분리막 및 축소된 마스크 패턴을 패터닝하여 모조 게이트 라인을 형성한 후 소자분리막 및 마스크 패턴이 제거된 부분에 다시 절연막을 형성하고, 잔존하는 마스크 패턴을 제거하고 노출된 활성영역을 식각하여 수직의 얇은 바디를 형성한다. 게이트 도전물질을 증착하고 패터닝하여 게이트 라인을 형성한다. 이에 따라 단채널 효과를 저감하면서도 플로팅 바디 효과를 억제하고 백 바이어스를 인가할 수 있는 수직의 씬 바디 트랜지스터를 형성할 수 있다.
짧은 채널 효과, 플로팅 바디 효과, 에스오아이(SOI), 씬 바디 트랜지스터
Description
도 1a는 본 발명의 일 실시예에 따른 반도체 소자를 개략적으로 도시하는 사시도로서 그 내부를 보여주기 위해 일부분을 제거한 도면이다.
도 1b는 도 1a의 I-I 선을 따라 절취한 반도체 기판의 단면도이이고, 도 1c는 도 1a의 II-II 선을 따라 절취한 반도체 기판의 단면도이다.
도 2a 내지 도 11a는 도 1a에 보여진 반도체 소자를 제조하는 방법을 설명하기 위해 공정 순서에 따라 나열한 반도체 기판의 사시도이고, 도 2b 내지 도 11b 및 도 2c 내지 도 11c는 도 2a 내지 도 11a에 대응하는 단면도로서 각각 도 1a의 I-I 선 및 II-II선을 따라 절취한 단면드들이다.
도 12a 내지 도 19a, 도 12b 내지 도 19b 그리고 도 12c 내지 도 19c는 본 발명의 다른 실시예에 따른 반도체 소자 제조 방법을 설명하기 위한 도면들로서 도 12a 내지 도 19a는 평면도를, 도 12b 내지 도 19b 및 도 12c 내지 도 19c는 도 12a 내지 도 19a에 대응하는 단면도들로서, 각각 도 12a의 I-I 선 및 II-II선을 따라 절취한 단면도이다.
* 도면의 주요 부분에 대한 부호의 설명
100, 200 : 기판 102, 202 : 마스크 패턴
102a : 축소 마스크 패턴 104, 204 : 트렌치
106, 206 : 활성영역 106a, 206a : 씬 바디
108, 208 : 소자분리막 110, 210 : 모조 게이트 라인
112, 212 : 절연막 114, 214(214') : 제2구멍
116, 216 : 제2구멍 118 : 하부 절연막
120, 120', 220 : 게이트 절연막 122 : 폴리 실리콘
124 : 내열성 금속막 126 : 실리사이드막
128 : 도전막 130, 230 : 게이트 라인
본 발명은 반도체 소자 및 그 제조 방법에 관한 것으로, 더욱 상세하게는 씬 바디 트랜지스터 및 그 제조 방법에 관한 것이다.
반도체 소자가 고성능, 고속도, 경제적 관점 등에서 지속적으로 고집적화 됨에 따라 여러 문제점들이 발생하고 있다. 예컨대, 전형적인 평면형 전계효과 트랜지스터의 채널 길이가 점점 짧아짐에 따라 발생하는 펀치쓰루(punch-through) 등의 짧은 채널 효과(short channel effect), 접합 영역 및 기판 사이의 기생 커패시턴스(접합 커패시턴스) 증가, 누설 전류 증가 등의 문제가 발생되고 있다.
상기와 같은 문제점들을 완화시키기 위해 에스오아이 (SOI:silicon on insulator) 기판을 이용한 씬 바디(thin body) 전계효과 트랜지스터 제조 기술이 소개되고 있다. 하지만, 소자 동작 중에 발생된 열이 빠져나가지 못하거나 고 에너지의 열전자 (hot carrier)가 축적되는 이른바 플로팅 바디 효과(floating body effect)가 발생된다. 또한 백 바이어스(back bias)를 인가할 수 없어 문턱전압에 변동이 생길 경우 신뢰성 있는 소자 동작을 확보할 수 없다. 또, 기판 및 절연막 사이의 열팽창 계수 차이에 기인하는 스트레스에 의한 문제 등을 가지고 있다. 또한 에스오아이 전계효과 트랜지스터 기술은 두 기판을 사용하여 이를 접착하기 때문에 공정 단가가 상승하고 공정이 복잡한 문제점도 가지고 있다.
이에 신뢰성 있는 반도체 소자 및 그 제조 방법이 절실히 요구되고 있다.
본 발명이 이루고자 하는 기술적 과제는 짧은 채널 효과 및 플로팅 바디 효과를 제거할 수 있는 반도체 소자 및 그 제조 방법을 제공하는 것이다.
상기 기술적 과제를 달성하기 위한 본 발명의 일 실시예에 따른 반도체 소자는 제1구멍을 구비하는 반도체 기판의 활성영역과, 상기 반도체 기판의 활성영역 상에 형성되고 상기 제1구멍에 정렬된 제2구멍을 한정하는 상부 절연막과, 상기 제1구멍의 내부에 형성된 게이트 절연막과, 상기 제1 및 제2구멍을 채우면서 상기 상부 절연막을 지나가는 게이트 라인을 포함한다.
일 실시예에 있어서, 상기 제1구멍의 바닥에 형성된 하부 절연막을 더 포함한다. 구체적으로, 상기 제1구멍의 바닥 상에 위치하는 게이트 절연막 상에 하부 절연막이 위치한다. 따라서, 이 경우, 제1구멍의 바닥 영역은 채널로 작용하지 않 는다. 예컨대, 상기 하부 절연막은 실리콘 질화막, 도핑되지 않은 실리콘 또는 실리콘 산화막일 수 있다.
일 실시예에 있어서, 상기 제1구멍 및 제2구멍 내로 확장된 상기 게이트 라인의 수직 확장부는 실리사이드로 형성될 수 있다. 이때, 상기 제1구멍 및 제2구멍 밖의 상기 게이트 라인의 수평 확장부는 폴리실리콘, 금속 및 금속 실리사이드 중 어느 하나 이상으로 형성될 수 있다.
또는, 상기 게이트 라인의 수직 확장부 및 수평 확장부가 동일한 물질로 이루어질 수 있다. 예컨대, 상기 게이트 라인의 수직 확장부 및 수평 확장부 모두 폴리 실리콘, 금속 실리사이드막, 또는 금속막일 수 있다.
금속 실리사이드는 예컨대, 티타늄 실리사이드, 코발트 실리사이드 니켈 실리사이드를 포함하고, 금속은 니켈, 코발트, 티타늄, 텅스텐 등을 포함한다.
일 실시예에 있어서, 상기 수평 확장부의 폭(즉, 게이트 길이)은 상기 수직 확장부의 폭보다 더 넓다.
상기 기술적 과제를 달성하기 위한 본 발명의 일 실시예에 따른 반도체 소자 형성 방법은 반도체 기판 상에 형성된 마스크 패턴을 식각 마스크로 사용하여 노출된 반도체 기판을 식각하여 활성영역을 형성하고, 상기 마스크 패턴의 일부분을 제거하여 상기 활성영역의 가장자리를 노출시키는 축소 마스크 패턴을 형성하고, 절연물질을 형성한 후 상기 축소 마스크 패턴이 노출될 때까지 평탄화 공정을 진행하여 상기 활성영역을 전기적으로 격리시키는 소자분리막을 형성하고, 상기 활성영역이 노출될 때까지 상기 축소 마스크 패턴 및 소자분리막을 패터닝하여 모조 게이트 라인을 형성하고, 상기 모조 게이트 라인 사이의 공간 영역을 채우는 절연막을 형성하고, 모조 게이트 라인을 구성하는 축소 마스크 패턴을 제거하여 상기 소자분리막 및 상기 절연막에 의해 한정되는 제2구멍을 형성하고, 상기 제2구멍에 의해 노출된 활성영역을 식각하여 제1구멍을 형성하고, 상기 제1구멍의 측벽 및 바닥에 게이트 절연막을 형성하고, 상기 제1구멍 및 제2구멍을 채우면서 상기 소자분리막 및 상기 절연막을 지나가는 게이트 라인을 형성하는 것을 포함한다.
상기 기술적 과제를 달성하기 위한 본 발명의 일 실시예에 따른 반도체 소자 형성 방법은 반도체 기판 상에 형성된 마스크 패턴을 식각 마스크로 사용하여 노출된 반도체 기판을 식각하여 활성영역을 형성하고, 절연물질을 형성한 후 상기 마스크 패턴이 노출될 때까지 평탄화 공정을 진행하여 상기 활성영역을 전기적으로 격리시키는 소자분리막을 형성하고, 상기 활성영역이 노출될 때까지 상기 마스크 패턴 및 소자분리막을 패터닝하여 모조 게이트 라인을 형성하고, 상기 모조 게이트 라인 사이의 공간 영역을 채우는 절연막을 형성하고, 상기 모조 게이트 라인을 구성하는 마스크 패턴을 제거하여 상기 소자분리막 및 절연막에 의해 한정되는 제2구멍을 형성하고, 상기 제2구멍 측벽에 스페이서를 형성하고, 노출된 활성영역을 식각하여 제1구멍을 형성하고, 상기 제1구멍의 측벽 및 바닥에 게이트 절연막을 형성하고, 상기 제1구멍 및 제2구멍을 채우면서 상기 소자분리막 및 상기 절연막을 지나가는 게이트 라인을 형성하는 것을 포함한다.
상기 반도체 소자 형성 방법들에 있어서, 상기 게이트 절연막을 형성하기 전에 상기 제1구멍의 바닥 상에 상기 게이트 절연막보다 두꺼운 하부 절연막을 형성 하는 것을 더 포함할 수 있다. 이때, 상기 하부 절연막을 형성하는 것은, 상기 제1구멍을 형성한 후 열산화 공정을 진행하여 상기 제1구멍의 바닥 및 측벽에 실리콘 산화막을 형성하고, 상기 제1구멍 및 상기 제2구멍을 채우도록 상기 소자분리막 및 상기 절연막 상에 하부 절연물질을 형성하고, 상기 제1구멍의 일부분을 채우도록 상기 하부 절연물질의 일부분을 제거하고, 상기 제1구멍 측벽의 실리콘 산화막을 제거하는 것을 포함하여 이루어진다. 여기서, 상기 게이트 절연막은 상기 제1구멍의 측벽에 형성된다. 예컨대, 상기 하부 절연물질은 실리콘 질화물, 도핑되지 않은 실리콘 일 수 있다.
또는 상기 하부 절연막을 형성하는 것은 상기 제1구멍 및 제2구멍을 채우도록 상기 소자분리막 및 상기 절연막 상에 실리콘 산화막을 형성하고, 상기 제1구멍의 일부분을 채우도록 상기 실리콘 산화막의 일부분을 제거하는 것을 포함하여 이루어질 수 있다.
상기 반도체 소자 형성 방법들에 있어서, 상기 게이트 라인을 형성하는 것은, 상기 제1구멍 및 제2구멍을 채우도록 실리콘을 형성하고, 내열성 금속막을 형성하고, 열처리를 진행하여 상기 제1구멍 및 제2구멍의 내부에 금속 실리사이드막을 형성하고, 반응하지 않은 내열성 금속막을 제거하고, 도전막을 형성하고, 상기 도전막을 패터닝하는 것을 포함한다. 이때, 상기 도전막은 폴리 실리콘, 내열성 금속, 또는 텅스텐 중 어느 하나 이상으로 형성될 수 있다. 내열성 금속은 예컨대, 티타늄, 크롬, 니켈 등을 포함한다. 금속 실리사이드는 예컨대, 티타늄 실리사이드, 크롬 실리사이드, 니켈 실리사이드 등일 수 있다.
상기 반도체 소자 형성 방법들에 있어서, 채널 이온 주입 공정은 상기 모조 게이트 라인 사이의 공간 영역을 절연막으로 채운 후에 진행되거나, 상기 제2구멍을 형성한 후에 진행되거나 또는 상기 제1구멍을 형성한 후에 진행될 수 있다.
상기 반도체 소자 형성 방법들에 있어서, 마스크 패턴의 제거 량 또는 스페이서의 폭을 적절히 조절함으로써, 씬 바디의 두께를 적절히 조절할 수 있다.
또한 상기 반도체 소자 형성 방법들에 따르면, 통상적으로 진행되는 게이트 재산화 공정을 생략할 수 있다.
이하, 첨부한 도면들을 참조하여 본 발명의 바람직한 실시예를 상세히 설명하기로 한다. 그러나, 본 발명은 여기서 설명되어지는 실시예에 한정되지 않고 다른 형태로 구체화될 수도 있다. 오히려, 여기서 소개되는 실시예는 개시된 내용이 철저하고 완전해질 수 있도록 그리고 당업자에게 본 발명의 사상이 충분히 전달될 수 있도록 하기 위해 제공되어지는 것이다. 여기서, 어떤 막이 다른 막 또는 기판 상에 있다고 언급되어지는 경우에 그것은 다른 막 또는 기판 상에 직접 형성될 수 있거나 또는 그들 사이에 제 3의 막이 개재될 수도 있다는 것을 의미한다. 도면들에 있어서, 막 및 영역들의 두께는 명확성을 기하기 위하여 과장되어진 것이다.
본 발명은 전계효과 트랜지스터에 관한 것으로서, 구체적으로는 에스오아이 기판을 사용하지 않는 씬 바디(thin body) 트랜지스터에 관한 것이다. 종래 에스오아이 기판을 사용한 씬 바디 트랜지스터는 매몰 산화막(BOX), 씬 바디, 그리고 게이트 전극이 순차적으로 수직적으로 적층된 구조를 가지며 따라서, 수평 채널을 가진다. 하지만 본 발명에 있어서, 게이트 전극의 일부가 수직하게 확장하여 수직의 씬 바디들 사이의 공간 영역을 채우는 구조를 가지며(즉, 수직의 씬 바디들에 의해서 둘러싸이며), 이에 따라 본 발명은 수직 채널을 가진다(수직 씬 바디 트랜지스터(vertical thin body transistor)). 게이트는 수평 확장부와 수직 확장부로 이루어져 전체적으로 영문 대문자 'T' 형상을 나타내며, 수직의 씬 바디들이 게이트의 수직 확장부를 둘러싼다.
구체적으로 첨부된 도면을 참조하여 본 발명의 일 실시예에 따른 수직 씬 바디 트랜지스터에 대해서 설명을 한다. 도 1a는 본 발명의 일 실시예에 따른 전계효과 트랜지스터를 개략적으로 도시하는 반도체 기판의 사시도로서, 본 발명에대한 보다 명확한 이해를 위해서 그 내부를 보여주기 위해 일부분을 제거한 도면이고, 도 1b 및 도 1c는 각각 도 1a의 I-I 및 II-II 선을 따라 절단한 반도체 기판의 단면도이다.
도 1a 내지 도 1c를 참조하여, 본 발명의 일 실시예에 따른 트랜지스터는 채널을 제공하는 수직의 씬 바디(106a) 및 게이트 라인(130)을 포함한다. 게이트 라인(130)은 수평 확장부(128) 및 수직 확장부(126)를 포함하여 영문 대문자 'T' 형상을 나타낸다. 수직 씬 바디(106a)들에 의해 제1구멍(116)이 한정된다. 수직 씬 바디(106a) 상에 제1구멍(116)에 정렬된 제2구멍을 구비하는 상부 절연막(112, 108a)이 위치한다. 상부 절연막(112, 108a)은 절연막(112) 및 소자분리막의 일부(108a)로 구성된다. 게이트 라인의 수직 확장부(126)는 수직 씬 바디(106a)들 및 상부 절연막(112, 106a)에 의해 둘러싸인다. 즉, 게이트 라인의 수직 확장부(126)는 제1구멍(116) 및 제2구멍(114)을 채운다. 게이트 라인의 수직 확장 부(126)의 상부 표면이 수직 씬 바디(106a)의 상부 표면보다 높다. 게이트 라인의 수평 확장부(128)는 게이트 라인의 수직 확장부(126)를 덮으며 상부 절연막(112, 108a) 상부 표면을 지나간다.
게이트 라인의 수직 확장부(126)는 실리사이드이거나 폴리 실리콘일 수 있다. 이때, 게이트 라인의 수평 확장부(128)는 폴리실리콘, 금속 및 실리사이드 중 어느 하나 이상으로 형성될 수 있다. 실리사이드는 텅스텐 실리사이드, 니켈 실리사이드, 티타늄 실리사이드 또는 크롬 실리사이드 등을 포함한다. 금속은 텅스텐을 포함한다.
또, 게이트 라인의 수평 확장부(128)의 폭은 게이트 라인의 수직 확장부(126)의 폭보다 더 넓다.
제1구멍(116) 내벽에 게이트 절연막(120)이 위치한다.
바람직하게, 수직 확장부(126)의 하부 끝단 및 제1구멍(116)의 바닥 상의 게이트 절연막(120') 사이에 하부 절연막(118)이 위치한다. 하부 절연막(118)은 실리콘 질화막, 도핑되지 않은 실리콘 또는 실리콘 산화막일 수 있다. 이 경우, 수직 확장부(126)의 양측벽에 대응하는 씬 바디(106a)의 측벽 영역이 채널을 제공한다. 즉, 하부 절연막(118)으로 인해서, 씬 바디(106a)의 하부는 채널로 작용하지 않는다.
이제 도 2a 내지 도 11a, 도 2b 내지 도 11b 및 도 2c 내지 도 11c를 참조하여 도 1a 내지 도 1c에 도시된 반도체 소자를 제조하는 방법에 대하여 설명을 한다. 도 2b 내지 도 11b 및 도 2c 내지 도 11c는 도 2a 내지 도 11a에 대응하는 단 면도로서 각각 도 1a의 I-I 선 및 도 1a의 II-II 선을 따라 절취한 단면도이다.
먼저 도 2a 내지 도 2c를 참조하여, 반도체 기판(100) 상에 마스크 패턴(102)을 형성한 후, 이를 식각 마스크로 사용하여 노출된 기판을 식각하여 트렌치(104)를 형성하고 씬 바디가 형성될 활성영역(106)을 한정한다. 도면에서는 설명의 명확화 및 도의 간략화를 위해서 단지 하나의 활성영역만을 도시하였으나 다수 개의 활성영역들이 동시에 형성되고 일정한 모양으로 배열됨은 당업자에 있어서 자명하다. 또한, 활성영역(106)의 상부 모양이 도면에서는 사각형 모양을 나타내고 있으나, 여러 다양한 모양을 가질 수 있을 것이라는 것도 당업자에 있어서 자명하다.
마스크 패턴(102)은 예컨대, 실리콘 산화막 및 실리콘 질화막이 차례로 적층되어 이루어질 수 있다. 이때, 실리콘 산화막은 기판을 열산화 시키어 형성될 수 있고, 실리콘 질화막은 통상적인 박막 증착 기술인 화학적 기상증착 방법을 사용하여 형성될 수 있다.
다음 도 3a 내지 도 3c를 참조하여, 마스크 패턴(102)의 일부분을 제거하여 활성영역(106)의 상부표면 가장자리(106se)를 노출시키는 축소 마스크 패턴(102a)을 형성한다. 여기서 노출된 활성영역(106)의 상부표면 가장자리(106se)의 폭이 씬 바디의 폭(즉, 채널의 두께)을 결정한다. 즉, 제거되는 마스크 패턴(102a)의 양을 적절히 조절함으로써 원하는 두께를 가지는 씬 바디를 용이하게 형성할 수 있다. 예컨대, 식각용액을 사용하여 마스크 패턴(102)의 일부분을 제거할 수 있다. 인산 용액은 실리콘 질화막을 제거할 수 있으며, 불산 용액은 실리콘 산화막을 제거할 수 있다. 다른 적절한 식각 용액을 사용할 수 있음은 당업자에 있어서 자명하다.
다음 도 4a 내지 도 4c를 참조하여, 트렌치(104)를 소자분리 절연물질로 채워 소자분리막(108)을 형성한다. 구체적으로 트렌치(104)를 채우도록 소자분리 절연물질을 형성한 후, 축소 마스크 패턴(102a)이 노출될 때까지 소자분리 절연물질을, 예컨대 CMP 기술을 사용하여 제거한다. 소자분리 절연물질은 예컨대, 실리콘 산화막으로 형성될 수 있다. 비록 도시하지는 않았지만, 소자분리 절연물질을 형성하기 전에 열산화 공정을 진행하고 산화방지막으로서 실리콘 질화막을 트렌치 내벽에 형성할 수 있다.
다음 도 5a 내지 도 5c를 참조하여, 활성영역(106)을 가로지르도록 소자분리막(108) 및 축소 마스크 패턴(102a)을 패터닝하여 모조 게이트 라인(dummy gate line)을 형성한다. 구체적으로 모조 게이트 라인을 한정하는 식각 마스크(미도시)를 소자분리막(108) 및 축소 마스크 패턴(102a) 상에 형성한다. 상기 모조 게이트 라인을 한정하는 식각 마스크에 의해 노출된 소자분리막(108) 및 축소 마스크 패턴(102a)을 활성영역(106)의 상부표면(106sj)이 노출될 때까지 식각하여 모조 게이트 라인(110)을 형성한다. 모조 게이트 라인(110)은 패터닝된 축소 마스크 패턴(102b) 및 패터닝된 소자분리막(108a)(즉, 활성영역 상부로 돌출한 소자분리막 부분)으로 구성된다. 여기서 노출된 활성영역의 상부(206sj)는 후속 공정에서 소스/드레인이 형성되는 영역이다.
모조 게이트 라인을 한정하는 식각 마스크를 제거한 후, 도 6a 내지 도 6c에 도시된 바와 같이, 모조 게이트 라인(110) 사이의 공간 영역(111)을 채우는 절연막(112)을 형성한다. 구체적으로, 모조 게이트 라인(110) 사이의 공간 영역(111)을 채우도록 모조 게이트 라인(110) 상에 절연물질을 형성한 후, 축소 마스크 패턴(102b)이 노출될 때까지 평탄화 공정을 진행한다. 절연막(112)은 예컨대 실리콘 산화막으로 형성될 수 있다. 이에 따라 모조 게이트 라인(110)을 구성하는 축소 마스크 패턴(102b)은 활성영역(106) 상부 표면 상에 패터닝된 소자분리막(108a) 및 절연막(112)에 의해 둘러싸여 사각형 형상의 섬 형태로 위치한다. 여기서 절연막(212)는 후속 소스/드레인 형성을 위한 이온주입 공정에서 버퍼막으로서의 역할을 하기도 한다.
다음 도 7a 내지 도 7c를 참조하여, 채널 이온 주입 공정을 진행한 후, 모조 게이트 라인(110)을 구성하는 축소 마스크 패턴(102b)을 제거한다. 이에 따라 절연막(112) 및 소자분리막(108a)에 의해 제2구멍(114)이 한정된다. 제2구멍(114)은 활성영역(106)의 상부 표면의 일부를 노출시킨다.
다음 도 8a 내지 도 8c를 참조하여, 제2구멍(114)에 의해 노출된 활성영역(106)을 소정 깊이 식각한다. 이에 따라 활성영역(106)은 제1구멍(116)을 구비하게 되고, 씬 바디(106a)가 형성된다. 형성된 씬 바디(106a)의 폭은 마스크 패턴(102)의 제거 량에 의존한다. 따라서, 마스크 패턴(102)의 제거 량을 적절히 조절함으로써 원하는 폭의 씬 바디를 용이하게 형성할 수 있다.
채널 이온 주입 공정은 절연막(112)을 형성한 후에 진행하지 않고, 축소 마스크 패턴(102b)을 제거한 후에 또는 제1구멍(116)을 형성한 후에 진행할 수도 있다.
다음 도 9a 내지 도 9c를 참조하여, 상기 제1구멍(116)의 내부(바닥(116b) 및 양측벽(116w))에 게이트 절연막(120', 120)을 형성하고, 제1구멍(116)의 바닥(116b)에 형성된 게이트 절연막(120') 상에 하부 절연막(118)을 형성한다. 하부 절연막(118)은 제1구멍(116)의 일부분을 채운다. 이 같은 하부 절연막(118)으로 인해서 씬 바디(106a)의 바닥 부분은 채널로 작용하지 않게 된다.
하부 절연막(118)은 실리콘 질화막, 도핑되지 않은 실리콘 또는 실리콘 산화막으로 형성된다.
구체적으로, 제1구멍(116)을 형성한 후, 열산화 공정을 진행하여 제1구멍(116)의 내부(측벽 및 바닥)에 실리콘 산화막을 형성하고 이어서 제1구멍(116) 및 제2구멍(114)을 채우도록, 절연막(112), 소자분리막(108a) 및 제1구멍(116) 내부의 실리콘 산화막 상에 하부 절연물질을 형성한다. 다음, 하부 절연물질을 선택적으로 제거하여(하부 절연물질을 제1구멍 내부로 리세스시켜) 제1구멍(116)의 일부를 채우는 하부 절연막(118)을 형성한다. 즉, 에치백 공정등을 적용하여 하부 절연물질을 선택적으로 식각하여 제1구멍(116)의 바닥 상에 하부 절연물질을 잔존시킨다. 이어서 잔존하는 하부 절연막(118)에 의해 노출된 제1구멍(116) 측벽 상의 실리콘 산화막을 제거하여 씬 바디(106a)의 측벽을 노출시키고 하부 절연막(118) 아래에 실리콘 산화막(120')이 남도록 한다.
계속해서, 노출된 제1구멍(116)의 측벽에 게이트 절연막(120)을 형성한다. 게이트 절연막(120)은 열산화 공정을 통해서 형성된다. 여기서, 하부 절연막을 실리콘 산화막으로 형성할 경우, 하부 절연물질을 리세스시킬 때, 제1구멍 측벽의 실 리콘 산화막도 동시에 제거될 수 있다.
한편, 하부 절연막(118)을 형성하는 공정을 생략할 수도 있다. 이 경우, 제1구멍(116)을 형성한 후 열산화 공정을 진행하여 제1구멍(116)의 내부, 즉, 양측벽 및 바닥에 게이트 절연막(120, 120')을 형성한다.
다음 도 10a 내지 도 10c를 참조하여, 제1구멍(116) 및 제2구멍(114)을 채우도록 폴리 실리콘(122)을 형성하고 기판 전면에 내열성 금속막(124)을 형성한다. 내열성 금속막(124)은 예컨대, 니켈, 크롬, 티타늄 등을 포함한다.
다음 도 11a 내지 도 11c를 참조하여 실리사이드 열처리 공정을 진행하여 제1구멍(116) 및 제2구멍(114) 내부에 실리사이드막(126)(게이트 라인의 수직 확장부)을 형성하고 실리사이드 반응에 참여하지 않은 내열성 금속막을 제거한다.
여기서 실리사이드 열처리 공정(막질 두께 및 공정 시간 등)을 조절함으로써 실리사이드막이 제1구멍 내부에만 형성되거나 또는 제1구멍 및 제2구멍의 밖에도 형성되도록 할 수 있음은 당업자에 있어서 자명할 것이다.
이어서, 도전막을 형성하고 패터닝하여 도 1a 내지 도 1c에 도시된 바와 같이 게이트 라인의 수평 확장부(128)를 형성한다. 도전막은 예컨대, 폴리 실리콘, 내열성 금속, 또는 텅스텐 중 어느 하나 이상으로 형성될 수 있다.
후속 공정으로 소스/드레인 형성을 위한 이온 주입 공정을 진행한다.
상술한 방법에 있어서, 수직 확장부(126)를 구성하는 실리사이드막은 화학적 기상증착 방법을 사용하여 형성될 수 도 있다. 즉, 게이트 절연막을 형성한 후, 화학적 기상증착 방법을 사용하여 제1구멍 및 제2구멍을 채우도록 실리사이드막을 형 성한다.
한편, 게이트 라인(130)은 폴리 실리콘 단일층으로 형성될 수 도 있다. 이 경우, 제1구멍(116) 및 제2구멍(114)을 채우도록 소자분리막(108a) 및 절연막(112) 상에 폴리 실리콘을 형성하고 이를 패터닝하여 수직 확장부와 수평 확장부를 동시에 형성한다.
더 나아가서, 제1구멍(116) 및 제2구멍(114) 내부에 폴리 실리콘을 채운 후 텅스텐 또는 내열성 금속막을 형성하고 이를 패터닝하여 게이트 라인(130)을 형성할 수 도 있다.
게이트 라인(130)의 수직 확장부(126)를 실리사이드막으로 형성하면, 후속 공정에서 p-형 트랜지스터 또는 n-형 트랜지스터를 위한 게이트 도핑 공정을 생략할 수 있는 이점이 있다.
이제 도 12a 내지 도 18a, 도 12b 내지 도 18b 및 도 12c 내지 도 18c를 참조하여, 본 발명의 다른 실시예에 따른 반도체 소자 제조 방법을 설명하기로 한다. 도 12a 내지 도 18a는 평면도이고, 도 12b 내지 도 18b 및 도 12c 내지 도 18c는 12a 내지 도 18a에 대응하는 도면으로서, 각각 도 12a의 I-I 선 및 II-II 선을 따라 절취한 반도체 기판의 단면도이다. 앞서 설명한 방법과 중복되는 내용에 대하여는 간단히 설명을 하기로 한다.
먼저 도 12a 내지 도 12c를 참조하여, 앞서 도 2a 내지 도 2c를 참조하여 설명한 방법과 동일하게 기판(200) 상에 형성된 마스크 패턴(202)을 사용하여 기판을 소정 깊이 식각하여 트렌치를 형성하고 씬 바디가 형성될 활성영역(206)을 한정한 다. 활성영역(206)을 형성한 다음, 트렌치를 채우는 소자분리막(208)을 형성하여 활성 영역을 전기적으로 격리 시킨다.
다음 도 13a 내지 도 13c를 참조하여, 활성영역의 상부(206sj)가 노출될 때까지, 소자분리막(208) 및 마스크 패턴(202)을 패터닝하여 모조 게이트 라인(210)을 형성한다. 여기서 노출된 활성영역의 상부(206sj)는 후속 공정에서 소스/드레인이 형성되는 영역이다.
다음 도 14a 내지 도 14c를 참조하여, 모조 게이트 라인(210) 사이의 공간 영역을 채우는 절연막(212)을 형성한다. 이에 따라 잔존하는 모조 게이트 라인(210)을 구성하는 마스크 패턴(202a)은 절연막(212) 및 소자분리막(208a)에 의해 둘러싸이며 활성영역(206) 상에서 의해 섬(island) 형태로 한정된다. 여기서 절연막(212)는 후속 소스/드레인 형성을 위한 이온주입 공정에서 버퍼막으로서의 역할을 하기도 한다.
다음 도 15a 내지 도 15c를 참조하여, 채널 이온 주입 공정을 진행한 후, 잔존하는 마스크 패턴(202a)을 제거하여 활성영역의 상부 표면(206s)을 노출시키는 제2구멍(214)을 형성한다. 즉, 제2구멍(214)은 절연막(212) 및 소자분리막(208a)에 의해서 한정된다.
이어서 도 16a 내지 도 16c에 도시된 바와 같이, 제2구멍(214)의 측벽에 스페이서(215)를 형성하여 제2구멍의 크기를 줄인다(214'). 여기서, 스페이서(215)의 폭이 후속 공정에서 형성되는 채널의 폭(씬 바디의 폭)을 결정한다. 따라서, 스페이서(215)의 폭을 적절히 조절하면 원하는 폭을 가지는 씬 바디를 용이하게 형성할 수 있다. 스페이서(215)는 박막 증착 기술을 사용하여 실리콘 질화막을 형성한 후 이를 에치백함으로써 형성된다. 스페이서(215)는 실리콘에 대해서 식각 선택비를 가지는 물질로 형성될 수 있다. 예컨대, 실리콘 질화막 또는 실리콘 산화막으로 형성될 수 있다.
다음 도 17a 내지 도 17c를 참조하여, 축소된 제2구멍(214')에 의해 노출된 활성영역(206)을 소정 깊이 식각한다. 이에 따라 활성영역(106)은 제1구멍(216)을 구비하게 되고, 씬 바디(206a)가 형성된다. 채널 이온 주입 공정은 절연막(212)을 형성한 후에 진행하지 않고, 마스크 패턴(202a)을 제거한 후에 또는 제1구멍(216)을 형성한 후에 진행할 수도 있다.
다음 도 18a 내지 도 18c를 참조하여, 제1구멍(216)의 측벽(216w) 및 바닥(216b) 상에 게이트 절연막(220)을 형성한다. 게이트 절연막(220)은 예컨대 열산화 공정을 사용하여 형성될 수 있다.
다음 도 19a 내지 도 19c를 참조하여 제1구멍(216) 및 제2구멍(214')을 채우면서 절연막(212) 및 소자분리막(208a)을 지나가는 게이트 라인(230)을 형성한다.
본 실시예에 있어서, 제1구멍(216)의 바닥에 하부 절연막을 더 형성할 수 있다. 구체적으로 설명을 하면, 제1구멍 및 제2구멍을 형성한 후, 열산화 공정을 진행하고 이어서 제1구멍 및 제2구멍을 채우도록 하부 절연물질을 형성한다. 계속해서 하부 절연물질을 에치백하여 제1구멍의 바닥을 채우도록 한다. 이어서, 제1구멍의 측벽에 형성된 열산화막을 제거한 후 그곳에 게이트 절연막을 형성한다.
이제까지 본 발명에 대하여 그 바람직한 실시예(들)를 중심으로 살펴보았다. 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자는 본 발명이 본 발명의 본질적인 특성에서 벗어나지 않는 범위에서 변형된 형태로 구현될 수 있음을 이해할 수 있을 것이다. 그러므로 본 개시된 실시예들은 한정적인 관점이 아니라 설명적인 관점에서 고려되어야 한다. 본 발명의 범위는 전술한 설명이 아니라 특허청구범위에 나타나 있으며, 그와 동등한 범위 내에 있는 모든 차이점은 본 발명에 포함된 것으로 해석되어야 할 것이다.
이상에서 설명한 본 발명에 따르면, 에스오아이 기판을 사용하지 않고서도 통상적인 얕은 트렌치 격리 기술을 사용함으로써 수직의 씬 바디 트랜지스터를 형성할 수 있다. 따라서, 에스오아이 기판을 사용하는 기술에 비해서 공정이 단순해지고 공정 비용을 줄일 수 있을 뿐 아니라 단채널 효과를 저감할 수 있으며 플로팅 바디 효과를 억제하고 백 바이어스를 인가할 수 있다.
또한, 마스크 패턴이 제거되는 양 또는 스페이서의 폭을 조절함으로써, 원하는 두께의 씬 바디를 용이하게 형성할 수 있다.
Claims (25)
- 제1구멍을 구비하는 반도체 기판의 활성영역;상기 반도체 기판의 활성영역 상에 형성되고 상기 제1구멍에 정렬된 제2구멍을 한정하는 상부 절연막;상기 제1구멍의 내부에 형성된 게이트 절연막;상기 제1 및 제2구멍을 채우면서 상기 상부 절연막을 지나가는 게이트 라인을 포함하는 반도체 소자.
- 제1항에 있어서,상기 제1구멍의 바닥 상에 형성된 하부 절연막을 더 포함하는 것을 특징으로 하는 반도체 소자.
- 제2항에 있어서,상기 하부 절연막은 실리콘 질화막, 도핑되지 않은 실리콘 또는 실리콘 산화막 중 어느 하나인 것을 특징으로 하는 반도체 소자.
- 제3항에 있어서,상기 제1구멍 및 상기 제2구멍 내로 확장된 상기 게이트 라인의 수직 확장부는 실리사이드로 형성되는 것을 특징으로 하는 반도체 소자.
- 제4항에 있어서,상기 제1구멍 및 상기 제2구멍 밖의 상기 게이트 라인의 수평 확장부는 폴리실리콘, 금속 및 금속 실리사이드 중 어느 하나 이상으로 형성되는 것을 특징으로 하는 반도체 소자.
- 제1항에 있어서,상기 제1구멍 및 상기 제2구멍 내로 확장된 상기 게이트 라인의 수직 확장부는 실리사이드로 형성되는 것을 특징으로 하는 반도체 소자.
- 제6항에 있어서,상기 제1구멍 및 상기 제2구멍 밖의 상기 게이트 라인의 수평 확장부는 폴리실리콘, 금속 및 금속 실리사이드 중 어느 하나 이상으로 형성되는 것을 특징으로 하는 반도체 소자.
- 제1항에 있어서,상기 게이트 라인은 폴리 실리콘 또는 금속 실리사이드로 형성되는 것을 특징으로 하는 반도체 소자.
- 반도체 기판 상에 형성된 마스크 패턴을 식각 마스크로 사용하여 노출된 반 도체 기판을 식각하여 활성영역을 형성하고;상기 마스크 패턴의 일부분을 제거하여 상기 활성영역의 가장자리를 노출시키는 축소 마스크 패턴을 형성하고;소자 분리 절연물질을 형성한 후 상기 축소 마스크 패턴이 노출될 때까지 평탄화 공정을 진행하여 상기 활성영역을 전기적으로 격리시키는 소자분리막을 형성하고;상기 활성영역의 상부 표면이 노출될 때까지 상기 축소 마스크 패턴 및 소자분리막을 패터닝하여 모조 게이트 라인을 형성하고;상기 모조 게이트 라인 사이의 공간 영역을 채우는 절연막을 형성하고;상기 모조 게이트 라인을 구성하는 패터닝된 축소 마스크 패턴을 제거하여 상기 소자분리막 및 절연막에 의해 정의되는 제2구멍을 형성하고;상기 제2구멍에 의해 노출된 활성영역을 식각하여 제1구멍을 형성하고;상기 제1구멍의 내부에 게이트 절연막을 형성하고;상기 제1구멍 및 상기 제2구멍을 채우면서 상기 소자분리막 및 상기 절연막을 지나가는 게이트 라인을 형성하는 것을 포함하는 반도체 소자 형성 방법.
- 제9항에 있어서,상기 게이트 절연막을 형성하기 전에 상기 제1구멍의 바닥 상에 상기 게이트 절연막보다 두꺼운 하부 절연막을 형성하는 것을 더 포함하는 것을 특징으로 하는 반도체 소자 형성 방법.
- 제10항에 있어서,상기 하부 절연막을 형성하는 것은:열산화 공정을 진행하여 상기 제1구멍의 바닥 및 측벽에 실리콘 산화막을 형성하고;상기 제1구멍 및 제2구멍을 채우도록 상기 소자분리막 및 상기 절연막 상에 하부 절연물질을 형성하고;상기 하부 절연물질의 일부분을 제거하여 상기 제1구멍의 바닥을 채우고;상기 제1구멍 측벽의 실리콘 산화막을 제거하는 것을 포함하여 이루어지며,상기 게이트 절연막은 상기 노출된 제1구멍의 측벽에 형성되는 것을 특징으로 하는 반도체 소자 형성 방법.
- 제11항에 있어서,상기 하부 절연물질은 실리콘 질화물 또는 도핑되지 않은 실리콘인 것을 특징으로 하는 반도체 소자 형성 방법.
- 제10항에 있어서,상기 하부 절연막을 형성하는 것은:상기 제1구멍 및 제2구멍을 채우도록 상기 소자분리막 및 상기 절연막 상에 실리콘 산화막을 형성하고;상기 제1구멍의 일부분을 채우도록 상기 실리콘 산화막의 일부분을 제거하는 것을 포함하여 이루어지는 것을 특징으로 하는 반도체 소자 형성 방법.
- 제9항 또는 제11항에 있어서,상기 게이트 라인을 형성하는 것은:상기 제1구멍 및 상기 제2구멍을 채우도록 실리콘을 형성하고;내열성 금속막을 형성하고;열처리를 진행하여 상기 제1구멍 및 제2구멍 내부에 금속 실리사이드막을 형성하고;반응하지 않은 내열성 금속막을 제거하고;도전막을 형성하고;상기 도전막을 패터닝하는 것을 포함하는 것을 특징으로 하는 반도체 소자 형성 방법.
- 제14항에 있어서,상기 도전막은 폴리 실리콘, 내열성 금속, 또는 텅스텐 중 어느 하나 이상으로 형성되는 것을 특징으로 하는 반도체 소자 형성 방법.
- 제9항에 있어서,상기 모조 게이트 라인 사이의 공간 영역을 채우는 절연막을 형성한 후, 채 널 이온 주입을 진행하는 것을 특징으로 하는 반도체 소자 형성 방법.
- 반도체 기판 상에 형성된 마스크 패턴을 식각 마스크로 사용하여 노출된 반도체 기판을 식각하여 활성영역을 형성하고;절연물질을 형성한 후 상기 마스크 패턴이 노출될 때까지 평탄화 공정을 진행하여 상기 활성영역을 전기적으로 격리시키는 소자분리막을 형성하고;상기 활성영역의 상부 표면이 노출될 때까지 상기 마스크 패턴 및 소자분리막을 패터닝하여 모조 게이트 라인을 형성하고;상기 모조 게이트 라인 사이의 공간 영역을 채우는 절연막을 형성하고;모조 게이트 라인을 구성하는 마스크 패턴을 제거하여 상기 소자분리막 및 절연막에 의해 한정되는 제2구멍을 형성하고;상기 제2구멍 측벽에 스페이서를 형성하고;스페이서에 의해 노출된 활성영역을 식각하여 제1구멍을 형성하고;상기 제1구멍 내부에 게이트 절연막을 형성하고;상기 제1구멍 및 상기 제2구멍을 채우면서 상기 소자분리막 및 절연막을 지나가는 게이트 라인을 형성하는 것을 포함하는 반도체 소자 형성 방법.
- 제17항에 있어서,상기 게이트 절연막을 형성하기 전에 상기 제1구멍의 바닥 상에 상기 게이트 절연막보다 두꺼운 하부 절연막을 형성하는 것을 더 포함하는 것을 특징으로 하는 반도체 소자 형성 방법.
- 제18항에 있어서,상기 하부 절연막을 형성하는 것은:열산화 공정을 진행하여 상기 제1구멍의 바닥 및 측벽에 실리콘 산화막을 형성하고;상기 제1구멍 및 상기 제2구멍을 채우도록 상기 소자분리막 및 상기 절연막 상에 하부 절연물질을 형성하고;상기 제1구멍의 일부분을 채우도록 상기 하부 절연물질의 일부분을 제거하고;상기 제1구멍 측벽의 실리콘 산화막을 제거하는 것을 포함하여 이루어지며,상기 게이트 절연막은 노출된 제1구멍의 측벽에 형성되는 것을 특징으로 하는 반도체 소자 형성 방법.
- 제19항에 있어서,상기 하부 절연물질은 실리콘 질화물 또는 도핑되지 않은 실리콘인 것을 특징으로 하는 반도체 소자 형성 방법.
- 제18항에 있어서,상기 하부 절연막을 형성하는 것은:상기 제1구멍 및 제2구멍을 채우도록 상기 소자분리막 및 상기 절연막 상에 실리콘 산화막을 형성하고;상기 제1구멍의 일부분을 채우도록 상기 실리콘 산화막의 일부분을 제거는 것을 포함하여 이루어지는 것을 특징으로 하는 반도체 소자 형성 방법.
- 제17항 또는 제19항에 있어서,상기 게이트 라인을 형성하는 것은, 상기 제1구멍 및 제2구멍을 채우도록 실리콘을 형성하고,내열성 금속막을 형성하고,열처리를 진행하여 상기 제1구멍 및 제2구멍 내부에 금속 실리사이드막을 형성하고,반응하지 않은 내열성 금속막을 제거하고,도전막을 형성하고,상기 도전막을 패터닝하는 것을 포함하는 것을 특징으로 하는 반도체 소자 형성 방법.
- 제22항에 있어서,상기 도전막은 폴리 실리콘, 내열성 금속, 또는 텅스텐 중 어느 하나 이상으로 형성되는 것을 특징으로 하는 반도체 소자 형성 방법.
- 제17항에 있어서,상기 모조 게이트 라인 사이의 공간 영역을 채우는 절연막을 형성한 후, 채널 이온 주입을 진행하는 것을 특징으로 하는 반도체 소자 형성 방법.
- 제17항에 있어서,상기 스페이서는 실리콘 산화막 또는 실리콘 질화막으로 형성되는 것을 특징으로 하는 반도체 소자 형성 방법.
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