CN111933571B - 一种半导体结构及其制造方法 - Google Patents
一种半导体结构及其制造方法 Download PDFInfo
- Publication number
- CN111933571B CN111933571B CN202011073751.8A CN202011073751A CN111933571B CN 111933571 B CN111933571 B CN 111933571B CN 202011073751 A CN202011073751 A CN 202011073751A CN 111933571 B CN111933571 B CN 111933571B
- Authority
- CN
- China
- Prior art keywords
- dielectric layer
- layer
- trench
- stage
- liner
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Active
Links
Images
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
- H01L21/76—Making of isolation regions between components
- H01L21/762—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers
- H01L21/76224—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using trench refilling with dielectric materials
- H01L21/76232—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using trench refilling with dielectric materials of trenches having a shape other than rectangular or V-shape, e.g. rounded corners, oblique or rounded trench walls
Landscapes
- Engineering & Computer Science (AREA)
- Physics & Mathematics (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Manufacturing & Machinery (AREA)
- Computer Hardware Design (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Power Engineering (AREA)
- Element Separation (AREA)
Abstract
本发明提出一种半导体结构及其制造方法,包括:提供一衬底,所述衬底上包括垫氧化层和垫氮化层;形成沟槽于所述衬底中;在所述沟槽中依次形成衬氧化层和衬氮化层;其中,所述衬氧化层位于所述沟槽内所述衬底的底部和侧壁上,所述衬氮化层位于所述衬氧化层上,所述衬氮化层与所述垫氮化层、所述垫氧化层接触;通过干法刻蚀移除部分所述衬氮化层,以暴露出位于所述沟槽底部的所述衬氧化层;对所述沟槽进行填充,以在所述沟槽中形成介质层;其中,通过含硅前驱体和含氧前驱体在所述沟槽中形成所述介质层,形成所述介质层至少包括第一阶段,第二阶段和第三阶段。本发明提出一种半导体结构的制造方法可以解决浅沟槽隔离结构出现空洞的问题。
Description
技术领域
本发明涉及半导体技术领域,特别涉及一种半导体结构及其制造方法。
背景技术
随着集成电路的集成度不断提高,半导体技术也持续的飞速发展。尤其是在浅沟槽隔离(Shallow Trench Isolation,简称STI)工艺中,随着半导体性能要求的不断提高,工艺尺寸越来越小,使得沟槽(trench)深宽比(aspect ratio)越来越大,就造成沟槽填充介质越来越困难,既如何在小尺寸条件下得到无孔的完美填充是保证STI 隔离特性和可靠性的重要保证。
现有技术中制作STI结构过程中,通常采用氮化硅作为STI沟槽刻蚀的硬质掩膜层,刻蚀出STI沟槽,然后向沟槽中填充氧化硅,形成浅STI结构。随着IC关键尺寸的减小,STI填充变得愈加困难,很容易出现填充空洞(void),降低STI结构的隔离效果,降低器件性能。
发明内容
鉴于上述现有技术的缺陷,本发明提出一种半导体结构及其制造方法,以解决浅沟槽隔离结构形成空洞的问题,提高浅沟槽隔离结构的隔离效果。
为实现上述目的及其他目的,本发明提出一种半导体结构的制造方法,包括:
提供一衬底,所述衬底上包括垫氧化层和垫氮化层;
形成沟槽于所述衬底中;
在所述沟槽中依次形成衬氧化层和衬氮化层,其中,所述衬氧化层位于所述沟槽内所述衬底的底部和侧壁上,所述衬氮化层位于所述衬氧化层上,所述衬氮化层与所述垫氮化层、所述垫氧化层接触;
通过干法刻蚀移除部分所述衬氮化层,以暴露出位于所述沟槽底部的所述衬氧化层;
对所述沟槽进行填充,以在所述沟槽中形成介质层;
其中,通过含硅前驱体和含氧前驱体在所述沟槽中形成所述介质层,形成所述介质层至少包括第一阶段,第二阶段和第三阶段;在所述第一阶段中,所述介质层在所述衬氧化层上的沉积速率大于所述介质层在所述衬氮化层上的沉积速率。
进一步地,所述干法刻蚀还移除位于所述衬底上的所述垫氮化层,同时圆化所述沟槽的顶部,以在所述沟槽的顶部形成圆弧状。
进一步地,经过所述干法刻蚀之后,所述沟槽顶部的开度大于所述沟槽底部的开度。
进一步地,所述圆弧状的半径在50-60nm之间。
进一步地,在所述第一阶段,所述第二阶段和所述第三阶段中,所述含硅前驱体的流量依次增加。
进一步地,在所述第一阶段中,所述含硅前驱体的流量在2000-4000sccm,所述含氧前驱体的流量在12000-32000sccm。
进一步地,在所述第二阶段中,所述含硅前驱体的流量在4000-5000sccm,所述含氧前驱体的流量在12000-32000sccm。
进一步地,在所述第三阶段中,所述含硅前驱体的流量在5000-8000sccm,所述含氧前驱体的流量在12000-32000sccm,以及氧气的流量在12000-22000sccm。
进一步地,在所述第一阶段中,形成第一介质层;在所述第二阶段中,形成第二介质层;在所述第三阶段中,形成第三介质层;其中,所述第三介质层的厚度大于所述第二介质层的厚度,所述第二介质层的厚度大于所述第一介质层的厚度。
进一步地,在形成所述第三介质层之后,还包括对所述第三介质层进行化学机械研磨,以及移除所述垫氮化层和所述垫氧化层,以及移除所述圆弧状,以在所述介质层的顶部形成凹部。
进一步地,本发明还提出一种半导体结构,包括:
衬底;
沟槽,位于所述衬底中;
衬氧化层,位于所述沟槽的底部和侧壁上;
衬氮化层,位于所述沟槽的侧壁上,且位于所述衬氧化层上,所述衬氮化层的顶部具有圆弧状;
介质层,位于所述沟槽内,所述介质层与所述衬氧化层和所述衬氮化层接触,所述介质层的顶部具有凹部。
综上所述,本发明提出一种半导体结构及其制造方法,首先在衬底中形成沟槽,并在沟槽中依次形成衬氧化层和衬氮化层,然后通过干法刻蚀去除部分衬氮化层,暴露出位于沟槽底部上的衬氧化层;在干法刻蚀中还移除位于所述沟槽两侧的垫氮化层,从而使得沟槽的顶部变成圆弧状,也就是使得沟槽顶部的开度大于沟槽底部的开度,然后在沟槽中形成介质层,形成介质层可以包括第一阶段,第二阶段和第三阶段,由于在第一阶段中,形成第一介质层,且第一介质层在衬氧化层上的沉积速率大于第一介质层在衬氮化层上的沉积速率,也就是第一介质层在底部的沉积速率大于第一介质层在侧壁的沉积速率,且在第二阶段中降低第二介质层的沉积速率,沟槽顶部的开度变大,因此在底部形成的第二介质层先到达沟槽的顶部,因此最终形成的介质层不会在沟槽中间形成空洞,由此可以提高浅沟槽隔离结构的隔离效果。
附图说明
图1:本实施例提出的半导体结构的制造方法流程图。
图2:步骤S1对应的结构图。
图3:步骤S2对应的结构图。
图4:步骤S3对应的结构图。
图5:步骤S4对应的结构图。
图6:形成第一介质层的结构图。
图7:含硅前驱体的变化示意图。
图8:形成第二介质层的结构图。
图9:形成第三介质层的结构图。
图10:化学机械研磨之后的结构图。
图11:本实施例提出的半导体结构的结构图。
符号说明
101:衬底,102:垫氧化层,103:垫氮化层,104:沟槽,104a:底部,104b:侧壁,105:衬氧化层,106:衬氮化层,106a:圆弧状,107:第一介质层,108:第二介质层,109:第三介质层,110:介质层,111:凹部,112:浅沟槽隔离结构。
具体实施方式
以下通过特定的具体实例说明本发明的实施方式,本领域技术人员可由本说明书所揭露的内容轻易地了解本发明的其他优点与功效。本发明还可以通过另外不同的具体实施方式加以实施或应用,本说明书中的各项细节也可以基于不同观点与应用,在没有背离本发明的精神下进行各种修饰或改变。
需要说明的是,本实施例中所提供的图示仅以示意方式说明本发明的基本构想,遂图式中仅显示与本发明中有关的组件而非按照实际实施时的组件数目、形状及尺寸绘制,其实际实施时各组件的型态、数量及比例可为一种随意的改变,且其组件布局型态也可能更为复杂。
如图1所示,本实施例提出一种半导体结构的制造方法,包括:
S1:提供一衬底,所述衬底上包括垫氧化层和垫氮化层;
S2:形成沟槽于所述衬底中;
S3:在所述沟槽中依次形成衬氧化层和衬氮化层;其中,所述衬氧化层位于所述沟槽内所述衬底的底部和侧壁上,所述衬氮化层位于所述衬氧化层上,所述衬氮化层与所述垫氮化层、所述垫氧化层接触;
S4:通过干法刻蚀移除部分所述衬氮化层,以暴露出位于所述沟槽底部的所述衬氧化层;
S5:对所述沟槽进行填充,以在所述沟槽中形成介质层。
如图2所示,首先提供一衬底101,在衬底101表面形成垫氧化层(Pad oxide)和垫氮化层(Pad nitride)。衬底101可以是半导体元素,例如单晶,多晶或非晶结构的硅或硅锗(SiGe),也可以是绝缘上硅(SOI),或者还可以包括其它的材料,例如锑化铟,蹄化铅,砷化镓,磷化铟,砷化镓或锑化镓。
如图2所示,首先对半导体衬底101表面进行清洗,去除半导体衬底101表面的杂质颗粒或其它污染物。然后在所述半导体衬底101上形成垫氧化层102,形成所述垫氧化层102的方法可以是高温炉管氧化,快速热氧化,原位水蒸气产生氧化法中的一种。在本实施例中,垫氧化层102的厚度可以在80-120埃,例如为100埃。在垫氧化层102上形成垫氮化层103,该垫氮化层103的材料可以是氮化硅,该垫氮化层103可以通过低压化学气相沉积,次大气压化学气相沉积,常压化学气相沉积,离子体增强化学气相沉积或高密度等离子体化学气相淀积中的一种实施的。在本实施例中,该垫氮化层103的厚度可例如在400-600埃,例如为500埃,垫氮化层103同时作为化学机械研磨平坦化沟槽中填充的介质材料的停止层。在一些实施例中,垫氮化层103还可以定义为牺牲层。
如图3所示,在步骤S2中,在垫氮化层103表面利用旋涂法(spin on)涂布光刻胶,并通过曝光,显影等光刻工艺形成光刻胶图形,该光刻胶图形具有开口,通过该开口定义出沟槽104的位置。在本实施例中,以光刻胶图形为掩膜依次刻蚀垫氮化层103和垫氧化层102,将光刻胶图形转移至垫氮化层103和垫氧化层102中。在刻蚀过程中,刻蚀气体为包括含氟气体,氯气,氧气,氦气等的混合气体,以及惰性气体(例如氩气或氖气)。在一些实施例中,刻蚀气体的流量例如为40-80sccm,刻蚀反应室的等离子源输出功率例如为200-2000W,衬底温度控制在20-80℃之间,腔体压力例如为5-50mTorr。
如图3所示,利用有机溶剂湿法去除光刻胶图形,或者利用氧化等离子灰化工艺去除光刻胶图形,然后以垫氮化层103为掩膜,采用反应离子刻蚀或等离子刻蚀工艺刻蚀衬底101,从而形成沟槽104。在刻蚀过程中,刻蚀的方向性可以通过控制等离子源的偏置功率和阴极(衬底101)偏压功率来实现。刻蚀气体包括氩气以及四氟甲烷,六氟乙烷和三氟甲烷等含氟气体。在反应室内同时通入上述气体,其中氩气可以起到稀释刻蚀气体的作用,氩气的流量可以为100-300sccm。起到刻蚀作用的气体中,四氟甲烷的流量可以为50-100sccm;六氟乙烷的流量可以为100-400sccm;三氟甲烷的流量可以为10-100sccm。反应室内将所述气体电离为等离子的射频功率源的输出功率可以为50-100W;射频偏置功率源的输出功率为50-250W。反应室内的压力可以为50-200mTorr,衬底101的温度可以控制可以在20-90℃之间。
如图3所示,在本实施例中,沟槽104从垫氮化层103延伸至衬底101中,通过干法刻蚀可以使沟槽104的侧壁104b较为光滑,具有较少的晶格缺陷。在本实施例中,沟槽104的侧壁104b可以为竖直面,沟槽104的底部104a位于衬底101中,底部104a为平面,侧壁104b和底部104a的角度为90°。
如图4所示,在步骤S3中,在形成沟槽104之后,将衬底101放置在炉管内,以在衬底101内形成衬氧化层105。由于沟槽104的底部104a和侧壁104b暴露出衬底101,因此当将该衬底101放置在炉管内时,沟槽104暴露出的衬底101与氧气反应,因此在沟槽104的底部104a和侧壁104b反应形成衬氧化层105,也就是说衬氧化层105位于衬底101中,衬氧化层105的厚度可以为50-200埃。需要说明的是,当形成衬氧化层105时,由于衬氧化层105的体积变大,因此衬氧化层105会生长到沟槽105中。在形成衬氧化层105之后,然后在沟槽104内形成衬氮化层106,衬氮化层106位于沟槽104的底部104a和侧壁104b上。衬氮化层106位于衬氧化层105上,衬氮化层106沿着沟槽104的侧壁104b与垫氮化层103接触。衬氮化层106的厚度可以为100-500埃,例如为300埃,当然衬氮化层106的厚度可以根据沟槽104的深度进行调整。在本实施例中,可以采用沉积工艺形成衬氮化层106,沉积工艺采用的硅源气体例如为DCS(SiH2Cl2)或SiH4或Si2H6,氮源气体例如为NH3。在本实施例中,DCS的流量可以为40-100sccm,NH3的流量可以为0.25-1.5slm,压力可以为0-10torr,温度可以为500-700℃。需要说明的是,还在垫氮化层103上形成衬氮化层106。
如图5所示,在步骤S4中,在形成衬氧化层105和衬氮化层106之后,将衬底101设置在刻蚀腔体内,以对衬底101进行刻蚀。在本实施例中,可以使用干法刻蚀去除位于沟槽104底部104上的衬氮化层106,同时还去除位于沟槽104两侧的垫氮化层103上的衬氮化层106,且在去除垫氮化层106的过程中,将位于沟槽104顶部的衬氮化层106圆化,从而在沟槽104的顶部形成圆弧状106a。在本实施例中,圆弧状106a的半径可以在20-70nm之间。从图5中可以看出,经过干法刻蚀之后,使得沟槽104顶部的开度大于沟槽104底部的开度,也就是说沟槽104顶部的直径大于沟槽104底部的直径,因此当在沟槽104内沉积介质层时,沟槽104顶部的介质层不会提前封闭,因此在沟槽104内沉积的介质层,不会形成空洞。
如图5所示,在本实施例中,在刻蚀过程中,还可以对位于侧壁上的衬氮化层106进行刻蚀,从而使得侧壁上的衬氮化层106的厚度减少。在刻蚀之后,衬氮化层106的厚度可以在100-400埃,例如为200埃。在刻蚀过程中,刻蚀气体为包括含氟气体,氯气,氧气,氦气等的混合气体,以及惰性气体(例如氩气或氖气)。
如图5所示,在本实施例中,衬氧化层105可以为氧化硅,衬氮化层106可以为氮化硅,通过干法刻蚀将位于沟槽104底部104a上的衬氧化层105暴露出来。
如图6所示,在步骤S5,首先采用亚常压化学气相沉积进行第一阶段的沉积,以在沟槽104中形成第一介质层107,即向腔体内通入含硅前驱体和含氧前驱体,以使得含硅前驱体和含硅前驱体在沟槽104内反应,从而形成第一介质层107。第一介质层107还位于垫氮化层103上。
如图6所示,在本实施例中,含硅前驱体例如为正硅酸乙酯(TEOS),含氧前驱体例如为O3(臭氧)。含硅前驱体和含氧前驱体经过反应在沟槽104内形成氧化硅,也就是形成第一介质层107。由于沟槽104的底部为衬氧化层105,沟槽104的侧壁为衬氮化层106,由于第一介质层107是氧化硅,因此第一介质层107和衬氧化层105的晶格更加匹配,因此第一介质层107在衬氧化层105上的沉积速率大于第一介质层107在衬氮化层106上的沉积速率,也就是说,第一介质层107在沟槽104底部上的沉积速率大于第一介质层107在沟槽104侧壁上的沉积速率。在本实施例中,第一介质层107在衬氧化层105上的沉积速率可以是第一介质层107在衬氮化层106上的沉积速率的4-5倍。
如图6所示,由于第一介质层107在沟槽104底部上的沉积速率大于第一介质层107在沟槽104侧壁上的沉积速率,因此第一介质层107在沟槽104底部上的厚度大于第一介质层107在沟槽104侧壁上的厚度,第一介质层107在沟槽104底部上的厚度例如是第一介质层107在沟槽104侧壁上的厚度的4-5倍。当然,第一介质层107在沟槽104底部上的厚度可以根据含硅前驱体,以及沟槽106的深宽比进行调整。例如,在本实施例中,第一介质层107在沟槽104底部上的厚度例如为800埃,第一介质层107在沟槽104侧壁上的厚度例如为200埃。
如图6-图7所示,在第一阶段中,含硅前驱体的流量例如在2000-4000sccm,例如为3000sccm,含氧前驱体的流量例如在12000-32000sccm,例如为20000sccm。需要说明的是,在第一阶段中,腔体内的温度例如为400-800℃,腔体内的压力例如为400-1000torr。
如图7-图8所示,在第一阶段之后,使用同样的方法进行第二阶段,在第二阶段中,含硅前驱体的流量大于第一阶段中的含硅前驱体的流量。在第二阶段中,在第一介质层107上形成第二介质层108。在第二阶段中,含硅前驱体的流量例如在4000-5000sccm,例如为4500sccm,含氧前驱体的流量例如在12000-32000sccm,例如为20000sccm。需要说明的是,在第二阶段中,腔体内的温度例如为400-800℃,腔体内的压力例如为400-1000torr。
如图8所示,在本实施例中,由于含硅前驱体的流量增加,因此第二介质层108的厚度大于第一介质层107的厚度。在第二阶段中,第二介质层108沉积至沟槽104的顶部,也就是说第二介质层108基本填充沟槽104。
如图6和图8所示,在本实施例中,在第一阶段中,第一介质层107在沟槽104底部上的沉积速率大于第一介质层107在沟槽104侧壁上的沉积速率,因此第一介质层107在沟槽104底部上的厚度大于第一介质层107在沟槽104侧壁上的厚度。在第二阶段中,第二介质层108位于第一介质层107上,也就是第二介质层108在第一介质层107上生长,在第二阶段中,第二介质层108在沟槽104底部上的沉积速率大于或基本等于第二介质层108在沟槽104侧壁上的沉积速率。因此在沟槽104内沉积第一介质层107和第二介质层108时,由于底部的沉积速率大于侧壁的沉积速率,也就是说底部的介质层生长的快,侧壁的介质层生长的慢。
如图8所示,在本实施例中,由于沟槽104顶部的开度大于沟槽104底部的开度,由于沟槽104顶部的开度变大,因此当第二介质层108生长到沟槽104的顶部时,在沟槽104侧壁形成的第二介质层108不会先结合,在沟槽104中间形成的第二介质层108首先到达沟槽104的顶部,因此在沟槽104内形成的第一介质层107和第二介质层108不会出现空洞,也就是在沟槽104内形成的介质层不会出现空洞。
如图8所示,在本实施例中,如果第二介质层108在沟槽104侧壁上的沉积速率大于第二介质层108在沟槽104底部上的沉积速率,当第二介质层108沉积至沟槽104的顶部时,因此在沟槽104侧壁形成的第二介质层108先结合,在沟槽104底部形成的第二介质层108后到达沟槽104的顶部,因此在沟槽104内形成的第二介质层108会形成空洞。
如图7和图9所示,在第二阶段之后,使用同样的方法进行第三阶段,在第三阶段中,含硅前驱体的流量大于第二阶段中的含硅前驱体的流量。在第三阶段中,在第二介质层108上形成第三介质层109。在第三阶段中,含硅前驱体的流量例如在5000-8000sccm,例如为6000sccm,含氧前驱体的流量例如在12000-32000sccm,例如为20000sccm。需要说明的是,在第三阶段中,腔体内的温度例如为400-800℃,腔体内的压力例如为400-1000torr,腔体内还通入氧气,氧气(O2)的流量为12000-22000sccm,例如为18000sccm。在第三阶段中,由于向腔体内通入氧气,可以提高含硅前驱体的反应速率,也就是提高第三介质层109的沉积速率。
如图9所示,在第三阶段中,由于含硅前驱体流量的增加,因此第三介质层109的厚度大于第二介质层108的厚度。在第三阶段中,第三介质层109从沟槽104的顶部继续向上生长。第三介质层109的厚度例如为2000-5000埃,例如为2500埃。
如图9-图10所示,第三介质层109位于第二介质层108上,第二介质层108位于第一介质层107上。当第三介质层109形成之后,开始对第三介质层109进行化学机械研磨,化学机械研磨至垫氧化层103,从而形成介质层110。从图10中可以看出,介质层110包括第一介质层107和第二介质层108,由于第二介质层108基本沉积至沟槽104的顶部,因此,第三介质层109基本位于沟槽104的顶部之上,因此经过化学机械研磨之后,介质层110可以包括第一介质层107和第二介质层108。当然,在一些实施例中,该介质层110也可以包括第一介质层107,第二介质层108和第三介质层109。
如图6-图10所示,本实施例中,通过第一阶段,第二阶段和第三阶段形成介质层110,也就是第一介质层107,第二介质层108及第三介质层109可以形成介质层110。当然,在一些实施例中,还可以包括第四阶段,第五阶段来形成介质层110。
如图10-图11所示,当第三介质层109经过化学机械研磨之后,垫氮化层103作为研磨的停止层。然后通过刻蚀方法去除位于衬底101上的垫氧化层102和垫氮化层103,同时将圆弧状106a去除,因此在介质层110的顶部上形成凹部111。该凹部111位于介质层110的顶部的两侧,且该凹部111与圆弧状111是相吻合。在本实施例中,可以将衬氧化层105,衬氮化层106和介质层110定义为浅沟槽隔离结构112,所述浅沟槽隔离结构112的深宽比例如大于10:1。本实施例中,可例如通过稀释的氢氟酸来刻蚀垫氮化层103和垫氧化层102。
如图11所示,本实施例还提出一种半导体结构,该半导体结构包括衬底101,浅沟槽隔离结构112。浅沟槽隔离结构112位于衬底101中。
如图11所示,浅沟槽隔离结构112凸出于衬底101,该浅沟槽隔离结构1112包括衬氧化层105,衬氮化层106,介质层110。衬氧化层105位于衬底101中,首先在衬底101中形成沟槽,衬氧化层105位于沟槽的底部和侧壁上,衬氮化层106位于沟槽的侧壁上,且衬氮化层106位于衬氧化层105上。该衬氮化层106的高度大于衬氧化层105的高度。该介质层110位于衬氮化层106内,且介质层110与衬氧化层105接触。该介质层110的顶部还包括凹部111,凹部111位于介质层110顶部的两侧,且该凹部111还位于衬氮化层106上。
如图11所示,该浅沟槽隔离结构112内的介质层110通过多次沉积步骤完成,且在沉积介质层110时,介质层110在衬氧化层105上的沉积速率大于介质层110在衬氮化层106上的沉积速率,因此在该浅沟槽隔离结构112内不会出现空洞,因此可以提高该浅沟槽隔离结构112的隔离效果。
如图11所示,一些实施例中,还可以在衬底101上形成层叠结构,层叠结构位于浅沟槽隔离结构112的一侧,所述层叠结构例如为栅极结构。
如图11所示,本实施例中,该半导体结构可以应用于多种集成电路中,所述集成电路例如是存储器电路,如随机存取存储器,动态随机存取存储器,同步随机存取存储器,静态随机存取存储器或只读存储器等等。所述集成电路还可以是逻辑器件,如可编程逻辑阵列,专用集成电路,合并式逻辑集成电路,射频电路或任意其他电路器件。所述集成电路还可以用于例如用户电子产品,如个人计算机,便携式计算机,游戏机,蜂窝式电话,个人数字助理,摄像机,数码相机,手机等各种电子产品中。
综上所述,本发明提出一种半导体结构及其制造方法,首先在衬底中形成沟槽,并在沟槽中依次形成衬氧化层和衬氮化层,然后通过干法刻蚀去除部分衬氮化层,暴露出位于沟槽底部上的衬氧化层;在干法刻蚀中还移除位于所述沟槽两侧的垫氮化层,从而使得沟槽的顶部变成圆弧状,也就是使得沟槽顶部的开度大于沟槽底部的开度,然后在沟槽中形成介质层,形成介质层可以包括第一阶段,第二阶段和第三阶段,由于在第一阶段中,形成第一介质层,且第一介质层在衬氧化层上的沉积速率大于第一介质层在衬氮化层上的沉积速率,也就是第一介质层在底部的沉积速率大于第一介质层在侧壁的沉积速率,且在第二阶段中降低第二介质层的沉积速率,沟槽顶部的开度变大,因此在底部形成的第二介质层先到达沟槽的顶部,因此最终形成的介质层不会在沟槽中间形成空洞,由此可以提高浅沟槽隔离结构的隔离效果。
在整篇说明书中提到“一个实施例(one embodiment)”、“实施例(anembodiment)”或“具体实施例(a specific embodiment)”意指与结合实施例描述的特定特征、结构或特性包括在本发明的至少一个实施例中,并且不一定在所有实施例中。因而,在整篇说明书中不同地方的短语“在一个实施例中(in one embodiment)”、“在实施例中(inan embodiment)”或“在具体实施例中(in a specific embodiment)”的各个表象不一定是指相同的实施例。此外,本发明的任何具体实施例的特定特征、结构或特性可以按任何合适的方式与一个或多个其他实施例结合。应当理解本文所述和所示的发明实施例的其他变型和修改可能是根据本文教导的,并将被视作本发明精神和范围的一部分。
还应当理解还可以以更分离或更整合的方式实施附图所示元件中的一个或多个,或者甚至因为在某些情况下不能操作而被移除或因为可以根据特定应用是有用的而被提供。
另外,除非另外明确指明,附图中的任何标志箭头应当仅被视为示例性的,而并非限制。此外,除非另外指明,本文所用的术语“或”一般意在表示“和/或”。在术语因提供分离或组合能力是不清楚的而被预见的情况下,部件或步骤的组合也将视为已被指明。
如在本文的描述和在下面整篇权利要求书中所用,除非另外指明,“一个(a)”、“一个(an)”和“该(the)”包括复数参考物。同样,如在本文的描述和在下面整篇权利要求书中所用,除非另外指明,“在…中(in)”的意思包括“在…中(in)”和“在…上(on)”。
本发明所示实施例的上述描述(包括在说明书摘要中所述的内容)并非意在详尽列举或将本发明限制到本文所公开的精确形式。尽管在本文仅为说明的目的而描述了本发明的具体实施例和本发明的实例,但是正如本领域技术人员将认识和理解的,各种等效修改是可以在本发明的精神和范围内的。如所指出的,可以按照本发明所述实施例的上述描述来对本发明进行这些修改,并且这些修改将在本发明的精神和范围内。
本文已经在总体上将系统和方法描述为有助于理解本发明的细节。此外,已经给出了各种具体细节以提供本发明实施例的总体理解。然而,相关领域的技术人员将会认识到,本发明的实施例可以在没有一个或多个具体细节的情况下进行实践,或者利用其它装置、系统、配件、方法、组件、材料、部分等进行实践。在其它情况下,并未特别示出或详细描述公知结构、材料和/或操作以避免对本发明实施例的各方面造成混淆。
因而,尽管本发明在本文已参照其具体实施例进行描述,但是修改自由、各种改变和替换意在上述公开内,并且应当理解,在某些情况下,在未背离所提出发明的范围和精神的前提下,在没有对应使用其他特征的情况下将采用本发明的一些特征。因此,可以进行许多修改,以使特定环境或材料适应本发明的实质范围和精神。本发明并非意在限制到在下面权利要求书中使用的特定术语和/或作为设想用以执行本发明的最佳方式公开的具体实施例,但是本发明将包括落入所附权利要求书范围内的任何和所有实施例及等同物。因而,本发明的范围将只由所附的权利要求书进行确定。
以上描述仅为本申请的较佳实施例以及对所运用技术原理的说明,本领域技术人员应当理解,本申请中所涉及的发明范围,并不限于上述技术特征的特定组合而成的技术方案,同时也应涵盖在不脱离所述发明构思的情况下,由上述技术特征或其等同特征进行任意组合而形成的其它技术方案,例如上述特征与本申请中公开的(但不限于)具有类似功能的技术特征进行互相替换而形成的技术方案。
除说明书所述的技术特征外,其余技术特征为本领域技术人员的已知技术,为突出本发明的创新特点,其余技术特征在此不再赘述。
Claims (10)
1.一种半导体结构的制造方法,其特征在于,包括:
提供一衬底,所述衬底上包括垫氧化层和垫氮化层;
形成沟槽于所述衬底中;
在所述沟槽中依次形成衬氧化层和衬氮化层;其中,所述衬氧化层位于所述沟槽内所述衬底的底部和侧壁上,所述衬氮化层位于所述衬氧化层上,所述衬氮化层与所述垫氮化层、所述垫氧化层接触;
通过干法刻蚀移除部分所述衬氮化层,以暴露出位于所述沟槽底部的所述衬氧化层;
对所述沟槽进行填充,以在所述沟槽中形成介质层;
其中,通过含硅前驱体和含氧前驱体在所述沟槽中形成所述介质层,形成所述介质层至少包括第一阶段,第二阶段和第三阶段;在所述第一阶段中,所述介质层在所述衬氧化层上的沉积速率大于所述介质层在所述衬氮化层上的沉积速率;
其中,所述干法刻蚀还移除位于所述衬底上的所述垫氮化层,同时圆化所述沟槽的顶部,以在所述沟槽的顶部形成圆弧状。
2.根据权利要求1所述的制造方法,其特征在于,经过所述干法刻蚀之后,所述沟槽顶部的开度大于所述沟槽底部的开度。
3.根据权利要求1所述的制造方法,其特征在于,所述圆弧状的半径在20-70nm之间。
4.根据权利要求1所述的制造方法,其特征在于,在所述第一阶段,所述第二阶段和所述第三阶段中,所述含硅前驱体的流量依次增加。
5.根据权利要求1所述的制造方法,其特征在于,在所述第一阶段中,所述含硅前驱体的流量在2000-4000sccm,所述含氧前驱体的流量在12000-32000sccm。
6.根据权利要求1所述的制造方法,其特征在于,在所述第二阶段中,所述含硅前驱体的流量在4000-5000sccm,所述含氧前驱体的流量在12000-32000sccm。
7.根据权利要求1所述的制造方法,其特征在于,在所述第三阶段中,所述含硅前驱体的流量在5000-8000sccm,所述含氧前驱体的流量在12000-32000sccm,以及氧气的流量在12000-22000sccm。
8.根据权利要求1所述的制造方法,其特征在于,在所述第一阶段中,形成第一介质层;在所述第二阶段中,形成第二介质层;在所述第三阶段中,形成第三介质层;其中,所述第三介质层的厚度大于所述第二介质层的厚度,所述第二介质层的厚度大于所述第一介质层的厚度。
9.根据权利要求8所述的制造方法,其特征在于,在形成所述第三介质层之后,还包括对所述第三介质层进行化学机械研磨,以及移除所述垫氮化层和所述垫氧化层,以及移除所述圆弧状,以在所述介质层的顶部形成凹部。
10.一种根据权利要求1-9任一所述的制造方法形成的半导体结构,其特征在于,包括:
衬底;
沟槽,位于所述衬底中;
衬氧化层,位于所述沟槽的底部和侧壁上;
衬氮化层,位于所述沟槽的侧壁上,且位于所述衬氧化层上;
介质层,位于所述沟槽内,所述介质层与所述衬氧化层和所述衬氮化层接触,所述介质层的顶部具有凹部;
其中,在形成所述介质层之前,所述衬底上包括垫氧化层和垫氮化层,且通过干法刻蚀移除所述垫氮化层,同时圆化所述沟槽的顶部,以在所述沟槽的顶部形成圆弧状。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
CN202011073751.8A CN111933571B (zh) | 2020-10-10 | 2020-10-10 | 一种半导体结构及其制造方法 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
CN202011073751.8A CN111933571B (zh) | 2020-10-10 | 2020-10-10 | 一种半导体结构及其制造方法 |
Publications (2)
Publication Number | Publication Date |
---|---|
CN111933571A CN111933571A (zh) | 2020-11-13 |
CN111933571B true CN111933571B (zh) | 2021-02-19 |
Family
ID=73334292
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
CN202011073751.8A Active CN111933571B (zh) | 2020-10-10 | 2020-10-10 | 一种半导体结构及其制造方法 |
Country Status (1)
Country | Link |
---|---|
CN (1) | CN111933571B (zh) |
Families Citing this family (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
CN113725165B (zh) * | 2021-08-30 | 2023-07-11 | 长鑫存储技术有限公司 | 半导体结构及其制备方法 |
Citations (6)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
CN103413778A (zh) * | 2013-08-22 | 2013-11-27 | 上海宏力半导体制造有限公司 | 隔离结构的形成方法 |
CN104124193A (zh) * | 2013-04-28 | 2014-10-29 | 中芯国际集成电路制造(上海)有限公司 | 沟槽隔离结构的形成方法 |
CN104124195A (zh) * | 2013-04-28 | 2014-10-29 | 中芯国际集成电路制造(上海)有限公司 | 沟槽隔离结构的形成方法 |
CN104795351A (zh) * | 2014-01-20 | 2015-07-22 | 中芯国际集成电路制造(上海)有限公司 | 隔离结构的形成方法 |
CN110970345A (zh) * | 2018-09-29 | 2020-04-07 | 长鑫存储技术有限公司 | 半导体结构及制备方法 |
CN111490005A (zh) * | 2020-05-26 | 2020-08-04 | 上海华虹宏力半导体制造有限公司 | 间隙填充方法、闪存的制作方法及半导体结构 |
Family Cites Families (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
DE102006046377A1 (de) * | 2006-09-29 | 2008-04-03 | Advanced Micro Devices, Inc., Sunnyvale | Halbleiterbauelement mit Isoliergräben, die unterschiedliche Arten an Verformung hervorrufen |
-
2020
- 2020-10-10 CN CN202011073751.8A patent/CN111933571B/zh active Active
Patent Citations (6)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
CN104124193A (zh) * | 2013-04-28 | 2014-10-29 | 中芯国际集成电路制造(上海)有限公司 | 沟槽隔离结构的形成方法 |
CN104124195A (zh) * | 2013-04-28 | 2014-10-29 | 中芯国际集成电路制造(上海)有限公司 | 沟槽隔离结构的形成方法 |
CN103413778A (zh) * | 2013-08-22 | 2013-11-27 | 上海宏力半导体制造有限公司 | 隔离结构的形成方法 |
CN104795351A (zh) * | 2014-01-20 | 2015-07-22 | 中芯国际集成电路制造(上海)有限公司 | 隔离结构的形成方法 |
CN110970345A (zh) * | 2018-09-29 | 2020-04-07 | 长鑫存储技术有限公司 | 半导体结构及制备方法 |
CN111490005A (zh) * | 2020-05-26 | 2020-08-04 | 上海华虹宏力半导体制造有限公司 | 间隙填充方法、闪存的制作方法及半导体结构 |
Also Published As
Publication number | Publication date |
---|---|
CN111933571A (zh) | 2020-11-13 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
JP5004791B2 (ja) | Soiおよびバルク・シリコン領域を含む半導体デバイス内のsti形成 | |
CN104008994B (zh) | 半导体装置的制造方法 | |
US8461015B2 (en) | STI structure and method of forming bottom void in same | |
US20150155352A1 (en) | Method of forming a shallow trench isolation structure | |
US6787409B2 (en) | Method of forming trench isolation without grooving | |
US20140332921A1 (en) | Semiconductor devices having a trench isolation layer and methods of fabricating the same | |
CN111933689A (zh) | 一种半导体结构及其制造方法 | |
KR100518587B1 (ko) | 얕은 트렌치 소자 분리 구조의 제조 방법 및 얕은 트렌치소자 분리 구조를 포함하는 미세 전자 소자 | |
CN113345834A (zh) | 低压器件及其制作方法 | |
JP5145247B2 (ja) | トレンチアイソレーション構造を製造する方法 | |
CN111933571B (zh) | 一种半导体结构及其制造方法 | |
US9117878B2 (en) | Method for manufacturing shallow trench isolation | |
CN108010835B (zh) | 一种半导体器件及其制作方法、电子装置 | |
CN106856189B (zh) | 浅沟槽隔离结构及其形成方法 | |
CN112289737B (zh) | 一种半导体结构的制造方法 | |
US20090098702A1 (en) | Method to Form CMOS Circuits Using Optimized Sidewalls | |
CN114420632A (zh) | 半导体器件的制作方法 | |
US8569143B2 (en) | Methods of fabricating a semiconductor IC having a hardened shallow trench isolation (STI) | |
KR100672155B1 (ko) | 반도체 소자의 소자분리막 형성방법 | |
US7018905B1 (en) | Method of forming isolation film in semiconductor device | |
CN111627810A (zh) | 一种半导体结构及其制造方法 | |
US20020106865A1 (en) | Method of forming shallow trench isolation | |
CN117238839B (zh) | 一种浅沟槽隔离结构及其形成方法 | |
US11915933B2 (en) | Manufacturing method of semiconductor structure | |
KR100868656B1 (ko) | 반도체 소자의 제조 방법 |
Legal Events
Date | Code | Title | Description |
---|---|---|---|
PB01 | Publication | ||
PB01 | Publication | ||
SE01 | Entry into force of request for substantive examination | ||
SE01 | Entry into force of request for substantive examination | ||
GR01 | Patent grant | ||
GR01 | Patent grant |