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GEBIET DER
ERFINDUNG
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Diese
Erfindung betrifft Halbleiterspeicherchips und besonders solche
Halbleiterspeicherchips, bei denen Daten-, Befehl- und Adresssignale
zu/von dem Chipäußeren in
seriellen Signalrahmen in Übereinstimmung
mit einem vordefinierten Protokoll übertragen werden.
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HINTERGRUND
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Heutzutage
setzen herkömmliche
Halbleiterspeicherchips, z.B. DRAMs für die Datenübertragung weder Rahmen ein,
noch enthalten sie einen Rahmendekodierer. Außerdem werden herkömmliche Halbleiterspeicherchips
weithin asynchron betrieben, was eine Menge Nachteile mit sich bringt.
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In
zukünftigen
Speichersystemen und Halbleiterspeicherchips erwartet man, dass
Daten mit sehr hohen Frequenzen übertragen
werden. Der Datentransfer wird sehr wahrscheinlich von einem Protokoll
geregelt, und die Datenbits werden in Übereinstimmung mit dem Protokoll
in Rahmen organisiert sein. Nach mehreren Ausrichtprozeduren wird
ein Datenstrom beispielsweise durch einen Demultiplexer in dem Speicherchip
in eine niedrigere Frequenz umgesetzt und für die Auswertung bereitgestellt.
Ein solcher neuartiger Halbleiterspeicherchip muss einen Rahmendekodierer
enthalten, der die Signalrahmen in:
- (a) speicherrelevante
Befehle; (b) Systembefehle; und (c) Schreibdaten dekodiert, die
unmittelbar in einem Datenzwischenpuffer zu speichern sind.
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In
einem solchen System kann jeder Rahmen einen oder mehrere speicherrelevante
Befehle enthalten. Die an die gleiche Speicherbank gerichteten Befehle
können
in unterschiedlichen Rahmen platziert sein. Für spezielle Befehlstypen kann
ein Rahmen sogar Befehle an verschiedene Bänke enthalten, welche Interbankbefehle
genannt werden. Darüber
hinaus müssen
die Daten mit den vom Rahmendekodierer dem Speicherkern zur Verfügung gestellten
dekodierten Befehlen synchronisiert werden. Zur Verringerung der
Latenzzeit wird die Rahmendekodiereinheit mit einer höheren Frequenz
betrieben, als die aktuelle Betriebsfrequenz des Speicherkerns. Dies
führt zum
Risiko einer möglichen
Datenkollision, wenn dieselben Busse verwendet werden.
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Es
gibt mehrere Anforderungen an eine solche Rahmendekodiereinheit.
Eine Anforderung ist die Handhabung komplexer Funktionalität. Im Vergleich
mit herkömmlichen
Halbleiterspeicherchips, z.B. DRAM-Chips, sind die Funktionen der
vorgeschlagenen Halbleiterspeicherchips beträchtlich erweitert. Die Hauptschaltungsblöcke müssen so
angeordnet sein, dass sich die funktionale Komplexität sicher
handhaben lässt.
Außerdem
herrscht ein Bedarf an einer detaillierten Spezifikation. Schnittstellen, insbesondere
innere Schnittstellen, bergen immer ein mögliches Entwurfsrisiko. Ein
synchroner Rahmendekodierer, der Hauptteile der Logik eines herkömmlichen
asynchronen Speicherchips enthält, lässt sich
leichter und deshalb sicherer spezifizieren. Des Weiteren müssen die
Verifikationsanforderungen beachtet werden. Eine höhere Komplexität der Funktionen
geht mit speziellen Verikationsverfahren einher, die über die
am Transistorniveau ausgerichteten Verfahren hinaus gehen. Allerdings
hängt die
Gelegenheit, derartige Verfahren einzusetzen von bestimmten Arrangements
ab.
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Des
Weiteren gibt es hinsichtlich eines ebenen Layouts, d.h. aus der
Sicht der Anordnung innerhalb des Bereichs der Speicherhauptblöcke, nämlich der
Speicherbänke,
für den
Rahmendekodierer, der ein ein Verbindungsglied zwischen den Speicherbänken und
dem Empfangsschnittstellenabschnitt bildet, eine Anzahl von Einschränkungen:
Speicherbänke können in
einer gesplitteten und in gruppierter Weise angeordnet sein, und
die Steuersignale zu den Speicherbänken müssen so gelegt werden, dass
die Verdrahtungslänge,
Zeitdauer und der Leistungsverbrauch sowie der Flächenanteil
gemeinsam optimiert werden.
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KURZFASSUNG
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Diese
Erfindung sieht einen Halbleiterspeicherchip der oben beschriebenen
Art vor, welcher die obigen Anforderungen erfüllt und sich nach den obigen
Beschränkungen
richtet, d.h. bei dem die mit erhöhter Funktionalität ausgestatteten
Hauptschaltungsblöcke
so angeordnet werden können,
dass ihre funktionale Komplexität
sicher gehandhabt werden kann und dass ein synchroner Rahmendekodierer,
der die Hauptteile der Speicherlogik enthält, einfach spezifiziert werden
und sicher arbeiten kann.
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In Übereinstimmung
mit einem Ausführungsbeispiel
der Erfindung enthält
ein Halbleiterspeicherchip:
einen Empfangsschnittstellenabschnitt
zum Empfang von externen Schreibdaten-, Befehl- und Adressensignalen
in Form serieller Signalrahmen in Übereinstimmung mit einem vordefinierten
Protokoll;
einen Datenzwischenpuffer, der zum Zwischenspeichern
der von dem Empfangsschnittstellenabschnitt empfangenen und in ein
Speicherzellenfeld einzuschreibenden Schreibdaten gestaltet ist;
einen
Speicherkern, der das bankorganisierte Speicherzellenfeld und einen
Dekodiererabschnitt enthält,
zur Dekodierung einer Adresse, die aus einem von dem Empfangsschnittstellenabschnitt
empfangenen Signalrahmen abgeleitet ist, um Daten in eine oder mehrere
Speicherbänke
des Speicherzellenfeldes in Übereinstimmung
mit einem Schreib/Lesebefehl innerhalb eines oder mehrerer von dem
Empfangsschnittstellenabschnitt empfangener Signalrahmen einzuschreiben
oder aus der Speicherbank oder den mehreren Speicherbänken auszulesen;
und
einen Rahmendekodierer, der eine Schnittstelle zwischen
dem Empfangsschnittstellenabschnitt und dem Speicherkern bildet,
und der enthält:
einen Befehlstypdekodierabschnitt, der zur Dekodierung des Typs
eines oder mehrerer in einem oder mehreren Rahmen enthaltener Befehle
und zur Ausgabe von Steuersignalen entsprechend jedes dekodierten
Befehlstyps angeordnet ist; einen Speicherbefehlbewertungs-/generatorabschnitt,
der zur Planung und Vorbereitung einzelner Befehle für den Speicherkern gestaltet
ist;
einen Datenzwischenpufferbefehlbewertungs-/generatorabschnitt,
der zur Planung und Vorbereitung von Steuersignalen für den Datenzwischenpuffer
gestaltet ist; und
einen Systembefehlbewertungs-/generatorabschnitt,
der zur Vorbereitung und Planung von Systembefehlen eingerichtet
ist, wobei der Speicherbefehlbewertungs-/generatorabschnitt, der
Datenzwischenpufferbefehlbewertungs-/generatorabschnitt und der Systembefehlbewertungs-/generatorabschnitt
von Steuersignalen betrieben werden, die von dem Befehlstypdekodierabschnitt
in Übereinstimmung
mit dem dekodierten Befehlstyp empfangen wurden, und der Rahmendekodierer
eine Schnittstelle zum Speicherkern enthält, die synchron mit dem Rahmendekodierer
arbeitet, indem sie gemeinsam durch ein Rahmentaktsignal synchronisiert
sind.
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Der
Empfangsschnittstellenabschnitt kann außerdem einen CRC-Bit-Dekodierer
zur Auswertung von CRC-Bits innerhalb des Signalrahmens und für die Überprüfung der
Korrektheit/Fehlerhaftigkeit von Befehlen und Daten in jedem Signalrahmen
enthalten, und der Rahmendekodierer kann außerdem eine Falschbefehlschutzeinheit
enthalten, die zum Speicherkern nur von dem CRC-Bit-Dekodierer als korrekt geprüfte Befehle
freigibt.
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Diese
Erfindung gibt auch einen Halbleiterspeicherchip an, in dem die
Hauptschaltungsblöcke eine
aufgeteilte und gruppierte Anordnung der Speicherbänke gestatten,
bei dem Steuersignale zu den Speicherbänken mit verringerter Verdrahtungslänge, kürzerer Zeitdauer
und geringerem Leistungsverbrauch geleitet werden können, und
bei dem der Flächenbedarf
des Chips optimiert werden kann. Genauer enthält ein Halbleiterspeicherchip
in Übereinstimmung
mit einem anderen Ausführungsbeispiel der
Erfindung:
einen Empfangsschnittstellenabschnitt zum Empfang äußerer Schreibdaten-,
Befehls- und Adressensignalen in Form serieller Signalrahmen in Übereinstimmung
mit einem vordefinierten Protokoll;
einen Datenzwischenpuffer,
der zur Zwischenspeicherung von vom Empfangsschnittstellenabschnitt empfangenen
und in ein Speicherzellenfeld einzuschreibenden Schreibdaten eingerichtet
ist;
einen Speicherkern, der ein bankorganisiertes Speicherzellenfeld
und einen Dekodierabschnitt enthält, um
eine Adresse zu dekodieren, die aus einem von dem Empfangsschnittstellenabschnitt
empfangenen Signalrahmen abgeleitet ist, um Daten in/von einem oder
mehreren Speicherbänke(n)
des Speicherzellenfeldes in Übereinstimmung
mit einem in einem oder mehreren Signalrahmen enthaltenen und von dem
Empfangsschnittstellenabschnitt empfangenen Schreib/Lesebefehl einzuschreiben
bzw. aus der einen Speicherbank oder den mehreren Speicherbänken auszulesen;
und
einen Rahmendekodierer, der eine Schnittstelle zwischen
dem Empfangsschnittstellenabschnitt und dem Speicherkern bildet,
um einen oder mehrere in einem oder mehreren Rahmen enthaltene Befehl(e) zu
dekodieren und Steuersignale übereinstimmend mit
jedem dekodierten Befehl auszugeben, wobei der Rahmendekodierer
so gestaltet ist, dass er die Steuersignale an den Datenzwischenpuffer
erzeugt und ausgibt und der Rahmendekodierer und der Datenzwischenpuffer
gemeinsam durch ein Rahmentaktsignal synchronisiert sind und dafür gestaltet
sind, um eine Leseoperation aus den Speicherbänken auszuführen.
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Der
Speicherkern kann eine geteilte Bankorganisation haben, bei der
die Gesamtzahl der Speicherbänke
in eine gerade Anzahl von Gruppen unterteilt und jede Gruppe in
einen ersten und zweiten Teil geteilt ist.
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Des
Weiteren kann der Datenzwischenspeicher in einen ersten Teil und
einen zweiten Teil aufgeteilt sein, die jeweils dem ersten und zweiten
Teil der speicherbankgruppen zugeordnet sind, und die Steuersignale
werden vom Rahmendekodierer an den ersten und zweiten Teil des Datenzwischenpuffers
jeweils als erste und zweite Steuersignale ausgegeben, wobei der
Rahmendekodierer und der Datenzwischenpuffer derart gestaltet sind,
dass sie eine Leseoperation aus einem Teil der Speicherbankgruppen
gleichzeitig mit einer Leseoperation aus dem anderen Teil der Speicherbankgruppen
ausführen.
Die Gesamtzahl der Speicherbänke
kann in zwei Gruppen unterteilt werden, wobei die beiden Gruppen
jeweils an der linken und rechten Seite einer ersten in einer ersten
lateralen Richtung des Speicherchips laufenden Trennlinie angeordnet
sind. D.h., dass die in der ersten Lateralrichtung des Speicherchips
laufende erste Trennlinie eine erste Symmetrielinie sein kann, die
eine Spiegelsymmetrie zwischen den beiden Speicherbankgruppen definiert.
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Der
erste und zweite Teil der Gruppen und der erste und zweite Teil
des Datenzwischenpuffers sind jeweils auf der linken und rechten
Seite einer zweiten Trennlinie angeordnet, die in einer zweiten Lateralrichtung
läuft,
die im Wesentlichen senkrecht auf der ersten Lateralrichtung steht.
D.h., dass die zweite Trennlinie eine zweite Symmetrielinie sein kann,
die eine Spiegelsymmetrie des ersten und zweiten Teils der Gruppen
und des ersten und zweiten Teils des Datenzwischenpuffers definiert,
wobei die zweite Symmetrielinie im Wesentlichen senkrecht auf der
ersten Symmetrielinie steht (die in der ersten lateralen Richtung
läuft).
Es sollte verständlich
sein, dass die erste und zweite Trenn(Symmetrie-)linie imaginäre Linien
und physikalisch nicht vorhanden sind. Der Rahmendekodierer und
der erste und zweite Teil des Datenzwischenpuffers können jeweils
zwischen den zwei Speicherbankgruppen angeordnet sein, und der Rahmendekodierer
kann zwischen dem ersten und zweiten Teil des Datenzwischenpuffers liegen.
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Der
Rahmendekodierer kann enthalten: einen Befehlstypdekodierabschnitt,
der zur Dekodierung der Typen eines oder mehrerer in einem oder mehreren
Rahmen enthaltener Befehle zur Ausgabe von Steuersignalen in Übereinstimmung
mit jedem dekodierten Befehlstyp gestaltet ist;
einen Speicherbefehlbewertungs-/generatorabschnitt,
der zur Planung und Vorbereitung von einzelnen Befehlen für den Speicherkern
eingerichtet ist;
einen Datenzwischenpufferbefehlbewertungs-/generatorabschnitt,
der zur Planung und Vorbereitung von Steuersignalen für den Datenzwischenpuffer
gestaltet ist und einen Systembefehlbewertungs-/generatorabschnitt,
der zur Vorbereitung und Planung von Systembefehlen gestaltet ist,
wobei der Speicherbefehlbewertungs-/generatorabschnitt, der Datenzwischenpufferbefehlbewertungs-/generatorabschnitt und
der Systembefehlbewertungs-/generatorabschnitt
durch Steuersignale betrieben werden, die von dem Befehlstypdekodierabschnitt
in Übereinstimmung
mit dem dekodierten Befehlstyp empfangen werden, und der Rahmendekodierer
eine Schnittstelle zum Speicherkern enthält, die synchron mit dem Rahmendekodierer
arbeitet, indem sie gemeinsam von dem Rahmentaktsignal synchronisiert werden.
Außerdem
kann der Empfangsschnittstellenabschnitt einen CRC-Bit-Dekodierer
enthalten, der zur Auswertung von CRC-Bits innerhalb der Signalrahmen
und zur Prüfung
der Korrektheit/Fehlerhaftigkeit von Befehlen und Daten in jedem
Signalrahmen eingerichtet ist, und der Rahmendekodierer kann weiterhin
eine Falschbefehlschutzeinheit zur Freigabe nur solcher Befehle
zum Speicherkern enthalten, die von dem CRC-Bit-Dekodierer als korrekt erkannt
wurden.
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Nach
dem Obigen stellt diese Erfindung einen neuartigen Halbleiterspeicherchip
zur Verfügung,
der in Übereinstimmung
mit seinem ersten Aspekt eine Rahmendekodiererarchitektur enthält, die hauptsächlich speicher-
und protokollbezogene logische Teile vollständig synchron betreibt. Die
Vorteile dieses Wegs liegen darin, dass: Hauptlogikteile integriert
sind und zum selben Funktionsblock gehören; die Spezifikation der
Schnittstellen aufgrund der synchronen Operation vereinfacht ist;
Verifikationsmöglichkeiten
aufgrund der synchronen Operation verbessert sind und die Unterteilung
der Funktionsblöcke
in Anbetracht der funktionalen Aspekte ausgeführt ist.
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Außerdem stellt
diese Erfindung einen Halbleiterspeicherchip zur Verfügung, bei
dem in Übereinstimmung
mit seinem zweiten Aspekt Hauptteile der Speicherlogik nun synchron
arbeiten und bei dem Steuersignale in sehr effektiver Weise zur
Speicherbank zugreifen können.
Dieser Weg hat den Hauptvorteil, dass zusätzlich zu den obigen Vorteilen
die Signalführung
zu den Speicherbänken
hinsichtlich Beschränkungen
des Leistungsverbrauchs, der Zeitdauer und der Verdrahtungslänge optimiert
ist.
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Die
obigen und weitere Aufgaben, Merkmale und Vorteile dieser Erfindung
werden beim Studium der nachfolgenden Definitionen, Beschreibungen und
erläuternden
Figuren spezifischer Ausführungsbeispiele
deutlich, wobei dieselben Bezugszeichen in den verschiedenen Figuren
zur Bezeichnung derselben Komponenten dienen. Obwohl diese Beschreibung
spezifische Einzelheiten der Erfindung beschreibt, sollte verständlich sein,
dass Veränderungen
möglich
sind, wie sie auf der Grundlage der vorliegenden Beschreibung den
auf diesem Gebiet erfahrenen Fachleuten erkennbar sind.
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KURZE BESCHREIBUNG
DER ZEICHNUNGEN
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Die
beiliegenden Zeichnungen, die in der Spezifikation enthalten sind
und einen Teil derselben bilden, veranschaulichen derzeit bevorzugte
Ausführungsbeispiele
der Erfindung und dienen zusammen mit der obigen allgemeinen und
der nachstehenden detaillierten Beschreibung zur Erläuterung
der Prinzipien der Erfindung.
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1 ist
eine allgemeine Übersicht
eines Abschnitts des Empfangswegs innerhalb eines Halbleiterspeicherchips
dieser Erfindung, welcher einen Rahmendekodierer und einen Datenzwischenpuffer enthält, die
ein Verbindungsglied zwischen einem Speicherkern und einem Empfangsschnittstellenabschnitt
bilden.
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2 zeigt
ein detaillierteres Funktionsblockdiagramm der in 1 gezeigten
Rahmendekodiereinheit.
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3 zeigt
in ebener Darstellung die symmetrische Anordnung und Unterteilung
der mehreren Bänke
des Speicherkerns, des ersten und zweiten Teils des Datenzwischenpuffers
und des in deren Mitte angeordneten Rahmendekodierers.
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DETAILLIERTE
BESCHREIBUNG
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Gemäß 1,
die einen ersten Aspekt des vorliegenden Halbleiterspeicherchips
darstellt, ist ein Rahmendekodierer 10 als Schnittstelle
zwischen einem Empfangsschnittstellenabschnitt 50 und einem Speicherkern 30 vorgesehen.
Außerdem
ist ein Datenzwischenpuffer (IDB) 20 in dem Empfangssignalweg
zwischen dem Rahmendekodierer 10 und dem Speicherkern 30 für die Zwischenspeicherung
mehrerer Schreibdateneinheiten aus vom Rahmendekodierer 10 dekodierten
Rahmen angeordnet.
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Des
Weiteren zeigt 1 einen CRC-Bit-Dekodierer 11,
der nach dem Empfangsschnittstellenabschnitt 50 zur Auswahl
von CRC-Bits innerhalb der Signalrahmen und zur Prüfung der
Korrektheit/Fehlerhaftigkeit von Befehl(en) und Daten in jedem Signalrahmen
angeordnet ist. Der CRC-Bit-Dekodierer 11 gibt, sobald
ein Fehler in dem Befehl oder den Befehlen und den Daten erfasst
wird, ein Signal „CRC-ERR" aus, welches dem
Rahmendekodierer 10 zugeführt wird.
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Der
Rahmendekodierer 10 empfängt Rahmendaten fdata von dem
Empfangsschnittstellenabschnitt 50 und Systeminformation
und Zeitparameter smrs von einem (nicht gezeigten) Systemmodusregister
SMR und ist zur Dekodierung eines oder mehrerer in einem oder mehreren
Rahmen enthaltener Befehle und zur Ausgabe von Daten-, Adressen-
und Befehlssignalen in Übereinstimmung
mit jedem dekodierten Rahmen und auch von Steuersignalen S1 angepasst,
die einen Lese/Schreibzugriff zum Speicherkern 30 angeben.
Des Weiteren liefert der Rahmendekodierer 10 Schreibdaten,
IDB-Adressensignale
und Aktiviersignale S2 an den Datenzwischenpuffer 20. Im
IDB 20 zwischengespeicherte Schreibdatensignale und optional
Schreibdatenmaskierbits werden als Signale S3 vom IDB 20 an
den Speicherkern 30 geliefert. Die Arbeit der Blöcke 10, 20 und
die Übertragung
der Signale S1, S2 und S3 geschieht synchron mit einem Rahmentaktsignal
clk_frd. Hier ist jedoch zu bemerken, dass das Lesen der Systeminformation
und der Zeitparameter von dem SMR optional ist. Derartige Werte
können
auch in dem die normalen Befehlsadressen begleitenden Rahmen geliefert
werden.
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Die
Art und Weise der Auswertung der CRC-Bits durch den CRC-Bit-Dekodierer 11 und
anderer Systembefehle sind nicht Teil der Neuerung dieser Erfindung
und werden deshalb nicht im Einzelnen beschrieben, da dies die Prinzipfunktion
nicht berührt.
Gleichermaßen
ist die Breite der die Daten fdata und die Signalströme S1, S2
und S3 übertragenden
Busse für
diese Erfindung nicht kritisch.
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Es
ist möglich,
die IDB-Adressen zum Einschreiben in den IDB 20 durch einen
festen Algorithmus zu berechnen oder die Adresse von einer (nicht gezeigten)
Speichersteuereinheit zu empfangen. Adressen und Steuersignale zum
IDB 20 beruhen auf der Funktion einer IDB-Steuerlogik,
die im Rahmendekodierer 10 oder alternativ in dem IDB 20 liegen kann.
In diesem Ausführungsbeispiel
ist angenommen, dass die Steuerlogik zur Erzeugung von Adressen
und Steuersignalen S2 zum IDB in dem Rahmendekodierer 10 liegt.
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Die
Zwischenspeicherung von Schreibdatenmaskiersignalen im IDB 20 ist
ein optionaler Weg des Protokolls. Genauso ist es möglich, die
Datenmaskierinformation dem Speicherkern 30 direkt durch
den Rahmendekodierer 10 zur Verfügung zu stellen. Ein durch
eine gestrichelte Linie dargestellter Funktionsblock DEL dient zur
Verzögerung
von Lesebefehlen um eine Anzahl von Taktzyklen, die mit dem Auslesezeitpunkt
der Daten aus dem IDB 20 in Übereinstimmung gebracht sind,
um die im IDB 20 zwischengespeicherten Lesebefehle und
Schreibdaten zu synchronisieren.
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Wie
erwähnt,
treten die Rahmendaten fdata in den Rahmendekodierer 10 mit
der Frequenz des Rahmentaktsignals clk_frd ein. Im Rahmendekodierer 10 wird
der Befehlstyp dekodiert. Aufgrund des dekodierten Befehlstyps werden
Daten in den IDB 20 eingeschrieben oder aus ihm gelesen
und Speicherbefehle den Bänken
des Speicherkerns 30 zur Verfügung gestellt. Hauptteile der
Speichersteuerlogik sind nun unter einem synchronen Regime. Der
wichtigste Aspekt dieses synchronen Regimes ist die synchrone Arbeit
der Schnittstelle des Rahmendekodierers zum Speicherkerns. Innerhalb
des Rahmendekodierers ist der synchrone Betrieb eine optionale Lösung. Im
Rahmendekodierer gibt es einige Blöcke, die nur kombinatorisch
arbeiten können.
Ein erzwungener synchroner Betrieb zwischen ihnen würde zusätzliche
Latenzzeit kosten.
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Wie 1 außerdem zeigt,
enthält
der Speicherkern 30 die Speicherbänke 31 und einen Dekodierabschnitt 32.
Außerdem
zeigt 1 ein Rücksetzsignal „reset", das von dem Empfangsschnittstellenabschnitt 50 an
den Rahmendekodierer 10 und den IDB 20 geliefert
wird, um einen gleichzeitigen Rücksetzvorgang
auszuführen.
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Die
Hauptfunktionsblöcke
des in 2 gezeigten Rahmendekodierers 10 sind
ein Befehlstypdekodierabschnitt 1, der zur Dekodierung
der Typen eines oder mehrerer in einem oder mehreren Rahmen enthaltener
Befehle und zur Ausgabe von Steuersignalen in Übereinstimmung mit jedem dekodierten
Befehlstyp eingerichtet ist. Wie 2 zeigt,
enthalten diese Steuersignale eine Gruppen-, Bank-, Spalten- und
Zeilenadresse an den Speicherkern 30, die für den Kern
relevante Daten und Befehle betreffen, sowie Doppelbefehle an den
Speicherkern und den IDB 20, IDB-relevante Befehle und
Schreibdaten. Die für
den Speicherkern 30 relevanten Steuersignale und Daten-
und Befehlssignale wie auch die Doppelbefehle an den Speicherkern
werden von dem Befehlstypdekodierabschnitt 1 an einen Speicherbefehlbewertungs-/generatorabschnitt 2 geliefert,
während
die IDB-relevanten Befehle und Datensignale von dem Befehlstypdekodierabschnitt 1 an
einen Datenzwischenpufferbefehlbewertungs-/generatorabschnitt 3 und die
systemrelevanten Befehle von dem Befehlstypdekodierabschnitt 1 an
einen Systembefehlbewertungs-/generatorabschnitt 4 geliefert werden.
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Der
Speicherbefehlbewertungs-/generatorabschnitt 2 ist für die Planung
und Vorbereitung von Einzelbefehlen an den Speicherkern 30 angeordnet
und enthält
einen Puffer 2a, der den Verzögerungsvorgang des Blocks DEL
in 1 realisiert. Der Speicherbefehlbewertungs-/generatorabschnitt 2 liefert
dem Speicherkern 30 Daten- und Indikationssignale für einen
Lese/Schreibzugriff und auch Gruppen-, Zeilen-, Spalten- und Bankauswahlsignale.
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Der
Datenzwischenpufferbefehlbewertungs-/generatorabschnitt 3 ist
für die
Planung und Vorbereitung von Steuersignalen als auch von Daten zum
IDB 20 (IDB-Daten-Adress- und -Aktiviersignal) eingerichtet.
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Der
Systembefehlbewertungs-/generatorabschnitt 4 ist zur Vorbereitung
und Planung von für
die Systemverwaltung relevanten Systembefehlen eingerichtet, z.B.
für einen
Zugriff zu dem (nicht gezeigten) Systemmodusregister SMR oder für einen
Abschaltvorgang der Stromversorgung. Hier ist zu erwähnen, dass
Leerlaufbefehlsrahmen keine weitere Aktion brauchen. Innerhalb des Befehlstypdekodierabschnitts 1,
des Speicherbefehlbewertungs-/generatorabschnitts 2, des
Datenzwischenpufferbefehlbewertungs-/generatorabschnitts 3 und
des Systembefehlbewertungs-/generatorabschnitts 4 werden
die Rahmendaten derart verarbeitet, dass extern keine größere Steuerlogik
notwendig ist. Für
den Speicherbefehlbewertungs-/generatorabschnitt 2, den
Datenzwischenpufferbefehlbewertungs-/generatorabschnitt 3 und
den Systembefehlbewertungs-/generatorabschnitt 4 bedeutet
dies, dass ihre Ausgaben zeitlich zum Rahmentaktsignal clk_frd ausgerichtet sind
und hinsichtlich aller relevanter Speicherbeschränkungen die korrekte zeitliche
Lage haben.
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Zeitlich übereinstimmend
mit der Operation des Rahmendekodierers 10 wird die mit
den Rahmendaten fdata zur Verfügung
gestellte CRC-Information durch den CRC-Bit-Dekodierer 11 überprüft, welcher
für die Überprüfung der
Korrektheit/Fehlerhaftigkeit von Befehlen und Daten in jedem Signalrahmen
vorgesehen ist. Die Überprüfung der CRC-Information
in dem Rahmen beruht auf den Datenbits in dem Rahmen, wobei ein
bestimmtes binäres
Polynom angewendet wird.
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Die
letzte Stufe im Rahmendekodierer 10 ist eine Falschbefehlschutzschaltung 5.
Dies ist eine Multiplexer-Registereinheit, die die zuvor generierten und
zeitlich mit der Taktflanke des Rahmentaktsignals ausgerichteten
Befehle freigibt, wobei das vom CRC-Bit-Dekodierer 11 zugeführte CRC-ERR-Signal als
Freigabe-Sperrsignal dient. Ein CRC-Fehler sperrt den Rahmendekodierer 10 für bestimmte
Vorgänge
(z.B. können
keine Speicherbefehle mehr den Speicherkern 30 erreichen).
Während 2 das
bevorzugte Ausführungsbeispiel
zeigt, kann die Falschbefehlschutzschaltung 5 an einer
anderen Stelle liegen, z.B. innerhalb jedes Blocks. Der IDB 20 ist
in 2 nicht gezeigt, ist jedoch, wie 1 zeigt,
zwischen dem Rahmendekodierer 10 und dem Speicherkern 30 vorgesehen.
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Wie
erwähnt,
sind die Breiten der Signalbusse zwischen Rahmendekodierer 10 und
von diesem zum IDB 20 sowie zum Speicherkern 30 für die neuartigen
Aspekte dieser Erfindung nicht kritisch und hängen von der Protokolldefinition
oder von Beschränkungen
des Speicherfeldes ab, und sie sind hier nicht auf eine bestimmte
Größe eingeschränkt.
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3 zeigt
eine ebene Darstellung eines Ausführungsbeispiels dieses Halbleiterspeicherchips,
das innerhalb der Chipfläche
die Anordnung mehrerer Speicherbänke
des Speicherkerns 30, den Rahmendekodierer 10 und
den Datenzwischenpuffer 20 enthält. In dem in 3 gezeigten
bevorzugten Ausführungsbeispiel
sind 16 Speicherbänke
in zwei Gruppen unterteilt, eine obere Gruppe 0 und eine untere
Gruppe 1 (obere und untere Speicherbankabschnitte). Jede Bank ist
in zwei Teile unterteilt, nämlich
einen linken Teil A und einen rechten Teil B. Der Datenzwischenpuffer 20 ist
in Übereinstimmung
mit den unterteilten Bänken
physikalisch in zwei Teile unterteilt, nämlich einen linken Teil 20A und
einen rechten Teil 20B. Für jeden Schreibzugriff zu den
IDB-Teilen 20A und 20B werden die Schreibdaten
in zwei Teile geteilt und vom Rahmendekodierer 10 gleichzeitig
in den linken IDB 20A und den rechten IDB 20B geschrieben.
Außerdem
müssen
die Steuersignale S2 (1) vom Rahmendekodierer 10 an
den IDB für
den linken und rechten Teil gedoppelt werden (linker S2A und rechter
Teil S2B der Steuersignale). Ein Schreibzugriff zu den Bänken (Auslesen
aus den IDB-Teilen) nutzt auch den linken Teil 20A und
den rechten Teil 20B des IDB 20. Die Die Einteilung
in die obere und untere Gruppe (Gruppe 0 und Gruppe 1) der Speicherbänke muss
von der Steuerlogik 2 (Signale S1A, S1B, S3A (GR0), S3A
(GR1), S3B (GR0) und S3B (GR1)) berücksichtigt werden. Synchronisiert
vom Rahmentaktsignal clk_frd wird die vom Rahmendekodierer 10 und
dem linken Teil 20A und dem rechten Teil 20B des
IDB 20 gebildete Schnittstelle zu den Speicherbänken voll
synchron betrieben.
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Wenn
z.B. vom IDB 20 128 Bit Schreibdaten gelesen werden, werden
64 Bits aus dem linken Teil 20A und 64 Bits aus
dem rechten Teil 20B des IDB 20 gelesen.
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Wenn
das Protokoll Schreibdatenmaskierbits definiert und der IDB 20 zur
Zwischenspeicherung der Schreibdatenmaskierbits zusammen mit und
zugeordnet zu den zwischengespeicherten Schreibdateneinheiten eingerichtet
ist, kann der linke Teil 20A des IDB 8 Datenmaskierbits
zusammen mit 64 Schreibdatenbits dem Teil A der Speicherbänke liefern,
während
der rechte Teil 20B des IDB 20 8 DM-Bits zusammen
mit den 64 Schreibdatenbits dem Teil B der Speicherbänke zuführen kann.
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Bemerkenswerterweise
zeigt die ebene Darstellung der 3 eine symmetrische
Topologie, wobei die obere Gruppe 0 und die untere Gruppe 1 der Speicherbänke 31 jeweils
zur linken und rechten Seite einer (nicht gezeigten) in einer ersten
lateralen Richtung des Speicherchips, die gemäß 3 die horizontale
Richtung ist, laufenden ersten (nicht gezeigten) Symmetrielinie
angeordnet sind, und der erste Teil A und der zweite Teil B der
Speicherbankgruppen 31 sowie der erste Teil 20A und
der zweite Teil 20B des Datenzwischenpuffers jeweils auf
der linken und rechten Seite einer (ebenfalls nicht gezeigten) zweiten
Symmetrielinie liegen, die in einer zweiten lateralen Richtung läuft (in 3 die
vertikale Richtung), die auf der ersten lateralen Richtung im Wesentlichen
senkrecht steht.
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Die
heißt,
dass die imaginäre
erste (horizontale) und die zweite (vertikale) Symmetrielinie jeweils eine
Spiegelsymmetrie der Gruppe 0 und Gruppe 1 der Speicherbänke und
deren ersten Teil A und zweiten Teil B sowie auch des ersten Teils 20A und
zweiten Teils 20B des Datenzwischenpuffers 20 definieren,
wobei aufgrund dieser symmetrischen Topologie die Ausbreitungszeiten
der Signale, die Leistungsverteilung und auch die Zugriffszeiten
zu den Speicherbänken
ausgeglichen und optimiert sind.
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Während die
Erfindung oben in Einzelheiten und bezogen auf ihre speziellen Ausführungsbeispiele
beschrieben worden ist, werden die auf diesem Gebiet kundigen Fachleute
leicht erkennen, dass verschiedenartige Änderungen und Modifikationen vorgenommen
werden können,
ohne vom Geist und Umfang der Erfindung abzuweichen. Z.B. können einige
oder alle der Gegenstände
in einer Software, Hardware oder in einer Kombination der beiden
verkörpert
sein. Dementsprechend ist es beabsichtigt, dass diese Erfindung
die Modifikationen und Variationen umfasst, vorausgesetzt, sie liegen
im Umfang der beiliegenden Ansprüche
und ihrer Äquivalente.
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- 1
- Befehlstypdekodierabschnitt
- 2
- Speicherbefehlbewertungs-/generatorabschnitt
- 2a(DEL)
- Verzögerung um
N Taktzyklen
- 3
- Datenzwischenpufferbefehlbewertungs-/generatorabschnitt
-
-
- 4
- Systembefehlbewertungs-/generatorabschnitt
- 5
- Falschbefehlschutzschaltung
- 10
- Rahmendekodierer
- 11
- CRC-Bit-Dekodierer
- 20,
20A, 20B
- Datenzwischenpuffer (IDB)
- 30
- Speicherkern
- 31
- Speicherzellenfeld
- 32
- Speicherkerndekodierer
- S1,
S1A, S1B
- Daten-,
Adress-, Befehl-, Lese- und Schreibzugriffindikationssignale
- S2,
S2A, S2B
- Daten-,
Adress- und Aktiviersignale zum IDB
- S3,
S3B, S3B, GR(0), GR(1)
- Schreibdaten
(+Datenmaskierbits) vom IDB zum Speicherkern
- SMR
- Systemmodusregister
- SMRS
- Systemmodusregistereinstellungen
- fdata
- Rahmensignale
- CRC-ERR
- CRC-Fehlersignal
- clk_frd
- Rahmentakt
- syscmds
- Systembefehle
- 50
- Empfangsschnittstellenabschnitt