DE3587116T2

DE3587116T2 - Datenprozessor.

Info

Publication number: DE3587116T2
Application number: DE8585115002T
Authority: DE
Inventors: Shiro Baba
Original assignee: Hitachi Ltd
Current assignee: Hitachi Ltd
Priority date: 1984-11-26
Filing date: 1985-11-26
Publication date: 1993-06-09
Anticipated expiration: 2005-11-27
Also published as: US4792891A; EP0183231A2; US5021951A; EP0183231A3; KR940002076B1; KR930002323B1; KR940002086B1; JPH0642263B2; DE3587116D1; USRE36482E; SG59880G; KR860004356A; EP0183231B1; HK28696A; JPS61127056A

Description

HINTERGRUND DER ERFINDUNG

Die Erfindung betrifft Datenverarbeitungstechnologie, insbesondere eine Technologie, die besonders wirkungsvoll ist, wenn sie auf einen Mikroprozessor angewendet wird.
Ein Mikroprozessorsystem besteht aus einem Mikroprozessor, Speichergeräten, wie einem ROM (Festwertspeicher) und einem RAM (Random-Access-Speicher oder Direktzugriffsspeicher) einer Eingangs/Ausgangs-Schnittstelle (E/A) usw. In diesem Fall ist die Verwendung eines dynamischen RAM statt eines statischen besser, da dann der Vorzug besteht, daß das System billiger erstellt werden kann.
Da ein dynamischer RAM jedoch ein Adreßmultiplexsystem verwendet und Auffrischbetrieb erfordert, ist seine Steuerung mühseliger als diejenige eines ROM und eines statischen RAM. Daher wurden Mikroprozessoren aus dem Stand der Technik so aufgebaut, daß sie dazu in der Lage waren, auf einen ROM und einen statischen RAM direkt zuzugreifen. Im Fall der Erstellung des Systems unter Verwendung eines dynamischen RAM war es erforderlich, komplizierte äußere Schaltungen einschließlich Schaltungen zum Bilden eines Signals RAS (Zeilenadreßabtastsignal), eines Signals CAS (Spaltenadreßabtastsignal) und eines Signals RFSH, das die zeitliche Auffrischsteuerung anzeigt, vorzusehen, die dazu erforderlich sind, den dynamischen RAM auf Grundlage von Taktsignalen oder Steuersignalen zu betreiben, die von einem Mikroprozessor geliefert werden (siehe "Microcomputer< , wie von CQ Shuppan Kabushiki-Kaisha, Nr. 6, 1982, Seiten 87-89 veröffentlicht).
Auf diese Weise hat die Verwendung eines dynamischen RAM für Mikroprozessoren im Stand der Technik zu den Schwierigkeiten geführt, daß der Entwurf des Systems schwierig wird und die Baueinheitsfläche des Systems groß wird.
Ein bestimmter Mikroprozessor aus dem Stand der Technik weist einen eingebauten Auffrischzähler auf, der die Auffrischadresse für einen dynamischen RAM erzeugt. Selbst bei einem solchen Mikroprozessor müssen das Signal RAS und das Signal CAS durch externe Schaltungen erzeugt werden. EP-A-0 080 626 offenbart ein Speichermodul-Auswählgerät mit den im ersten Teil von Anspruch 1 dargelegten Merkmalen.
Beim bekannten Gerät ist es vorgesehen, Speicher verschiedener Kapazitäten hinzuzufügen, und in Registern abgelegte Attributdaten zeigen die verschiedenen Kapazitäten an.

ZUSAMMENFASSUNG DER ERFINDUNG

Der Erfindung liegt die Aufgabe zugrunde, einen Datenprozessor anzugeben, der Betrieb in verschiedenen Adressierbetriebsarten hinsichtlich einer Anzahl externer Speicher erlaubt.
Diese Aufgabe wird durch die Erfindung gelöst, wie sie im Hauptanspruch gekennzeichnet ist.

KURZE BESCHREIBUNG DER ZEICHNUNGEN

Fig. 1 ist ein Blockdiagramm, das ein Ausführungsbeispiel eines erfindungsgemäßen Mikroprozessors zeigt;
Fig. 2 ist eine Speicherkarte, die ein Beispiel für den Zustand von Adreßräumen zeigt, wie sie durch Adreßeinstellregister unterteilt werden;
Fig. 3 ist ein Zeitablaufdiagramm, das die zeitliche Steuerung von Adreßsignalen und Steuersignalen im Fall des Zugriffs auf einen dynamischen RAM zeigt;
Fig. 4 ist ein Schaltbild eines Adreßmultiplexers;
Fig. 5 ist ein Schaltbild eines Steuersignalgenerators;
Fig. 6 und 7 sind Schaltbilder einer Inverterstufe bzw. einer getakteten Inverterstufe;
Fig. 8, 9, 10 und 11 sind Zeitablaufdiagramme für die Schaltungen der Fig. 4 und 5;
Fig. 12 ist ein Anschlußschaltbild für externe Speicher; und
Fig. 13 ist ein Schaltbild eines anderen Ausführungsbeispiels.

BEVORZUGTE AUSFÜHRUNGSBEISPIELE

[Ausführungsbeispiel 1]

Fig. 1 ist ein Blockschaltdiagramm eines Ausführungsbeispiels für den Fall, daß die Erfindung auf einen 16-Bit- Mikroprozessor angewendet wird. In der Figur ist ein von einer strichpunktierten Linie A umschlossener Bereich auf einem einzigen Halbleitersubstrat, wie einem solchen aus einkristallinem Silizium, durch eine bekannte Halbleiterherstelltechnologie ausgebildet.
In Fig. 1 ist mit dem Schaltungssymbol CPU ein Mikroprozessorbereich dargestellt. Obwohl dieser Mikroprozessorbereich CPU nicht im Detail dargestellt ist, da seine praktische Anordnung für die Erfindung nicht direkt einschlägig ist, besteht er z. B. aus einer aus einer Arithmetiklogikeinheit aufgebauten Ausführungseinheit EXEC, spezifizierten Registern, wie einem Programmzähler, einem Stapelzeiger, einem Statusregister und Universalregistern, die als Arbeitsbereiche dienen, sowie einem Controller CONT, der aus einem Befehlsregister besteht, in das aus einem nicht dargestellten, externen Speicher ausgelesene Mikroprogrammbefehle aufeinanderfolgend eingegeben werden, Mikro-ROMs, in die Mikrobefehle entsprechend den jeweiligen Makrobefehlen abgespeichert sind, usw.
Die Ausführungseinheit EXEC wird mit geeigneter Folge betrieben, die von Steuersignalen festgelegt wird, die vom Controller CONT zugeführt werden. So wird eine gewünschte Datenverarbeitung ausgeführt. Mit dem Controller CONT sind externe Anschlüsse CT verbunden, die mit Interruptsignalen und Rücksetzsignalen versorgt werden.
Um den Betriebszeitablauf des Mikroprozessorbereichs CPU zu steuern, sind ein Oszillator OSC und ein Taktimpulsgenerator CPG vorhanden. Die Schwingungsfrequenz des Oszillators OSC wird von einem Schaltelement, wie einem Quarzschwinger oder einem Keramikschwinger, die nicht dargestellt sind, bestimmt, die zwischen externe Anschlüsse XT&sub1; und XT&sub2; geschaltet sind. Der Taktimpulsgenerator CPG empfängt das Schwingungsausgangssignal des Oszillators OSC und teilt seine Frequenz geeignet, um dadurch einen Systemtakt Φ zu bilden.
Bei diesem Ausführungsbeispiel sind auf demselben Halbleitersubstrat wie demjenigen des Mikroprozessorabschnitts CPU ein eine Auffrischadresse für einen dynamischen RAM erzeugender Auffrischzähler RC, ein entweder die Adresse vom Auffrischzähler RC oder eine von der Ausführungseinheit EXEC an eine Adreßbusleitung A-BUS gelieferte Adresse auswählender Adreßmultiplexer MPX und ein Steuersignalgenerator CSG vorhanden, der den Betrieb des Adreßmultiplexers MPX steuert.
Der Auffrischzähler RC wird durch das Betriebstaktsignal Φ des Systems betätigt und gibt ein Synchronisiersignal RFSH aus, das die Auffrischzeitsteuerung einmal innerhalb von jeweils 2 Millisekunden anzeigt. Der Auffrischzähler RC bildet auch innerhalb des Zyklus des Synchronisiersignals RFSH Adreßsignale zum Zugreifen auf die jeweiligen Speicherzeilen des dynamischen RAM. Das Synchronisiersignal RFSH wird auch dem Mikroprozessorabschnitt CPU und dem Steuersignalgenerator CSG zugeführt.
Wenn das Synchronisiersignal RFSH erzeugt wurde, wird der Mikroprozessorabschnitt CPU daran gehindert, auf den Adreßbus A-BUS zuzugreifen. Gleichzeitig damit werden später im einzelnen zu beschreibende Umschaltsteuersignale vom Steuersignalgenerator CSG an den Adreßmultiplexer MPX geliefert. Abhängig von diesen Umschaltsteuersignalen wählt der Multiplexer MPX die vom Auffrischzähler RC zugeführte Auffrischadresse statt der Adreßsignale auf dem Adreßbus A-BUS aus. Die vom Multiplexer MPX zugeführten Adreßsignale werden an einen externen Adreßbus A-BUSE über einen Adreßpuffer A-BFF ausgegeben.
Außerdem wird das vom Auffrischzähler RC an den Steuersignalgenerator CSG gelieferte Synchronisiersignal RFSH extern als Signal RFSH eingespeist, das die Auffrischzeitsteuerung anzeigt.
Bei diesem Ausführungsbeispiel sind, obwohl keine besondere Beschränkung darauf besteht, mehrere Adreßräume, die mehreren Arten von Speichern und die Attribute der jeweiligen Speicher anzeigenden Daten entsprechen, im Mikroprozessor eingestellt, um es zu erlauben, daß die Speicher gleichzeitig mit den externen Adreßanschlüssen AT verbunden werden können.
Das Ausführungsbeispiel ist, obwohl keine besondere Beschränkung darauf besteht, so ausgebildet, daß es mehrere Adreßräume mit Hilfe der folgenden Einrichtungen unterscheiden kann: zwei Adreßeinstellregistern A&sub1; und A&sub2;, zwei Komparatoren COMP&sub1; und COMP&sub2;, die die Inhalte der Adreßeinstellregister AR&sub1; und AR&sub2; mit der vom Mikroprozessorabschnitt CP auf dem Adreßbus A-BUS gelieferten Adresse vergleichen und jeweils die in Beziehung stehenden Größen beurteilen, und eine Entscheidungsschaltung DCD, die entscheidet, in welchen Adreßbereich das Adreßsignal auf dem Adreßbus A-BUS fällt, was durch Bezugnahme auf die Ausgangssignale der zwei Komparatoren COMP&sub1; und COMP&sub2; erfolgt. Der Betrieb jedes der Adreßeinstellregister AR&sub1; und AR&sub2; wird durch das von der Ausführungseinheit EXEC des Mikroprozessorabschnitts CPU gelieferte Steuersignal gesteuert, und eine Adresse wird über einen Adreßbus D-BUS eingeschrieben.
Der in die Adreßeinstellregister AR&sub1; und AR&sub2; einzuschreibende Datenwert wird zusammen mit vom dargestellten Mikroprozessor auszuführenden Programmen in einem nicht dargestellten ROM abgespeichert, dessen Adreßanschlüsse mit den externen Adreßbusleitungen A-BUSE verbunden sind und dessen Datenausgangsanschlüsse mit den externen Datenbusleitungen D-BUSE verbunden sind.
Die Daten werden beispielsweise wie folgt in die Adreßeinstellregister AR&sub1; und AR&sub2; eingeschrieben.
Nach dem Start der Ausführung eines Programms zur Dateneinstellung wird der in das Register AR&sub1; einzuschreibende Datenwert aus dem nicht dargestellten ROM ausgelesen, und er wird einmal über einen Datenpuffer D-BFF, wie auch über die internen Datenbusleitungen D-BUS in ein nicht dargestelltes Arbeitsregister innerhalb der Ausführungseinheit EXEC eingeschrieben. Anschließend wird der Datenwert aus dem Arbeitsregister auf den internen Datenbus D-BUS ausgegeben, und das Steuersignal zum Einschreiben des Datenwerts in das Register AR&sub1; wird von der Ausführungseinheit EXEC ausgegeben. So wird der Datenwert auf der Datenbusleitung D-BUS in das Register AR&sub1; eingeschrieben. Gemäß einer ähnlichen Ablauffolge wird auch ein Datenwert in das Register AR&sub2; eingeschrieben.
Obwohl keine besondere Beschränkung auf das Folgende beabsichtigt ist, kann der jeweilige Inhalt der Adreßeinstellregister AR&sub1; und AR&sub2; über den Datenbus D-BUS ausgelesen werden.
Der gesamte Speicherraum kann in drei Adreßräume, abhängig von den in den zwei Adreßeinstellregistern AR&sub1; und AR&sub2; eingestellten Daten unterteilt werden. Obwohl keine besondere Beschränkung auf das Folgende besteht, spezifiziert der Adreßdatenwert des Adreßeinstellregisters AR&sub1; die Kopfadresse des zweiten Adreßraums innerhalb des ersten bis dritten Adreßraums, und derjenige des Adreßeinstellregisters AR&sub2; kennzeichnet die Kopfadresse des dritten Adreßraums.
Das heißt, daß es der Datenwert des Registers AR&sub1; ermöglicht, die Grenze zwischen dem ersten und dem zweiten Adreßraum zu identifizieren, und daß es das Register AR&sub2; ermöglicht, die Grenze zwischen dem zweiten Adreßraum und dem dritten Adreßraum zu identifizieren.
Wenn z. B. die Einzeladreßdatenwerte der Adreßeinstellregister AR&sub1; und AR&sub2; "400000" bzw. "B00000" in hexadezimalen Zahlen sind, ist der erste Adreßraum auf den Adreßbereich von "000000" bis "3FFFFF" und der zweite Adreßraum auf den dreßbereich von "400000" bis "AFFFFF" gesetzt. Entsprechend ist der dritte Adreßraum auf den Bereich von "B00000" bis "FFFFFF" gesetzt.
Die Bereiche der von der CPU an die Adreßbusleitungen A-BUS gelieferten Adreßdaten werden durch die Komparatoren COMP&sub1;, COMP&sub2; und die Entscheidungsschaltung DCD beurteilt.
Der Komparator COMP&sub1; vergleicht den Adreßdatenwert der Adreßbusleitungen A-BUS mit der im Register AR&sub1; eingestellten Adresse. Dieser Komparator COMP&sub1; gibt "1" aus, wenn der Adreßdatenwert der Adreßbusleitungen A-BUS größer ist als derjenige des Register AR&sub1;, und er gibt "0" aus, wenn dies nicht der Fall ist.
Auf ähnliche Weise gibt der Komparator COMP&sub2; "1" aus, wenn der Adreßdatenwert der Adreßbusleitungen A-BUS größer ist als derjenige des Registers AR&sub2;, und er gibt "0" aus, falls dies nicht der Fall ist.
So werden die Kombinationen der Ausgangssignale der Komparatoren COMP&sub1; und COMP&sub2; in Eins-zu-Eins-Entsprechung mit den Adreßräumen der Adreßdaten der Adreßbusleitungen A-BUS gebracht.
Die Entscheidungsschaltung DCD ist tatsächlich als Decodierer aufgebaut, der die Ausgangssignale der Komparatoren COMP&sub1; und COMP&sub2; decodiert. Auf Grundlage der Ausgangssignale der Komparatoren COMP&sub1; und COMP&sub2; stellt die Entscheidungsschaltung DCD drei Arten von Steuersignalen zur Verfügung, die die Adreßräume der Daten auf den Adreßbusleitungen A-BUS anzeigen. Das Ausgangssignal der Entscheidungsschaltung DCD wird als Betriebssteuersignal zum Auswählen von Schaltungen SEL&sub1; und SEL&sub2; verwendet, was später beschrieben wird.
Abhängig von den drei Adreßräumen oder Bereichen, die durch die in den Adreßeinstellregistern AR&sub1; und AR&sub2; eingestellten Adreßdaten unterteilt werden, sind Register (im folgenden als "Konfigurationsregister" bezeichnet) CR&sub1;-CR&sub3; vorhanden, die jeweils Stufen B&sub0;-B&sub2; beinhalten, in die die Daten eingeschrieben werden, die die Eigenschaft des Speichers anzeigt, der dem Adreßbereich entspricht. Ähnlich wie in die Adreßeinstellregister AR&sub1; und AR&sub2; sind in die Konfigurationsregister CR&sub1; bis CR&sub3; Daten unter Steuerung durch die CPU eingeschrieben. Das heißt, daß die Daten für die Konfigurationsregister CR&sub1; bis CR&sub3; über den Datenbus D-BUS zugeführt werden.
In jedem der drei Konfigurationsregister CR&sub1;-CR&sub3; wird das Bit B&sub0; für Daten verwendet, die der Adressierart des Speichers bei externer Verbindung über die externen Busleitungen A-BUSE und D-BUSE entsprechen, und die Bits B&sub1; und B&sub2; werden für Daten verwendet, die der Speicherkapazität des extern angeschlossenen Speichers entsprechen.
Obwohl keine besondere Beschränkung auf das Folgende besteht, ist das Bit B&sub0; für einen Speicher mit Adreßmultiplexsystem, wie einen dynamischen RAM auf "1" gesetzt, anders gesagt, für einen Speicher, dem zwei Daten von Adreßdatengrößen im Zeitmultiplex zugeführt werden, wie eine Reihen- Gruppen-Adresse und eine Spalten-Gruppen-Adresse, während es für einen Speicher auf "0" gesetzt wird, dem zwei Arten von Adreßdatengrößen gleichzeitig zugeführt werden, wie einem ROM oder einem statischen RAM.
Die aus den Bits B&sub1; und B&sub2; bestehenden zwei Bits entsprechen vier Arten von Speicherkapazitäten. Beispielsweise entsprechen die Kombinationen "00", "01", "10" und "11" der Bits B&sub1; und B&sub2; jeweils Speicherkapazitäten von 16 Kilobit, 64 Kilobit, 256 Kilobit und ein Megabit.
Beispielhaft sei nun ein Fall angenommen, bei dem die Adreßeinstellregister AR&sub1; und AR&sub2; jeweils auf "400000" und "B00000" in hexadezimalen Zahlen gesetzt sind, und bei dem die Bits B&sub0; der Konfigurationsregister CR&sub1;-CR&sub3; jeweils auf "0", "1" bzw. "0" gesetzt sind. Hierbei zeigt der Wert "0" des Bits B&sub0; einen Adreßbereich des ROM oder des statischen RAM an, der sich von dem des dynamischen RAM unterscheidet, und der Wert "1" des Bits B&sub0; zeigt den zuvor beschriebenen Adreßbereich des dynamischen RAM an. So wird im Fall, bei dem die Inhalte der Adreßeinstellregister AR&sub1; und AR&sub2; sowie der Register CR&sub1; bis CR&sub3; jeweils die oben angegebenen sind, der Adreßbereich der Adressen "000000" bis "3FFFFF", wie in Fig. 2 veranschaulicht, der erste Adreßraum oder der Adreßbereich ASP&sub1; für den statischen RAM oder den ROM, der Adreßbereich der Adressen "400000" bis "AFFFFF" wird der zweite Adreßraum ASP&sub2; für den dynamischen RAM, und der Adreßbereich der Adressen "B00000" bis "FFFFFF" wird der dritte Adreßraum ASP&sub3; für den ROM oder den statischen RAM.
Die Informationseinzeldaten der Bits B&sub0; der jeweiligen Konfigurationsregister CR&sub1;-CR&sub3; werden über die Auswahlschaltung SEL&sub1; geführt, deren Umschaltbetrieb durch das Entscheidungsausgangssignal der Entscheidungsschaltung DCD bewirkt wird, wobei eine der Informationseinzeldaten dem Steuersignalgenerator CSG selektiv zugeführt wird. Genauer gesagt, arbeitet die vom Ausgangssignal der Entscheidungsschaltung DCD gesteuerte Auswahlschaltung SEL&sub1; zu diesem Zeitpunkt dann, wenn die auf dem Adreßbus A-BUS gelieferte Adresse zwischen "000000" und "3FFFFF" liegt, dahingehend, daß sie den Steuersignalgenerator CSG mit dem Inhalt des Bits B&sub0; des Konfigurationsregisters CR&sub1; versorgt. Indessen wird, wenn die Adresse auf dem Adreßbus zwischen "400000" und "AFFFFF" liegt, der Inhalt des Bits B&sub0; des Konfigurationsregisters CR&sub2; dem Steuersignalgenerator CSG zugeführt, und wenn die Adresse auf dem Adreßbus zwischen "B00000" und "FFFFFF" liegt, wird der Inhalt des Konfigurationsregisters CR&sub2; demselben zugeführt.
Die Entscheidungsschaltung DCD, die Konfigurationsregister CR&sub1;-CR&sub3; und die Auswahlschaltung SEL&sub1; bilden Adreßentscheidungseinrichtungen.
Wenn die Information des von der Auswahlschaltung SEL&sub1; zugeführten Bits B&sub0; "0" ist, bildet der Steuersignalgenerator CSG Steuersignale, durch die die Adreßdaten Einzelgrößen A&sub0;-A&sub2;&sub3; auf dem Adreßbus A-BUS unverändert durch den Adreßmultiplexer MPX durchgelassen werden, so daß sie dem Adreßpuffer A-BFF zugeführt werden, und er liefert Steuersignale an den Adreßmultiplexer MPX. Wenn andererseits die Information des zugeführten Bits B&sub0; "1" ist, veranlaßt der Steuersignalgenerator CSG eine (nicht dargestellte) Signalspeicherstufe innerhalb des Adreßmultiplexers MPX dazu, das Signal eines Teils anzunehmen, der den oberen Bits (oder unteren Bits) entspricht, wie sie für den Zugriff auf den dynamischen RAM erforderlich sind, unter den Adreßdateneinzelgrößen, wie sie vom Mikroprozessorabschnitt CPU auf dem Adreßbus A-BUS geliefert werden, und er erlaubt es, daß das Signal eines Teils, der den unteren Bits (oder den oberen Bits) der Adresse entspricht, unverändert durch den Adreßbus MPX hindurchläuft, um dadurch dieses Signal als Zeilenadreßsignal zu liefern. Anschließend arbeitet der Steuersignalgenerator CSG dahin, daß er die oberen Bits (oder unteren Bits) der bereits in der Signalspeicherstufe innerhalb des Adreßmultiplexers MPX gehaltenen Adresse vom Adreßmultiplexer MPX an den Adreßpuffer A-BFF sendet, und sie extern als Spaltenadreßsignal von denselben Adreßanschlüssen ausgibt, wie sie für das Zeilenadreßsignal gelten.
So werden dann, wenn auf den Adressenbereich des dynamischen RAM zugegriffen wird, die oberen Bits und die unteren Bits der Adresse individuell ausgesendet, d. h. durch das Adreßmultiplexsystem. Darüber hinaus wird im obigen Fall dann, wenn das Zeilenadreßsignal vom Adreßmultiplexer MPX ausgegeben wird, ein Signal PAS (Zeilenadreßabtastsignal) von niedrigem Pegel gebildet und vom Steuersignalgenerator CSG synchron mit diesem Zeilenadreßsignal ausgegeben, wie dies in Fig. 3 dargestellt ist, und wenn das Spaltenadreßsignal vom Adreßmultiplexer MPX ausgegeben wird, wird ein Signal CAS (Spaltenadreßabtastsignal) niedrigen Pegels gebildet und ausgegeben.
Auf den bei diesem Ausführungsbeispiel mit dem Mikroprozessor verbundenen dynamischen RAM wird synchron mit den fallenden Flanken des Signals PAS und des Signals GAS zugegriffen, und es können durch Annehmen der vom Adreßpuffer A-BFF zu diesen Zeitpunkten gelieferten Adressen gewünschte Daten ausgelesen werden.
Der Datenpuffer D-BFF ist an den Datenbus D-BUS angeschlossen und dient dazu, Daten zwischen ihm und den nicht dargestellten externen Speichern über externe Datenanschlüsse DT, wie in Fig. 1 dargestellt, einzugeben und auszugeben.
Wenn dagegen vom Mikroprozessorabschnitt CPU ein Adreßsignal außerhalb des Adressenbereichs des dynamischen RAM ausgegeben wurde, läuft das Adreßsignal ohne jede Änderung durch den Adreßmultiplexer MPX durch und wird unverändert ausgegeben.
Ferner durchlaufen die Einzelinformationen der Sätze der Bits B&sub1; und B&sub2; in den Konfigurationsregistern CR&sub1;-CR&sub3; die Auswahlstufe SEL&sub2;, deren Schaltzustand durch das Ausgangssignal der Entscheidungsschaltung DCD gesteuert wird, wobei einer der Sätze zum Steuersignalgenerator CSG gesandt wird.
Wenn die Bits B&sub1; und B&sub2; eines der Konfigurationsregister CR&sub1;-CR&sub3;, bei dem das Bit B&sub0; auf "1" gesetzt ist, z. B. auf "0, 0" gesetzt sind, zeigen sie an, daß, wie oben ausgeführt, die Kapazität des entsprechenden dynamischen RAM 16 kBit ist. Darüber hinaus zeigen sie bei "0, 1" an, daß die Kapazität 64 kBit ist. Wenn die "1, 0" sind, zeigen sie eine Kapazität von 256 kBit an, und wenn sie "1, 1" sind, zeigen sie eine Kapazität von 1 MBit an.
Wenn der Steuersignalgenerator CSG mit den Einzelinformationen der Bits B&sub1; und B&sub2; eines der beliebigen Konfigurationsregister CR&sub1;-CR&sub3; versehen wird, arbeitet er dann, wenn diese Bits "0, 0" sind, so, daß er 14 Bits (z. B. A&sub1;-A&sub1;&sub4;) im Signal auf dem Adreßbus A-BUS als formelle Adresse des dynamischen RAM erkennt und die Hälfte (A&sub8;-A&sub1;&sub4;) der Bits im Adreßmultiplexer MPX zwischenspeichert und die verbleibende Hälfte (A&sub1;-A&sub7;) ohne Änderung durch diesen schickt. Danach sorgt die Schaltung CSG dafür, daß der Adreßmultiplexer MPX die Hälfte (A&sub8;-A&sub1;&sub4;) an dieselben externen Anschlüsse ausgibt.
Wenn die Bits B&sub1; und B&sub2; "0, 1" sind, arbeitet der Steuersignalgenerator CSG so, daß er 16 Bits (z. B. A&sub1;-A&sub1;&sub6;) im Signal auf dem Adreßbus als formelle Adresse erkennt und die Hälfte (A&sub9;-A&sub1;&sub6;) der Bits im Multiplexer MPX zwischenspeichert und die verbleibende Hälfte (A&sub1;-A&sub8;) ohne Änderung durch denselben hindurchschickt. Wenn die Bits B&sub1; und B&sub2; > 1, 0" oder "1, 1" sind, arbeitet der Steuersignalgenerator CSG ähnlich auf solche Weise, daß er das Signal mit 18 Bits oder 20 Bits halbiert und es in zwei unterteilten Schritten ausgibt.
In dem vom Mikroprozessorabschnitt CPU ausgegebenen Adreßsignal A&sub0;-A&sub2;&sub3; werden die zum Zugriff auf den dynamischen RAM nicht benötigten Bits einmal im Adreßmultiplexer MPX zwischengespeichert und aufeinanderfolgend ausgegeben, während die unteren und die oberen Bits sequentiell ausgegeben werden, wie oben angegeben. Ein z. B. auf einer Speicherplatine angebrachter Adreßdecoder bildet ein Chipauswahlsignal auf Grundlage der zugeführten Bits, um den dynamischen RAM auszuwählen.
Ferner wird bei diesem Ausführungsbeispiel das Signal, das von der Auswahlstufe SEL&sub1; an den Steuersignalgenerator CSG geliefert wird und die Information darstellt, die spezifiziert, ob der Adreßbereich derjenige des dynamischen RAM ist oder nicht, als Signal DRAM ausgegeben. Dank dieses Signals DRAM ist erkennbar, ob der Mikroprozessor auf den dynamischen RAM zugreift oder nicht. Es ist z. B. auch möglich, dieses Signal als Chipauswahlsignal für den dynamischen RAM zu verwenden oder den ROM oder den statischen RAM mit diesem Signal in den nichtausgewählten Zustand zu überführen.
Fig. 4 zeigt eine mögliche Schaltungsanordnung für den Multiplexer MPX.
Der Multiplexer MPX ist aus Signalspeicherstufen LT&sub1; bis LT&sub2;&sub4;, deren Eingangsanschlüsse mit entsprechenden Adreßleitungen A&sub1; bis A&sub2;&sub0;, A&sub0; sowie A&sub2;&sub1; bis A&sub2;&sub3; verbunden sind, die den Adreßbus bilden, und deren Datenannahmezeitpunkte durch ein Zeitsteuersignal Φ&sub1; gesteuert werden, sowie aus Inverterstufen IV&sub1; bis IV&sub4;&sub7; aufgebaut.
Unter den Inverterstufen IV&sub1; bis IV&sub4;&sub7; sind IV&sub1; bis IV&sub8;, IV&sub1;&sub3; bis IV&sub2;&sub7; sowie IV&sub3;&sub8; bis IV&sub4;&sub7; getaktete Inverterstufen, deren Betriebsabläufe jeweils durch Zeitsteuersignale Φr0, Φc0 bis Φc6 sowie Φref gesteuert werden.
Obwohl keine besondere Einschränkung auf das Folgende besteht, ist jede der getakteten Inverterstufen, wie dies in Fig. 7 dargestellt ist, aus p-Kanal-Ausgabe-MOSFETs Q&sub3; und Q&sub4;, die in Reihe zwischen einen Spannungsversorgungsanschluß VDD und einen Ausgangsanschluß OUT geschaltet sind, und n-Kanal-MOSFETs Q&sub5; und Q&sub6; aufgebaut, die in Reihe zwischen den Ausgangsanschluß OUT und den Massepunkt der Schaltung gelegt sind. Die Gates der MOSFETs Q&sub4; und Q&sub5; sind mit einem Eingangsanschluß IN verbunden, das Gate des MOSFET Q&sub6; ist mit einer Steuerleitung Φ verbunden, und das Gate des MOSFET Q&sub3; ist über einen Inverter IV&sub6;&sub0; mit der Steuerleitung Φ verbunden.
Wenn ein von der Steuerleitung Φ zugeführtes Steuersignal (im folgenden als "Steuersignal Φ" geschrieben) auf hohem Pegel ist, wird dadurch die getaktete Inverterstufe der obigen Anordnung in ihren arbeitenden Zustand versetzt und versorgt den Ausgangsanschluß OUT mit einem Signal, dessen Pegel gegenüber demjenigen eines Eingangssignals invertiert ist, das dem Eingangsanschluß IN zugeführt wird. Wenn sich das Steuersignal Φ auf niedrigem Pegel befindet, wird die getaktete Inverterstufe in ihren Signalerfassungszustand gebracht. Das heißt, daß das Ausgangssignal der getakteten Inverterstufe unabhängig vom Pegel des Eingangssignals durch eine nichtdargestellte Speicherkapazität, z. B. eine mit dem Ausgangsanschluß verbundene Streukapazität gehalten wird. Fig. 6 zeigt ein Schaltungsbeispiel für die Inverterstufe.
In Fig. 4 können die getakteten Inverterstufen IV&sub5; bis IV&sub8;, IV&sub1;&sub4;, IV&sub1;&sub6;, IV&sub1;&sub8; sowie IV&sub2;&sub2; bis IV&sub2;&sub7; als Spaltenauswahlschaltungen verstanden werden, was aus der späteren Beschreibung verständlich wird.
Die jeweiligen Eingangsanschlüsse RA&sub0; bis RA&sub9; der getakteten Inverterstufen IV&sub3;&sub8; bis IV&sub4;&sub7; in Fig. 4 sind mit den Ausgangsanschlüssen des Auffrischzählers RC in Fig. 1 verbunden.
Die Zeitsteuersignale oder Steuersignale Φl, Φr0, Φc0 bis Φc6 sowie Φref zum Steuern des Betriebs des Multiplexers MPX werden vom Steuersignalgenerator CSG erzeugt.
Fig. 5 ist ein Schaltbild eines Teils des Steuersignalgenerators CSG.
Das der Schaltung in Fig. 5 zugeführte Steuersignal Φref wird z. B. auf solche Weise gebildet, daß das vom Auffrischzähler RC in Fig. 1 gelieferte Auffrischsteuersignal RFSH durch eine Inverterstufe invertiert wird.
Das Zeitsteuersignal Φr0 wird tatsächlich als Auswahlsignal zum Auswählen eines oberen (oder unteren) Bits betrachtet.
Dieses Zeitsteuersignal pro wird in der ersten Hälfte des Zyklus des Taktsignals Φ (nachfolgend als erster Zyklus bezeichnet) auf den hohen oder "1"-Pegel gebracht, wenn das von der Auswahlstufe SEL&sub1; in Fig. 1 zugeführte Bitsignal B&sub0; "1" ist, anders gesagt, wenn das Bit B&sub0; des von der Auswahlstufe SEL&sub1; ausgewählten Konfigurationsregisters die Adresse des Multiplexsystems anzeigt, und es wird im ersten Zyklus und im folgenden zweiten Zyklus auf den hohen Pegel gebracht, wenn das Bitsignal B&sub0; "0" ist. Das Zeitsteuersignal Φr0 wird daraufhin auf den niedrigen oder "0"-Pegel gebracht, wenn sich das Auffrischsteuersignal RFSH auf niedrigem Pegel befindet, d. h., wenn es Auffrischbetrieb anzeigt.
Obwohl nicht dargestellt, ist eine Schaltung zum Erzeugen eines solchen Zeitsteuersignals Φr0 z. B. wie folgt aufgebaut.
Die Schaltung besteht aus einer Pulsformerstufe, die das Ausgangssignal vom Taktimpulsgenerator CPG in Fig. 1 empfängt, um dabei ein erstes Taktsignal mit dem oben angegebenen ersten Zyklus sowie ein zweites Taktsignal mit dem oben angegebenen ersten und zweiten Zyklus zu bilden; einer ersten Gatterstufe aus einer UND-Stufe, die das logische Produktsignal für das von der Auswahlstufe SEL&sub1; gelieferte Bitsignal B&sub0;, das erste Taktsignal und das Steuersignal RFSH bildet; einer zweiten Gatterstufe aus einer UND-Stufe, die das logische Produktsignal für das invertierte Signal des Bitsignals B&sub0;, das zweite Taktsignal und das Steuersignal RFSH bildet; und einer dritten Gatterstufe, die das logische Summensignal für die Ausgangssignale der ersten und der zweiten Gatterstufe bildet. Wie es aus der LSI-Technologie her wohlbekannt ist, besteht eine UND-Stufe aus einer NAND-Stufe und einer Inverterstufe, und eine ODER-Stufe besteht aus einer NOR-Stufe und einer Inverterstufe.
Das Zeitsteuersignal Φc0 wird als Auswahlsignal für ein unteres (oder oberes) Bit angesehen.
Dieses Zeitsteuersignal Φc0 wird im oben angegebenen zweiten Zyklus auf dem hohen Pegel gehalten, wenn das von der Auswahlstufe SEL&sub1; in Fig. 1 ausgegebene Bitsignal B&sub0; "1" ist, wohingegen es auf dem "0" oder niedrigen Pegel auf den Wert "0" des Bitsignals B&sub0; hin gehalten wird, wie auch auf den niedrigen Pegel (Pegel "0") des Signals RFSH hin.
Beispielsweise wird das Zeitsteuersignal Φc0 von einer UND-Stufe gebildet, die das logische Produktsignal aus dem ersten und dem zweiten Taktsignal, dem invertierten Signal des Bitsignals B&sub0; und dem Steuersignal RFSH bildet.
Gemäß Fig. 5 wird das Ausgangssignal einer aus einer UND- Stufe bestehenden Gatterstufe G&sub1;&sub1; auf den Pegel "1" oder den hohen Pegel gebracht, wenn die von der Auswahlstufe SEL&sub2; in Fig. 1 zugeführten Bitsignale B&sub1; und B&sub2; "0" bzw. "0" sind, anders gesagt, wenn die Kombination der Bitsignale B&sub1; und B&sub2; einen ein Adreßsignal von 14 Bits erfordernden Speicher anzeigt, wie einen 16-Kilobit-Speicher mit 1-Bit-Format. Das Ausgangssignal einer Gatterstufe G&sub1;&sub2; wird auf den Pegel "1" gebracht, wenn die Bitsignals B&sub1; und B&sub2; "1" bzw. "0" sind, anders gesagt, wenn sie einen Adreßsignale von 16 Bits erfordernden Speicher, wie einen 64-Kilobit-Speicher, mit 1-Bit-Format anzeigen. Ebenso werden die Ausgangssignale der Gatterstufen G&sub1;&sub3; und G&sub1;&sub4; auf den Pegel "1" gebracht, wenn die Bitsignale B&sub1; und B&sub2; einen Adreßsignale von 18 Bits erfordernden Speicher anzeigen, wie einen 256-Kilobit-Speicher mit 1-Bit-Format bzw. einen Speicher, wie einen 1-Megabit- Speicher.
Eine aus UND-Stufen bestehende Gatterstufe G&sub1; empfängt das Ausgangssignal der Gatterstufe G&sub1;&sub1; und das Zeitsteuersignal Φc0. Wenn die Bitsignale B&sub1; und B&sub2; einen 16-Kilobit-Speicher anzeigen, wird daher das Ausgangssignal Φc1 dieser Gatterstufe G&sub1; synchron mit dem Zeitsteuersignal Φc0 auf den Pegel "1" gebracht.
Eine Gatterstufe G&sub2; empfängt das Ausgangssignal einer ODER- Gatterstufe G&sub7;, die mit dem Ausgangssignal der Gatterstufe G&sub1;&sub1; oder G&sub1;&sub2; zusammen mit dem Zeitsteuersignal Φc0 versorgt wird. Wenn die Bitsignale B&sub1; und B&sub2; einen 16-Kilobit- oder 64-Kilobit-Speicher anzeigen, wird daher das Ausgangssignal Φc2 dieser Gatterstufe G&sub2; synchron mit dem Zeitsteuersignal Φc0 auf den Pegel "1" gebracht.
Ebenso wird das von einer Gatterstufe G&sub3; ausgegebene Zeitsteuersignal Φc3 synchron mit dem Zeitsteuersignal Φc0 auf den Pegel "1" gebracht, wenn die Kombination der Bitsignale B&sub1; und B&sub2; einen 16-Kilobit-, 64-Kilobit- oder 256-Kilobit- Speicher anzeigen, und das von einer Gatterstufe G&sub4; ausgegebene Zeitsteuersignal Φc4 wird synchron mit dem Zeitsteuersignal Φc0 auf den Pegel "1" gebracht, wenn die Bitsignale B&sub1; und B&sub2; einen 64-Kilobit-, 256-Kilobit- oder 1-Megabit- Speicher anzeigen.
Wenn die Bitsignale B&sub1; und B&sub2; einen 256-Kilobit- oder 1-Megabit-Speicher anzeigen, wird das Zeitsteuersignal Φc5 synchron mit dem Zeitsteuersignal Φc0 auf den Pegel "1" gebracht, und wenn die Bitsignale B&sub1; und B&sub2; einen 1-Megabit- Speicher anzeigen, wird das Zeitsteuersignal Φc6 synchron mit dem Zeitsteuersignal Φc0 auf den Pegel "1" gebracht.
Der Adreßmultiplexer MPX in Fig. 4 wird auf die vom Steuersignalgenerator CSG in Fig. 5 ausgegebenen Zeitsteuersignale hin betrieben.
Fig. 8 zeigt ein Zeitablaufdiagramm für den Fall, daß auf einen 16-Kilobit-DRAM zugegriffen wird. Im Fall der Verwendung eines 16-Kilobit-DRAM werden die Ausgangssignale a&sub1; bis a&sub7; des Multiplexers MPX den Adreßanschlüssen eines solchen DRAM über den Adreßpuffer A-BUFF und die externe Busleitung A-BUSE in Fig. 1 zugeführt. Nun werden die Schaltungsbetriebsabläufe unter Verwendung des Zeitablaufdiagramms von Fig. 8 beschrieben.
Das Zeitsteuersignal Φl für die Signalspeicherstufen LT&sub1; bis LT&sub2;&sub4; wird synchron mit einer Zeitsteuerung auf den hohen Pegel gebracht, mit der die Adreßsignale den Adreßbusleitungen A-BUS zugeführt werden. Die Signalspeicherstufen LT&sub1; bis LT&sub2;&sub4; akzeptieren die Adreßsignale der Adreßbusleitungen A-BUS auf das Zeitsteuersignal Φl hin.
Wie mit A in Fig. 8 veranschaulicht, wird das Zeitsteuersignal Φr0 für eine Zeitspanne von einem Zeitpunkt t&sub0; bis zu einem Zeitpunkt t&sub1; auf hohem Pegel gehalten, in Übereinstimmung mit der Tatsache, daß das vom Steuersignalgenerator CSG in Fig. 1 gelieferte Bitsignal B&sub0; "1" ist. Die getakteten Inverterstufen IV&sub1; bis IV&sub4; sowie IV&sub1;&sub9; bis IV&sub2;&sub1; in Fig. 4 werden in ihren betriebsfähigen Zustand versetzt, sobald das Zeitsteuersignal Φr0 auf hohen Pegel geführt ist. Auf diese Weise werden, wie dies unter F in Fig. 8 veranschaulicht ist, die Ausgangssignale a&sub1; bis a&sub4; sowie a&sub5; bis a&sub7; des Multiplexers MPX jeweils auf Pegel gebracht, die den Adreßsignalen A&sub1; bis A&sub7; der Adreßbusleitungen A-BUS entsprechen.
Wie unter B in Fig. 8 veranschaulicht, wird das Zeitsteuersignal Φc0 synchron mit dem Zeitablauf auf hohen Pegel gebracht, mit dem das Zeitsteuersignal Φr0 auf niedrigen Pegel gebracht wird.
Die Zeitsteuersignale Φc1 bis Φc3 werden synchron mit dem Zeitsteuersignal Φc0 auf hohen Pegel gebracht, wie unter D in Fig. 8 veranschaulicht, da die dem Steuersignalgenerator CSG in Fig. 1 zugeführten Bitsignale B&sub1; und B&sub0; "0" und "0" sind, was einen 16-Kilobit-Speicher anzeigt. Die verbleibenden Zeitsteuersignale Φc4 bis Φc6 werden unabhängig vom Zeitsteuersignal Φc0 auf niedrigem Pegel gehalten, wie dies in Fig. 8 unter E veranschaulicht ist.
Die getakteten Inverterstufen IV&sub5; bis IV&sub8; in Fig. 4 werden in ihren betriebsfähigen Zustand versetzt, sobald das Zeitsteuersignal Φc0 auf hohen Pegel geführt ist, und die Stufen IV&sub1;&sub4;, IV&sub1;&sub6; und IV&sub1;&sub8; werden in ihren betriebsfähigen Zustand versetzt, sobald die jeweiligen Zeitsteuersignale Φc1, Φc2 und Φc3 auf hohen Pegel geführt sind.
Daher werden die jeweiligen Pegel der Ausgangssignale a&sub1; bis a&sub4; des Multiplexers MPX durch die Inverterstufen IV&sub5; bis IV&sub8; bestimmt. Auf ähnliche Weise werden die jeweiligen Pegel der Ausgangssignale a&sub5; bis a&sub7; durch die Inverterstufen IV&sub1;&sub4;, IV&sub1;&sub6; und IV&sub1;&sub8; bestimmt.
Die Eingänge der Inverterstufen IV&sub5; bis IV&sub8;, der Eingang der Inverterstufe IV&sub1;&sub4; sowie die Eingänge der Inverterstufen IV&sub1;&sub6; und IV&sub1;&sub8; sind jeweils mit den Signalspeicherstufen LT&sub5; bis LT&sub8;, LT&sub9; sowie LT&sub1;&sub0; und LT&sub1;&sub1; verbunden. Die Ausgangssignale a&sub1; bis a&sub4; sowie a&sub5; bis a&sub7; des Multiplexers MPX werden daher auf Pegel gebracht, die jeweils den Adreßsignalen A&sub1;&sub1; bis A&sub1;&sub4;, A&sub8; bzw. A&sub9; und A&sub1;&sub0; entsprechen, wie dies unter F in Fig. 8 dargestellt ist, und zwar sobald die Zeitsteuersignale Φc0 bis Φc3 auf hohen Pegel geführt sind.
Wie es unter A in Fig. 8 veranschaulicht ist, wird das Zeitsteuersignal Φr0 für die getakteten Inverterstufen IV&sub1; bis IV&sub4; sowie IV&sub1;&sub9; bis IV&sub2;&sub1; synchron mit der Zeitsteuerung auf den niedrigen Pegel gebracht, zu der die getakteten Inverterstufen IV&sub5; bis IV&sub8;, IV&sub1;&sub4;, IV&sub1;&sub6; und IV&sub1;&sub8; betrieben werden. Daher beeinflussen die Inverterstufen IV&sub1; bis IV&sub4; sowie IV&sub1;&sub9; bis IV&sub2;&sub1; die Ausgangspegel der Inverterstufen IV&sub5; bis IV&sub8;, IV&sub1;&sub4;, IV&sub1;&sub6; und IV&sub1;&sub8; nicht.
Dank der obigen Abläufe werden die zum Zeitpunkt t&sub0; bestimmten Ausgangssignale a&sub1; bis a&sub7; als Zeilenadreßsignale für den 16-Kilobit-DRAM eingestellt, und die zum Zeitpunkt t&sub1; bestimmten Ausgangssignale a&sub1; bis a&sub7; werden als Spaltenadreßsignale eingestellt.
Die Ausgangssignale a&sub1; bis a&sub7; werden durch Speicherkapazitäten, wie in den jeweiligen Ausgangsleitungen vorhandene Streukapazitäten, selbst dann auf den vorigen Pegeln gehalten, wenn die Zeitsteuersignale Φc0 bis Φc3 vom hohen Pegel auf den niedrigen Pegel rückgeführt werden, wodurch sie die getakteten Inverterstufen IV&sub5; usw. in ihren nichtbetriebsfähigen Zustand überführen. Diese Ausgangssignale a&sub1; bis a&sub7; werden auf das Zeitsteuersignal Φr0 hin aktualisiert, sobald dieses wieder auf hohen Pegel geführt ist.
Die jeweiligen Pegel der Ausgangssignale a&sub0; und a&sub1;&sub5; bis a&sub2;&sub3;, die keinem Adreßmultiplexvorgang unterliegen, werden zum Zeitpunkt t&sub0; bestimmt, wie dies unter G in Fig. 8 veranschaulicht ist. Das heißt, daß die jeweiligen Pegel der Ausgangssignale a&sub0; und a&sub1;&sub5; bis a&sub2;&sub3; von den statischen Inverterstufen IV&sub3;&sub4;, IV&sub2;&sub8; bis IV&sub3;&sub3; sowie IV&sub3;&sub5; bis IV&sub3;&sub7; bestimmt werden, die die Ausgangssignale der Signalspeicherstufen LT&sub2;&sub1;, LT&sub1;&sub5; bis LT&sub2;&sub0; sowie LT&sub2;&sub2; bis LT&sub2;&sub4; empfangen.
Obwohl keine besondere Beschränkung auf das Folgende besteht, werden die Ausgangssignale a&sub8; bis a&sub1;&sub4; auf Pegel gebracht, die jeweils den Adreßsignalen A&sub8; bis A&sub1;&sub4; zum Zeitpunkt t&sub0; entsprechen. Da diese Ausgangssignale a&sub8; bis a&sub1;&sub4; nicht den Eingangsanschlüssen des 16-Kilobit-DRAM zugeführt werden, können sie auch auf Pegeln gehalten werden, die den Adreßsignalen A&sub8; bis A&sub1;&sub6; entsprechen.
Im Fall der Anordnung von Fig. 4 werden zum Vereinfachen der Schaltungsanordnung die Adreßsignale A&sub8; bis A&sub1;&sub4; den Ausgängen a&sub1; bis a&sub7; zugeführt, nachdem die Reihenfolge derselben geeignet verändert wurde. Z. B. wird das Adreßsignal A&sub8; nicht dem Ausgang a&sub1;, sondern dem Ausgang a&sub5; zugeführt. Das Adreßsignal A&sub9; wird nicht dem (nichtdargestellten) Ausgang a&sub2;, sondern dem Ausgang a&sub9; zugeführt. Derartige Änderungen bedeuten jedoch nur, daß die Entsprechung zwischen logischen Adressen, wie sie von den Adreßsignalen A&sub1; bis A&sub1;&sub4; angezeigt werden, und den physikalischen Adressen des DRAM verändert ist.
Fig. 9 zeigt ein Zeitablaufdiagramm für den Fall, daß auf einen 64-Kilobit-DRAM zugegriffen wird.
In diesem Fall werden die Zeitsteuersignale Φc1, Φc5 und Φc6 auf die jeweiligen Werte "1" und "0" der Bitsignale B&sub1; und B&sub2;(C und D in Fig. 9) unabhängig vom Zeitsteuersignal Φc0 (B in Fig. 9) auf niedrigem Pegel gehalten, wie unter E und H in Fig. 9 dargestellt. Wie unter F und G in Fig. 9 dargestellt, werden die Zeitsteuersignale Φc2, Φc3 und Φc4 synchron mit dem Zeitsteuersignal Φc0 auf hohen Pegel gebracht.
Wie unter I in Fig. 9 veranschaulicht, werden die Ausgangssignale a&sub1; bis a&sub8; des Multiplexers MPX auf den jeweiligen Adreßsignalen A&sub1; bis A&sub8; entsprechende Pegel gebracht, sobald das Zeitsteuersignal Φr0 zum Zeitpunkt t&sub0; auf hohen Pegel gebracht wurde, und sie werden auf den jeweiligen Adreßsignalen A&sub9; bis A&sub1;&sub6; entsprechende Pegel gebracht, sobald die Zeitsteuersignale Φc0 und Φc2 bis Φc4 zu einem Zeitpunkt t&sub1; auf hohen Pegel gebracht sind.
Wie unter J in Fig. 1 veranschaulicht, werden die Ausgangssignale a&sub0; und a&sub1;&sub7; bis a&sub2;&sub3; jeweils auf den Adreßsignalen A&sub0; sowie A&sub1;&sub7; bis A&sub2;&sub3; entsprechende Pegel gebracht.
Fig. 10 zeigt ein Zeitablaufdiagramm für den Auffrischbetrieb.
In diesem Fall werden die Zeitsteuersignale pro und Φc0 auf niedrigem Pegel gehalten, wie dies unter A und B in Fig. 10 veranschaulicht ist. Die getakteten Inverterstufen IV&sub1; bis IV&sub8; und IV&sub1;&sub3; bis IV&sub2;&sub7;, die mit den Signalspeicherstufen in Fig. 4 verbunden sind, werden in den nichtarbeitenden Zustand überführt.
Wenn das Auffrischsteuersignal Φref zu einem Zeitpunkt t&sub0; auf den hohen Pegel gebracht wird, wie dies unter C in Fig. 10 veranschaulicht ist, werden die getakteten Inverterstufen IV&sub3;&sub8; bis IV&sub4;&sub7; in Fig. 4 daraufhin in den arbeitenden Zustand überführt. Infolgedessen werden die Ausgangssignale a&sub1; bis a&sub1;&sub0; des Multiplexers MPX auf Pegel gebracht, die den jeweiligen, vom Auffrischzähler RC in Fig. 1 zugeführten Adreßsignalen RA&sub0; bis RA&sub9; entsprechen, wie unter D in Fig. 10 veranschaulicht. Wenn der mit den externen Busleitungen A-BUSE in Fig. 1 verbundene, nichtdargestellte DRAM ein 16- Kilobit-DRAM ist, der Zeilenadreßsignale von 7 Bits erfordert, wird er mit den Ausgangssignalen a&sub1; bis a&sub7; unter den Ausgangssignalen a&sub1; bis a&sub1;&sub0; betrieben. Ebenso wird dann, wenn ein nichtdargestellter DRAM Zeilenadreßsignale mit 8, 9 oder 10 Bits benötigt, derselbe mit den Ausgangssignalen a&sub1; bis a&sub8;, a&sub1; bis a&sub9; oder a&sub1; bis a&sub1;&sub0; betrieben.
Fig. 11 zeigt ein Zeitablaufdiagramm für den Fall, daß auf einen SRAM oder einen ROM zugegriffen wird, für den das Adreßmultiplexsystem nicht gilt.
In diesem Fall werden alle Zeitsteuersignale Φc0 sowie Φc1 bis Φc6 auf niedrigem Pegel gehalten, wie dies unter B und C in Fig. 11 veranschaulicht ist.
Wie unter D in Fig. 11 veranschaulicht, werden die Ausgangssignale a&sub0; bis a&sub2;&sub3; des Multiplexers MPX auf Pegel gebracht, die den jeweiligen Adreßsignalen A&sub0; bis A&sub2;&sub3; entsprechen, und zwar sobald die Zeitsteuersignale Φr0 (A in Fig. 11) zu einem Zeitpunkt t&sub0; auf hohen Pegel geführt ist. So wird auf den SRAM oder ROM zugegriffen.
Fig. 12 ist ein Anschlußbild für externe Speicher. Obwohl keine besondere Beschränkung auf das Folgende besteht, besteht jeder der externen Speicher DM&sub1; und DM&sub2; aus einem dynamischen RAM mit 64 kBit mit Adreßanschlüssen A&sub0;-A&sub7;, einem Datenausgangsanschluß DOUT, einem Spaltenadreßabtastanschluß CAS, einem Bezugspotentialanschluß (Masseanschluß) Vss einem Auffrischsteueranschluß RFSH, einem Dateneingangsanschluß DIN, einem Schreibfreigabeanschluß WE, einem Zeilenadreßabtastanschluß RAS sowie einem Spannungsversorgungsanschluß Vcc. Jeder der Speicher DM&sub1; und DM&sub2; ist so ausgebildet, daß er zu einem jeweiligen Zeitpunkt einen Datenwert von einem Bit annimmt/ausgibt. Wenn es hierbei erforderlich ist, Daten mit mehreren Bits gleichzeitig einzugeben/auszugeben, sind für derartige Daten mehrere Speicher erforderlich.
Gemäß der Figur ist ein externer Adreßbus A-BUSE mit den externen Adreßanschlüssen AT in Fig. 1 verbunden, und ein externer Datenbus D-BUSE ist mit den externen Datenanschlüssen DT in Fig. 1 verbunden.
Ein Decodierer DEC bildet Zeilenadreßabtastsignale RAS&sub1; und RAS&sub2;, die den jeweiligen Speichern DM&sub1; und DM&sub2; zuzuführen sind, auf Grundlage eines Adreßsignals mit einem Bit, das über den externen Adreßbus A-BUSE zugeführt wird, und eines Zeilenadreßabtastsignals, das über den Anschluß RAS in Fig. 1 zugeführt wird.
Die Adreßanschlüsse A&sub0;-A&sub7; der Speicher DM&sub1; und DM&sub2; werden über den externen Adreßbus A-BUSE mit gemeinsamen Adreßsignalen versorgt.
So wird der Speicher DM&sub1; durch das Signal RAS&sub1; und die den Adreßanschlüssen A&sub0;-A&sub7; zugeführten Adreßsignale ausgewählt, während der Speicher DM&sub2; durch das Signal RAS&sub2; und die Signale an die Adreßanschlüsse A&sub1;-A&sub7; ausgewählt wird.
Die Spaltenadreßabtastanschlüsse CAS, die Auffrischsteueranschlüsse RFSH und die Schreibfreigabeanschlüsse WE der Speicher DM&sub1; und DM&sub2; sind jeweils gemeinsam mit Anschlüssen CAS, RFSH sowie WR in Fig. 1 verbunden.
Die Datenausgangsanschlüsse DOUT der Speicher DM&sub1; und DM&sub2; sind gemeinsam mit dem Eingangsanschluß eines Bustreibers TSC verbunden, und die Dateneingangsanschlüsse DIN sind mit dem externen Datenbus D-BUSE verbunden, zusammen mit dem Ausgangsanschluß des Bustreibers TSC.
Der Bustreiber TSC ist aus einer Schaltung mit drei Schaltzuständen aufgebaut, die abhängig vom niedrigen Pegel eines ihr zugeführten Lesesteuersignals RD an ihrem Ausgangsanschluß ein Ausgangssignal ausgibt, dessen Pegel einem an ihrem Eingangsanschluß zugeführten Eingangssignal entspricht. Wenn sich das Signal RD auf hohem Pegel befindet, wird der Ausgang des Bustreibers TSC in einen Zustand hoher Impedanz gebracht.
Bei diesem Ausführungsbeispiel ist der Auffrischzähler RC in den Mikroprozessor eingebaut, wie in Fig. 1 dargestellt, und wenn die Auffrischadresse dieses Auffrischzählers RC extern zu erzeugen ist, wird das Signal RFSH ausgegeben, das die entsprechende Zeitsteuerung anzeigt. Daher ist es nicht erforderlich, eine komplizierte Auffrischsteuerschaltung zum Erzeugen des Auffrischsignals für den dynamischen RAM durch eine externe Schaltung aufzubauen.
Daneben beinhaltet der Mikroprozessor dieses Ausführungsbeispiels ein Register zum Einstellen des Adreßbereichs des dynamischen RAM, und wenn auf irgendeine Adresse des dynamischen RAM zuzugreifen ist, wird die Adresse automatisch einem Multiplexvorgang innerhalb des Chips unterzogen.
Daher kann selbst in einem Fall, bei dem ein System so aufgebaut wird, daß ein statischer RAM und ein dynamischer RAM gemeinsam vorliegen, auf den dynamischen RAM genauso einfach wie auf den statischen RAM zugegriffen werden, ohne daß es erforderlich ist, externe Schaltungen anzubringen.
In diesem Fall werden die Lese- und Schreibsteuervorgänge für den dynamischen RAM abhängig vom Lesesteuersignal RD und vom Schreibsteuersignal WR ausgeführt, die vom Mikroprozessorabschnitt CPU ausgegeben werden.
Darüber hinaus kann bei diesem Ausführungsbeispiel der Adreßbereich des dynamischen RAM willkürlich dadurch eingestellt werden, daß geeignete Adressen in die Adreßeinstellregister AR&sub1; und AR&sub2; eingeschrieben werden.
Das obige Ausführungsbeispiel wird allgemein auf solche Weise verwendet, daß die Bits B&sub0; der Konfigurationsregister CR&sub1; -CR&sub3; in einem Rücksetzzustand auf "0" rückgesetzt werden, wodurch als erstes ein ROM-Zugriffszustand eingestellt wird und ein Programm aus dem ROM ausgeführt wird, woraufhin die Adreßeinstellregister AR&sub1; und AR&sub2; vorab abhängig von der Systemanordnung eingestellt werden. Es ist jedoch auch möglich, die Einstellwerte der Adreßeinstellregister AR&sub1; und AR&sub2; im Verlauf eines Programms zu verändern, um so den Adreßbereich des dynamischen RAM zu verändern.
Dadurch wird es möglich, z. B. ein System aufzubauen, bei dem sich der Adreßbereich des ROM mit dem des dynamischen RAM überlappt, wobei der Überlappungsbereich als ROM- oder RAM-Bereich, je nach Erfordernis, verwendet wird. Darüber hinaus können die jeweiligen Adreßräume, die durch die Adreßeinstellregister AR&sub1; und AR&sub2; eingestellt werden, mehreren Arten von Speichern entsprechen. Beispielsweise können ein ROM und ein statischer RAM mit demselben Adreßsystem einander innerhalb eines einzigen Adreßraums entsprechen. In diesem Fall wird dafür gesorgt, daß ein Teiladreßraum im einzigen Adreßraum dem RAM entspricht und ein anderer Teiladreßraum dem statischen RAM entspricht.
Ferner werden bei diesem Ausführungsbeispiel die Konfigurationsregister CR&sub1;-CR&sub3; mit den die Kapazität eines jeweiligen dynamischen RAM anzeigenden Bits B&sub1; und B&sub2; versorgt, daß das System unter Verwendung von RAMs aufgebaut werden kann, die jede gewünschte Kapazität von 16 kBit - 1 MBit aufweisen. Im Hinblick darauf sind die Bits jedes der Konfigurationsregister CR&sub1;-CR&sub3;, die die Kapazität eines dynamischen RAM anzeigen, nicht auf die zwei Bits B&sub1; und B&sub2; beschränkt, wie bei diesem Ausführungsbeispiel, sondern sie können auch durch ein Bit oder durch drei Bits oder noch mehr Bits ersetzt werden.
Ebenso können zwei Bits statt einem Bit B&sub0; verwendet werden, die dazu dienen die Information zu speichern, ob der Adreßbereich des dynamischen RAM betroffen ist oder nicht, wodurch es möglich ist, die Adreßbereiche eines ROM und eines statischen RAM zu unterscheiden. Die Konfigurationsregister CR&sub1;-CR&sub3; können gut mit Bits versehen werden, die eine andere Information tragen als die vorstehend genannten (z. B. ein Bit, das anzeigt, ob ein jeweiliger Adreßbereich nur für Lesevorgänge oder für Schreib/Lese-Vorgänge zugelassen ist, ein Bit, das anzeigt, ob ein Programm oder Daten betroffen sind, und ein Bit, das anzeigt, ob ein Systembereich oder ein Anwenderbereich betroffen ist).
Beim Ausführungsbeispiel sind die zwei Adreßeinstellregister so ausgebildet, daß es möglich ist, den vom Mikroprozessor eingenommenen Adreßraum 3 zu teilen. Jedoch ist die Anzahl der Register nicht auf zwei beschränkt, sondern es kann auch ein Register oder es können mindestens drei Register vorhanden sein.
Während das Ausführungsbeispiel für die Anwendung der Erfindung auf einen 16-Bit-Mikroprozessor erläutert wurde, ist die Erfindung auch auf einen 8-Bit-Mikroprozessor anwendbar.

[Ausführungsbeispiel 2]

Fig. 13 ist ein Schaltbild eines Adreßmultiplexers MPX und eines Teils eines Steuersignalgenerators CSG bei einem anderen Ausführungsbeispiel.
Bei diesem Ausführungsbeispiel sind Zeitsteuersignale Φr0, Φc0 und Φref im Steuersignalgenerator CSG jeweils dieselben wie beim vorigen Ausführungsbeispiel.
Im Steuersignalgenerator CSG bilden eine Inverterstufe IV&sub4;&sub5; und eine UND-Gatterstufe G&sub1; einen Decodierer, der ein Ausgangssignal hohen Pegels erzeugt, wenn Bitsignale B&sub1; und B&sub2; "1" bzw. "0" sind, d. h., wenn die Bitsignale B&sub1; und B&sub2; einen Speicher, wie einen 64-Kilobit-Speicher, mit 1-Bit- Format anzeigen.
Ein von einer ODER-Gatterstufe G&sub2; auszugebendes Zeitsteuersignal Φr1 wird synchron mit dem Zeitsteuersignal Φr0 auf hohen Pegel gebracht, wenn die Bitsignale B&sub1; und B&sub2; einen 64-Kilobit-Speicher anzeigen, und es wird unabhängig vom Zeitsteuersignal Φr0 auf hohem Pegel gehalten, wenn die Bitsignale B&sub1; und B&sub2; keinen 64-Kilobit-Speicher anzeigen.
Ein von einer ODER-Gatterstufe G&sub6; auszugebendes Zeitsteuersignal Φr2 wird synchron mit dem Zeitsteuersignal Φr0 auf hohen Pegel gebracht, wenn die Bitsignale B&sub1; und B&sub2; "0" bzw. "1" sind, d. h. wenn sie einen Speicher, wie einen 256-Kilobit-Speicher mit 1-Bit-Format anzeigen, und es wird unabhängig vom Zeitsteuersignal pro auf hohem Pegel gehalten, wenn dies nicht der Fall ist.
Ebenso wird ein von einer ODER-Gatterstufe G&sub1;&sub0; auszugebendes Zeitsteuersignal Φr3 synchron mit dem Zeitsteuersignal Φr0 auf hohen Pegel gebracht, wenn die Bitsignale B&sub1; und B&sub2; "1" und "1" sind, d. h., wenn sie einen Speicher, wie einen 1- Megabit-Speicher, mit 1-Bit-Format anzeigen, und es wird auf hohem Pegel gehalten, wenn dies nicht der Fall ist.
Ein von einer UND-Gatterstufe G&sub4; auszugebendes Zeitsteuersignal Φc1 wird nur dann auf hohen Pegel gebracht, wenn die Bitsignale B&sub1; und B&sub2; einen 64-Kilobit-Speicher anzeigen, und daneben wird das Zeitsteuersignal Φc0 auf hohen Pegel gebracht.
Ebenso wird ein von einer UND-Gatterstufe G&sub8; auszugebendes Zeitsteuersignal Φc2 nur dann auf hohen Pegel gebracht, wenn die Bitsignale B&sub1; und B&sub2; einen 256-Kilobit-Speicher anzeigen, und daneben wird das Zeitsteuersignal Φc0 auf hohen Pegel gebracht. Ferner wird ein Zeitsteuersignal Φc3 nur dann auf hohen Pegel gebracht, wenn die Bitsignale B&sub1; und B&sub2; einen 1-Megabit-Speicher anzeigen, und daneben wird das Zeitsteuersignal Φc0 auf hohen Pegel gebracht.
Der Multiplexer MPX ist aus getakteten Inverterstufen IV&sub0; bis IV&sub6;, IV&sub2;&sub4; bis IV&sub3;&sub0;, IV&sub1;&sub4;, IV&sub3;&sub1;, IV&sub1;&sub6;, IV&sub3;&sub2;, IV&sub3;&sub8; und IV&sub3;&sub3; sowie statischen Inverterstufen IV&sub7; bis IV&sub1;&sub3;, IV&sub1;&sub5;, IV&sub1;&sub7; und IV&sub1;&sub9; bis IV&sub2;&sub3; aufgebaut, deren Eingangsanschlüsse die Adreßsignale A&sub0; bis A&sub2;&sub3; auf den Adreßbusleitungen A-BUS in Fig. 1 empfangen, und aus getakteten Inverterstufen IV&sub3;&sub4; bis IV&sub4;&sub3;, deren Eingangsanschlüsse die jeweiligen Ausgangssignale RA&sub0; bis RA&sub9; des Auffrischzählers RC in Fig. 1 empfangen.
Bei diesem Ausführungsbeispiel werden, wenn ein DRAM, der Zeilenadreßsignale mit 7 Bits und Spaltenadreßsignale mit 7 Bits erfordert, die Adreßsignale A&sub0; bis A&sub6; als Zeilenadreßsignale angesehen, und die Signale A&sub7; bis A&sub1;&sub3; werden als Spaltenadreßsignale angesehen. In diesem Fall werden die Ausgangssignale a&sub0; bis a&sub6; des Multiplexers MPX den Adreßanschlüssen des DRAM zugeführt.
Die Ausgangssignale a&sub0; bis a&sub6; werden auf den Adreßsignalen A&sub0; bis A&sub6; entsprechende Pegel gebracht, wenn das Zeitsteuersignal Φr0 auf hohen Pegel gebracht wird, da die Inverterstufen IV&sub0; bis IV&sub6; auf diesen Pegel hin in ihren betriebsfähigen Zustand überführt werden, und sie werden auf den Adreßsignalen A&sub7; bis A&sub1;&sub3; entsprechende Pegel gebracht, wenn das Zeitsteuersignal Φc0 auf hohen Pegel gebracht wird, da die Inverterstufen IV&sub2;&sub4; bis IV&sub3;&sub0; auf diesen hohen Pegel in ihren betriebsfähigen Zustand versetzt werden. Zu diesem Zeitpunkt werden die Ausgangssignale a&sub7; bis a&sub2;&sub3; des Multiplexers MPX auf Pegeln gehalten, die den jeweiligen Adreßsignalen A&sub7; bis A&sub2;&sub3; entsprechen. Beispielsweise werden die jeweiligen Pegel der Ausgangssignale a&sub7; bis a&sub1;&sub3; durch die statischen Inverterstufen IV&sub7; bis IV&sub1;&sub3; bestimmt. Die Inverterstufen IV&sub1;&sub4;, IV&sub1;&sub6; usw. sind in den betriebsfähigen Zustand versetzt, da die Zeitsteuersignale Φr1, Φr2 unabhängig vom Zeitsteuersignal Φr0 auf hohem Pegel gehalten werden. Daher werden die Ausgangssignale a&sub1;&sub4;, a&sub1;&sub6; auf Pegel gebracht, die den Adreßsignalen A&sub1;&sub4;, A&sub1;&sub6; usw. entsprechen.
Im Fall eines DRAM, der Zeilenadreßsignale mit 8 Bits und Spaltenadreßsignale mit 8 Bits erfordert, werden die Adreßsignale A&sub0; bis A&sub6; sowie A&sub1;&sub4; als Zeilenadreßsignale angesehen, und die Signale A&sub7; bis A&sub1;&sub3; sowie A&sub1;&sub5; werden als Spaltenadreßsignale angesehen. Die Adreßsignale A&sub7; bis A&sub1;&sub3; und A&sub1;&sub5; werden mit der durch das Zeitsteuersignal Φc0 vorgegebenen Zeitsteuerung den Ausgängen a&sub0; bis a&sub6; sowie a&sub1;&sub4; zugeführt. Daher werden die Ausgangssignale a&sub0; bis a&sub6; sowie a&sub1;&sub4; den Adreßeingangsanschlüssen des DRAM über den Adreßpuffer A-BFF in Fig. 1 zugeführt.
Im Fall der Verwendung eines DRAM, der Zeilenadreßsignale mit 9 Bits und Spaltenadreßsignale mit 9 Bits erfordert, werden die Adreßsignale A&sub0; bis A&sub6;, A&sub1;&sub4; sowie A&sub1;&sub6; als Zeilenadreßsignale angesehen, und die Adreßsignale A&sub7; bis A&sub1;&sub3;, A&sub1;&sub5; sowie A&sub1;&sub7; werden als Spaltenadreßsignale angesehen. Die Adreßsignale A&sub0; bis A&sub6;, A&sub1;&sub5; sowie A&sub1;&sub7; werden mit der durch das Zeitsteuersignal Φc0 vorgegebenen Zeitsteuerung den Ausgängen a&sub0; bis a&sub6;, a&sub1;&sub4; sowie a&sub1;&sub6; zugeführt. Daher werden die Ausgangssignale a&sub0; bis a&sub6;, a&sub1;&sub4; sowie a&sub1;&sub6; den Adreßausgangsanschlüssen des DRAM zugeführt.
Im Fall der Verwendung eines DRAM, der Zeilenadreßsignale von 10 Bits und Spaltenadreßsignale von 10 Bits erfordert, werden die Adreßsignale A&sub0; bis A&sub6;, A&sub1;&sub4;, A&sub1;&sub6; sowie A&sub1;&sub8; als Zeilenadreßsignale angesehen, und die Signale A&sub7; bis A&sub1;&sub3;, A&sub1;&sub5;, A&sub1;&sub7; sowie A&sub1;&sub9; werden als Spaltenadreßsignale angesehen. Die Adreßsignale A&sub7; bis A&sub1;&sub3;, A&sub1;&sub5;, A&sub1;&sub7; sowie A&sub1;&sub9; werden mit der durch das Zeitsteuersignal Φc0 vorgegebenen Zeitsteuerung den Ausgängen a&sub0; bis a&sub6;, a&sub1;&sub4;, a&sub1;&sub6; sowie a&sub1;&sub8; zugeführt. Daher werden die Ausgangssignale a&sub0; bis a&sub6;, a&sub1;&sub4;, a&sub1;&sub6; sowie a&sub1;&sub8; den Adreßeingangs/Ausgangs-Anschlüssen des DRAM zugeführt.
Abhängig von der Zeitsteuerung bei Auffrischbetrieb werden die Zeitsteuersignale Φr0 und Φc0 auf niedrigen Pegel und das Auffrischsteuersignal Φref auf hohen Pegel gebracht, wie 3 beim vorigen Ausführungsbeispiel. Auf diese Signale hin werden die getakteten Inverterstufen IV&sub3;&sub4; bis IV&sub4;&sub3; in Fig. 13 in ihren betriebsfähigen Zustand versetzt, und die Ausgangssignale RA&sub0; bis RA&sub9; des Auffrischzählers RC in Fig. 1 werden den Ausgängen a&sub0; bis a&sub6;, a&sub1;&sub4;, a&sub1;&sub6; sowie a&sub1;&sub8; über diese Inverterstufen IV&sub3;&sub4; bis IV&sub4;&sub3; zugeführt.
Wenn auf einen SRAM oder einen ROM zuzugreifen ist, wird das Zeitsteuersignal Φc0 in der Schaltung von Fig. 13, wie beim vorigen Ausführungsbeispiel, auf niedrigem Pegel gehalten. Die Zeitsteuersignale Φc1 bis Φc3 werden abhängig vom Zeitsteuersignal Φc0 auf niedrigem Pegel gehalten. Auf diese Signale hin werden die Spaltenauswahlsignale, d. h. die getakteten Inverterstufen IV&sub2;&sub4; bis IV&sub3;&sub0; sowie IV&sub3;&sub1; bis IV&sub3;&sub3;, in ihren nichtbetriebsfähigen Zustand versetzt. Die Ausgangssignale a&sub0; bis a&sub2;&sub3; werden synchron mit dem Zeitsteuersignal Φr0 auf den Adreßsignalen A&sub0; bis A&sub2;&sub3; entsprechende Pegel gebracht.
Im Fall eines Multiplexers mit der Anordnung von Fig. 13 wird die Anzahl getakteter Inverterstufen, deren Ausgangsanschlüsse gemeinsam miteinander verbunden sind, um einen Ausgangsanschluß zu bilden, auf 3 reduziert.
Gemäß der Erfindung können die folgenden Wirkungen erzielt werden:
(1) Ein Mikroprozessor ist mit einem eine Auffrischadresse erzeugenden Auffrischzähler, einer Steuersignalerzeugungsschaltung, die zum Zugreifen auf einen dynamischen RAM erforderliche Steuersignale erzeugt, wie ein Signal RAS und ein Signal CAS, und einem Register versehen, das entweder den Zugriff auf den dynamischen RAM oder den Zugriff auf einen statischen RAM (oder einen ROM) anzeigt, wobei ein Adreßausgabemodus abhängig vom Inhalt dieses Registers verändert werden kann, so daß eine Funktion erzielt wird, die es ermöglicht, nicht nur auf den statischen RAM, sondern auch auf den dynamischen RAM zuzugreifen, und eine Auffrischung vorzunehmen, ohne daß irgendeine externe Schaltung anzubringen ist, wodurch die Wirkungen erzielt werden, daß der Entwurf eines einen dynamischen RAM verwendenden Systems vereinfacht wird und die Baueinheitsfläche des Systems verringert wird.
(2) Ein Mikroprozessor ist mit einem eine Auffrischadresse erzeugenden Auffrischzähler, einer Steuersignallerzeugungsschaltung, die zum Zugreifen auf einen dynamischen RAM erforderliche Steuersignale erzeugt, wie ein Signal RAS und ein Signal CAS, und einem Register versehen, das entweder den Zugriff auf den dynamischen RAM oder den Zugriff auf einen statischen RAM (oder einen ROM) anzeigt, wobei ein Adreßausgabemodus abhängig vom Inhalt dieses Registers verändert werden kann, und das über Registern verfügt, die die Adreßbereiche und die Kapazitäten der zu verwendenden dynamischen RAMs anzeigen, anders gesagt, die Anzahl von Bits von Adreßsignalen, so daß eine Funktion erzielt wird, die es ermöglicht, die Kapazität oder die Anzahl zu verwendender dynamischer RAMs in gewissem Umfang frei zu wählen, was die Wirkung hervorruft, daß die Vielseitigkeit des Mikroprozessors verbessert wird.
Während obenstehend die vom Erfinder getätigte Erfindung konkret in Zusammenhang mit Ausführungsbeispielen beschrieben wurde, erübrigt es sich, darauf hinzuweisen, daß die Erfindung nicht auf die vorstehenden Ausführungsbeispiele beschränkt ist, sondern daß sie auf verschiedene Weise innerhalb eines Schutzumfangs modifiziert werden kann, der nicht vom Tenor der Erfindung abweicht. Zum Beispiel wird bei den Ausführungsbeispielen der Adreßbereich eines dynamischen RAM mit Hilfe eines Registers variabel eingestellt, jedoch ist es auch möglich, das Register durch eine Einrichtung zum Erzeugen einer festen Adresse zu ersetzen und einen Adreßraum fest zu unterteilen.
Ferner können die Konfigurationsregister CR&sub1;-CR&sub3; gut weggelassen werden, um speziell anzuzeigen, zu welchem Speicher ein durch die Adreßeinstellregister AR&sub1; und AR&sub2; abgeteilter Adreßraum gehört, abhängig vom Entscheidungsausgangssignal der Entscheidungsschaltung DCD, und um den Adreßmultiplexer MPX abhängig davon zu betreiben.
Während obenstehend die vom Erfinder getätigte Erfindung hauptsächlich für die Anwendung derselben auf einen Mikroprozessor in Form eines Chips beschrieben wurde, der ein Hintergrundgebiet für die Anwendung darstellt, ist die Erfindung hierauf nicht beschränkt, sondern kann auch im Fall des Aufbaus eines Mehrchip-Mikroprozessors verwendet werden.

Claims

1. Auf einem einzelnen Halbleitersubstrat vorgesehener Datenprozessor (A) zur Verwendung in Verbindung mit einem externen Speichergerät, umfassend:

einen Adressenbus (A-BUS), dem ein Adressensignal zugeführt wird;

einen Datenbus (D-BUS);

Registereinrichtungen (CR1, CR2, CR3) zur Speicherung von einem Attribut des externen Speichergeräts entsprechenden Attributdaten; und

eine Steuerschaltung (CSG), die das dem externen Speichergerät zuzuführende Datensignal unter Bezugnahme auf das dem Adressenbus (A-BUS) zugeführte Adressensignal und die Attributdaten (B0...Bn) der Registereinrichtung (CR1, CR2, CR3) steuert; dadurch gekennzeichnet, daß die Attributdaten (BO) das Adressiersystem, d. h. ein Multiplex- oder ein Nichtmultiplex-Adressiersystem, des externen Speichergeräts angeben;

daß mit dem Adressenbus ein Adressenumschaltkreis (MPX) gekoppelt ist, um das Adressensignal zeitunterteilt multiplex oder nicht-multiplex abzugeben; und

daß die Steuerschaltung (CSG) den Adressenumschaltkreis (MPX) in Abhängigkeit von den in den Registereinrichtungen (CR1, CR2, CR3) gespeicherten Attributdaten durch Übertragung von Ausgangssignalen (Φr0, Φ0...Φc3) an den Adressenumschaltkreis (MPX) steuert.

2. Datenprozessor nach Anspruch 1, ferner umfassend eine mit dem Adressenbus und dem Datenbus gekoppelte Zentralverarbeitungseinheit;

eine Adressenregistereinrichtung (AR1, AR2) zur Speicherung von Adreßdaten, die einen einem Speicher des Multiplex- Adressiersystems zugeordneten ersten Speicherbereich in einem Speicherbereich des externen Speichergeräts identifizieren;

eine mit der Adressregistereinrichtung und dem Adressenbus gekoppelte Komparatoreinrichtung (COMP1, COMP2, DCD) zum Vergleichen des Adressensignals auf dem Adressenbus mit den in der Adressenregistereinrichtung (AR1, AR2) gespeicherten Adreßdaten und zum Ausgeben eines Signals, das angibt, ob das Adressensignal auf dem Adressenbus eine Adresse in dem ersten Adressenbereich bezeichnet oder nicht; und

eine mit der Komparatoreinrichtung und den Registereinrichtungen (CR1, CR2, CR3) gekoppelte Auswahleinrichtung (SEL1), die entsprechend dem Signal der Komparatoreinrichtung eine der Registereinrichtungen (CR1, CR2, CR3) auswählt, um die Attributdaten der Steuerschaltung (CSG) zur Verfügung zu stellen.

3. Datenprozessor nach Anspruch 1 oder 2, wobei der Adressenumschaltkreis (MPX) Zwischenspeichereinrichtungen (LT1 bis LT20) enthält, um einen ersten oder einen zweiten Teil der Vielzahl von Daten zwischenzuspeichern, die das dem Adressenbus (A-BUS) zugeführte Adressensignal bilden.

4. Datenprozessor nach Anspruch 1 oder 2, wobei die Registereinrichtungen (CR1, CR2, CR3) mit dem Datenbus (D-BUS) und dem Adressenbus (A-BUS) gekoppelt sind.

5. Datenprozessor nach Anspruch 3, wobei der erste und der zweite Teil der Vielzahl von Bits der ersten bzw. der zweiten Hälfte des Adressensignals entspricht, und wobei sowohl die erste als auch die zweite Hälfte des Adressensignals denselben Anschlüssen unter den Adressenanschlüssen (AT) des Datenprozessors zugeführt werden, wenn die der Steuerschaltung zugeführten Attributdaten das Multiplex-Adressiersystem angeben.

6. Datenprozessor nach Anspruch 1 oder 2, wobei das Adressensignal auf dem Adressenbus den Adressenumschaltkreis (MPX) passiert, wenn die der Steuerschaltung zugeführten Attributdaten das Nichtmultiplex-Adressiersystem angeben.

7. Datenprozessor nach Anspruch 1 oder 2, wobei zu den Attributdaten Adressiersystemdaten gehören, die einen vorgegebenen Wert (1) haben, wenn die der Steuerschaltung zugeführten Attributdaten angeben, daß das externe Speichergerät entsprechend dem Multiplex-Adressiersystem adressiert werden soll.

8. Datenprozessor nach Anspruch 2, wobei die Adressenregistereinrichtung (AR1, AR2) über den Datenbus und den Adressenbus mit der Zentralverarbeitungseinheit gekoppelt ist.

9. Datenprozessor nach Anspruch 1 oder 2, ferner umfassend:

eine mit dem Adressenumschaltkreis gekoppelte, Auffrischadressen erzeugende Einrichtung (RC), die Auffrisch-Adreßdaten und ein Auffrisch-Zeitsteuersignal (RFSH) für das entsprechend dem Multiplex-Adressiersystem zu adressierende externe Speichergerät zur Verfügung stellt, wobei die Steuerschaltung den Adressenumschaltkreis entsprechend dem Auffrisch-Zeitsteuersignal derart steuert, daß er die Auffrisch- Adreßdaten den Adressenanschlüssen (AT) zuführt.

10. Datenprozessor nach Anspruch 5, wobei der erste und der zweite Teil der Vielzahl von Bits des Adressensignals dem Zeilen- bzw. dem Spaltenadressensignal des externen Speichergeräts entspricht, wobei die Steuerschaltung eine Einrichtung zur Erzeugung eines Zeilenadressen-Abtastsignals (RAS) und eines spaltenadressen-Abtastsignals (CAS) umfaßt, wobei das Zeilenadressen-Abtastsignal synchron mit einer Ausgabe des Zeilenadressensignals und das Spaltenadressen-Abtastsignal synchron mit einer Ausgabe des Spaltenadressensignals zur Verfügung gestellt werden, und wobei der Datenprozessor ferner umfaßt:

einen ersten und einen zweiten Anschluß, und denen das Zeilen- bzw. das Spaltenadressen-Abtastsignal von der Steuerschaltung empfangen und bezüglich des Datenprozessors nach außen abgegeben werden.

11. Datenprozessor nach Anspruch 10, wobei die in den Speichereinrichtungen (CR1, CR2, CR3) gespeicherten Attributdaten jeweils Informationen enthalten, die eine Speicherkapazität des entsprechenden Speichers in dem externen Speichergerät angeben, und wobei die Steuerschaltung den Adressenumschaltkreis in Abhängigkeit von der Information bezüglich der Speicherkapazität in den ausgewählten Attributdaten steuert.

12. Datenprozessor nach Anspruch 2, wobei der Speicher in dem externen Speichergerät einen dynamischen Random-Access- Speicher des Multiplex-Adressiersystems aufweist.

13. Datenprozessor nach Anspruch 12, wobei das externe Speichergerät ferner einen statischen Random-Access-Speicher des Nichtmultiplex-Adressiersystems aufweist.

14. Datenprozessor nach Anspruch 12 oder 13, wobei das externe Speichergerät ferner einen Festspeicher des Nichtmultiplex-Adressiersystems aufweist.

15. Datenprozessor nach einem der Ansprüche 1, 2 und 10, ferner umfassend einen Auffrischzähler (RC) zur Erzeugung eines Auffrisch-Zeitsteuersignals (RFSH) für den Speicher des Multiplex-Adressiersystems.

16. Datenprozessor nach Anspruch 11, wobei die Anzahl an Bits in dem Zeilen- bzw. dem Spaltenadressensignal entsprechen der Information bezüglich der Speicherkapazität geändert wird.