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Die vorliegende Erfindung bezieht
sich auf eine Halbleiterspeichereinrichtung und insbesondere auf
eine Halbleiterspeichereinrichtung zum Einlesen und Auslesen von
Daten von physikalischen Adressen eines Speicherzellenfeldes entsprechend 1ogischen
Adressen, die extern eingegeben sind, und eine Technologie, die
für das
Einrichtungstesten von Halbleiterspeichereinrichtungen wirksam ist.
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Das Testen einer Halbleiterspeichereinrichtung
wie z. B. ein Dynamischer Speicher mit wahlfreiem Zugriff (Dynamic
Random Access Memory, DRAM) und die Analyse seiner fehlerhaften
Bits werden durchgeführt,
indem jeder der Eingang- und Ausgang-Anschlußstifte der Halbleiterspeichereinrichtung
mit einem' Speichertester verbunden wird, um Daten in jede, individuelle
Speicherzelle der Halbleiterspeichereinrichtung einzulesen und auszulesen.
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Die kürzlich erfolgte Vergrößerung der
Speicherkapazität
(eine Steigerung der Anzahl der Speicherzellen) der Halbleiterspeichereinrichtung
infolge des Fortschrittes in der Technologie hat die Kosten des
Einrichtungstestens wesentlich anwachsen lassen. Typischerweise
wird zur Verringerung der Kosten eine Schaltung, die nur zum Testen
bestimmt ist, aber nicht für
gewöhnliche
Betriebsarten genutzt wird, in der Halbleiterspeichereinrichtung
ausgebildet.
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Ferner, speziell im DRAM-Markt, war
die Nachfrage nach Mehrfachbits groß, und die Mehrfachbits x8
und x16 sind die Hauptströmung
des laufenden DRAM-Marktes. Die Mehrfachbit-Technologie verursacht
einen Anstieg in der Anzahl der Anschlußstifte der Einrichtung, was
wiederum einen Anstieg in der Anzahl der Anschlußstifte des Testers verursacht.
Falls die Einrichtung mehr Anschlußstifte hat gemäß der Mehrfachbit-Technologie,
testet der Tester eine geringere Anzahl von Einrichtungen pro Zeiteinheit,
falls der Tester eine feste Anzahl von Anschlußstiften hat, daher resultierend
in höheren
Testkosten. Eine Lösung
für dieses
Problem besteht darin, daß eine
Schaltung in der Einrichtung gebildet ist, die zum Testen bestimmt
ist und fähig
ist, vier Eingangs/Ausgangs-Anschlußstifte beispielsweise zu einem
Anschlußstift
zu degenerieren. Das heißt,
falls die Einrichtung x16 ist, daß diese Schaltung die Einrichtung
wie eine x4-Einrichtung aussehen läßt. Die Einrichtung mit dieser
Schaltung kann daher viermal so schnell wie die Einrichtung ohne
diese Schaltung und demgemäß sehr ökonomisch
getestet werden.
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Die Speicherzellen der zuvor erwähnten Halbleitereinrichtung
werden dicht gepackt, so daß die
Fläche
des Chips minimal ist. Demgemäß haben die
physikalischen Bitpositionen im Chip und die darin gespeicherten
Daten keine direkt aufeinanderfolgende Zuordnung zu logischen Adreßwerten
und logischen Datenwerten, die von einer externen Einrichtung geliefert
werden. Jedoch ist es in tatsächlichen Tests
oft wünschenswert,
Daten an einer bestimmten physikalischen Speicheradresse zu speichern.
Um diesen Unterschied zwischen den logischen Werten und den physikalischen
Werten zu überwinden,
werden oft die Adressenverwürfelungs-
(Adressen-Scramble) und die Datenverwürfelungs- (Daten-Scramble-)
vorgänge
ausgeführt.
Typischerweise ist ein Speichertester mit einem Softwareprogramm für die Adressen-
und die Datenverwürfelungsvorgänge ausgestattet.
Der Speichertester, der mit dieser Art von Softwareprogramm ausgestattet
ist, führt den
Verwürfelungsvorgang,
der für
den getesteten Chip geeignet ist, aus, liefert Signale, die durch
den Verwürfelungsvorgang
erzeugt sind, an die Einrichtung und führt einen physikalischen Test
auf der Einrichtung durch und analysiert die resultierenden Daten.
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Jedoch kann die Halbleiterspeichereinrichtung,
die mit der Schaltung ausgestattet ist, welche zum Testen bestimmt
ist und vier Eingangs/Ausgangs-Anschlußstifte zu einem Anschlußstift reduziert,
nicht mit einem externen Tester getestet werden, der Daten unter
Verwenden der Software verwürfelt,
falls die Datenverwürfelungs-Logik,
die von den vier Eingangs/Ausgangs-Anschlußstiften verarbeitet werden
soll, nicht dieselbe ist. Denn die Daten können nicht von einer gewünschten
physikalischen Adresse eingelesen und ausgelesen werden.
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Aus der
EP 0 669 623 B1 ist eine
Halbleiterspeichervorrichtung zum Einlesen und Auslesen von Daten
von Adressen eines Speicherzellenfeldes entsprechend Adressen, die
extern eingegeben sind, zu entnehmen. Ein Testmodus kann eingestellt
werden. Eine Daten-Verwürfelungsschaltung
zum Ausführen des
Testmodus, wenn er durch ein Testmodussetzsignal gesetzt ist, ist
vorhanden. Insbesondere werden die Datenwerte selektiv umgekehrt,
die extern an Eingangs-/Ausgangsanschlußstifte der Speichereinrichtung
eingegeben sind. Die umgekehrten Daten werden wieder umgekehrt beim
Auslesen von Daten, die in dem Speicherzellenfeld gespeichert sind,
basierend auf der entsprechenden Information der Adressen.
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Die Aufgabe der vorliegenden Erfindung
ist es daher, eine Halbleiterspeichereinrichtung anzugeben, die
fähig ist,
einen Speichertest unter Verwenden einer im Chip integrierten Daten-Verwürfelungsschaltung
auszuführen
und eine Halbleiterspeichereinrichtung anzugeben, die fähig ist,
einen Speichertest auszuführen,
sogar falls Daten in Eingangs/Ausgangs-Anschlußstiften eingegeben werden,
welche unter allen vorbestimmt sind.
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Diese Aufgabe wird gelöst durch
eine Halbleiterspeichereinrichtung nach Anspruch 1.
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Weiterbildungen der Erfindung sind
in den Unteransprüchen
angegeben.
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Es folgt die Beschreibung von Ausführungsbeispielen
der Erfindung anhand der Figuren: Von den Figuren zeigen 1 eine Konfiguration des DRAM
gemäß einer
Ausführungsform
1 der Halbleitereinrichtung der vorliegenden Erfindung;
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2 eine
Konfiguration der Dateneingangs-Kontrollschaltung;
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3 eine
Schaltungskonfiguration der Eingangsdaten-Verwürfelungsschaltung;
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4A, 4B und 4C Muster, die in das Speicherzellenfeld
geschrieben sind;
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5 ein
Schaltungsdiagramm der Eingangsdaten-Verwürfelungs-Logikschaltung;
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6 eine
Konfiguration der Ausgangsdaten-Verwürfelungsschaltung;
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7 eine
Konfiguration des DRAM gemäß einer
Ausführungsform
2 der Halbleiterspeichereinrichtung der vorliegenden Erfindung;
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8 eine
Konfiguration der Eingangs/Ausgangsdaten-Verwürfelungsschaltung;
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9 eine
Konfiguration des DRAM gemäß einer
Ausführungsform
3 der Halbleiterspeichereinrichtung der vorliegenden Erfindung;
und
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10 eine
Konfiguration der Ausgangsdaten-Verwürfelungsschaltung.
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Eine bevorzugte Ausführungsform
der vorliegenden Erfindung wird mit Bezugnahme auf die Zeichnungen
beschrieben werden.
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Die Halbleiterspeichereinrichtung
der vorliegenden Erfindung kann eine Mehrzahl der Eingangs/Ausgangs-Anschlußstifte
zu einem einzigen Eingangs/Ausgangs-Anschlußstift reduzieren. Die Einrichtung
weist in sich eine Verwürfelungsschaltung
auf, die für
den Einrichtungstest bestimmt ist, so daß die Einrichtung den Verwürfelungsvorgang
(Verschlüsselungsvorgang,
Scramblevorgang) selbst ausführen
kann ohne die Hilfe des Software-Verwürfelungsvorganges
des Testers. Die Verwürfelungsschaltung
schließt
Schaltungen ein, von denen jede unabhängig einen geeigneten Verwürfelungsvorgang mit
den Daten ausführt,
die zu einem individuellen Eingangs/Ausgangs-Anschlußstift geliefert
werden. Dies ermöglicht
das Einlesen eines gewünschten Testmusters
in die Speicherzellen, sogar wenn die Anzahl der Eingangs/Ausgangs-Anschlußstifte
reduziert wird. Die Ausführungsformen
1–3 der
Halbleiterspeichereinrichtung, wie sie oben charakterisiert ist, wird
unten beschrieben werden.
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Ausführungsform 1
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1 ist
ein Blockdiagramm, das die Konfiguration des DRAM gemäß der Ausführungsform
1 der Halbleiterspeichereinrichtung der vorliegenden Erfindung zeigt.
Eine Taktgeber/Steuerschaltung 1 erzeugt ein Taktsignal und Steuersignale,
die für
die internen Betriebsarten des DRAM nötig sind, welche auf extern
gelieferte /RAS und /CAS-Steuersignale antworten.
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Ein Adressenpuffer 2 speichert
vorübergehend
Adreßdaten,
die durch die Eingangs/Ausgangs-Anschlußstifte A0–An geliefert werden.
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Ein Zeilen-Adreßdecoder 3 dekodiert
ein Adressensignal, das durch den Adressenpuffer 2 geliefert
wird, in eine interne Adresse und aktiviert eine zugehörige Wortleitung
in einem Speicherzellenfeld 5.
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Ein Spalten-Adreßdecoder 4 dekodiert
ein Adressensignal, das durch den Adressenpuffer 2 geliefert
wird, in eine interne Adresse und produziert ein Signal zum Wiederabrufen
von Daten aus der Speicherzelle, die mit der aktivierten Wortleitung
bestimmt ist.
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Ein Leseverstärker 13 verstärkt Datensignale,
die vom Speicherzellenfeld 5 ausgelesen werden, oder extern
gelieferte Datensignale, die in das Speicherzellenfeld 5 eingelesen
werden sollen.
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Eine Testmodus-Eintrittsentscheidungs-Schaltung 12 gibt
normalerweise ein "L"-Signal an die Taktgenerator/Steuerschaltung
1 aus, aber als Antwort auf ein spezielles, extern geliefertes Adreßsignal
sendet sie ein "H"-Signal zur Taktgenerator/Steuerschaltung 1, um
den Testmodus für
die Einrichtung zu setzen, in der die Einrichtung mit einem Tester
(nicht gezeigt) zur Erzeugung eines Testmusters verbunden ist.
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Als Antwort auf das "H"-Signal von
der Testmodus-Eintrittsentscheidungs-Schaltung 12,
sendet die Taktgenerator/Steuerschaltung 1 ein "H"-Signal, das als
ein TE-Treibersignal
bezeichnet ist, zum Zeilen-Adreßdekoder 3,
zum Spalten-Adreßdekoder 4, zu
einer Dateneingangs-Kontrollschaltung 8 und einer Datenausgangs-Kontrollschaltung 10,
um deren Schaltungsmodi zu schalten. Die Taktgenerator/Steuerschaltung
1 gibt Steuersignale ZDTSCR 1–3,
die Muster von verwürfelten
Signalen spezifizieren (ein Muster von Daten, die in eine Speicherzelle eingelesen
sind), an eine Eingangsdaten-Verwürfelungs-Schaltung 9 und
eine Ausgangsdaten-Verwürfelungsschaltung 11 aus.
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Ein Dateneingangspuffer 6 speichert
vorübergehend
Daten, die durch die Adreß-Eingangs/Ausgangs-Anschlußstifte
DQl–DQn
geliefert werden.
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Wenn die Dateneingangs-Kontrollschaltung 8 ein
Datensignal WDFn vom Dateneingangspuffer empfängt, gibt sie im normalen Betriebsmodus
dasselbe Signal ohne Änderung
aus, welches als WDn bezeichnet ist. Wenn die Dateneingangs-Kontrollschaltung 8 im
Testmodus ist, reduziert sie jedoch vier Eingangs/Ausgangs-Anschlußstifte
zu einem Eingangs/Ausgangs-Anschlußstift. In anderen Worten,
im Testmodus werden Testdaten, die gemäß eines gewünschten Testmusters erzeugt
sind, vom Tester an einen Eingangs/Ausgangs-Anschlußstift ausgegeben
für jede
vier Eingangs/Ausgangs-Anschlußstifte.
Zum Beispiel, empfängt
es ein Datensignal WDF1 durch den Eingangs/Ausgangs-Anschlußstift DQ1,
gibt es dasselbe Signal als Datensignale WD1–WD4 aus.
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Die Eingangsdaten-Verwürfelungsschaltung 9 empfängt ein
Datensignal WDn von der Dateneingangs-Kontrollschaltung 8 und
gibt im normalen Betriebsmodus dasselbe Signal ohne Änderung
aus, welches als WDGn bezeichnet ist. Wenn die Eingangsdaten-Verwürfelungsschaltung 9 im
Testmodus ist, führt
sie jedoch einen geeigneten Verwürfelungsvorgang
mit den Daten aus, die durch jeden Anschlußstift empfangen werden, und
sendet ein Datensignal, das als WDGn bezeichnet ist, aus. Der Verwürfelungsvorgang
wird durch selektives Umkehren der Daten, die durch jeden Anschlußstift empfangen
werden, derart ausgeführt,
daß die
Ordnung der logischen Adressen, die zum Speicherzellenfeld 5 gesendet
werden, mit der Ordnung der zugehörigen physikalischen Adressen übereinstimmt.
In anderen Worten werden die Eingangsdaten entsprechend der physikalischen
Adressen des Speicherzellenfeldes derart verwürfelt, daß ein gewünschtes Muster in das Speicherzellenfeld
eingelesen wird. Dieser Verwürfelungsvorgang
liest daher ein bestimmtes Muster von "H" und "L" in das Speicherzellenfeld 5 ein.
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Die Ausgangsdaten-Verwürfelungsschaltung 11 empfängt ein
Datensignal RDFn vom Speicherzellenfeld 5 und sendet im
normalen Betriebsmodus dasselbe Signal ohne Änderung aus, welches als RDn
bezeichnet ist. Wenn die Ausgangsdaten-Verwürfelungsschaltung 11 im
Testmodus ist, dekodiert sie jedoch das verwürfelte Datensignal RDFn vom Speicherzellenfeld 5 und
gibt die dekodierten Daten als RDn aus.
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Die Datenausgangs-Kontrollschaltung 10 empfängt ein
Datensignal RDn von der Ausgangsdaten-Verwürfelungsschaltung 11 und
gibt im normalen Betriebsmodus dasselbe Signal ohne Änderung
aus, welches als RDGn bezeichnet ist. Wenn die Datenausgangs-Kontrollschaltung 10 im
Testmodus ist, ermittelt sie jedoch, ob die bestimmte Speicherzelle richtig
arbeitet oder ob nicht durch Überprüfen jeder vier
Signale RD1–RD4
und produziert ein Datensignal RDG1, das anzeigt, wie die Entscheidung
für diese
Speicherzelle ausgefallen ist.
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Der Datenausgangspuffer 7 gibt
Daten an die Eingangs/Ausgangs-Anschlußstifte
DQ1–DQn aus.
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2 zeigt
ein Blockdiagramm der Dateneingangs-Kontrollschaltung B. Diese Schaltung
empfängt
die Datensignale WDFl – WDF4
von vier Anschlüssen
durch den Dateneingangspuffer 6 und das Treibersignal TE
von der Taktgenerator/Steuerschaltung 1. Die Dateneingangs-Kontrollschaltung 8 reduziert
vier Eingangs/Ausgangs-Anschlußstifte
zu einem Eingangs/Ausgangs-Anschlußstift, wenn das Treibersignal
TE von der Taktgenerator/Steuerschaltung 1 "H" ist. Dies reduziert
die Anzahl der Anschlußstifte,
die im Speichertest benutzt werden, auf ein viertel der Anzahl und
erhöht
demgemäß die Anzahl
der Einrichtungen auf das vierfache, die gleichzeitig getestet werden
können.
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Die Dateneingangs-Kontrollschaltung 8 weist
vier Eingangsdaten-Übertragungsschaltungen 20, 24, 25, 26 auf.
Diese vier Eingangsdaten-Übertragungsschaltungen 20, 24, 25, 26 haben
dieselbe Konfiguration, die das Treibersignal TE und sein umgekehrtes
Signal ZTE empfängt,
das durch eine Umkehrschaltung 27 umgekehrt ist. Alle Eingangsanschlüsse WDFn
der EingangsdatenÜbertragungsschaltungen 20, 24, 25, 26 empfangen
das Datensignal WDF1, WDF2, WDF3 beziehungsweise WDF4, während jeder
der Eingangsanschlüsse
TWDFn der Eingangsdaten-Übertragungsschaltungen 20, 24, 25 und 26 dasselbe
Datensignal WDF1 empfängt.
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Es wird auf die 2 Bezug genommen; die Konfiguration und
die Betriebsart der Eingangsdaten-Übertragungsschaltungen werden
beschrieben unter Verwenden der Eingangsdaten- Übertragungsschaltung 20 als
ein Beispiel. Diese Schaltung 20 weist zwei getaktete CMOS 21 und 22 und
eine Umkehrschaltung 23 auf. Wenn das Treibersignal TE
"H" ist und demgemäß das Signal
ZTE "L" ist, was den Testmodus repräsentiert, wird der getaktete
CMOS 22 in Betrieb gesetzt. Daher wird das Signal WDF1, das
am Anschluß TWDF1
empfangen ist, durch den Ausgangsanschluß WDn ausgegeben. Andererseits, wenn
das Treibersignal TE "L" und das Signal ZTE "H" ist, das heißt, wenn
die Schaltung nicht im Testmodus ist, wird der getaktete CMOS 21 in
Betrieb gesetzt. Daher wird das Signal WDF1, das am Anschluß WDFn empfangen
ist, durch den Ausgangsanschluß WDn
ausgegeben.
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Die Eingangsdaten-Übertragungsschaltung 24 gibt
das Signal WDF2 aus, wenn das Treibersignal TE "L" ist, während es
das Signal WDF1 ausgibt, wenn das Treibersignal TE "H" ist. In ähnlicher
Weise gibt die Eingangsdaten-Übertragungsschaltung 25 das
Signal WDF3 aus, wenn das Treibersignal TE "L" ist, während es
das Signal WDF1 ausgibt, wenn das Treibersignal TE "H" ist. Außerdem gibt
die Eingangsdaten-Übertragungsschaltung 26 das
Signal WDF4 aus, wenn das Treibersignal TE "L" ist, während es
das Signal WDF1 ausgibt, wenn das Treibersignal TE "H" ist.
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Die Eingangsdaten-Übertragungsschaltungen
mit der in 2 gezeigten
Konfiguration übertragen
daher im normalen Modus das Datensignal WDF1–WDF4, das an vier Eingangs/Ausgangs-Anschlußstiften
zur Eingangsdaten-Verwürfelungsschaltung 9 ohne Änderung
empfangen wird. Im Testmodus (das Treibersignal TE ist "H") nehmen
die Ausgangssignale WD1-WD4 der Dateneingangs-Kontrollschaltung 8 jedoch
dasselbe Signal WDF1 an, das an einem Eingangs/Ausgangs-Anschluß empfangen
wird. Daher werden die vier Eingangs/Ausgangs-Anschlußstifte
zu einem Eingangs/Ausgangs-Anschlußstift reduziert.
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3 zeigt
ein Blockdiagramm der Eingangsdaten-Verwürfelungsschaltung 9.
Die Eingangsdaten-Verwürfelungsschaltung 9 führt den
Verwürfelungsvorgang
mit den Eingangssignalen WD1–WD4
derart aus, daß die
Signale in das Speicherzellenfeld 5 in einem gewünschten
Muster von "H" und "L" (Karo-, Streifen- oder Einzelmuster) eingelesen
werden. Wie oben erwähnt,
sind die Eingangsdaten WD1–WD4
alle WDF1, wenn der Testmodus aktiviert wird. Außerdem wird im Testmodus das
Datensignal WDF1 entweder auf "H" oder "L" festgesetzt. Die Eingangsdaten-Verwürfelungsschaltung 9 weist
vier Eingangsdaten-Verwürfelungs-Logikabschnitte 50, 80, 85 und 90 und
vier Datenverwürfelungs-Kontroller 60, 81, 86 und 91 derselben
Konfiguration auf. Die Eingangsdaten-Verwürfelungs-Logikabschnitte 50, 80, 85 und 90 erzeugen
drei verschiedene Arten von verwürfelten
Daten abhängig von
den Werten der X- und Y-Adressen. Der Verwürfelungsvorgang kehrt die Werte
der Eingangsdatensignale WD1–WD4
selektiv derart um, daß die
Ordnung der logischen Adressen mit denjenigen der physikalischen
Adressen im Speicherzellenfeld 5 übereinstimmt. Die Datenverwürfelungs-Kontroller 60, 81, 86 und 91 speisen
in die EXOR-(EXKLUSIV-ODER-)Gatter 70, 82, 87 beziehungsweise
92 an einem der Anschlüsse
die gewünschten
verwürfelten
Daten ein, die von drei Arten von verwürfelten Daten ausgewählt sind,
welche von den Eingangsdaten-Verwürfelungs-Logikabschnitten 50, 80, 85 bzw. 90
geliefert werden. Die Auswahl wird durch Setzen eines der Steuersignale
ZDTSCR1 – 3
von der Taktgenerator/Steuerschaltung 1 auf "H" durchgeführt. In die
anderen Anschlüsse
der EXOR-Gatter 70, 82, 87 und 92 werden
die Datensignale WD1 bis WD4 entsprechend eingespeist. Die EX-OR-Gatter 70, 82, 87 und 92 führen den
Verwürfelungsvorgang
mit den Eingangsdatensignalen WD1–WD4 aus. Das heißt, falls
die Verwürfelungswerte,
die durch den Datenverwürfelungs-Kontroller
geliefert werden "H" sind, gibt das EXOR-Gatter das Datensignal,
das als WDGn bezeichnet und ein umgekehrtes Signal des Eingangsdatensignals
WDn ist, aus. Falls die gelieferten Ver würfelungswerte "L" sind, gibt
das EXOR-Gatter jedoch dasselbe Eingangssignal WDn ohne Änderung
als WDGn aus.
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Es wird auf die 3 Bezug genommen; die Konfiguration des
Eingangsdaten-Verwürfelungs-Logikabschnittes 50 wird
beschrieben. Der Logikabschnitt 50 weist drei Logikschaltungen 51, 52 und 53 auf.
Abhängig
von den Eingangs-X- und -Y-Adressen gibt die Logikschaltung 51 geeignete
Verwürfelungswerte
aus, die ein Karo-Flag-Muster von "H" und "L" im Speicherzellenfeld 5 erzeugen,
wie in 4A gezeigt. Abhängig von
den Eingangs-X- und – Y-Adressen
gibt die Logikschaltung 52 geeignete Verwürfelungswerte
aus, die ein Streifenmuster von "H" und "L" im Speicherzellenfeld 5 erzeugen,
wie in 48 gezeigt. Die Logikschaltung 53 gibt
feste Daten aus, entweder "H" oder "L" abhängig von den Ausgangs-X- und
Y-Adressen, um ein einheitliches Muster von "H" und "L" in dem Speicherzellenfeld 5 zu machen,
wie in 4C gezeigt. Die
Beziehung zwischen den logischen Adressen und den physikalischen
Adressen für
eine bestimmte Einrichtung und einen bestimmten Eingangs/Ausgangs-Anschlußstift definiert
die Konfiguration der Eingangsdaten-Verwürfelungs-Logikschaltung. Daher
hat jeder der Eingangsdaten-Verwürfelungs-Logikabschnitte
Eingangsdaten-Verwürfelungs-Logikschaltungen,
die am meisten zu ihm passen. Dies ermöglicht geeignete Verwürfelungsvorgänge für die vier
Eingangs/Ausgangs-Anschlußstifte.
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5 ist
ein Schaltungsdiagramm der Eingangsdaten-Logikschaltung 51. Das EXOR-Gatter 55 im
Diagramm erzeugt eine EXKLUSIV-ODER-Verknüpfung vom am wenigsten signifikanten
Bit XO der X-Adresse und dem am wenigsten signifikanten Bit YO der
Y-Adresse, die der
Schaltung geliefert werden. Das EXOR-Gatter 56 erzeugt
eine EXKLUSIV-ODER-Verknüpfung
vom Ausgangssignal des EXOR-Gatters 55 und dem zweitniedrigst
signifikanten Bit X1 der X-Adresse. Dieser EXKLUSIV-ODER-Wert des
EXOR-Gatters 56 wird als verwürfelter Wert ausgegeben, der
steuert, ob Daten an ei ner physikalischen Adresse gemäß einer
eingegebenen logischen Adresse eingelesen werden sollen.
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Es wird wieder auf 3 Bezug genommen; es werden die Schaltung
des Daten-Verwürfelungs-Kontrollers 60 erklärt. Der
Daten-Verwürfelungs-Kontroller 60 weist
drei getaktete CMOS 61, 62 und 63 auf,
die dementsprechend durch ZDTSCR1–3 kontrolliert werden, welche
durch die Taktgenerator/Steuerschaltung 1 geliefert werden. Die
Taktgenerator/Steuerschaltung 1 setzt ZDTSCR1 auf "L" und ZDTSCR2
und 3 auf "H", wenn die Eingangsdaten-Verwürfelungs-Logikschaltung 51 ausgewählt wird.
In diesem Fall wird der getaktete CMOS 61 in Betrieb gesetzt
und die verwürfelten
Daten, die von der Eingangsdaten-Verwürfelungs-Logikschaltung 51 (ein Karomuster
von "H" und "L") erzeugt sind, werden an einen Eingangsanschluß eines
EXOR-Gatters 70 gesendet.
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Wenn die Eingangsdaten-Verwürfelungs-Logikschaltung 52 benutzt
wird, wird ZDTSCR2 auf "L" und ZDTSCR1 und 3 auf "H" gesetzt. In
diesem Fall wird der getaktete CMOS 62 in Betrieb gesetzt
und die verwürfelten
Daten, die durch die Eingangsdaten-Verwürfelungs-Logikschaltung 52 (ein
Streifenmuster von "H" und "L") erzeugt sind, werden zum Eingangsanschluß eines
EXOR-Gatters 70 gesendet.
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Ebenso wird, wenn die Eingangsdaten-Verwürfelungsschaltung 53 benutzt
wird, ZDTSCR3 auf "L" und ZDTSCR1 und 2 auf "H" gesetzt. In diesem Fall
wird der getaktete CMOS 63 in Betrieb gesetzt und die verwürfelten
Daten, die durch die Eingangsdaten-Verwürfelungs-Logikschaltung 53 (ein
Einzelmuster von "H" oder "L") erzeugt sind, werden zu einem Eingangsanschluß des EXOR-Gatters 70 gesendet.
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Das EXOR-Gatter 70 kehrt
das Datensignal WD1 um und gibt es als Datensignal WDG1 aus, falls die
Verwürfelungswerte
vom Datenverwürfelungs-Kontroller 60"H" sind,
während
es das Datensignal WD1 ohne Änderung
als Datensignal WDG1 ausgibt, falls die Verwürfelungswerte vom Datenverwürfelungs-Kontroller 60"L"
sind.
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Wenn die Steuersignale ZDTSCR1–3 alle "H"
sind, das heißt,
wenn der Testmodus nicht gesetzt ist, wird ein "H"-Signal an das
Gate des MOS-Transistors 69 durch ein Dreifach-Eingangs-AND-Gatter (Dreifach-Eingangs-NAND-Gatter 67 plus
eine Umkehrschaltung 68 in der Figur) geliefert. Das "H"-Signal
aktiviert den MOS-Transistor 69 und macht den Ausgang des
Daten-Verwürfelungs-Kontrollers 60 zu
"L". Demgemäß wird das
Eingangssignal WDl zum EXOR-Gatter 70 von dort ohne Änderung
ausgegeben als WDG1.
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Die Ausgangsdaten-Verwürfelungsschaltung 11 hat
dieselbe Konfiguration wie die Eingangsdaten-Verwürfelungsschaltung 9,
die in 3 gezeigt ist,
wo Eingangs- und Ausgangsdaten für
die Ausgangsdaten-Verwürfelungsschaltung 11 in
Klammern angezeigt sind. Das heißt, die EXOR-Gatter 70, 82, 87 und 92 empfangen
Datensignale RDF1–RFD4
anstelle von WD1–WD4
bzw. senden Datensignale RD1–RD4
anstelle von WDG1–WDG4
aus.
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In einem Testverfahren, wie z. B.
die vorliegende Ausführungsform,
wo vier Eingangs/Ausgangs-Anschlußstifte zu einem Eingangs/Ausgangs-Anschlußstift reduziert
werden, werden vier von der Speicherzelle 5 wiederabgefragte
Daten verglichen und eine Entscheidung wird gefällt, welche dann an den Eingangs/Ausgangs-Anschlußstift ausgegeben
wird. Wenn der Testmodus gesetzt ist und die Einlese- und Auslese-Betriebsarten
für die
Speicherzelle 5 richtig ausgeführt sind, können die Datensignale RD1–RD4, die
der Datenausgangs-Kontrollschaltung 10 geliefert werden,
entweder "H" oder "L" sein. Im Testmodus vergleicht die Datenausgangs-Kontrollschaltung 10 die
vier Datensignale RD1–RD4,
um zu entscheiden, ob die Einlese- und Auslese-Betriebsarten richtig
ausgeführt
sind. Die Entscheidung wird als Datensignal RDG1 ausgesendet. Wenn
der Testmodus nicht gesetzt ist, werden die Datensignale RD1–RD4 von
der Ausgangsdaten-Verwürfelungsschaltung 11 ohne Änderung
als Datensignal RDG1–4
zum Datenausgangspuffer 7 ausgesendet.
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Die Konfiguration und Betriebsart
der Datenausgangs-Kontrollschaltung 10 wird
als nächstes
beschrieben. 6 ist ein
Schaltungsdiagramm der Datenausgangs-Kontrollschaltung 10,
die vier Ausgangsdaten-Übertragungsschaltungen 150, 160, 170 und 180 hat.
Die Ausgangsdaten-Übertragungsschaltung 150 empfängt das
Treibersignal TE, das Umkehrsignal ZTE, das vom TE durch eine Umkehrschaltung 190 erzeugt
ist, das wiederabgefragte Datensignal RD1 und ein Entscheidungssignal
TRDn von einem Daten-Vergleicher 191, der ein EXNOR-Gatter
aufweist. Das Treibersignal TE und das Umkehrsignal ZTE steuern
zwei getaktete CMOS 151 und 152. Wenn das Treibersignal
TE "H" ist, das heißt,
wenn der Testmodus gesetzt ist, wird der getaktete CMOS 152 in
Betrieb gesetzt und das Entscheidungssignal vom Datenvergleicher 191 wird
als ein Datensignal RDGl ausgegeben. Der Datenvergleicher 191 weist
ein EXNOR-Gatter mit vier Eingangsanschlüssen auf. Falls jedes Datensignal RD1–RD4 entweder
"H" oder "L" ist, gibt der Datenvergleicher 191 ein Datensignal
TRDn aus, das "H" ist. Die Umkehrschaltung 153 kehrt das
Datensignal TRDn um und gibt es als ein Datensignal RDG1 aus, was
die Entscheidung anzeigt.
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Wenn das Treibersignal TE "L" ist,
das heißt, wenn
der Testmodus nicht gesetzt ist, wird der getaktete CMOS 151 in
Betrieb gesetzt und ein Datensignal RD1 wird ohne Änderung
als ein Datensignal RDG1 ausgegeben. Da die Signale, die vom getakteten CMOS 151 und 152 erzeugt
sind, dann umgekehrt werden durch die Umkehrschaltung 153,
sind die Signale, die von der Datenausgangs-Kontrollschaltung 10 ausgegeben
werden, dieselben wie die Signale, die ihr geliefert werden.
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Die Ausgangsdaten-Übertragungsschaltung 160 empfängt das
Treibersignal TE, das Umkehrsignal ZTE, das von TE durch eine Umkehrschaltung 190 erzeugt
wird, und ein wiederabgefragtes Datensignal RD2. Die Ausgangsdaten-Übertragungsschaltung 160 weist
einen getakteten CMOS 161 und eine Umkehrschaltung 162 auf.
Wenn das Treibersignal TE "H" ist, das heißt, wenn der Testmodus gesetzt
ist, wird der getaktete CMOS 161 außer Betrieb gesetzt und die
Daten werden nicht übertragen.
Wenn das Treibersignal TE "L" ist, das heißt, wenn der Testmodus nicht
gesetzt ist, wird jedoch der getaktete CMOS 161 in Betrieb
gesetzt und ein Datensignal RD2 wird ohne Änderung als Datensignal RDG2
ausgegeben.
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In ähnlicher Weise überträgt die Ausgangsdaten-Übertragungsschaltung 170 kein
Signal, wenn der Testmodus gesetzt ist, während es ein Datensignal RD3
als RDG3 ausgibt, wenn der Testmodus nicht gesetzt ist. Die Ausgangsdaten-Übertragungsschaltung 180 überträgt kein
Signal, wenn der Testmodus gesetzt ist, während sie ein Datensignal RD4 als
RDG4 ausgibt, wenn der Testmodus nicht gesetzt ist. Die Betriebsarten
der Ausgangsdaten-Übertragungsschaltungen 170 und 180 werden
nicht erläutert,
da sie dieselbe Konfiguration haben, wie die Ausgangsdaten-Übertragungsschaltung 160.
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Ausführungsform 2
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7 ist
ein Blockdiagramm, das die Konfiguration des DRAM der Ausführungsform
2 der Halbleiterspeichereinrichtung der vorliegenden Erfindung zeigt.
Die gleichen Bezugsnummern in 1 und 7 bezeichnen dieselben Bestandteile.
Der DRAM der Ausführungsform
1 hat getrennte Verwürfelungsschaltungsn 9 und 11 für Eingangs-
und Ausgangsdaten. Wie oben unter Bezug auf die 3 erwähnt, sind
die Eingangsdaten-Verwürfelungsschaltung
und die Ausgangsdaten-Verwürfelungsschaltung
identisch. Im DRAM der vorliegenden Ausführungsform der Erfindung werden
die Verwürfelungs-Logikabschnitte
und die Verwürfelungskontroller
in 3 sowohl für die Eingangsdaten-Verwürfelungsschaltung 9 als
auch für
die Ausgangsdaten-Verwürfelungsschaltung 11 benutzt.
Die Verwürfelungsschaltung der
vorliegenden Ausführungsform
der Erfindung wird daher als Eingangs/Ausgangs-Datenverwürfelungsschaltung
100 bezeichnet.
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8 zeigt
ein Blockdiagramm der Eingangs/Ausgangsdaten-Verwürfelungsschaltung 100. Die
Verwürfelungs-Logikabschnitte 101, 105, 109, 113 haben
dieselbe Konfiguration wie der Verwürfelungs-Logikabschnitt 50,
der in 3 gezeigt ist.
Ferner sind die Verwürfelungskontroller 102, 106, 110 und 114 dieselben
wie der Daten-Verwürfelungskontroller 60,
der ebenfalls in 3 gezeigt
ist. Diese Schaltung weist nicht nur EXOR-Gatter 103, 107, 111 und 115 auf,
die die Eingangsdatensignale WD1 bis WD4 entsprechend empfangen,
sondern auch andere EXOR-Gatter 104, 108, 112, 116,
die die Ausgangsdatensignale RDF1 bis RDF4 entsprechend empfangen.
Die Verwürfelungswerte
von den Verwürfelungskontrollern 102, 106, 110 und 114 werden den
anderen Anschlüssen
der EXOR-Gatter, wie in 8 gezeigt,
geliefert. Diese Ausführungsform
läßt eine
einfachere Schaltung entstehen und verringert die Chipfläche, die
benötigt
wird, um die Einrichtung herzustellen. Da die Schaltungskonfiguration
und die Betriebsart der Eingangs/Ausgangsdaten-Verwürfelungsschaltung
dieselben sind wie bei der Eingangsdaten-Verwürfelungsschaltung 9[sic]
und der Ausgangsdaten-Verwürfelungsschaltung 11,
wird eine weitere Beschreibung nicht gegeben.
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Ausführungsform 3
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Die Einlese- und Auslesezeit (Zugriffszeit) bei
einem normalen Betriebsmodus sind wichtige Parameter in Halbleiterspeichereinrichtungen.
Besonders eine schnelle Auslesezeit ist wünschenswert. In den DRAMs,
die in den Ausführungsformen 1 und 2 beschrieben
sind, müssen
alle Daten durch die Verwürfelungsschaltungen
laufen, wenn die Daten eingelesen oder ausgelesen werden, sogar
wenn der Testmodus nicht gesetzt ist. Wie in den 3 und 8 gezeigt
ist, werden die Daten durch die EXOR-Gatter aus- oder eingelesen, welche
verhältnismäßig lange Verzögerungszeiten
haben. Daher ist zu erwarten, daß die Zugriffszeiten der Ausführungsformen 1 und 2 verhältnismäßig lang
sind.
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9 ist
ein Blockdiagramm, das die Konfiguration des DRAM der Ausführungsform
3 der Halbleitereinrichtung der vorliegenden Erfindung zeigt. Der
DRAM der vorliegenden Ausführungsform
weist eine Ausgangsdaten-Verwürfelungsschaltung 200 auf
zur Verringerung der Verschlechterung der Zugriffszeit für das Auslesen
von Daten. Die gleichen Bezugszeichen der 1 und 9 bezeichnen
dieselben Bestandteile.
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Die 10 zeigt
die Konfiguration der Ausgangsdaten-Verwürfelungsschaltung 200.
Die Datensignale RDFl – RDF4,
die vom Speicherzellenfeld 5 wiederabgefragt sind und dann
von der Ausgangsdaten-Verwürfelungsschaltung 200 empfangen
sind, werden direkt zu den Datenübertragungsschaltungen 210, 220, 230 bzw.
240 geleitet, anders als die Datensignale, die von der Ausgangsdaten-Verwürfelungsschaltung 11 und
der Eingangs/Ausgangsdaten-Verwürfelungsschaltung
100 der Ausführungsformen 1 und 2 empfangen
werden, in denen wiederabgefragten Daten von RDFl–RDF4, die
verwürfelt
worden sind, zu den EXOR- Gattern
geleitet werden, um dekodiert zu werden. Daher schaltet diese Konfiguration
die Verzögerung
in der Zugriffszeit am EX-OR-Gatter
zum Dekodieren aus und verkürzt
die gesamte Zugriffszeit im normalen Modus. Die Daten-Übertragungsschaltungen 210, 220 und 230 sind dieselben
wie die Schaltungen 160, 170 und 180 in 6. Außerdem ist die Daten-Übertragungsschaltung 240 dieselbe
wie die Schaltung 150 in 6.
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Die Datenvergleicher für den Testmodus
sind wie folgt konfiguriert. Die Verwürfelungsschaltungen 260, 270, 280 und 290 in 10 weisen jede dieselben
Schaltungen wie der Verwürfelungs-Logikabschnitt 50 und
der Datenverwürfelungs-Kontroller 60 auf.
Die Ausgangssignale von den Verwürfelungsschaltungen
sind dieselben wie diejenigen der Verwürfelungskontroller. Die Verwürfelungsschaltungen 260, 270, 280 und 290 können gleichzeitig
für die Eingangsdaten
benutzt werden, wie in 3 gezeigt.
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Wie beschrieben unter Bezug auf 3 werden im Verwürfelungsvorgang,
falls die Verwürfelungswerte
von der Verwürfelungsschaltung
"H" sind, die Eingangsdaten umgekehrt und falls die Verwürfelungswerte
von der Verwürfelungsschaltung
"L" sind, werden die Eingangsdaten ohne Änderung ausgegeben. In diesem
Fall, in dem vier Eingangs/Ausgangs-Anschlußstifte zu einem Eingangs/Ausgangs-Anschlußstift reduziert
werden, muß,
falls richtige Daten von den Speicherzellen wiederabgefragt werden,
die Anzahl der wiederabgefragten Daten unter RDF1–RDF4, die
umgekehrt worden sind im Verwürfelungsvorgang
bevor sie in der Speicherzelle gespeichert werden, gleich sein der
Anzahl der "H"-Signale, die von den vier Verwürfelungsschaltungen erzeugt
werden. Die Datensignale RDF1–RDF4 werden
an ein EXNOR-Gatter 251 geliefert zum Erhalten eines Signals,
das der Anzahl der Daten, die durch den Verwürfelungsvorgang umgekehrt worden sind,
entspricht. In ähnlicher
Weise werden die Daten von den vier Verwürfelungsschaltungen 260, 270, 280 und 290 an
ein EXNOR-Gatter 252 geliefert zum Erhalten eines Signals,
das der Anzahl der "H"-Signale unter den Signalen, die vom EXNOR-Gatter 252 ausgegeben
werden, entspricht. Dann werden die Ausgangssignale vom EXNOR-Gatter 251 und
vom EXNOR-Gatter 252 an ein EXNOR-Gatter 253 geliefert
und verglichen, um zu ermitteln, ob die zwei Ausgangssignale dieselben
sind oder nicht. Das Entscheidungssignal vom EXNOR-Gatter 253 wird
an den Eingangsanschluß TRDn
der Ausgangsdaten-Übertragungsschaltung 240 gesendet.
Falls das Treibersignal TE "H" ist, das heißt, der Testmodus ist gesetzt,
kehrt die Ausgangsdaten-Übertragungsschaltung 240 die
Daten um, die an den Eingangsanschluß TRDn geliefert werden und
gibt sie als ein Datensignal von RDG1 aus. Diese Konfiguration ist nicht
nur in der Lage, die richtigen Entscheidungen bzgl. der Daten zu
treffen, wenn der Testmodus gesetzt ist, sondern ist auch in der
Lage, die Verschlechterung der Auslesezeit zu verhindern, wenn der
Testmodus nicht gesetzt ist.
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Die erste Halbleiterspeichereinrichtung
weist eine Schaltung auf, die den Verwürfelungsvorgang an jedem Eingangs/Ausgangsanschlußstift ausführt. Daher
kann sie den Verwürfelungsvorgang,
in dem ein gewünschtes
Muster von "H" und "L" in die Speicherzellen eingelesen wird, unabhängig vom
Tester ausführen,
basierend auf der Beziehung zwischen der Ordnung der logischen Adressen
und derjenigen der physikalischen Adressen für jeden Eingangs/Ausgangs-Anschlußstift und
sogar in dem Fall, in dem eine Mehrzahl der Eingangs/Ausgangs-Anschlußstifte
zu einem Anschlußstift
reduziert werden. Daher kann die erste Halbleiterspeichereinrichtung
einen geeigneten Einrichtungstest durchführen.
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Die zweite Halbleiterspeichereinrichtung
hat eine Schaltungskonfiguration, in der wiederabgefragte Daten,
wenn der Testmo dus nicht gesetzt ist, nicht durch die Verwürfelungsschaltung
laufen. Daher kann sie die Verschlechterung der Auslesegeschwindigkeit
verhindern, die langsamer wäre,
wenn die Daten die Verwürfelungsschaltungen
durchlaufen.