DD274923A1 - Internes selbsttest- und redundanzprogrammierungsverfahren fuer speicherschaltkreise und anordnung zur durchfuehrung des verfahrens - Google Patents

Description

Anwendungsgebiet der Erfindung

Die Erfindung betrifft ein internes Selbsttest- und Redundanzprogrammierungsverfahren für Speicherschaltkreise der Höchstintegration. Es dient zur selbsttätigen Redundanzprogrammierung der fehlerhaften Speicherschaltkreise bei Inbetriebnahme des Speichers bzw. auf externe Aufforderung.

Charakteristik des bekannten Standes der Technik

Zur Verkürzung der Testerprüfzeit sind außer dem bekannten m-b;t-Testmode weitere unterschiedlich** Verfahren begannt. In der IEEE-International Test Conference 1987 ist ein Paralleltest-Verfahren beschrieben, daß auf der Grundlage zusätzlicher

interner Baugruppen auf dem Tester durchgeführt wird. Es ertaubt eine Testzeitreduzierung proportional N —,was

bei steigendem Integrationsgrad eine spürbare Verringerung der benötigten Testzeit gegenübor herkömmlichen Testverfahren beinhaltet.

Eine weitere Möglichkeit der Reduzierung von externer Testereeit wird durch eine vollständige interne Testung des Speicherschaltkreises erzielt, die durch einen internen Selbsttest-Prozessor durchgeführt wird. Ein Konzept dafür ist der IEEE-Int.

Test Conf. 1987 S. 45 vorgestellt, bei dem Fehleradressen vom Speicherschaltkreis ausgegeben werden bzw. eine interne Redundanzprogrammieruiig mittels irreversibel programmierbarer Speicherelemente erfolgt.

Nachteilig sind die bei der Programmierung irreversibler Speicherelemente untypischen Betriebsbedingungen von erhöhten Spannungen bzw. Strömen bzw. die zusätzlichen Technologieschritte bei der Verwendung von EEPROM-Zellen.

Ziel der Erfindung

Das Ziel der Erfindung besteht darin, ein internes Selbsttest- und Redundanzprogrammierungsverfahren für Speicherschaltkreise sowie die zur Durchführung des Verfahrens notwendige Anordnung zu schaffen, die lediglich die für die Herstellung des Speicherschaltkreises erforderliche Technologie benötigt und beim Programmieren redundanter Leitungen keine untypischen Betriebsbedingungen erzeugt.

Darlegung des Wesens der Erfindung

Die Erfindung löst die Aufgabe dadurch, daß mittels des internen Selbsttest-Prozessors mit t'etriebsbeginn der Speicherschaltkreise getestet und die fehlerhaften Leitungen durch redundante Leitungen mittels entsprechend programmierter statischer Speicherzellen ersetzt werden.

Die Erfindung betrifft ein internes Selbsttest- und Redundanzprogrammierungsverfahren für Speicherschaltkreise, hei dem nach Anlegen der Betriebsspannung und Erreichen der internen Stabilität das intern gespeicherte Selbsttestverfahren gestartet wird. Nach dem Start werden die externen Steuereingänge, Adressen sowie die Datenein-/Datenausgänge des Speicherschaltkreises verriegelt. Danach wird zuerst ein interner, zur Durchführung des Verfahrens benötigter Selbsttest-Prozessor intern geprüft. Danach werden die Datenwege des Speicherschaltkreises geprüft und anschließend wird die Matrix mit den Speicherzellen geprüft. Dabei werden die Fehleradressen in einer Registerbank des Selbsttest-Prozessors gespeichert und aus der Verteilung der Fehleradressen die optimale Redundanzstruktur ermittelt. Nach erfolgter Redundanzprogrammierung werden die angewählten Redundanz Bit- bzw. Wortleitungen dem Selbsttest unterzogen.

Erfindungsgemäß erfolgt entsprechend der ermittelten Redundanzstruktur eine interne Programmierung von Redundanz-Bitbzw. Wortdekodern, die löschbare Assoziativspeicherzellen enthalten. Diese Assoziativspeicherzellen verlieren nach dem erneuten Abschalten des Speicherschaltkreises ihre Information und werden mit Einschalten jedesmal neu programmiert. Den Redundanz-Bit- bzw. Wortdekodern sind auf bekannte Weise die Redundanz-Bit- bzw. Wortleitungen zugeordnet. Weiterhin wird bei emer Redundanzprogrammierung ein dem jeweiligen Redundanz-Bit- bzw. Wortdekoder zugeordnetes Redundanz-Gültigkeits-FF mit dem Einschreiben der Fehleradresse in dio Assoziativspeicherzellen gesetzt, welches mil Start des Verfahrens rückgesetzt wurde. Nach den Selbsttestverfahren wird die positive Beendigung des Selbsttestverfahrens durch ein Signal an einem Ausgangspin und/oder durch Freigabe der verriegelten Steuereingänge, Adressen und Datenein-/Datenausgänge angezeigt. Bei fehlerfreier Speichermatrix wird ggf. ein irreversibles Speicherelement programmiert. Das dient zur Blockierung des Selbsttestes beim Einschalten des Speicherschaltkreises, da hierbei keine Redundanzprogrammierung mehr notwendig ist. Dadurch lassen sich Anfalltypen für schnelle Betriebsbereitschaft selektieren.

Die Anordnung zur Durchführung des Verfahrens besteht aus einem Speicherschaltkreis mit Matrix, Sensorverstärkern, Bit- und Wortdekodern, einer Steuerlogik, Datenein'/Datenausgangsstufen. Die Matrix enthält Redundanz-Bit- bzw. Wortdekoder mit zugeordneten Redundanz-Bit- bzw. Wortleitungen in üblicher Organisationsform. Weiterhin enthält der Speicherschaltkreis einen Selbsttestprozesscr sowie eine Auswerte- und Startlogik. Dabei enthält der Selbsttest-Prozessor einen Mikroprogrammspeicher, eine Steuerlogik, einen Mikroprogramm-Befehlszähler, eine ALU, eine Registerbank und eine Tristate-Bustreiberstufe. Die Registerbank enthält mit einer der Zahl der Redundanzleitungen entsprechenden Anzahl von Registern, bei je vier Redundanz-Bit- bzw. Wortleitungen 2 (R_x · R_y) = 32 Register. Die Auswerte- und Startlogik enthält einen Selbsttest-Zustandsmultiplexer und eine Startlogikschaltung, die mit der Peripherie über ein Ausgangspin verknüpft sind. Erfindungsgemäß ist die Prozessorsteuerlogik über einen Steuersignal-Bus, der die zu ersetzenden Adreß-Signale führt, mit einem Steuersignalregister verbunden. Das Steuersignalregister ist über einen Spalten- bzw. Zeilen-Steuersignal-Bus mit den Redundanz-Bit- bzw. Wortdekodern verbunden.

Der Redundanz-Bit- bzw. Wortdekoder enthält dabei Assoziativspeicherzellen entsprechend der bei der Organisationsform benötigten Anzahl von Adreßleitungen.

Jede Assoziativspeicherzelle enthält eine sRAM-Zelle und einen von der sRAM-lelle und den Adreß-Signalen auf den Adreßleitungen gesteuerter Komparator, der an einer allen Assoziativspeicherzellen eines Redundanz-Bit- bzw. Wortdekoders gemeinsamen Redi>ndanz-Auswahlleitung angeschlossen ist.

Jedem Redundanz-Bit- bzw. Wortdekoder ist ein vom zugehörigen Spalten- bzw. Zeilen-Steuersignal-Bus gesteuerter Schreibsignaldekoder zugeordnet, dessen ausgangsseitige Schreibleitung mit den Gates der Auswahltransistoren der sRAM-Zellen in den Assoziativspeicherzellen verbunden ist. Weiterhin ist jedem Redundanz-Bit- bzw. Wortdekoder ein Redundanz-Gültigkeits-FF-zugeordnet, dessen Rücksetzeingang mit einer Steuerleitung im Spalten- bzw. Zeilen-Steuersignalbus und dessen Setzeingang mit der Schreibleitung verbunden ist.

Dieses FF übernimmt dabei die Rolle eines Hauptfuses und die Assoziativspeicherzellen übernehmen die Rolle von Adreßfuses traditionell programmierter Redundanz.

Der Ausgang des Redundanz-Gültigkeits-FF liegt a.i einem Transistor an, der zwischen der Redundanz-Auswahlleitung und Masse angeordnet ist und die Redundanz-Auswahlle'tung im rückgesetzten Zustand des FF ständig inaktiv hält.

Weiterhin enthält die Auswerte- und Startlogik einen vom Zustandsmultiplexer gesteuerten Open-Drain-Transistor, eine Rosetsignaltrigger zum externen Start des Selbsttestverfahrens sowie ggf. weitere Programmiermittel.

Irι Ausgestaltung der Erfindung ist der Zustandsmultiplexer über eine Steuerleitung mit einer Programmierschalturig verbunden, die ausgangsseitig über eine Steuerleitung mit einem irreversiblen Speicherelement verbunden isi. Df.bei ist das Speicherelement ausgangsseitig mit der Startlogikschaltung verbunden. Es wird bei fehlerfreier Matrix programmiert, d.h.

wenn keine Redundanz-Bit- bzw. Wortleitungen zugeschaltet werden müssen Damit werden Speicherschaltkreise für schnelle Betriebsbereitschaft selektiert. Vorteilhaft ist neben der Einsparung von Testurzeit auch die Möglichkeit der Reparatur von Langzeit-Bitfehlern, da eine Programmierung bei jedem Einschalten erfolgt.

Ausführungsbeispiel

Die Erfindung ist nachstehend anhand eines Ausführungsbeispieles und von sechs Zeichnungen näher erläutert. Dabei zeigen:

Fig. 1: das Blockschaltbild eines 1 MdRAM mit einem Selbsttest-Prozessor zur Durchführung des internen Selbsttest- und

Redundanzprogrammierungsverfahrens Fig. 2: das Blockschaltbild des Seibattest-Prozessors

Fig. 3: das Blockschaltbild der Auswerte- und Startlogik des Selbsttest-Prozessors Fig.4: einen Redundanz-Bitdekoiler Fig. 5: einen Redur danz-Wortdekoder Fig. 6: eine schematische Darstellung des Verfahrensablaufes.

Der in Fig. 1 dargestellte Speicherschaltkreis 1 besteht aus folgenden Blöcken, die innerhalb des dRAM in bekannter Weise verknüpft sind. Eine Speichermatrix 2 mit Bitleitungen 2.1 und Wortleitungen 2.2 sowie Speicherzeller 2.3 in den Schnittpunkten enthält vier Redundanz-Bitleitungen 2.4 und vier Redundanz-Wortleitungen 2.5.

Der Matrix 2, die in verschiedener Form organisiert sein kann, sind Sensorverstärkor 3, Bitdekoder 4 und Wortdekoder 5 sowie Redundanz-Bitdekoder 6 und Redundarz-Wortdekoder 7 zugeordnet. Eine Steuerlogik 8 mit den externen Steuersignalen RAS; C AS; W E und den Adreß-Signalen AO... A9 ist über einen Spaltenadress-Bus CASB mit den Bitdekodern 4 und den Redundanz-Bitdekodern 6 sowie über einen Zeilenadress-Bus RASB mit den Wortclokodern 5 und den Redundanz-Wortdekodern 7 verbunden. Eine Dateneingangsstufe 9 und eine Datenausgangsstufe 10 sind über einen internen Datenbus IDAB mit den Sensorverstärkern 3 verbunden.

Der Steuerablauf im dRAM wird über nicht dargestellte, bekannte Steuerleitungen vorgegeben. Weiterhin enthält der Speicherschaltkreis 1 einen Selbsttest-Prozessor 11 und eine Auswerte- und Startlogik 12 des Selbsttest-Prozessors 11, die zusammen mit den Redundanz-Bitdekodern 6, den Redundanz-Wortdekodern 7 sowie den Redundanz-Bitleitungen 2.4 und Redundanz-Wortleitungen 2.5 die zur Durchführung des Verfahrens notwendige Anordnung bilden. In Fig. 2 ist das Blockschaltbild des Selbsttest-Prozessors 11 dargestellt.

Der Selbsttest-Prozessor 11 enthält einen Mikroprogrammspeicher 13, eine Prozessor-Steuerlogik 14, die mit dem Mikroprogrammspeicher 13 und einem Mikroprogramm-Befehlszähler 15 verbunden ist, sowie eine ALU 16 mit einer Wortbreite von 10bit, die über einen 10bit breiten ALU-Register-Bus ARB mit einer aus 32 Registern 17.0... 17.31 zu je lObit bestehenden Registerbank 17 verbunden ist. Dabei sind die Ausgangs der Register 17.29... 17.31 mit einer Tristate-Bustreiberstufe 18 für den Zeilen-Spalten-Adreß-Bus und Datenbus RASB; CASB; IDAB verbunden.

Weiterhin entält dar Selbsttest-Prozessor 11 ein Steuersignalregister 19, das über einen Steuersignal-Bus PRST mit der Prozessorsteuerlogik 14 verbunden ist. ,

Weiterhin ist das Steuersignalregister 19 über einen Spalten-Steuersignal-Bus PRSTC mit den Redundanz-BitdekodeTi 6 Jod über einen Zeilen-Steuersignal Bus PRSTR mit den Redundanz-Wortdekodern 7 verbunden. Die Prozessorsteuerlogik 14 ist üb." einen Steuerleitungs-Bus BIZ mit der Auswerte- und Steuerlogik 12 des Selbsttest-Prozessors 11 verbunden. Über die Steuerleitung EXE ist die Prozessorsteuerlogik 14 mit der Steuerlogik 8 zum Verriegeln der exte^ien Steuercignala RAS; CAS; WE und der Adreß-Signale AO...A9 verbunden

In Fig.3 ist die Auswerte- und Steuerlogik 12 des Selbsttest-Prozessors 11 dargestellt.

Sie enthält einen Selbsttest-Zustandsmultiplexer 20, welcher mit dem Selbsttest-Prozessor 11 über den Steuerleitungs-Bus BIZ und mit der Steuerlogik 8 über einen Steuerleitungs-Bus DSTB verbunden ist.

Der Zustandsmultiplexer 20 liegt am Gate eines Open-Drain-Transistors 21 an, dessen Drain mit einem Ausgangspin MR sowie einem Resetsignaltrigger 22 verbunden ist.

Der Ausgang des extern gestarteten Resetsignaltriggers ist über eine Steuerleitung BIRST mit einer Startlogikschaltung 23 verbunden und bewirkt einen externen Start des Selbsttestverfahrens. Weiterhin ist der Zustandsmultiplexer 20 über eine Steuerleiiung PREN mit einer Programmierschaltung 24 verbunden, die über eine Steuerleitung IPRST mit einem irreversiblen Speicherelement 25 verbunden ist.

Das Speicherelement 25 ist ausgangsseitig über eine Steuerleitung BlSTE und der Steuerleitungs-Bus DSTB über eine Steuerleitung POST mit der Startlogikschpl'.ung 23 verbunden, die ausgangsseitig über eine Steuerleitung BIS mit dem Steuerleitungs-Bus BIZ verbunden ist.

Wie in Fig.4 dargestellt ist, besteht jeder der Redundanz-Bitdekoder β aus neun Assoziativspeicherzellen 30.0... 30.8. Dabei enthält jede Assoziativspeicherzeile 30.η eine sRAM-Zelle 31 mit vier, einen Speicher-FF bildenden Transistoren 31.1... 31.4 sowie zwei Auswahltransistoren 31.5; 31.6 zum Schreiben der Information in der sRAM-Zelle 31. Die Auswahltransistoren 31.5; 31.6sind zwischen der zugehörigen Adreß-Leitung A.n.CAS; A.η CAS und dem entsprechenden Ausgang Q; Q dersRAM-ZeIIe 31 angeordnet "nri deren Gates sind mit einer Schreibleitung WRR verbunden.

Weiterhin enthält jede Assoziativspeicherzelle 30.η einen Komparator 32, der zwischen einer, allen Assoziativspeicherzellen 30.0...30.8 zugeordneten Redundanz-Auswahlleitung RAL und Masse zwei Reihenschaltungen von je zwei nMOS-Transistoren 32.1...32.4 enthält. Deren Gates werden dabei von den Adreß-Leitungen A. η CAS; A .η CAS sowie don Ausgängen Q; Q der sRAM-Zelle 31 angesteuert.

Ein Schreibsignaldekoder 33, an dem der Spalten-Steuersignal-Bus PRSTC anliegt, führt am Ausgang die zugehörige Schreibleitung WRR.

Ein Redundanz-Gültigkeits-FF 34 aus vier FF-Transistoron 34.1 ...34.4 enthält zwischen den Ausgängen P; P und Masse M zwei Transistoren 34.5; 34.6, wobei am Transistor 34.5 die Steuerleitung BRES des Spalten-Steuersignal-Bus PRSTC und am Transistor 34.6 die Schreibleitung WRR anliegt.

Ein Transistor 34.7^an dem der Ausgang P anliegt, ist zwischen der Redundanz-Auswah'leilung RAL und Masse M angeordnet. Ein vom Ausgang I gesteuerter pMOS-Transistor 35.1 und ein vom Vorladetakt TBV gesteuerter Vorladetransistor 35.2 sind zwischen der Betriebsspannung U_cc und der Redundanz-Auswahlleitung RAL angeordnet.

Die Redundanz-Auswahlleitung RAL und ein dRAM interner Steuertakt TBC bilden die Eingänge eines AND-Gatters 36 mit dem Redundanz-Bitleitungs-Auswahlsignal RBL als Ausgang. Weiterhin ist die Redundanz-Auswahlleitung RAL mit einem Negator 37 verbunden, dessen Ausgang das Deselektier-Steuersignal DEBL für die Bitdekoder 4 der Speichermatrix 2 führt. In Fig. 5 ist ein Redundanz-Wortdekoder 7 dargestellt, der 8 Assoziativspeicherzellen 40.0...40.7 enthält, die aus einer sRAM-ZeIIe 41 und einem Komparator 42 bestehen. Dieser Aufbau entspricht dem beim Redundanz-Bitdekoder 6. Ein Schreibsignaldekoder 43, an dem der Zeilen Steuersignal-Bus PRSTR anliegt, führt ausgangsseitig die zugehörige Schreibleitung WRR. Ein Redundanz-Gültigkeits-FF 44 mit den Transistoren 44.1 ...44.7 wird von der Steuerleitung BRES des Zeilen-Steuersignal-Bus PRSTR sowie von der Schreibleitung WRR gesteuert und steuert seinerseits den T ansistor 44.7, der zwischen der zugehörigen Redundanz-Auswahllsitung RAL und Masse M angeordnet ist.

Ein von der Steuerleitung TSWL und der Redundanzauswahlleitung RAL gesteuert jj. NAND-Gatter 45.1 steuert einen Nachladetransistor 45.2, der zwischen der Versorgungsspannung U_cc und der Redundanzauswahlleitung RAL angeordnet ist, sowie einen Negator 45.3, dessen Ausgang das Deselektier-Steuersignal DEWL für die Wortdokoder 5 der Speichermatrix 2 führt.

Weiterhin ist zwischen der Versorgungsspannung U_a und der Redundanz-Auswahlleitung RAL ein pMOS-Transistor 46.1, der von Redundanz-Gültigkeits-FF 44 gesteuert wird und ein vom Vorladetakt TWV gesteuerter Vorladetransistor 46.2 angeordnet. Die Redundanz-Auswahlleitung RAL ist über einen Negator 47 mit einem Negator 48 und mit dem Gate eines Treibertransistors 49.1 zwischen dem Ausgang und Masse verbunden. Der Negator 48 ist über einen Umgesteuerten Barrieretransistor 50 mit dem Gate eines zweiten Treibertransistors 49.2 zwischen der Versorgungsspannung Ucc und dem Ausgang verbunden, wobei der Ausgang das Redundanz-Wortleitungs-Auswahlsignal RWL führt. In Fig. 6 ist der Verfahrensablauf schematisch dargestellt.

Beim Anlegen der Versorgungsspannung U_cc gibt die Steuerlogik 8 nach Erreichen der internen Stabilität über die Steuerleitung POST des Steuerleitungs-Bus DSTB das Freigabesignal an die Auswerte und Startlogik 12. Der noch nicht aktive Speicherschaltkreis 1 meldet diesen Zustand über den Steuerleitungs-Bus BIZ, den Zustandsmultiplexer 20, den Transistor 21 und das Ausgangspin MR an die Peripherie.

Über das aktivierte Steuersignal BIS wird das als Mikroprogramm gespeicherte Verfahren gestartet. Als erstes werden über die Steuerleitung EXE bei Aktivierung alle externen Steuersignale RAS; C A S; W E, die Adreß-Signale AO... A9 sowie die Datenein-/Datenausgänge DIN; DOUT verriegelt. Der Zugriff zu den Zeilen-/Spalten-Adreß-Buch RASB; CASB sowie zum Datenbus IDAB erfolgt ausschließlich für den Selbsttest-Prozessor 11.

Der erste Teil des Selbsttestes besteht aus dem Test des Selbsttest-Prozesses 11 selbst, welcher aus der ?rüfsummenbildung für deaMikroprogrammspeicher 13, dem Test der ALU 16, dem Test der Registerbank 17und dem Test der Prozessorsteuerlogik 14 besteht. Diese Tests werden durch die Ausführung eines Mikroprogrammes, d.h. durch Modifizieren des Mikroprogramm-Befehlszählers 15 durch die Prozessorsteuerlogik, Adressieren eines Mikrobefehles im Mikroprogrammspeicher 13 durch den Befehlszähler 15, Auswerten des ausgelesenen Befehlswortes durch die Prozessorsteuerlogik 13, Setzen der daraus resultierenden Steuersignale für die ALU 16 und der Registerbank 17 sowie Vorbereitung des nächsten Mikrobefehles durch erneutes Modifizieren des Befehlszählers 15 durchgeführt.

Im nächsten Verfahrensschritt werden die Bit- und Wortdekoder 4; 5 durch Ausfühi en von internen Lese-Schreib-Zyklen über den Spalten-/Zeilen-Adreß-Bus CASB; RASB sowie den Datenbus IDAB geprüft.

Nach erfolgreicher Beendigung dieser Verfahrensschritte wird im nächsten Verfahrensschritt über Lese-Schreib-Zyklen die Speichermatrix 2 geprüft und die Bitfehleradressen in der Registerbank 17 des Selbsttest-Prozessors 11 gespeichert. Auf Grund der typischen internen Organisation eines dRAMS werden gleichzeitig über den internen Datenbus mehrere Speicherzellen gelesen bzw. beschrieben. Der Test erfolgt dabei mit einem allgemein bekannten Speichertestalgorithmus, z. B. dem Marching-Test.

Treten beim Test der Matrix keine Bitfehler auf, so wird dieser Zustand über den Steuerleitungsbus BIZ dem Zustandsmultiplexer 20 gemeldet, der über die jetzt aktivierte Signalleitung PREN die Programmierschaltung 24 einschaltet, wodurch das irreversible Speicherelement 25 über die Steuerleitung IPRST gesetzt wird.

Bei einem über das Ausgangspin MR und den Resetsignaltrigger (Steuerleitung BIRST) möglichen Neustart wird der Neustart über die Steuerleitung BISTE blockiert. Diese Speicherschaltkreis«* Ί können somit für Sonderzwecke selektiert werden, da kein Selbsttest beim Einschalten erfolgt, z.B. für Einsatzzwecke mit sofortiger Betriebsbereitschaft.

Im folgenden Verfahrensschritt wird die optimale Benutzung der redundanten Teilet der Matrix 2 bei gegebenem Fehlerbild berechnet und die berechneten Adressen worden über den Spalten-/Zeilen-Adreß-Bus CASB; RASB an die Redundanz-Bit·/ Wortdekoder 6;7 angelegt und über den Spalten-/Zeilen-Steuersignal-Bus PRSTC; PRSTR in die zugehörigen Assoziativspeicherzellen 30.»; 40.η eingeschrieben. Dazu wird die entsprechende Schreibleitung WRR aktiviert und die Auswahltransistoren 31.5; 31.6 bzw. 41.5; 41.6 der angewählten Assoziativspeichurzellen 30.n; 40.η werden geöffnet. Damit werden die auf den zugehörigen Adreß-Leitungen A.n CAS; A .n CAS bzw. A.n RAS; A .n RAS anliegenden Fehlersdressen in die sRAM-Ztille 31; 41 eingeschrieben. Weiterhin wird bei Redundcnzprogrammierung das am Beginn des Verfahrens bzw. bei Neustart über die Steuerleitung BRES zurückgesetzte Redundanz-Gültigkeits-FF 34; 44 über die Transistoren 34.6; 44.6 gesetzt. Dadurch wird der Transistor 34.7; 44.7 gesperrt und die Redundanz-Auswahlleitung RAL kann aktives high-Potantial annehmen. Mit Einschreiben aller Fehleradressen sind die fehlerhaften Leitungen durch Redundanz-Bit-/Wortleitungen 2.4; 2.5 ersetzt. Im nächsten Verfahrensschritt werden die programmierten Redundanz-Bit-/Wortleitungen 2.4; 2.5 ebenfalls nach dem Testalgorithmus geprüft.

Falls bei auftretenden Fehlern noch freie Redundanz-Bit-/Wortleitungen 2.4; 2.5 vorhanden sind, werden diese ausgewählt und ebenfalls dem Test unterzogen.

Beim Auftreten von nichtreparablen Fehlern verbleibt der Speicherschaltkreis im inaktiven Zustand, hingegen wird beim positiven Abschluß des Verfahrens durch den Selbsttestprozessor über den Steuerleitungsbus BIZ der Zustandsmultiploxer 20 zurückgesetzt, wodurch der Open-Droin-Transistor 21 wieder sperrt und das Signal am Ausgangspin MR bei extern elngeprügtor Spannung aktiv wird.

Claims (3)

1. Internes Selbsttest- und Redundanzprogrammierungsverfahren für Speicherschaltkreise, bei dem nach Anlegen der Betriebsspannung und Erreichen der internen Stabilität das intern gespeicherte Selbsttestverfahren gestartet wird, wobei die externen Steuereingänge und Adressen sowio die DateneinVDatenausgänge des Speicherschaltkreises verriegelt werden, wobei danach ein verwendeter Selbsttest-Prozessor intern geprüft wird, die Datenwege des Speicherschaltkreises geprüft werden und anschließend die Matrix mit den Speicherzellen geprüft wird, wobei danach die Fehleradressen in einer Registerbank des Selbsttest-Prozessors gespeichert werden und aus der Verteilung der Feh'eradrossen bei Reparierbarkeit die optimale Reduni'anzstruktur ermittelt wird und wobei nach Redundanz-Bitleitungen bzw. -Wortleitungen dem Sei jsttest unterzogen werden, gekennzeichnet dadurch, daß entsprechend der ermittelten Redundanzstruktur eine interne Programmierung von Redundanz-Bitdekodern (6) bzw. von Redundanz-Wortdekodern (7) durchgeführt wird, die löschbare Assoziativspeicherzellen (30) enthalten und die den Redundanz-Bitleitungen (2.4) bzw. den Redundanz-Wortleitungen (2.5) zugeordnet sind, daß bei Redundanzprogrammierung ein zu Beginn des Selbsttestes rückgesetzter Redundanz-Gültigkeits-FF (34; 44) ges&tzt wird, daß die positive Beendigung des Selbsttestverfahrens durch die Freigabe derverriegelten Steuereingänge (R AS; CAS; WE; AO... A9; DIN; DOUT) und ggf. durch ein Signal an einem Ausgangspin (MR) erfolgt und daß bei einer fehlerfreien Speichermatrix (2) ein irreversibles Speicherelement (25) ggf. programmiert wird.

2. Anordnung zur Durchführung des Selbsttest- und Redundanzprogrammierungsverfahrens nach Anspruch 1, wobei die Anordnung aus einem Speicherschaltkruis mit einer Matrix, Sensorverstärkern, Bit- und Wortdel Odern, einer Steuerlogik, Datenein-/Datenausgangsstufen besteht, wobei die Matrix Redundanz-Bit- bzw. Wortleitungen und diesen zugeordnete Redundanz-Bit- bzw. Wortdekoder enthält, wobei weiterhin der Speicherschaltkreis einen Selbsttestprozessor sowie eine Auswerte- und Startlogik enthält, wobei der Selbsttestprozessor einen Mikroprogrammspeicher, eine Steuerlogik, einen Mikroprogramm-Befehlszähler, eine arithmetisch logische Verarbeitungseinheit, eins Registerbank mit einer der Zahl der Redundanzleitungen entsprechenden Anzahl von Registern und eine Tristate-Bustreiberstufe enthält, und Wobei die Auswerte- und Startlogik einen Selbsttest-Zustandsmultiplexer und eine Startlogikschaltung enthält, die mit der Peripherie verknüpft sind, gekennzeichnet dadurch, daß die Prozessorsteuerlogik (14) über einen Steuersignal-Bus (PRST), der die zu ersetzenden Adreß-Signale führt, mit einem Steuersignalregister (19) verbunden ist, daß das Steuersignalregister (19) über einen Spalten-Zeilen-Steuersignalbus (PRSTC; PRSTR) mit den Redundanz-Bit- bzw. Wortdekodern (6; 7) verbunden ist, daß die Redundanz-Bit- bzw. Wortdekoder (6; 7) Assoziativspeicherzellen (3O.n; 40.n) bestehend aus je einer sRAM-Zelle (31) und einem Komparator (32)^e,ntsprechend der Zahl der bei der Organisationsform benötigten Adreß-Leitungyn (A.n; A. n) enthält, daß jedem Redundanz-Bit- bzw. Wortdekoder (6; 7) ein vom zugehörigen Spalten- bzw. Zeilen-Steuersignal-Bus (PRSTC; PRSTR) gesteuerter Schreibsignaldekoder (33; 43) zugeordnet ist, dessen ausgangsseitige Schreibleitung (WRR) mit den Gates der Auswahltransistoren (31.5; 31.6) bzw. (41.5; 41.6) in den •Assoziativspeicherzellen (3O.n; 4O.n) verbunden ist, daß jedem Redundanz-Bit-bzw. Wortdekoder (6; 7) ein Redundanz-Gültigkeits-FF (34; 44) zugeordnet ist, dessen Rücksetzeingang mit einer Steuerleitung (BRES) im Spalten-Zeilen-Steuersignalbus (PRSTC; PRSJR) und dessen Setzeingang mit der Schreibleitung WRR verbunden ist und dessen Ausgang (P) am Gate eines zwischen einer an sich bekannten Redundanz-Auswahlleitung (RAL) in den Redundanz-Bit- bzw. Wortdekodern (6; 7) und Masse (M) angeordneten Transistor anliegt, daß die Auswerte- und Startlogik einen vom Zustandsmultiplexer (20) gesteuerten Open-Drain-Transistor (21) und einen Resetsignaltrigger (22) sowie ggf. weitere Programmiermittel enthalt.

3. Anordnung nach Anspruch 1, gekennzeichnet dadurch, daß der Zustandsmultiplexer (20) über eine Steuerleitung (PREN) mit einer Programmierschaltung (24) verbunden ist, die ausgangsseitig über eine Steuerleitung (IPRST) mit einem irreversiblen Speicherelement (25) verbunden ist und daß das Speicherelement (25) ausgangsseitig mit der Startlogikschaltung (12) verbunden ist.

Hierzu 6 Seiten Zeichnungen