CN1959956A - 具有金属硅化物层的半导体器件的制造方法 - Google Patents
具有金属硅化物层的半导体器件的制造方法 Download PDFInfo
- Publication number
- CN1959956A CN1959956A CNA2006101107730A CN200610110773A CN1959956A CN 1959956 A CN1959956 A CN 1959956A CN A2006101107730 A CNA2006101107730 A CN A2006101107730A CN 200610110773 A CN200610110773 A CN 200610110773A CN 1959956 A CN1959956 A CN 1959956A
- Authority
- CN
- China
- Prior art keywords
- layer
- gate spacer
- spacer layer
- outer peripheral
- semiconductor substrate
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
- 238000000034 method Methods 0.000 title claims abstract description 71
- 239000004065 semiconductor Substances 0.000 title claims abstract description 56
- 229910021332 silicide Inorganic materials 0.000 title claims abstract description 24
- FVBUAEGBCNSCDD-UHFFFAOYSA-N silicide(4-) Chemical compound [Si-4] FVBUAEGBCNSCDD-UHFFFAOYSA-N 0.000 title claims abstract description 24
- 229910052751 metal Inorganic materials 0.000 title claims abstract description 21
- 239000002184 metal Substances 0.000 title claims abstract description 21
- 238000004519 manufacturing process Methods 0.000 title claims abstract description 16
- 125000006850 spacer group Chemical group 0.000 claims abstract description 59
- 239000000758 substrate Substances 0.000 claims abstract description 53
- 238000009413 insulation Methods 0.000 claims abstract description 9
- 230000002093 peripheral effect Effects 0.000 claims description 44
- 230000004888 barrier function Effects 0.000 claims description 26
- 238000001039 wet etching Methods 0.000 claims description 13
- NBIIXXVUZAFLBC-UHFFFAOYSA-N Phosphoric acid Chemical compound OP(O)(O)=O NBIIXXVUZAFLBC-UHFFFAOYSA-N 0.000 claims description 12
- 230000015572 biosynthetic process Effects 0.000 claims description 8
- 239000011248 coating agent Substances 0.000 claims description 8
- 238000000576 coating method Methods 0.000 claims description 8
- AIOWANYIHSOXQY-UHFFFAOYSA-N cobalt silicon Chemical compound [Si].[Co] AIOWANYIHSOXQY-UHFFFAOYSA-N 0.000 claims description 8
- 238000005516 engineering process Methods 0.000 claims description 8
- 238000005530 etching Methods 0.000 claims description 8
- 150000004767 nitrides Chemical class 0.000 claims description 8
- 229910019001 CoSi Inorganic materials 0.000 claims description 6
- 229910000147 aluminium phosphate Inorganic materials 0.000 claims description 6
- 238000001312 dry etching Methods 0.000 claims description 5
- KDLHZDBZIXYQEI-UHFFFAOYSA-N Palladium Chemical compound [Pd] KDLHZDBZIXYQEI-UHFFFAOYSA-N 0.000 claims description 4
- VLJQDHDVZJXNQL-UHFFFAOYSA-N 4-methyl-n-(oxomethylidene)benzenesulfonamide Chemical compound CC1=CC=C(S(=O)(=O)N=C=O)C=C1 VLJQDHDVZJXNQL-UHFFFAOYSA-N 0.000 claims description 2
- 229910005881 NiSi 2 Inorganic materials 0.000 claims description 2
- 229910008484 TiSi Inorganic materials 0.000 claims description 2
- 229910021334 nickel silicide Inorganic materials 0.000 claims description 2
- RUFLMLWJRZAWLJ-UHFFFAOYSA-N nickel silicide Chemical compound [Ni]=[Si]=[Ni] RUFLMLWJRZAWLJ-UHFFFAOYSA-N 0.000 claims description 2
- 229910052763 palladium Inorganic materials 0.000 claims description 2
- 229910021340 platinum monosilicide Inorganic materials 0.000 claims description 2
- 229910021341 titanium silicide Inorganic materials 0.000 claims description 2
- BASFCYQUMIYNBI-UHFFFAOYSA-N platinum Chemical compound [Pt] BASFCYQUMIYNBI-UHFFFAOYSA-N 0.000 claims 2
- 229910052697 platinum Inorganic materials 0.000 claims 1
- 239000010410 layer Substances 0.000 description 146
- 229920002120 photoresistant polymer Polymers 0.000 description 9
- 239000012535 impurity Substances 0.000 description 8
- 230000003647 oxidation Effects 0.000 description 6
- 238000007254 oxidation reaction Methods 0.000 description 6
- 239000000243 solution Substances 0.000 description 6
- 229910017052 cobalt Inorganic materials 0.000 description 5
- 239000010941 cobalt Substances 0.000 description 5
- GUTLYIVDDKVIGB-UHFFFAOYSA-N cobalt atom Chemical compound [Co] GUTLYIVDDKVIGB-UHFFFAOYSA-N 0.000 description 5
- 239000000463 material Substances 0.000 description 4
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 3
- 229910052710 silicon Inorganic materials 0.000 description 3
- 239000010703 silicon Substances 0.000 description 3
- 239000003795 chemical substances by application Substances 0.000 description 2
- 230000000694 effects Effects 0.000 description 2
- -1 especially Substances 0.000 description 2
- 239000005360 phosphosilicate glass Substances 0.000 description 2
- 238000005240 physical vapour deposition Methods 0.000 description 2
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 2
- 229920005591 polysilicon Polymers 0.000 description 2
- 238000004151 rapid thermal annealing Methods 0.000 description 2
- 230000000717 retained effect Effects 0.000 description 2
- 239000010936 titanium Substances 0.000 description 2
- ZXEYZECDXFPJRJ-UHFFFAOYSA-N $l^{3}-silane;platinum Chemical compound [SiH3].[Pt] ZXEYZECDXFPJRJ-UHFFFAOYSA-N 0.000 description 1
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 description 1
- BOTDANWDWHJENH-UHFFFAOYSA-N Tetraethyl orthosilicate Chemical compound CCO[Si](OCC)(OCC)OCC BOTDANWDWHJENH-UHFFFAOYSA-N 0.000 description 1
- RTAQQCXQSZGOHL-UHFFFAOYSA-N Titanium Chemical compound [Ti] RTAQQCXQSZGOHL-UHFFFAOYSA-N 0.000 description 1
- NRTOMJZYCJJWKI-UHFFFAOYSA-N Titanium nitride Chemical compound [Ti]#N NRTOMJZYCJJWKI-UHFFFAOYSA-N 0.000 description 1
- GDFCWFBWQUEQIJ-UHFFFAOYSA-N [B].[P] Chemical compound [B].[P] GDFCWFBWQUEQIJ-UHFFFAOYSA-N 0.000 description 1
- 230000003139 buffering effect Effects 0.000 description 1
- 239000000470 constituent Substances 0.000 description 1
- 230000007850 degeneration Effects 0.000 description 1
- 238000009792 diffusion process Methods 0.000 description 1
- 239000012895 dilution Substances 0.000 description 1
- 238000010790 dilution Methods 0.000 description 1
- 239000002019 doping agent Substances 0.000 description 1
- 239000011229 interlayer Substances 0.000 description 1
- 229910021339 platinum silicide Inorganic materials 0.000 description 1
- 238000006116 polymerization reaction Methods 0.000 description 1
- 238000007086 side reaction Methods 0.000 description 1
- 239000005368 silicate glass Substances 0.000 description 1
- 229910052814 silicon oxide Inorganic materials 0.000 description 1
- QAOWNCQODCNURD-UHFFFAOYSA-N sulfuric acid Substances OS(O)(=O)=O QAOWNCQODCNURD-UHFFFAOYSA-N 0.000 description 1
- 238000010301 surface-oxidation reaction Methods 0.000 description 1
- 229910052719 titanium Inorganic materials 0.000 description 1
- WQJQOUPTWCFRMM-UHFFFAOYSA-N tungsten disilicide Chemical compound [Si]#[W]#[Si] WQJQOUPTWCFRMM-UHFFFAOYSA-N 0.000 description 1
- 229910021342 tungsten silicide Inorganic materials 0.000 description 1
Images
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
- H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
- H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
- H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
- H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
- H01L21/8232—Field-effect technology
- H01L21/8234—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
- H01L21/823418—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type with a particular manufacturing method of the source or drain structures, e.g. specific source or drain implants or silicided source or drain structures or raised source or drain structures
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B99/00—Subject matter not provided for in other groups of this subclass
- H10B99/22—Subject matter not provided for in other groups of this subclass including field-effect components
Landscapes
- Engineering & Computer Science (AREA)
- Physics & Mathematics (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Manufacturing & Machinery (AREA)
- Computer Hardware Design (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Power Engineering (AREA)
- Electrodes Of Semiconductors (AREA)
- Semiconductor Memories (AREA)
- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
- Insulated Gate Type Field-Effect Transistor (AREA)
Abstract
本发明提供了一种具有金属硅化物层的半导体器件的制造方法，包括：形成一结构，该结构包括在半导体衬底上形成的多个栅极堆叠；形成栅极间隔层，其形成在所述半导体衬底上表面上并围绕每个栅极堆叠侧壁；和在所述栅极堆叠之间形成绝缘层。该方法还包括在所述栅极堆叠之间的所述半导体衬底的暴露表面上形成金属硅化物层。
Description
技术领域
本发明涉及一种半导体器件的制造方法，并更具体而言，涉及一种具有金属硅化物层的半导体器件的制造方法。
背景技术
进来，对于半导体器件的高容量、高密度集成和高性能的要求已经迅速增加。然而，半导体器件的集成度的提高导致对图案线宽的进一步减少的需要。结果，n型MOS晶体管或p型MOS晶体管的源/漏区和栅电极在宽度方面呈现逐步减少。由于这个原因，源/漏区和栅电极的表面电阻增加了，并因此变成器件操作特性方面退化的主要原因。因此，为了限制表面电阻的这种增加，金属硅化物层已经放置在源/漏区和栅电极的表面上。
在多种金属硅化物层中，特别地，硅化钴(CoSi2)层具有大约16到18μΩ·cm的相对低的电阻率。硅化钴层甚至在超过800℃的高温下也是稳定的，并因此，能够减少由用于后面的层间介电层，例如磷硅酸盐玻璃(PSG)层或硼磷硅酸盐玻璃(BPSG)层的高温再流工艺引起的热聚积(thermalbudget)。硅化钴层具有与氧化硅层的低活性，并因此，由于副反应而导致器件特性的退化的可能性低。硅化钴层的另一个优点在于，由于其低的掺杂依赖(dopant dependency)的优点，不管器件的类型，它能保持恒定接触电阻。而且，由钴(Co)和主扩散体(main diffuser)构成的硅化钴层水平地形成。这具有限制源漏之间的短路(short)的发生，并消除关于等离子体蚀刻工艺的大部分损害的作用。所以，硅化钴层(CoSi2)基本没有损害的风险，即使进行了额外的蚀刻以形成位线接触孔。
然而，尽管上述的很多优点，当它应用到半导体器件，更具体而言，诸如动态随机存储器(DRAM)的半导体存储器时，硅化钴层遇到下列的问题。例如，当进行自对准接触(SAC)蚀刻工艺以暴露在外围区域中的衬底的表面时，为了保护栅极导电层，预先利用氮化物层，围绕栅极堆叠的侧壁形成栅极间隔层。然而，当进行自对准接触蚀刻工艺以打开用于硅化钴层(CoSi2)的形成的外围区域时，可能冲击了栅极间隔层。更坏的情况，可能移除栅极间隔层，并因此，出现自对准接触失效。这导致器件故障问题。此外，蚀刻工艺可能导致硅衬底损耗，同时，源/漏区掺杂损耗，从而不可能在整个晶片获得均匀的晶体管特性分布。
发明内容
所以，考虑到上述问题，已经制造了本发明，本发明提供了一种具有金属硅化物层的半导体器件的制造方法。
根据本发明的一实施例，半导体器件的制造方法包括：形成一结构，包括在半导体衬底上形成的多个栅极堆叠、形成在半导体衬底上表面上并围绕每个栅极堆叠的侧壁的栅极间隔层和在栅极堆叠之间的绝缘层；通过移除绝缘层暴露栅极间隔层；在栅极间隔层上形成牺牲绝缘层；移除在半导体的上表面上形成的栅极间隔层上的部分牺牲绝缘层，同时保留在围绕每个堆叠的侧壁形成的栅极间隔层上的牺牲绝缘层的剩余部分；通过移除半导体衬底上的栅极间隔层而暴露栅极堆叠之间的半导体衬底；和在栅极堆叠之间的半导体衬底的暴露表面上形成金属硅化物层。
在一些实施例中，通过蚀刻工艺进行栅极间隔层的暴露，控制该蚀刻工艺使得绝缘层和栅极间隔层的蚀刻速度比是在从约13∶1到约30∶1的范围内。
在一些实施例中，牺牲绝缘层可以具有约30到约150的厚度。
在一些实施例中，通过薄层(blanket)干法蚀刻工艺进行移除部分牺牲层。
在一些实施例中，可以进行暴露半导体衬底，使得围绕每个栅极堆叠的侧壁形成的栅极间隔层在移除半导体衬底上的栅极间隔层期间被牺牲绝缘层保护。
在一些实施例中，栅极间隔层可以由氮化物层形成，牺牲绝缘层可以由氧化物层形成。
在一些实施例中，可以利用湿法蚀刻工艺进行暴露半导体衬底。
在一些实施例中，可以利用磷酸溶液(H3PO4)进行湿法蚀刻工艺。
在一些实施例中，半导体器件的制造方法还可以包括：进行第二湿法工艺以在湿法蚀刻工艺之前和之后移除氧化物层。
根据本发明的另一实施例，一种半导体器件的制造方法，包括：在具有单元区域和外围区域的半导体衬底上形成多个栅极堆叠；围绕在单元区域中的每个栅极堆叠的侧壁形成栅极间隔层，和在外围区域中在半导体衬底表面上及围绕每个栅极堆叠的侧壁形成栅极间隔层；在栅极堆叠之间填充绝缘层；移除单元区域中的绝缘层，和在单元区域中的栅极堆叠之间形成多个层位插头；利用掩模层图案作为蚀刻掩模移除在外围区域中的绝缘层，配置掩模层图案以暴露外围区域同时覆盖所述单元区域；在全部具有多个层位插头的单元区域和没有绝缘层的外围区域形成牺牲绝缘层；移除在单元区域上形成的牺牲绝缘层和在外围区域中的衬底上的牺牲绝缘层，以暴露在外围区域中的半导体衬底表面上形成的栅极间隔层；移除在外围区域中的暴露的栅极间隔层，以暴露在外围区域中的栅极堆叠之间的半导体衬底；和在外围区域中的半导体衬底的暴露的表面上形成金属硅化物层。
在一些实施例中，半导体器件的制造方法还可以包括：在进行移除外围区域中的绝缘层之前，在衬底的整个表面上形成缓冲绝缘层。
在一些实施例中，牺牲绝缘层可以具有约30到约150的厚度。
在一些实施例中，栅极间隔层可以由氮化物层形成，牺牲绝缘层可以由高温氧化物层形成。
在一些实施例中，可以利用湿法蚀刻工艺进行移除牺牲绝缘层。
在一些实施例中，可以利用磷酸溶液(H3PO4)进行湿法蚀刻工艺。
在一些实施例中，半导体器件的制造方法还可以包括：进行第二湿法工艺，以在湿法蚀刻工艺之前和之后移除氧化物层。
在一些实施例中，可以进行移除外围区域中的暴露的栅极间隔层的步骤，使得围绕每个栅极堆叠的侧壁形成的栅极间隔层在移除半导体衬底上的栅极间隔层期间被牺牲绝缘层保护。
附图说明
从下列结合附图的详细描述，本发明的上述及很多其它特性将得到更明显地理解，其中：
图1到10是示出了根据本发明实施例的具有金属硅化物层的半导体器件的制造方法的剖面图。
具体实施方式
现在，参照附图将说明本发明的优选实施例。
图1到10根据本发明实施例说明了具有金属硅化物层的半导体器件的制造方法。
首先参照图1，多个栅极堆叠110形成在半导体衬底100上以彼此分离。半导体衬底100分为单元区域和外围区域。半导体衬底100具有形成在其上表面的预定区域的多个杂质区域102。杂质区域102作为源/漏区。特别地，在外围区域中的杂质区102是p+型杂质区以形成p沟道型晶体管。因此，在n沟道型晶体管的情况下，n+型杂质区设置在外围区域。虽然图中没有示出在单元区域中的杂质区，但最好是n+型杂质区以与外围区域相同的方式设置在单元区域中。
每个栅极堆叠110包括栅极氧化层图案111、多晶硅层图案112、硅化钨层图案113和硬掩模氮化物层图案114，他们依次沉积但不限于此顺序，且根据器件类型可以采用其它层材料或结构。在形成栅极堆叠110之后，围绕栅极堆叠110的侧壁形成了栅极间隔层120。在此情形，除了栅极堆叠110的侧壁，栅极间隔层120也形成在外围区域中的各个杂质区102的表面上。在下文中，存在于除了栅极堆叠110的侧壁的剩余区域中的栅极间隔层120被称为“底栅间隔层120”。
接着，绝缘层130沉积在所得的整个表面上，以填补栅极堆叠之间的真空区。然后，用于仅暴露单元区域的掩模层图案(未示出)用于移除在单元区域中的绝缘层130的暴露部分。可以通过自对准接触(SAC)工艺进行绝缘层130的移除，并因此，在单元区域中的栅极堆叠110之间形成自对准接触孔。接着，诸如多晶硅层的层位插头(landing plug)导电层填补自对准接触孔，且进行回蚀或平面化工艺以形成彼此分离开的多个层位插头140。在单元区域中的层位插头140的形成期间，外围区域被掩模层图案(未示出)覆盖，且所以绝缘层130保留在外围区域中的栅极堆叠110之间。在形成层位插头140之后，移除了在外围区域中的掩模层图案。
接着，参照图2，在整个单元区域和外围区域中形成缓冲绝缘层150。缓冲绝缘层150由具有约100到约1000的厚度的低压四乙基原硅酸盐(LP-TEOS)氧化物层形成。在一些实施例中，其它绝缘层可以用作缓冲，或不使用绝缘层。
然后，参照图3，光致抗蚀剂层图案160形成在缓冲绝缘层150上。光致抗蚀剂层图案160具有用于把外围区域暴露到外部的开口162。即，单元区域被光致抗蚀剂层图案160覆盖，然而外围区域被光致抗蚀剂层图案160的开口162暴露到外部。在一些实施例中，可以用硬掩模层图案代替光致抗蚀剂层图案160。
参照图4，利用光致抗蚀剂层图案160作为蚀刻掩模，依次移除了在外围区域中被暴露到外部的缓冲绝缘层150和在栅极堆叠110之间的绝缘层130。为了连续移除层150和130，控制蚀刻工艺使得绝缘层130与栅极间隔层120的蚀刻速度比是在从13∶1到30∶1的范围内，且在外围区域中的底栅间隔层120的上表面用作蚀刻停止层。在一些实施例中，绝缘层130可以按预定厚度部分地留在底栅间隔层120上。在此情形，剩余绝缘层130的厚度可以少于大约30。对于底栅间隔层120不进行蚀刻工艺，且所以，围绕栅极堆叠110的侧壁形成的栅极间隔层120不会有由于蚀刻工艺而损坏的风险。在完成蚀刻工艺之后，通过剥除(stripping)法移除了光致抗蚀剂层图案160。同时，为了防止无意的光致抗蚀剂层图案160的起皱(lifting)，利用干法蚀刻法进行蚀刻工艺。在一些实施例中，外围区域中的每个栅极堆叠分别具有约350nm到约650nm的宽度和约350nm到约600nm的高度。所以，如果在临界尺寸使用湿法蚀刻法，可能引起横向冲击，结果是光致抗蚀剂层图案160的起皱。
参照图5，牺牲绝缘层170形成在所得物的整个表面上。牺牲绝缘层170形成在单元区域中的缓冲绝缘层150上和外围区域中的栅极堆叠110及栅极间隔层120上。在用于移除底栅间隔层120的下列工艺中，牺牲绝缘层170用以保护围绕栅极堆叠110的侧壁形成的栅极间隔层120。因此，牺牲绝缘层170由具有关于栅极间隔层120的构成材料的足够的蚀刻速度比的材料制成。例如，当栅极间隔层120由氮化物层形成时，牺牲绝缘层170可以由氧化物层，更具体而言，高温氧化物(HTO)层形成。在一些实施例中，牺牲绝缘层170的厚度是在从约30到约150的范围内。
参照图6，进行薄层(blanket)干法蚀刻法以移除形成在单元区域中的缓冲绝缘层150上的牺牲绝缘层170，并移除在外围区域中的底栅间隔层120和在栅极堆叠110的上表面上的牺牲绝缘层170。当使用干法蚀刻法时，底栅间隔层120被暴露到外部，但是在围绕栅极堆叠110的侧壁的栅极间隔层120上形成的牺牲绝缘层170按预定的厚度保留。
参照图7，为了移除由本地氧化物层形成的剩余的牺牲绝缘层，图6的所得物被浸进按约300∶1的比例稀释的缓冲氧化物蚀刻剂(BOE)中约2秒到约10秒。然后，所得物被再次浸进具有大约160℃的温度的磷酸溶液(H3PO4)约2分钟到约10分钟，以移除暴露的底栅间隔层120。如果栅极间隔层120不是由氮化物层形成，可以使用其它溶液代替磷酸溶液(H3PO4)。在底栅间隔层120的移除期间，围绕栅极堆叠110的侧壁形成的栅极间隔层120被牺牲绝缘层170保护。虽然图7没有示出形成在围绕栅极堆叠110的侧壁的栅极间隔层120上的牺牲绝缘层170，根据一些实施例，牺牲绝缘层170可以按预定厚度保留。为了完全暴露半导体衬底100的杂质区102，所得物被浸进缓冲氧化物蚀刻剂(BOE)约2秒到约20秒。
参照图8，金属层180形成在所得物的整个表面上，使得金属硅化物层形成在外围区域中的杂质区102上。金属硅化物层可以由硅化钴层(CoSi2)、硅化钛层(TiSi2)、硅化镍层(NiSi2)、硅化铂(PtSi2)、硅化钯层(PaSi2)和/或其组合构成。在一些实施例中，当使用硅化钴层(CoSi2)时，利用物理气相沉积(PVD)法，金属层180由具有约80到约250厚度的钴(Co)层形成。
参照图9，氧化限制层190形成在金属层180上以限制表面氧化。在一些实施例中，氧化限制层190由具有约50到约100厚度的钛/氮化钛(Ti/TiN)层形成。在其它实施例中，氧化限制层190具有约100到约200厚度。然而，在其它实施例中，可以使用其它材料层或不使用氧化限制层。
参照图10，在从约600℃到约1000℃的温度范围内进行硅化物工艺，更具体而言，快速热退火(RTA)工艺约5秒到约20秒，以形成金属硅化物层200。然后，利用标准净化-1(SC-1)或硫酸过氧化物混合剂(SPM)溶液，移除氧化限制层190和剩余的非反应金属层180。
由上述描述可见，本发明提供了一种具有金属硅化物层的半导体器件的制造方法，其中在移除外围区域中相邻的栅极堆叠之间的绝缘层之后，牺牲绝缘层沉积在围绕每个栅极堆叠的侧壁形成的栅极间隔层上和半导体衬底上表面上，从而当移除在衬底上表面上的剩余的栅极间隔层时，围绕栅极堆叠的侧壁形成的栅极间隔层可以被牺牲绝缘层保护。结果，本发明可以防止对围绕栅极堆叠的侧壁形成的栅极间隔层的损坏，并减少由于蚀刻工艺导致的半导体衬底的损耗。
虽然为了示例的目的，已经公开了本发明的实施例，但是本领域的技术人员将认识到，不离开所附权利要求所公开的本发明的精神和范围，各种改进、附加和替换是可能的。
Claims (21)
1.一种半导体器件的制造方法，包括：
形成一结构，所述结构包括在半导体衬底上形成的多个栅极堆叠、形成在所述半导体衬底上表面上并围绕每个栅极堆叠的侧壁的栅极间隔层、和在所述栅极堆叠之间的绝缘层；
通过移除所述绝缘层暴露所述栅极间隔层；
在所述栅极间隔层上形成牺牲绝缘层；
移除在所述栅极间隔层上提供的部分所述牺牲绝缘层，同时保留围绕所述每个堆叠的侧壁形成的所述栅极间隔层上的所述牺牲绝缘层的剩余部分；
通过移除在所述半导体衬底上提供的所述栅极间隔层而暴露在所述栅极堆叠之间的所述半导体衬底；和
在所述栅极堆叠之间的半导体衬底的暴露表面上形成硅化物层。
2.根据权利要求1所述的方法，其中每个栅极堆叠具有约350nm到约650nm的宽度和约350nm到约600nm的高度。
3.根据权利要求1所述的方法，其中所述硅化物层是从硅化钴层(CoSi2)、硅化钛层(TiSi2)、硅化镍层(NiSi2)、硅化铂层(PtSi2)、硅化钯层(PaSi2)及其组合构成的组中选出的一种。
4.根据权利要求1所述的方法，其中所述硅化物层的厚度是约80到约250。
5.根据权利要求1所述的方法，其中通过蚀刻工艺进行所述栅极间隔层的暴露，控制该蚀刻工艺使得所述绝缘层和栅极间隔层的蚀刻速度比是在从约13∶1到30∶1的范围内。
6.根据权利要求1所述的方法，其中所述牺牲绝缘层形成为约30到约150的厚度。
7.根据权利要求1所述的方法，其中通过薄层干法蚀刻(blanket dryetching)工艺进行移除部分所述牺牲层。
8.根据权利要求1所述的方法，其中进行了所述半导体衬底的暴露，使得围绕所述每个栅极堆叠的侧壁形成的所述栅极间隔层在移除所述栅极间隔层期间被所述牺牲绝缘层保护。
9.根据权利要求1所述的方法，其中所述栅极间隔层包括氮化物层，所述牺牲绝缘层包括氧化物层。
10.根据权利要求1所述的方法，其中利用湿法蚀刻工艺进行所述半导体衬底的暴露。
11.根据权利要求10所述的方法，其中利用磷酸溶液(H3PO4)进行所述湿法蚀刻工艺。
12.根据权利要求10所述的方法，还包括：
进行第二湿法蚀刻工艺以在进行所述湿法蚀刻工艺之前和之后移除氧化物层。
13.一种半导体器件的制造方法，包括：
在具有单元区域和外围区域的半导体衬底上形成多个栅极堆叠；
在所述单元区域中，围绕每个栅极堆叠的侧壁形成栅极间隔层，在所述外围区域中，在所述半导体衬底表面上及围绕每个栅极堆叠的侧壁形成所述栅极间隔层；
在所述栅极堆叠之间填充绝缘层；
移除所述单元区域中的所述绝缘层，和在所述单元区域中的所述栅极堆叠之间形成多个层位插头(landing plug)；
利用掩模层图案作为蚀刻掩模移除在所述外围区域中的所述绝缘层，配置所述掩模层图案以暴露所述外围区域同时覆盖所述单元区域；
在全部具有多个层位插头的所述单元区域和没有绝缘层的所述外围区域形成牺牲绝缘层；
移除在所述单元区域上形成的所述牺牲绝缘层和在所述外围区域中的衬底上的所述牺牲绝缘层，以暴露在所述外围区域中的所述半导体衬底表面上形成的所述栅极间隔层；
移除在所述外围区域中的暴露的栅极间隔层，以暴露在所述外围区域中的栅极堆叠之间的半导体衬底；和
在所述外围区域中的半导体衬底的暴露表面上形成金属硅化物层。
14.根据权利要求13所述的方法，其中每个栅极堆叠具有约350nm到约650nm的宽度和约350nm到约600nm的高度。
15.根据权利要求13所述的方法，还包括：
在进行移除所述外围区域中的所述绝缘层之前，在所述衬底的整个表面上形成缓冲绝缘层。
16.根据权利要求13所述的方法，其中所述牺牲绝缘层形成为约30到约150的厚度。
17.根据权利要求13所述的方法，其中所述栅极间隔层包括氮化物层，牺牲绝缘层包括高温氧化物层。
18.根据权利要求13所述的方法，其中利用湿法蚀刻工艺进行移除所述牺牲绝缘层。
19.根据权利要求17所述的方法，其中利用磷酸溶液(H3PO4)进行所述湿法蚀刻工艺。
20.根据权利要求17所述的方法，还包括：
进行第二湿法工艺以在所述湿法蚀刻工艺之前和之后移除氧化物层。
21.根据权利要求13所述的方法，其中进行移除所述外围区域中的所述暴露的栅极间隔层，使得围绕所述每个栅极堆叠的侧壁形成的所述栅极间隔层在移除所述半导体衬底上的所述栅极间隔层期间被所述牺牲绝缘层保护。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1020050103346A KR100654000B1 (ko) | 2005-10-31 | 2005-10-31 | 금속실리사이드막을 갖는 반도체소자의 제조방법 |
| KR103346/05 | 2005-10-31 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| CN1959956A true CN1959956A (zh) | 2007-05-09 |
| CN100483684C CN100483684C (zh) | 2009-04-29 |
Family
ID=37732105
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| CNB2006101107730A Expired - Fee Related CN100483684C (zh) | 2005-10-31 | 2006-08-11 | 具有金属硅化物层的半导体器件的制造方法 |
Country Status (4)
| Country | Link |
|---|---|
| US (1) | US7566603B2 (zh) |
| JP (1) | JP2007129189A (zh) |
| KR (1) | KR100654000B1 (zh) |
| CN (1) | CN100483684C (zh) |
Families Citing this family (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100654000B1 (ko) * | 2005-10-31 | 2006-12-06 | 주식회사 하이닉스반도체 | 금속실리사이드막을 갖는 반도체소자의 제조방법 |
| KR100703984B1 (ko) * | 2006-03-22 | 2007-04-09 | 삼성전자주식회사 | 반도체 집적 회로 장치의 제조 방법 및 그 구조 |
| KR100843550B1 (ko) * | 2006-11-06 | 2008-07-04 | 삼성전자주식회사 | 비휘발성 메모리 장치 및 그 제조방법 |
| TWI411063B (zh) * | 2009-12-11 | 2013-10-01 | Winbond Electronics Corp | 記憶體的製造方法 |
Family Cites Families (25)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH09264697A (ja) | 1996-03-28 | 1997-10-07 | Matsushita Electric Works Ltd | 熱交換器 |
| JP3077630B2 (ja) * | 1997-06-05 | 2000-08-14 | 日本電気株式会社 | 半導体装置およびその製造方法 |
| JPH11103055A (ja) | 1997-09-29 | 1999-04-13 | Sanyo Electric Co Ltd | 半導体装置およびその製造方法 |
| US6025255A (en) * | 1998-06-25 | 2000-02-15 | Vanguard International Semiconductor Corporation | Two-step etching process for forming self-aligned contacts |
| JP2000150824A (ja) * | 1998-11-12 | 2000-05-30 | Nec Corp | 半導体記憶装置とその製造方法 |
| KR100352909B1 (ko) * | 2000-03-17 | 2002-09-16 | 삼성전자 주식회사 | 반도체소자의 자기정렬 콘택 구조체 형성방법 및 그에의해 형성된 자기정렬 콘택 구조체 |
| US6638843B1 (en) * | 2000-03-23 | 2003-10-28 | Micron Technology, Inc. | Method for forming a silicide gate stack for use in a self-aligned contact etch |
| JP3530104B2 (ja) * | 2000-04-19 | 2004-05-24 | 沖電気工業株式会社 | 半導体集積回路装置の製造方法 |
| US6306713B1 (en) * | 2000-10-10 | 2001-10-23 | Advanced Micro Devices, Inc. | Method for forming self-aligned contacts and local interconnects for salicided gates using a secondary spacer |
| US6306707B1 (en) * | 2000-11-20 | 2001-10-23 | Adanced Micro Devices, Inc. | Double layer hard mask process to improve oxide quality for non-volatile flash memory products |
| JP2003258129A (ja) * | 2002-03-01 | 2003-09-12 | Seiko Epson Corp | 不揮発性記憶装置の製造方法 |
| JP2003332567A (ja) * | 2002-05-14 | 2003-11-21 | Fujitsu Ltd | 半導体装置の製造方法 |
| KR100429886B1 (ko) * | 2002-05-15 | 2004-05-03 | 삼성전자주식회사 | 균일한 실리사이드 접합을 갖는 집적 회로 반도체 소자 및그 제조방법 |
| JP4014447B2 (ja) | 2002-05-23 | 2007-11-28 | 富士通テン株式会社 | ナビゲーション装置 |
| KR100493025B1 (ko) * | 2002-08-07 | 2005-06-07 | 삼성전자주식회사 | 반도체 메모리 장치의 제조 방법 |
| KR100518536B1 (ko) * | 2002-08-07 | 2005-10-04 | 삼성전자주식회사 | 반도체 소자의 표면 평탄화 방법과 그에 따라 제조된반도체 소자 |
| KR100437011B1 (ko) * | 2002-08-27 | 2004-06-23 | 삼성전자주식회사 | 금속실리사이드막을 갖는 반도체 소자의 형성방법 |
| KR100467023B1 (ko) * | 2002-10-31 | 2005-01-24 | 삼성전자주식회사 | 자기 정렬 접촉 구조 및 그 형성 방법 |
| KR100479604B1 (ko) * | 2003-03-21 | 2005-03-31 | 주식회사 하이닉스반도체 | 반도체 소자의 제조 방법 |
| JP2005109381A (ja) | 2003-10-02 | 2005-04-21 | Oki Electric Ind Co Ltd | 半導体装置の製造方法 |
| JP2005159335A (ja) * | 2003-10-29 | 2005-06-16 | Sanyo Electric Co Ltd | 半導体装置の製造方法 |
| DE10360000B4 (de) * | 2003-12-19 | 2009-12-10 | Advanced Micro Devices, Inc., Sunnyvale | Abstandselement für eine Gateelektrode mit Zugspannung eines Transistorelements und ein Verfahren zur Herstellung |
| KR100576463B1 (ko) * | 2003-12-24 | 2006-05-08 | 주식회사 하이닉스반도체 | 반도체소자의 콘택 형성방법 |
| KR100641993B1 (ko) * | 2004-12-15 | 2006-11-02 | 동부일렉트로닉스 주식회사 | 고유전율의 절연막을 갖는 씨모스 이미지 센서의 제조 방법 |
| KR100654000B1 (ko) * | 2005-10-31 | 2006-12-06 | 주식회사 하이닉스반도체 | 금속실리사이드막을 갖는 반도체소자의 제조방법 |
-
2005
- 2005-10-31 KR KR1020050103346A patent/KR100654000B1/ko not_active IP Right Cessation
-
2006
- 2006-07-12 US US11/486,159 patent/US7566603B2/en not_active Expired - Fee Related
- 2006-08-02 JP JP2006210515A patent/JP2007129189A/ja active Pending
- 2006-08-11 CN CNB2006101107730A patent/CN100483684C/zh not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| KR100654000B1 (ko) | 2006-12-06 |
| JP2007129189A (ja) | 2007-05-24 |
| US20070117295A1 (en) | 2007-05-24 |
| US7566603B2 (en) | 2009-07-28 |
| CN100483684C (zh) | 2009-04-29 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US7846826B2 (en) | Method of manufacturing a semiconductor device with multilayer sidewall | |
| US9882015B2 (en) | Transistors, semiconductor devices, and electronic devices including transistor gates with conductive elements including cobalt silicide | |
| US6599795B2 (en) | Method of manufacturing semiconductor device including a step of forming a silicide layer, and semiconductor device manufactured thereby | |
| US20070145491A1 (en) | Semiconductor device and method of manufacture | |
| CN100483684C (zh) | 具有金属硅化物层的半导体器件的制造方法 | |
| KR20090008675A (ko) | 반도체 장치의 배선 구조물 및 이의 형성 방법 | |
| US20100123190A1 (en) | Semiconductor device and method for manufacturing the same | |
| US6306760B1 (en) | Method of forming a self-aligned contact hole on a semiconductor wafer | |
| US6136675A (en) | Method for forming gate terminal | |
| JP4950373B2 (ja) | 半導体製造方法 | |
| KR100390042B1 (ko) | 반도체 소자의 비트라인 형성 방법 | |
| KR20080002480A (ko) | 반도체 소자의 제조방법 | |
| KR100713927B1 (ko) | 반도체 소자의 제조방법 | |
| KR100688059B1 (ko) | 반도체 소자 제조 방법 | |
| KR100771537B1 (ko) | 금속실리사이드막을 갖는 반도체소자의 제조방법 | |
| KR100791691B1 (ko) | 모스 트랜지스터 구조 및 그 제조 방법 | |
| KR20040049121A (ko) | 디램 장치 트랜지스터의 게이트 스페이서 형성 방법 | |
| KR100762236B1 (ko) | 반도체 소자의 트랜지스터 형성방법 | |
| KR100670708B1 (ko) | 반도체 소자의 비트라인 제조 방법 | |
| KR100668859B1 (ko) | 반도체 소자의 제조방법 | |
| KR100452274B1 (ko) | 불 휘발성 메모리 셀의 게이트 전극 형성 방법 | |
| KR20040040685A (ko) | 무경계 콘택을 포함하는 반도체 장치의 로컬 살리시데이션방법 | |
| KR20090036978A (ko) | 반도체소자의 컨택 형성방법 | |
| KR20010011651A (ko) | 반도체장치의 콘택 형성방법 | |
| KR20030050671A (ko) | 반도체소자의 제조 방법 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| C06 | Publication | ||
| PB01 | Publication | ||
| C10 | Entry into substantive examination | ||
| SE01 | Entry into force of request for substantive examination | ||
| C14 | Grant of patent or utility model | ||
| GR01 | Patent grant | ||
| C17 | Cessation of patent right | ||
| CF01 | Termination of patent right due to non-payment of annual fee |
Granted publication date: 20090429 Termination date: 20130811 |