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KR100518536B1 - 반도체 소자의 표면 평탄화 방법과 그에 따라 제조된반도체 소자 - Google Patents

반도체 소자의 표면 평탄화 방법과 그에 따라 제조된반도체 소자 Download PDF

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KR100518536B1
KR100518536B1 KR10-2002-0046575A KR20020046575A KR100518536B1 KR 100518536 B1 KR100518536 B1 KR 100518536B1 KR 20020046575 A KR20020046575 A KR 20020046575A KR 100518536 B1 KR100518536 B1 KR 100518536B1
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South Korea
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이재동
한용필
홍창기
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삼성전자주식회사
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Abstract

CMP 공정을 이용한 표면 평탄화시 트랜치등의 함몰영역의 폭의 차이와 식각선택비에 따라 발생되는 디싱현상을 효과적으로 방지할 수 있는 반도체 소자의 표면 평탄화 방법 및 그에 따라 제조된 반도체 소자가 개시된다. 본 발명의 표면 평탄화 방법은, 기저물질층 상에 형성된 식각방지층 패턴을 이용하여 기저물질층에 함몰영역을 형성한 후, 상기 식각방지층 패턴 상에 매개물질층을 형성한다. 이어서, 상기 함몰영역을 매립하면서 상기 매개물질층 상으로 소정의 높이가 되도록, 화학기계적 연마공정시 상기 매개물질층에 비하여 연마 제거속도가 작은 매립물질층을 형성한 후, 상기 매개물질층의 표면이 노출될 때까지 상기 매립물질층을 화학기계적 연마공정에 의해 제거하고, 계속하여 상기 식각방지층 패턴의 표면이 노출될 때까지 상기 매개물질층 및 매립물질층을 화학기계적 연마공정에 의해 평탄화한다.

Description

반도체 소자의 표면 평탄화 방법과 그에 따라 제조된 반도체 소자{Method of planarizing the surface of semiconductor device and semiconductor device manufactured by the same}
본 발명은 반도체 소자의 표면 평탄화 방법 및 그에 따라 제조된 반도체 소자에 관한 것으로서, 보다 상세하게는 화학기계적 연마(Chemical Mechanical Polishing; CMP) 공정을 수행하여 반도체 소자의 표면을 평탄화할 때 발생되는 디싱(Dishing) 현상을 방지하여 평탄도를 높힐 수 있는 반도체 소자의 표면 평탄화 방법 및 그에 따라 제조된 반도체 소자에 관한 것이다.
반도체 소자의 고밀도화, 미세화 및 배선구조의 다층화에 따라 반도체소자의 표면단차가 증가하게 되었고, 이러한 표면단차를 평탄화하기 위해 SOG(Spin On Glass) 공정, 에치백 공정 및 CMP 공정 기술등이 사용되고 있다.
CMP 기술은 웨이퍼의 표면과 연마 패드의 표면을 접촉하도록 한 상태에서 연마액인 슬러리를 공급하여 웨이퍼 표면을 화학적으로 반응시키면서 동시에 연마 패드와 웨이퍼를 상대운동시켜 물리적으로 웨이퍼 표면의 요철부분을 평탄화하는 광역 평탄화 기술이다.
도 1 및 도 2는 STI(Shallow Trench Isolation) 공정에서 트랜치내에 산화막을 매립한 후 CMP 공정으로 표면을 평탄화하여 반도체소자가 동작하는 활성영역과비활성영역인 필드 영역을 분리하는 종래의 일반적인 방법을 나타내는 공정단면도들이다.
도 1을 참조하면, 실리콘 기판(10)상에 CMP 공정에 대한 식각방지층(12)으로서, 실리콘나이트라이드층을 형성한 후, 포토레지스트층(도시안됨)을 이용한 소정의 포토리소그라피 공정을 수행하여 트랜치가 형성될 영역을 한정하는 식각방지층(12) 패턴을 형성한다. 이어서, 식각방지층(12) 패턴을 식각마스크로 이용하여 실리콘 기판(10)을 식각하여 소정 깊이를 갖는 트랜치영역(14)을 형성한다. 이어서, 트랜치영역(14)을 포함한 실리콘기판(10)의 전면에 실리콘옥사이드층(16)을 증착하여 트랜치영역(14)을 매립한다. 일반적으로 트랜치영역(14)내에는 전술한 바와 같이 갭필(gapfill) 특성이 우수한 옥사이드층이 매립된다.
도 1에서, 실리콘나이트라이드층을 형성하기 전에 패드산화층을 일반적으로 더 형성할 수 있으며, 트랜치영역(14)내에 실리콘옥사이드층(16)을 증착하기 전에 트랜치영역(14)의 바닥 및 측벽에 열산화층을 더 형성하거나 라이너층을 더 형성할 수도 있다.
도 2를 참조하면, 실리콘옥사이드층(16)에 대한 CMP 공정을 수행하여 식각방지층(12)이 노출되도록 한다. 이후, 식각방지층(12)을 제거하면 실리콘기판(10)내의 트랜칭영역(14)내에 실리콘옥사이드층(16a)이 매립된 소자분리를 위한 필드영역이 형성된다.
그러나, 실리콘기판(10)에는 트랜치영역(14)이 미리 디자인된 회로 설계에 따라 다양한 폭을 가지며 복수개가 형성된다. 이때 CMP 공정시 트랜치영역(14)의 폭이 넓은 경우에는 트랜치영역(14)내에 매립된 실리콘옥사이드층(16)이 많이 잔류하게 되며, 이러한 잔류하는 실리콘옥사이드층(16)을 제거하기 위하여 통상적으로 과도한 연마를 실시하게 되며, 이때 폭이 상대적으로 좁은 트랜치영역(14) 내의 실리콘옥사이드층(16)은 과도하게 제거되어 도 2에서 보여지는 바와 같이 표면으로부터 오목하게 되는 디싱(dishing)이 발생하게 된다.
이러한 디싱 현상은 실리콘기판의 표면 평탄도를 악화시키는 것이기 때문에 후속되어 형성되는 반도체소자의 형성시 불량요인이 되어 CMP 공정시 억제되는 것이 요구되어진다.
본 발명이 이루고자 하는 기술적 과제는, CMP 공정을 이용한 표면 평탄화시 트랜치등의 함몰영역의 폭의 차이와 식각선택비에 따라 발생되는 디싱현상을 효과적으로 방지할 수 있는 반도체 소자의 표면 평탄화 방법을 제공하는 데 있다.
본 발명이 이루고자 하는 다른 기술적 과제는, CMP 공정을 이용한 표면 평탄화시 트랜치등의 함몰영역의 폭의 차이와 식각선택비에 따라 발생되는 디싱현상이 효과적으로 방지된 반도체 소자를 제공하는 데 있다.
상기 본 발명의 목적을 달성하기 위한 본 발명에 따른 반도체 소자의 표면 평탄화 방법은, 기저물질층 상에 형성된 식각방지층 패턴을 이용하여 기저물질층에 함몰영역을 형성한 후, 상기 식각방지층 패턴 상에 매개물질층을 형성한다. 이어서, 상기 함몰영역을 매립하면서 상기 매개물질층 상으로 소정의 높이가 되도록, 화학기계적 연마공정시 상기 매개물질층에 비하여 연마 제거속도가 작은 매립물질층을 형성한 후, 상기 매개물질층의 표면이 노출될 때까지 상기 매립물질층을 화학기계적 연마공정에 의해 제거하고, 계속하여 상기 식각방지층 패턴의 표면이 노출될 때까지 상기 매개물질층 및 매립물질층을 화학기계적 연마공정에 의해 평탄화한다.
한편, 상기 식각방지층 패턴 상에 매개물질층을 형성하는 단계는 증착분위기에 노출된 기판의 전면에 대해서 수행함으로써 상기 함몰영역내에도 상기 매개물질층이 함께 형성될 수도 있으며, 함몰영역내에 매개물질층이 형성되지 않게 하거나 함몰영역내에 형성된 매개물질층만을 제거할 수도 있다.
상기 기저물질층은 실리콘 기판 자체일 수 있으며, 이때 상기 함몰영역은 상기 기저물질층에 소정의 깊이를 갖는 트랜치영역이 될 수 있다. 또한, 상기 기저물질층은 실리콘 기판상에 형성된 특정의 절연물질층 또는 도전물질층일 수 있으며, 상기 함몰영역은 상기 기저물질층을 관통하거나 또는 소정의 깊이를 갖는 트랜치영역일 수 있다.
바람직하게는, 상기 식각방지층으로서 실리콘나이트라이드층을 사용하며, 상기 매립물질층으로서 옥사이드층, 예를 들어 PE-TEOS층, HDP 옥사이드층 및 USG층 중의 어느 하나를 사용할 수 있으며, 상기 매개물질층으로서 BPSG층을 사용할 수 있다.
상기 화학기계적 연마공정시 상기 BPSG층과 상기 옥사이드층의 연마 제거속도비가 적어도 10:1 이상이 되도록 상기 화학기계적 연마공정의 공정조건을 조절하는 것이 바람직하며, 상기 화학기계적 연마공정시 사용되는 슬러리는 세리아계열의 연마제를 사용하는 것이 바람직하며, 또한 상기 슬러리에는 첨가제로서 APC(Ammonium Polycarboxylate)를 예를 들어, 2.0 내지 4.5 중량%의 농도가 되도록 하는 것이 적절하다.
한편, 상기 본 발명의 다른 목적을 달성하기 위한 본 발명에 따른 반도체 소자는, 함몰영역이 형성된 기저물질층이 존재하며, 상기 함몰영역의 바닥에 매개물질층이 형성되어 있으며, 상기 함몰영역을 매립하면서 그 표면이 평탄화된, 상기 매개물질층에 비하여 화학기계적 연마공정시 연마 제거속도가 작은 매립물질층이 상기 함몰영역의 상기 매개물질층상에 형성되어 있는 것을 특징으로 한다.
상기 함몰영역의 외측으로 상기 기저물질층상에는 식각방지층이 더 형성되어 있으며, 상기 매립물질층은 상기 식각방지층의 표면과 일치하도록 표면이 평탄화되어 있다.
상기 기저물질층은 실리콘 기판일 수 있으며, 이때 상기 함몰영역은 상기 기저물질층에 소정의 깊이를 갖는 트랜치영역일 수 있으며, 상기 기저물질층이 실리콘 기판상에 형성된 절연물질층 또는 도전물질층일 수도 있으며, 상기 함몰영역은 상기 기저물질층을 관통하거나 또는 소정의 깊이를 갖는 트랜치영역일 수 있다.
바람직하게는, 상기 식각방지층은 실리콘나이트라이드층이며, 상기 매립물질층은 옥사이드층, 예를 들어, PE-TEOS층, HDP 옥사이드층 및 USG층 중의 어느 하나이며, 상기 매개물질층은 BPSG층이다.
본 발명에 의하면, 트랜치영역내에 매립되는 매립물질층에 비하여 CMP 공정시 제거되는 연마 제거속도가 큰 매개물질층을 먼저 트랜치가 형성된 기판상에 형성시킨 후 매립물질층을 트랜치영역내에 매립한 후, 전면 CMP 공정을 수행하기 때문에 트랜치영역의 폭의 차이에 의해 발생하던 디싱 현상의 발생이 억제될 수 있다.
이하, 첨부된 도면을 참조하여 본 발명에 따른 바람직한 실시예를 상세하게 설명하기로 한다. 그러나, 이하의 실시예는 이 기술분야에서 통상적인 지식을 가진 자에게 본 발명이 충분히 이해되도록 제공되는 것으로서, 여러 가지 다른 형태로 변형될 수 있으며, 본 발명의 범위가 다음에 기술되는 실시예에 한정되는 것은 아니다. 이하의 설명에서 어떤 층이 다른 층의 위에 존재한다고 기술될 때, 이는 다른 층의 바로 위에 존재할 수도 있고, 그 사이에 제3의 층이 게재될 수도 있다. 또한 도면에서 각 층의 두께나 크기는 설명의 편의 및 명확성을 위하여 과장되었다. 도면상에서 동일 부호는 동일한 요소를 지칭한다.
도 3 내지 도 6은 예를 들어, 소자분리방법의 하나인 STI(Shallow Trench Isolation) 공정에서 트랜치내에 산화막을 매립한 후 CMP 공정으로 표면을 평탄화하여 반도체소자가 동작하는 활성영역과 비활성영역인 필드영역을 분리하는 본 발명의 바람직한 실시예에 따른 공정단면도들이다.
도 3을 참조하면, 표면 평탄화의 대상이 되는 기저물질층으로서, 예를 들어 실리콘 기판(20)상에 CMP 공정에 대한 식각방지층으로서의 역할을 하는, 예를 들어 실리콘나이트라이드층(22)을 형성한 후, 포토레지스트층(도시안됨)을 이용한 소정의 포토리소그라피 공정을 수행하여 트랜치가 형성될 영역을 한정하는 실리콘나이트라이드층(22) 패턴을 형성한다. 이때, 실리콘나이트라이드층(22)을 형성하기 전에 실리콘기판(20)상에 패드산화층(도시안됨)을 일반적으로 더 형성하여, 실리콘나이트라이드층(22) 및 패드산화층으로 이루어진 이중막의 식각방지층을 형성할 수도 있다.
이어서, 실리콘나이트라이드층(22) 패턴을 식각마스크로 이용하여 실리콘 기판(20)을 식각하여 소정 깊이를 갖는 트랜치영역(24)을 형성한다. 계속하여, 트랜치영역(24)이 형성된 실리콘기판(20)의 전면에 매개물질층으로서, 예를 들어 BPSG(Boron Phosphorus Silicate Glass)층(27)을 소정의 두께 만큼 증착시킨다. 매개물질층으로서 BPSG층(27)을 사용한 것은 후속되는 트랜치영역(24)내에 매립되는옥사이드층에 비하여 일반적으로 BPSG층(27)이 보론과 인 성분에 의해 막질이 취약하게 되어 CMP 공정시 연마에 의한 제거속도가 크기 때문이다. 따라서 트랜치영역(24)내에 매립되는 매립물질층에 비하여 CMP공정에 따른 연마 제거속도가 큰 물질을 매개물질층으로 사용하는 경우에는 모두 사용될 수 있다. 즉, 매립물질층과 매개물질층과의 연마 제거속도의 차이가 큰 경우에는 종래기술에서 문제점으로 되었던 디싱의 억제에 보다 효과적이라고 할 수 있다.
한편, 상기 BPSG층(27)은 트랜치영역(24)내에 반드시 형성할 필요는 없으며, 필요하다면 상기 BPSG층(27)은 실리콘나이트라이드층(22)상에만 형성하거나, 트랜치영역(24)내에 형성된 BPSG층(27)만을 선택적으로 제거할 수도 있다.
계속하여 도 4를 참조하면, BPSG층(27)이 형성된 실리콘기판(20)의 전면에 매립옥사이드층(28)을 증착하여 트랜치영역(24)을 매립한다. 일반적으로 트랜치영역(24)내에는 전술한 바와 같이 갭필(gapfill) 특성이 우수한 옥사이드층이 매립된다. 옥사이드층으로서는 PE-TEOS 옥사이드층, USG 옥사이드층, HDP 옥사이드층 등이 사용될 수 있으며, 본 실시예에서는 PE-TEOS층을 사용하였다.
한편, 트랜치영역(24)내에 매립물질층인 매립옥사이드층(28)을 증착하기 전에 필요에 따라 트랜치영역(24)의 바닥 및 측벽에 열산화층을 더 형성하거나 실리콘라이너층을 더 형성할 수도 있다.
계속하여 도 5를 참조하면, 매립옥사이드층(28)이 증착된 실리콘 기판(20)의 표면에 대하여 1차로 CMP 공정을 수행한다. CMP 공정은 BPSG층(27)의 표면이 노출될 때까지 수행한다. 이 때 트랜치영역(24)의 폭에 따라 트랜치영역(24)내에는 오목한 매립옥사이드층(28a)이 형성될 수도 있다.
계속하여 도 6을 참조하면, 2차 CMP 공정을 실리콘나이트라이드층(22)의 표면이 노출될 때까지 계속하여 수행하여, 표면에 디싱이 발생하지 않은 고평탄도를 갖는 매립옥사이드층(28b)을 형성한다. 필요에 따라 계속하여 실리콘나이트라이드층(22)을 제거하여 트랜치 소자분리영역의 형성공정을 완성할 수 있다.
본 CMP 공정에서는 매립옥사이드층(28)과 BPSG층(27)의 연마 제거속도의 차이를 크게 하기 위해서 적절한 슬러리를 제조하여 사용하였다. 일반적으로 전술한 바와 같이, BPSG 막질의 CMP 제거속도(Removal Rate)는 PE-TEOS, USG, HDP 등의 옥사이드 막질의 CMP 제거속도보다 높은 값을 가지고 있으며, CMP 공정에서 이들 막질 사이의 제거속도비는 BPSG 막질의 리플로우 조건과, 보론 및 인 성분의 농도에 민감하게 영향을 받으며 동시에 CMP 슬러리의 종류에도 영향을 받는다.
따라서, 본 발명자들은 슬러리의 종류에 따라 PE-TEOS 옥사이드층 및 BPSG층의 CMP 제거속도 및 제거속도비(선택비)에 대한 실험을 하였으며, 그 실험결과를 표1에 나타내었다.
구 분 PE-TEOS 제거속도 (Å/min) BPSG 제거속도 (Å/min) 제거속도비
슬러리-A 2226 6122 2.7
슬러리- B1 2260 5200 2.3
슬러리- B2 4985 8346 1.7
본 실험에서는 AMAT Mirra 폴리셔(Polisher)를 사용하였으며, 플래튼 패드 (Platen Pad)로서 톱패드는 'IC1000'을 사용하였으며, 서브패드로서는 'Suba4'를 사용하였다. 슬러리-A는 실리카계 슬러리이며, 슬러리-B1,B2는 세리아계 슬러리를 나타낸다.
표1로부터 BPSG 막질은 PE-TEOS, HDP, USG 등의 옥사이드 막질과 동일한 분자구조를 가지나, 막질 내부에 B, P 성분이 포함되어 있어서 일반 옥사이드 막질보다 더 취약한 특징을 가지고 있기 때문에 CMP 제거속도가 더 큰 값을 가짐을 확인할 수 있으며, 보통의 경우 양자의 제거속도비는 1 내지 3 정도로 작은 값을 보여주고 있다.
본 발명자들은 BPSG 막질과 옥사이드 막질간의 CMP 제거속도비를 더 크게 하기 위해 슬러리에 첨가제를 첨가량을 달리하여 넣어준 후 제거속도를 측정하는 실험을 하였다. 슬러리에 첨가된 첨가제는 음이온 계면활성제로서 APC(Ammonium Polycarboxylate)로서, APC의 첨가량에 따라 BPSG와 PE-TEOS 막질의 연마 제거속도의 차이가 크게 발생하며 그 측정 결과를 표2에 나타내었으며, 도 7에 그래프로 도시하였다.
APC 농도 (wt%) PE-TEOS 제거속도 (Å/min) BPSG 제거속도 (Å/min) 제거속도비 (선택비)
0 5552 7596 1.4
0.8 4985 8346 1.7
2.0 949 8304 8.8
2.8 168 7241 43.2
4.0 135 2633 19.5
본 실험에서는 AMAT Mirra 폴리셔(Polisher)를 사용하였으며, 플래튼 패드 (Platen Pad)로서 톱패드는 'IC1000'을 사용하였으며, 서브패드로서는 'Suba4'를 사용하였다. 슬러리는 세리아계 슬러리를 사용하였으며, 연마제는 1 중량% 포함된것을 사용하였다.
표2 및 도 7에서 보여지는 바와 같이, APC가 슬러리에 포함되어 있는 경우 APC 농도가 증가함에 따라서 옥사이드 막질의 표면에 흡착되는 APC 농도가 증가하게 되어, 흡착된 APC는 CMP 동안에 옥사이드층의 표면의 제거를 억제하므로 제거속도는 감소하게 된다. PE-TEOS 및 BPSG 모두 이러한 거동을 하지만 주어진 농도에 대한 흡착량과 제거속도는 서로 다르게 나타난다. 특히, BPSG의 경우 막질에 포함되어 있는 B와 P 성분들에 의해서 PE-TEOS, USG, HDP 옥사이드 등보다 취약한 특징을 가지게 되며 동시에 APC의 흡착량도 작아지게 되어 일반 옥사이드 막질보다 과량의 APC 농도를 필요로 한다. 이러한 이유로 일정한 APC 농도 영역에서는 BPSG와 PE-TEOS 막질간의 제거속도비(선택비)가 40:1 이상이 되기도 한다.
본 발명에서는 매개물질층과 매립물질층과의 제거속도비가 약 5:1 이상, 바람직하게는 10:1 이상이 되는 것이 넓은 폭의 트랜치영역에서도 디싱 현상의 발생을 억제할 수 있다는 점에서 바람직하며, 이때 첨가되는 APC의 농도는 약 2.0 내지 4.5 중량% 의 범위내가 됨을 알 수 있다.
본 발명의 바람직한 실시예에 대하여 상술하였지만, 본 발명은 상기 실시예들에 한정되는 것이 아니라 본 발명의 기술적 사상의 범위내에서 당업자에 의해 다양하게 변형되어 실시될 수 있음은 물론이다. 즉, 본 실시예에서는 비록 실리콘 기판(20)에 형성된 트랜치영역(24)을 매립하고 그 표면을 평탄화하는 것에 관하여 기술하였지만, 본 발명은 실리콘기판상에 형성되는 절연물질층 또는 도전물질층등 다양한 적층물에 형성된 단차를 해소하기 위한 표면 평탄화 단계에서 응용될 수 있음은 물론이다.
또한, 본 발명에서는 매립물질층과 매개물질층을 일정한 물질층에 대한 기술만을 하였으나, 전술한 바와 같이 CMP 공정시 연마 제거속도에서 일정한 이상의 차이를 보이는 다양한 물질들을 선택하여 사용할 수 있으며, 나아가 CMP용 슬러리의 경우도 제거속도 차이를 향상시키기 위해서 다양하게 선택하여 사용할 수 있음은 물론이다.
본 발명에 따르면, 트랜치영역등 함몰영역에 매립되는 매립물질층에 비하여 CMP공정시 연마 제거속도가 큰 매개물질층을 도입하고, 나아가 그 제거속도비의 차이를 크게 할 수 있는 CMP 슬러리를 사용함으로써, 함몰영역의 폭이 넓은 경우라 할지라도 CMP공정에 의한 표면 평탄화 공정시 이들 함몰영역에서의 디싱 발생이 효과적 억제된다.
도 1 및 도 2는 종래의 반도체 소자의 표면 평탄화 방법을 설명하기 위한 공정단면도들이다.
도 3 내지 도 6은 본 발명의 일 실시예에 따른 반도체 소자의 표면 평탄화 방법을 설명하기 위한 공정단면도들이다.
도 7은 본 발명의 일 실시예에 따른 반도체 소자의 표면 평탄화 방법을 수행함에 필요한 슬러리에 첨가되는 첨가제의 농도에 따른 매개물질층과 매립물질층의 제거속도 및 제거속도비를 나타내는 그래프이다.
※ 도면의 주요 부분에 대한 부호의 설명
20 ; 실리콘기판 22 ; 실리콘나이트라이드층
24 ; 트랜치영역 26 ; 매립옥사이드층
27 ; BPSG층

Claims (16)

  1. 기저물질층 상에 형성된 식각방지층 패턴을 이용하여 기저물질층에 함몰영역을 형성하는 단계;
    상기 식각방지층 패턴 상에 BPSG(Boron Phosphorus Silicate Glass)층을 형성하는 단계;
    상기 함몰영역을 매립하면서 상기 BPSG층 상으로 소정의 높이가 되도록, 화학기계적 연마공정시 상기 BPSG층에 비하여 연마 제거속도가 작은 옥사이드층을 형성하는 단계;
    상기 BPSG층의 표면이 노출될 때까지 상기 옥사이드층을 1차 화학기계적 연마공정에 의해 제거하는 단계; 및
    상기 식각방지층 패턴의 표면이 노출될 때까지 상기 BPSG층 및 옥사이드층을 세리아계열의 연마제 및 APC(Ammonium Ploycarboxylate) 첨가제를 포함하는 슬러리를 사용하여 2차 화학기계적 연마공정에 의해 평탄화하는 단계를 포함하는 반도체 소자의 표면 평탄화 방법.
  2. 제 1 항에 있어서, 상기 식각방지층 패턴 상에 BPSG층을 형성하는 단계에서 상기 함몰영역내에도 상기 BPSG층이 형성되는 것을 특징으로 하는 반도체 소자의 표면 평탄화 방법.
  3. 제 1 항에 있어서, 상기 기저물질층은 실리콘 기판이며, 상기 함몰영역은 상기 기저물질층에 소정의 깊이를 갖는 트랜치영역인 것을 특징으로 하는 반도체 소자의 표면 평탄화 방법.
  4. 제 1 항에 있어서, 상기 기저물질층은 실리콘 기판상에 형성된 절연물질층 또는 도전물질층이며, 상기 함몰영역은 상기 기저물질층을 관통하거나 또는 소정의 깊이를 갖는 트랜치영역인 것을 특징으로 하는 반도체 소자의 표면 평탄화 방법.
  5. 제 3 항에 있어서, 상기 식각방지층은 실리콘나이트라이드층임을 특징으로 하는 반도체 소자의 표면 평탄화 방법.
  6. 제 1 항에 있어서, 상기 옥사이드층은 PE-TEOS층, HDP 옥사이드층 및 USG층 중의 어느 하나인 것을 특징으로 하는 반도체 소자의 표면 평탄화 방법.
  7. 제 6 항에 있어서, 상기 2차 화학기계적 연마공정시 상기 BPSG층과 상기 옥사이드층의 연마 제거속도비가 10:1 이상이 되도록 상기 화학기계적 연마공정의 공정조건을 조절하는 것을 특징으로 하는 반도체 소자의 표면 평탄화 방법.
  8. 삭제
  9. 삭제
  10. 제 1 항에 있어서, 상기 첨가되는 APC의 농도는 2.0 내지 4.5 중량%가 되는 것을 특징으로 하는 반도체 소자의 표면 평탄화 방법.
  11. 함몰영역이 형성된 기저물질층; 및
    상기 함몰영역을 매립하면서 그 표면이 평탄화되어 있는 옥사이드층을 포함하는 반도체 소자에 있어서,
    상기 옥사이드층에 비하여 화학기계적 연마공정시 연마 제거속도가 크며, 상기 옥사이드층 아래의 상기 함몰영역의 바닥에만 형성된 BPSG층을 더 포함하는 것을 특징으로 하는 반도체 소자.
  12. 제 11 항에 있어서, 상기 함몰영역의 외측으로 상기 기저물질층상에 식각방지층이 더 형성되어 있으며, 상기 옥사이드층은 상기 식각방지층의 표면과 일치하도록 표면이 평탄화된 것을 특징으로 하는 반도체 소자.
  13. 제 12 항에 있어서, 상기 기저물질층은 실리콘 기판이며, 상기 함몰영역은 상기 기저물질층에 소정의 깊이를 갖는 트랜치영역인 것을 특징으로 하는 반도체 소자.
  14. 제 12 항에 있어서, 상기 기저물질층은 실리콘 기판상에 형성된 절연물질층 또는 도전물질층이며, 상기 함몰영역은 상기 기저물질층을 관통하거나 또는 소정의 깊이를 갖는 트랜치영역인 것을 특징으로 하는 반도체 소자.
  15. 제 13 항에 있어서, 상기 식각방지층은 실리콘나이트라이드층임을 특징으로 하는 반도체 소자.
  16. 제 15 항에 있어서, 상기 옥사이드층은 PE-TEOS층, HDP 옥사이드층 및 USG층 중의 어느 하나임을 특징으로 하는 반도체 소자.
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