JP2003332567A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
- Publication number
- JP2003332567A JP2003332567A JP2002138132A JP2002138132A JP2003332567A JP 2003332567 A JP2003332567 A JP 2003332567A JP 2002138132 A JP2002138132 A JP 2002138132A JP 2002138132 A JP2002138132 A JP 2002138132A JP 2003332567 A JP2003332567 A JP 2003332567A
- Authority
- JP
- Japan
- Prior art keywords
- gate electrode
- silicon oxide
- oxide film
- electrode material
- silicon nitride
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Withdrawn
Links
Landscapes
- Electrodes Of Semiconductors (AREA)
- Insulated Gate Type Field-Effect Transistor (AREA)
Abstract
(57)【要約】
【課題】 ノッチ型ゲート電極のノッチを精度良く対称
的に形成する。 【解決手段】 ゲート電極材料上に形成した第１のシリ
コン酸化膜とゲート電極材料とを加工した後（ステップ
Ｓ２）、ゲート電極材料の側壁を保護する第２のシリコ
ン酸化膜およびシリコン窒化膜を、この順でそれぞれ所
定の膜厚で形成する（ステップＳ４，Ｓ５）。そして、
形成したシリコン窒化膜を、ゲート電極材料の側壁に対
応する部分に形成されているシリコン窒化膜を残して除
去した後（ステップＳ６）、第２のシリコン酸化膜を除
去する（ステップＳ７）。これにより、ゲート電極材料
の側壁底部は、そこに形成されていた第２のシリコン酸
化膜の膜厚分の高さが露出するようになるため、側壁底
部の露出部分の高さにばらつきが生じない。そして、こ
の露出したゲート電極材料の側壁底部にノッチを形成す
る（ステップＳ８）。
的に形成する。 【解決手段】 ゲート電極材料上に形成した第１のシリ
コン酸化膜とゲート電極材料とを加工した後（ステップ
Ｓ２）、ゲート電極材料の側壁を保護する第２のシリコ
ン酸化膜およびシリコン窒化膜を、この順でそれぞれ所
定の膜厚で形成する（ステップＳ４，Ｓ５）。そして、
形成したシリコン窒化膜を、ゲート電極材料の側壁に対
応する部分に形成されているシリコン窒化膜を残して除
去した後（ステップＳ６）、第２のシリコン酸化膜を除
去する（ステップＳ７）。これにより、ゲート電極材料
の側壁底部は、そこに形成されていた第２のシリコン酸
化膜の膜厚分の高さが露出するようになるため、側壁底
部の露出部分の高さにばらつきが生じない。そして、こ
の露出したゲート電極材料の側壁底部にノッチを形成す
る（ステップＳ８）。
Description
【０００１】
【発明の属する技術分野】本発明は半導体装置の製造方
法に関し、特にノッチ型ゲート電極を有する半導体装置
の製造方法に関する。
法に関し、特にノッチ型ゲート電極を有する半導体装置
の製造方法に関する。
【０００２】
【従来の技術】近年、半導体装置は、高速化および低消
費電力化を図るため、５０ｎｍ以下のゲート長を有する
微細なＭＯＳ（Metal Oxide Semiconductor）トランジ
スタの開発が進められている。
費電力化を図るため、５０ｎｍ以下のゲート長を有する
微細なＭＯＳ（Metal Oxide Semiconductor）トランジ
スタの開発が進められている。
【０００３】一般に、ゲート長が５０ｎｍ以下のＭＯＳ
トランジスタを形成すると、短チャネル効果が発生しや
すくなる。これには、半導体基板内に形成されるエクス
テンションと、その上に形成されるゲート電極とのオー
バーラップする長さ（以下「ゲートオーバーラップ長」
という）が大きく影響している。
トランジスタを形成すると、短チャネル効果が発生しや
すくなる。これには、半導体基板内に形成されるエクス
テンションと、その上に形成されるゲート電極とのオー
バーラップする長さ（以下「ゲートオーバーラップ長」
という）が大きく影響している。
【０００４】図１０は従来のエクステンション形成工程
の説明図である。エクステンション１００の形成は、ま
ず、半導体基板１０１に対して不純物のイオン注入を行
い、その後、熱処理が行われる。熱処理前の不純物のイ
オン注入領域１０２は、不純物が熱処理によって半導体
基板１０１内を拡散することで広がる。そのため、熱処
理後に形成されるエクステンション１００は、ゲート電
極１０３の下方のチャネル領域にも張り出すようにな
る。
の説明図である。エクステンション１００の形成は、ま
ず、半導体基板１０１に対して不純物のイオン注入を行
い、その後、熱処理が行われる。熱処理前の不純物のイ
オン注入領域１０２は、不純物が熱処理によって半導体
基板１０１内を拡散することで広がる。そのため、熱処
理後に形成されるエクステンション１００は、ゲート電
極１０３の下方のチャネル領域にも張り出すようにな
る。
【０００５】その結果、ゲートオーバーラップ長Ｌは長
くなり、実効チャネル長が短くなるため、トランジスタ
が正常な動作を行えなくなる。これに対し、ゲート電極
を、その底部にノッチが形成されたノッチ型ゲート電極
構造とすることにより、ゲートオーバーラップ長の低減
を図ることができる。ノッチ型ゲート電極は、メインエ
ッチング工程およびオーバーエッチング工程を経て形成
される。
くなり、実効チャネル長が短くなるため、トランジスタ
が正常な動作を行えなくなる。これに対し、ゲート電極
を、その底部にノッチが形成されたノッチ型ゲート電極
構造とすることにより、ゲートオーバーラップ長の低減
を図ることができる。ノッチ型ゲート電極は、メインエ
ッチング工程およびオーバーエッチング工程を経て形成
される。
【０００６】図１１はノッチ型ゲート電極形成における
メインエッチング工程の説明図、図１２はノッチ型ゲー
ト電極形成におけるオーバーエッチング工程の説明図で
ある。
メインエッチング工程の説明図、図１２はノッチ型ゲー
ト電極形成におけるオーバーエッチング工程の説明図で
ある。
【０００７】まず、半導体基板２００上に、ゲート電極
材料であるポリシリコン２０１を堆積し、その上にレジ
スト２０２を形成してパターニングした後、メインエッ
チングを行い、ポリシリコン２０１をゲート電極のサイ
ズとなるよう加工する。このメインエッチングは、ＮＢ
ｒにＯ2を添加した混合ガスを用いて行う。
材料であるポリシリコン２０１を堆積し、その上にレジ
スト２０２を形成してパターニングした後、メインエッ
チングを行い、ポリシリコン２０１をゲート電極のサイ
ズとなるよう加工する。このメインエッチングは、ＮＢ
ｒにＯ2を添加した混合ガスを用いて行う。
【０００８】その際、メインエッチングによる加工後の
ポリシリコン２０１の側壁には、その底部を除いて、図
１１に示したように、ポリシリコン２０１と混合ガス中
のＮＢｒとが反応して生成した絶縁物２０３が堆積する
ようになる。
ポリシリコン２０１の側壁には、その底部を除いて、図
１１に示したように、ポリシリコン２０１と混合ガス中
のＮＢｒとが反応して生成した絶縁物２０３が堆積する
ようになる。
【０００９】この状態で、ＮＢｒとＯ2との混合ガスを
用いてポリシリコン２０１にオーバーエッチングを行う
と、絶縁物２０３がマスクとなり、図１２に示したよう
に、ポリシリコン２０１の底部にノッチ２０４が形成さ
れるようになる。
用いてポリシリコン２０１にオーバーエッチングを行う
と、絶縁物２０３がマスクとなり、図１２に示したよう
に、ポリシリコン２０１の底部にノッチ２０４が形成さ
れるようになる。
【００１０】最後に、アッシング、硫酸・フッ酸処理を
行ってレジスト２０２および絶縁物２０３を除去し、ノ
ッチ型ゲート電極を形成する。図１３はノッチ型ゲート
電極を利用したエクステンション形成工程の説明図であ
る。
行ってレジスト２０２および絶縁物２０３を除去し、ノ
ッチ型ゲート電極を形成する。図１３はノッチ型ゲート
電極を利用したエクステンション形成工程の説明図であ
る。
【００１１】まず、半導体基板２００に対し、不純物の
イオン注入を行う。このイオン注入では、ノッチ２０４
が形成されているため、熱処理前の不純物のイオン注入
領域２０５をノッチ型ゲート電極２０１ａにオーバーラ
ップさせずに形成することができる。その後の熱処理で
不純物は拡散し、エクステンション２０６がノッチ型ゲ
ート電極２０１ａとオーバーラップするように形成され
るようになる。このように、ノッチ型ゲート電極を利用
することで、ゲートオーバーラップ長Ｌは低減され、実
効チャネル長が確保される。
イオン注入を行う。このイオン注入では、ノッチ２０４
が形成されているため、熱処理前の不純物のイオン注入
領域２０５をノッチ型ゲート電極２０１ａにオーバーラ
ップさせずに形成することができる。その後の熱処理で
不純物は拡散し、エクステンション２０６がノッチ型ゲ
ート電極２０１ａとオーバーラップするように形成され
るようになる。このように、ノッチ型ゲート電極を利用
することで、ゲートオーバーラップ長Ｌは低減され、実
効チャネル長が確保される。
【００１２】
【発明が解決しようとする課題】しかし、ノッチ型ゲー
ト電極を形成する際には、次に示すような問題点があっ
た。
ト電極を形成する際には、次に示すような問題点があっ
た。
【００１３】図１４はポリシリコン側壁の絶縁物の堆積
状態を示す図である。ＮＢｒにＯ2を添加した混合ガス
など、メインエッチングの際に用いられるガスは、その
流れが不均一である場合、例えばウェハの中央領域と縁
の近傍領域といったように、ウェハ全体に均一に行き渡
らないことがある。その場合、図１４に示すように、絶
縁物２０３は、ポリシリコン２０１の側壁に非対称に堆
積されてしまうようになる。
状態を示す図である。ＮＢｒにＯ2を添加した混合ガス
など、メインエッチングの際に用いられるガスは、その
流れが不均一である場合、例えばウェハの中央領域と縁
の近傍領域といったように、ウェハ全体に均一に行き渡
らないことがある。その場合、図１４に示すように、絶
縁物２０３は、ポリシリコン２０１の側壁に非対称に堆
積されてしまうようになる。
【００１４】図１５は絶縁物が非対称に堆積された場合
の不純物分布を示す図である。絶縁物２０３がポリシリ
コン２０１の側壁に非対称に堆積された状態で、従来通
りのオーバーエッチングを行うと、図１５に示すよう
に、形成されるノッチ型ゲート電極２０１ａのノッチ２
０４の高さにばらつきが生じることになる。
の不純物分布を示す図である。絶縁物２０３がポリシリ
コン２０１の側壁に非対称に堆積された状態で、従来通
りのオーバーエッチングを行うと、図１５に示すよう
に、形成されるノッチ型ゲート電極２０１ａのノッチ２
０４の高さにばらつきが生じることになる。
【００１５】その後、従来であればエクステンション２
０５の形成が行われることが多いが、近年では、このエ
クステンション２０５の形成前に、エクステンション２
０５のより深い領域に、ポケット２０６を形成しておく
場合がある。このポケット２０６は、ノッチ型ゲート電
極２０１ａに対して一定の角度だけ傾けた方向から、エ
クステンション２０５の導電型と異なる導電型の不純物
を、半導体基板２００に対してイオン注入して形成され
る。
０５の形成が行われることが多いが、近年では、このエ
クステンション２０５の形成前に、エクステンション２
０５のより深い領域に、ポケット２０６を形成しておく
場合がある。このポケット２０６は、ノッチ型ゲート電
極２０１ａに対して一定の角度だけ傾けた方向から、エ
クステンション２０５の導電型と異なる導電型の不純物
を、半導体基板２００に対してイオン注入して形成され
る。
【００１６】しかし、斜め方向から不純物のイオン注入
を行うポケット２０６の形成において、ノッチ２０４の
高さにばらつきがあると、半導体基板２００内に形成さ
れるポケット２０６の不純物分布にばらつきが生じてし
まうことになる。このような不純物分布のばらつきは、
ＭＯＳトランジスタの電気特性のばらつき増加を招き、
特に、実効チャネル長および閾値電圧のばらつきが大き
くなる。
を行うポケット２０６の形成において、ノッチ２０４の
高さにばらつきがあると、半導体基板２００内に形成さ
れるポケット２０６の不純物分布にばらつきが生じてし
まうことになる。このような不純物分布のばらつきは、
ＭＯＳトランジスタの電気特性のばらつき増加を招き、
特に、実効チャネル長および閾値電圧のばらつきが大き
くなる。
【００１７】本発明はこのような点に鑑みてなされたも
のであり、ノッチ型ゲート電極のノッチを精度良く対称
的に形成することのできる半導体装置の製造方法を提供
することを目的とする。
のであり、ノッチ型ゲート電極のノッチを精度良く対称
的に形成することのできる半導体装置の製造方法を提供
することを目的とする。
【００１８】
【課題を解決するための手段】本発明では上記課題を解
決するために、図１に示すフローによって実現可能な半
導体装置の製造方法が提供される。本発明の半導体装置
の製造方法は、半導体基板に形成されたゲート絶縁膜お
よびゲート電極材料の上に、第１のシリコン酸化膜を形
成する工程と、前記第１のシリコン酸化膜と前記ゲート
電極材料とを加工する工程と、前記ゲート電極材料の側
壁と前記第１のシリコン酸化膜上と前記ゲート絶縁膜上
とに第２のシリコン酸化膜とシリコン窒化膜とをこの順
で形成する工程と、形成された前記シリコン窒化膜を前
記ゲート電極材料の側壁に対応する部分に形成されてい
る前記シリコン窒化膜を残して除去する工程と、前記シ
リコン窒化膜が除去されて露出した前記第２のシリコン
酸化膜を除去して前記ゲート電極材料の側壁底部を露出
する工程と、露出した前記ゲート電極材料の側壁底部に
ノッチを形成する工程と、残っている前記第１のシリコ
ン酸化膜と前記第２のシリコン酸化膜と前記シリコン窒
化膜とを除去する工程と、を有することを特徴とする。
決するために、図１に示すフローによって実現可能な半
導体装置の製造方法が提供される。本発明の半導体装置
の製造方法は、半導体基板に形成されたゲート絶縁膜お
よびゲート電極材料の上に、第１のシリコン酸化膜を形
成する工程と、前記第１のシリコン酸化膜と前記ゲート
電極材料とを加工する工程と、前記ゲート電極材料の側
壁と前記第１のシリコン酸化膜上と前記ゲート絶縁膜上
とに第２のシリコン酸化膜とシリコン窒化膜とをこの順
で形成する工程と、形成された前記シリコン窒化膜を前
記ゲート電極材料の側壁に対応する部分に形成されてい
る前記シリコン窒化膜を残して除去する工程と、前記シ
リコン窒化膜が除去されて露出した前記第２のシリコン
酸化膜を除去して前記ゲート電極材料の側壁底部を露出
する工程と、露出した前記ゲート電極材料の側壁底部に
ノッチを形成する工程と、残っている前記第１のシリコ
ン酸化膜と前記第２のシリコン酸化膜と前記シリコン窒
化膜とを除去する工程と、を有することを特徴とする。
【００１９】このような半導体装置の製造方法では、加
工後のゲート電極材料の側壁を、その底部を除き、第２
のシリコン酸化膜およびシリコン窒化膜で保護し、露出
させたゲート電極材料の側壁底部にノッチを形成するよ
うにする。
工後のゲート電極材料の側壁を、その底部を除き、第２
のシリコン酸化膜およびシリコン窒化膜で保護し、露出
させたゲート電極材料の側壁底部にノッチを形成するよ
うにする。
【００２０】その際、まず、ゲート電極材料上に第１の
シリコン酸化膜を形成し（ステップＳ１）、この第１の
シリコン酸化膜およびゲート電極材料を加工する（ステ
ップＳ２）。その後、ゲート電極材料の側壁を保護する
ための第２のシリコン酸化膜およびシリコン窒化膜を、
この順で形成する（ステップＳ４，Ｓ５）。そして、形
成したシリコン窒化膜を、ゲート電極材料の側壁に対応
する部分に形成されているシリコン窒化膜を残して除去
した後（ステップＳ６）、これによって露出した第２の
シリコン酸化膜を除去する（ステップＳ７）。これによ
り、ゲート電極材料の側壁底部が、そこに形成されてい
た第２のシリコン酸化膜の膜厚分の高さを露出するよう
になる。したがって、ゲート電極材料の側壁底部を高さ
にばらつきを生じさせることなく露出させることができ
るようになる。そして、この露出したゲート電極材料の
側壁底部にノッチが形成される（ステップＳ８）。
シリコン酸化膜を形成し（ステップＳ１）、この第１の
シリコン酸化膜およびゲート電極材料を加工する（ステ
ップＳ２）。その後、ゲート電極材料の側壁を保護する
ための第２のシリコン酸化膜およびシリコン窒化膜を、
この順で形成する（ステップＳ４，Ｓ５）。そして、形
成したシリコン窒化膜を、ゲート電極材料の側壁に対応
する部分に形成されているシリコン窒化膜を残して除去
した後（ステップＳ６）、これによって露出した第２の
シリコン酸化膜を除去する（ステップＳ７）。これによ
り、ゲート電極材料の側壁底部が、そこに形成されてい
た第２のシリコン酸化膜の膜厚分の高さを露出するよう
になる。したがって、ゲート電極材料の側壁底部を高さ
にばらつきを生じさせることなく露出させることができ
るようになる。そして、この露出したゲート電極材料の
側壁底部にノッチが形成される（ステップＳ８）。
【００２１】
【発明の実施の形態】まず、本発明の概略について図面
を参照して説明する。図１は半導体装置の製造方法のフ
ロー図である。
を参照して説明する。図１は半導体装置の製造方法のフ
ロー図である。
【００２２】まず、半導体基板上に形成されたゲート絶
縁膜の上に堆積したポリシリコンなどのゲート電極材料
の上に、第１のシリコン酸化膜を形成する（ステップＳ
１）。
縁膜の上に堆積したポリシリコンなどのゲート電極材料
の上に、第１のシリコン酸化膜を形成する（ステップＳ
１）。
【００２３】次いで、この第１のシリコン酸化膜の上に
レジストを形成した後、パターニングし、例えばＮＢｒ
とＯ2との混合ガスを用い、メインエッチングを行って
第１のシリコン酸化膜およびゲート電極材料を加工する
（ステップＳ２）。
レジストを形成した後、パターニングし、例えばＮＢｒ
とＯ2との混合ガスを用い、メインエッチングを行って
第１のシリコン酸化膜およびゲート電極材料を加工する
（ステップＳ２）。
【００２４】このとき、加工後のゲート電極材料の側壁
には、メインエッチング時に用いたガスとゲート電極材
料との反応により生成する絶縁物が堆積する。この絶縁
物、および先に形成していたレジストは、例えばアッシ
ングに続く硫酸・フッ酸を用いたウェット処理により、
除去する（ステップＳ３）。これにより、ゲート電極材
料は、その上面を第１のシリコン酸化膜で保護され、ま
た、その側壁は絶縁物が除去されて露出した状態とな
る。
には、メインエッチング時に用いたガスとゲート電極材
料との反応により生成する絶縁物が堆積する。この絶縁
物、および先に形成していたレジストは、例えばアッシ
ングに続く硫酸・フッ酸を用いたウェット処理により、
除去する（ステップＳ３）。これにより、ゲート電極材
料は、その上面を第１のシリコン酸化膜で保護され、ま
た、その側壁は絶縁物が除去されて露出した状態とな
る。
【００２５】次いで、ゲート絶縁膜、第１のシリコン酸
化膜およびゲート電極材料の側壁に、例えばＣＶＤ（Ch
emical Vapor Deposition）法により、第２のシリコン
酸化膜を所定の膜厚で形成する（ステップＳ４）。さら
に、この第２のシリコン酸化膜上に、例えばＣＶＤ法に
より、シリコン窒化膜を所定の膜厚で形成する（ステッ
プＳ５）。
化膜およびゲート電極材料の側壁に、例えばＣＶＤ（Ch
emical Vapor Deposition）法により、第２のシリコン
酸化膜を所定の膜厚で形成する（ステップＳ４）。さら
に、この第２のシリコン酸化膜上に、例えばＣＶＤ法に
より、シリコン窒化膜を所定の膜厚で形成する（ステッ
プＳ５）。
【００２６】次いで、形成したシリコン窒化膜を、例え
ば反応性イオンエッチング（Reactive Ion Etching，Ｒ
ＩＥ）法を用い、ゲート電極材料の側壁に対応する部分
に形成されているシリコン窒化膜を残して除去する（ス
テップＳ６）。これにより、ゲート電極材料の上面に対
応する部分に形成されている第２のシリコン酸化膜、お
よびゲート絶縁膜上に形成されている第２のシリコン酸
化膜が露出するようになる。
ば反応性イオンエッチング（Reactive Ion Etching，Ｒ
ＩＥ）法を用い、ゲート電極材料の側壁に対応する部分
に形成されているシリコン窒化膜を残して除去する（ス
テップＳ６）。これにより、ゲート電極材料の上面に対
応する部分に形成されている第２のシリコン酸化膜、お
よびゲート絶縁膜上に形成されている第２のシリコン酸
化膜が露出するようになる。
【００２７】そして、ゲート電極材料の側壁に対応する
部分に残したシリコン窒化膜をマスクにして、例えばフ
ッ酸処理により、露出している第２のシリコン酸化膜を
除去する（ステップＳ７）。これにより、ゲート電極材
料の側壁底部が、そこに形成されていた第２のシリコン
酸化膜の膜厚分の高さを露出するようになる。ここで、
ゲート電極材料の上面は、第２のシリコン酸化膜は除去
されるが、その下層にある第１のシリコン酸化膜が残る
ため、露出してしまうことはない。
部分に残したシリコン窒化膜をマスクにして、例えばフ
ッ酸処理により、露出している第２のシリコン酸化膜を
除去する（ステップＳ７）。これにより、ゲート電極材
料の側壁底部が、そこに形成されていた第２のシリコン
酸化膜の膜厚分の高さを露出するようになる。ここで、
ゲート電極材料の上面は、第２のシリコン酸化膜は除去
されるが、その下層にある第１のシリコン酸化膜が残る
ため、露出してしまうことはない。
【００２８】次いで、例えばＲＩＥ法によるオーバーエ
ッチングを行い、露出しているゲート電極材料の側壁底
部にノッチを形成する（ステップＳ８）。最後に、ウェ
ットエッチングにより、残っている第１，第２のシリコ
ン酸化膜およびシリコン窒化膜を除去し（ステップＳ
９）、ノッチ型ゲート電極を形成する。
ッチングを行い、露出しているゲート電極材料の側壁底
部にノッチを形成する（ステップＳ８）。最後に、ウェ
ットエッチングにより、残っている第１，第２のシリコ
ン酸化膜およびシリコン窒化膜を除去し（ステップＳ
９）、ノッチ型ゲート電極を形成する。
【００２９】このように、半導体装置製造において、加
工後のゲート電極材料の側壁を、その底部を除き、第２
のシリコン酸化膜およびシリコン窒化膜で保護し、露出
させたゲート電極材料の側壁底部に対してオーバーエッ
チングを行い、ノッチを形成する。その際、ゲート電極
材料の側壁を保護する第２のシリコン酸化膜およびシリ
コン窒化膜を、膜厚を制御して形成することで、高さに
ばらつきのないノッチを形成することができるようにな
る。
工後のゲート電極材料の側壁を、その底部を除き、第２
のシリコン酸化膜およびシリコン窒化膜で保護し、露出
させたゲート電極材料の側壁底部に対してオーバーエッ
チングを行い、ノッチを形成する。その際、ゲート電極
材料の側壁を保護する第２のシリコン酸化膜およびシリ
コン窒化膜を、膜厚を制御して形成することで、高さに
ばらつきのないノッチを形成することができるようにな
る。
【００３０】以下、ＭＯＳ型半導体装置製造に適用した
場合を例に、図面を参照して詳細に説明する。図２は絶
縁物除去工程の説明図である。
場合を例に、図面を参照して詳細に説明する。図２は絶
縁物除去工程の説明図である。
【００３１】ＭＯＳ型半導体装置製造にあたり、まず、
従来同様、半導体基板１上にゲート絶縁膜２を形成す
る。このゲート絶縁膜２には、酸化ハフニウム（ＨｆＯ
2）や酸化アルミニウム（Ａｌ2Ｏ3）といったHigh-k絶
縁膜、あるいは窒化膜を用いる。
従来同様、半導体基板１上にゲート絶縁膜２を形成す
る。このゲート絶縁膜２には、酸化ハフニウム（ＨｆＯ
2）や酸化アルミニウム（Ａｌ2Ｏ3）といったHigh-k絶
縁膜、あるいは窒化膜を用いる。
【００３２】次いで、このゲート絶縁膜２上に、ゲート
電極材料であるポリシリコン３を堆積し、このポリシリ
コン３上に膜厚約５０ｎｍの第１のシリコン酸化膜４を
堆積し、その上にレジストを形成する。
電極材料であるポリシリコン３を堆積し、このポリシリ
コン３上に膜厚約５０ｎｍの第１のシリコン酸化膜４を
堆積し、その上にレジストを形成する。
【００３３】パターニング後、レジストおよび第１のシ
リコン酸化膜４をマスクにして、ＮＢｒにＯ2を添加し
た混合ガスを用いてメインエッチングを行い、ポリシリ
コン３をエッチングする。このとき、メインエッチング
後のポリシリコン３の側壁には、ＮＢｒとポリシリコン
３とが反応して生成した絶縁物が堆積する。
リコン酸化膜４をマスクにして、ＮＢｒにＯ2を添加し
た混合ガスを用いてメインエッチングを行い、ポリシリ
コン３をエッチングする。このとき、メインエッチング
後のポリシリコン３の側壁には、ＮＢｒとポリシリコン
３とが反応して生成した絶縁物が堆積する。
【００３４】メインエッチング後は、ポリシリコン３の
側壁に堆積した絶縁物およびレジストを、アッシング、
硫酸およびフッ酸によるウェット処理によって除去す
る。図３はシリコン酸化膜およびシリコン窒化膜の形成
工程の説明図である。
側壁に堆積した絶縁物およびレジストを、アッシング、
硫酸およびフッ酸によるウェット処理によって除去す
る。図３はシリコン酸化膜およびシリコン窒化膜の形成
工程の説明図である。
【００３５】レジストおよび絶縁物を除去した後、露出
したゲート絶縁膜２上、第１のシリコン酸化膜４上およ
びポリシリコン３の側壁に、まず、第２のシリコン酸化
膜５を膜厚約３０ｎｍで堆積する。この第２のシリコン
酸化膜５は、ＣＶＤ法により堆積する。
したゲート絶縁膜２上、第１のシリコン酸化膜４上およ
びポリシリコン３の側壁に、まず、第２のシリコン酸化
膜５を膜厚約３０ｎｍで堆積する。この第２のシリコン
酸化膜５は、ＣＶＤ法により堆積する。
【００３６】次いで、この第２のシリコン酸化膜５上
に、同じくＣＶＤ法を用いて、シリコン窒化膜６を膜厚
約１０ｎｍで堆積する。図４はシリコン窒化膜のエッチ
ング工程の説明図である。
に、同じくＣＶＤ法を用いて、シリコン窒化膜６を膜厚
約１０ｎｍで堆積する。図４はシリコン窒化膜のエッチ
ング工程の説明図である。
【００３７】第２のシリコン酸化膜５およびシリコン窒
化膜６の堆積後、ＲＩＥ法を用いて、シリコン窒化膜６
を第２のシリコン酸化膜５に対して選択的にエッチング
する。このＲＩＥにより、シリコン窒化膜６は、ポリシ
リコン３の側壁に対応する部分を残して除去される。
化膜６の堆積後、ＲＩＥ法を用いて、シリコン窒化膜６
を第２のシリコン酸化膜５に対して選択的にエッチング
する。このＲＩＥにより、シリコン窒化膜６は、ポリシ
リコン３の側壁に対応する部分を残して除去される。
【００３８】図５はシリコン酸化膜のフッ酸処理工程の
説明図である。所定の部分のシリコン窒化膜６を除去し
た後、フッ酸処理を行い、残っているシリコン窒化膜６
をマスクにして第２のシリコン酸化膜５を除去する。こ
れにより、ゲート絶縁膜２は露出し、また、ポリシリコ
ン３は、このフッ酸処理後にもその上面に第１のシリコ
ン酸化膜４が残り、上面が露出してしまうことがない。
説明図である。所定の部分のシリコン窒化膜６を除去し
た後、フッ酸処理を行い、残っているシリコン窒化膜６
をマスクにして第２のシリコン酸化膜５を除去する。こ
れにより、ゲート絶縁膜２は露出し、また、ポリシリコ
ン３は、このフッ酸処理後にもその上面に第１のシリコ
ン酸化膜４が残り、上面が露出してしまうことがない。
【００３９】このフッ酸処理は、フッ酸による第２のシ
リコン酸化膜５のエッチング速度と、ゲート絶縁膜２お
よびシリコン窒化膜６のエッチング速度との差を利用
し、第２のシリコン酸化膜５を選択的に除去する。この
フッ酸処理により、ポリシリコン３の側壁底部が、そこ
に形成されていた第２のシリコン酸化膜５の膜厚分の高
さを露出するようになる。その一方で、ポリシリコン３
の底部を除く側壁は、第２のシリコン酸化膜５およびシ
リコン窒化膜６によって保護された状態が維持される。
リコン酸化膜５のエッチング速度と、ゲート絶縁膜２お
よびシリコン窒化膜６のエッチング速度との差を利用
し、第２のシリコン酸化膜５を選択的に除去する。この
フッ酸処理により、ポリシリコン３の側壁底部が、そこ
に形成されていた第２のシリコン酸化膜５の膜厚分の高
さを露出するようになる。その一方で、ポリシリコン３
の底部を除く側壁は、第２のシリコン酸化膜５およびシ
リコン窒化膜６によって保護された状態が維持される。
【００４０】図６はポリシリコンへのノッチ形成工程の
説明図である。ポリシリコン３の側壁底部を露出させた
後、ＲＩＥ法によるポリシリコン３のオーバーエッチン
グを行う。このオーバーエッチングには、ＨＢｒにＯ2
を添加した混合ガスを用いる。これにより、ポリシリコ
ン３の露出していた側壁底部はエッチングされ、そこに
ノッチ７が形成される。このノッチ７は、ゲート絶縁膜
２の表面からの高さが、第２のシリコン酸化膜５の膜厚
とほぼ同じ約３０ｎｍで、ポリシリコン３の側縁部から
内側への深さが約１５ｎｍで形成される。
説明図である。ポリシリコン３の側壁底部を露出させた
後、ＲＩＥ法によるポリシリコン３のオーバーエッチン
グを行う。このオーバーエッチングには、ＨＢｒにＯ2
を添加した混合ガスを用いる。これにより、ポリシリコ
ン３の露出していた側壁底部はエッチングされ、そこに
ノッチ７が形成される。このノッチ７は、ゲート絶縁膜
２の表面からの高さが、第２のシリコン酸化膜５の膜厚
とほぼ同じ約３０ｎｍで、ポリシリコン３の側縁部から
内側への深さが約１５ｎｍで形成される。
【００４１】図７はシリコン酸化膜およびシリコン窒化
膜のウェットエッチング工程の説明図である。ノッチ７
の形成後、ウェットエッチングを行い、図６に示したポ
リシリコン３の上面に堆積されていた第１のシリコン酸
化膜４、ポリシリコン３の側壁に堆積されていた第２の
シリコン酸化膜５およびシリコン窒化膜６をすべて除去
する。これにより、図７に示すように、ノッチ７が形成
されたノッチ型ゲート電極３ａが形成される。
膜のウェットエッチング工程の説明図である。ノッチ７
の形成後、ウェットエッチングを行い、図６に示したポ
リシリコン３の上面に堆積されていた第１のシリコン酸
化膜４、ポリシリコン３の側壁に堆積されていた第２の
シリコン酸化膜５およびシリコン窒化膜６をすべて除去
する。これにより、図７に示すように、ノッチ７が形成
されたノッチ型ゲート電極３ａが形成される。
【００４２】ここで、ノッチ型ゲート電極３ａに形成さ
れているノッチ７は、その高さにほとんどばらつきがな
い。ノッチ７の形成において、ポリシリコン３を保護す
るための第２のシリコン酸化膜５およびシリコン窒化膜
６の膜厚を精度良く形成することで、高さにばらつきの
ないノッチ７を形成することができる。
れているノッチ７は、その高さにほとんどばらつきがな
い。ノッチ７の形成において、ポリシリコン３を保護す
るための第２のシリコン酸化膜５およびシリコン窒化膜
６の膜厚を精度良く形成することで、高さにばらつきの
ないノッチ７を形成することができる。
【００４３】なお、ＭＯＳトランジスタの製造において
は、このようにノッチ７が形成された状態で目的とする
ゲート長Ｌ１（例えば５０ｎｍ）を達成できればよく、
したがって、ノッチ型ゲート電極３ａの側縁部間の長さ
Ｌ２は、Ｌ１よりも大きくなってもよい。すなわち、ポ
リシリコン３を加工する際には、従来ゲート長Ｌ１を実
現するのに必要とされた幅（通常Ｌ２よりも大きくな
る）よりも大きな幅のレジストパターンを形成しても、
目的のゲート長Ｌ１を実現することができる。
は、このようにノッチ７が形成された状態で目的とする
ゲート長Ｌ１（例えば５０ｎｍ）を達成できればよく、
したがって、ノッチ型ゲート電極３ａの側縁部間の長さ
Ｌ２は、Ｌ１よりも大きくなってもよい。すなわち、ポ
リシリコン３を加工する際には、従来ゲート長Ｌ１を実
現するのに必要とされた幅（通常Ｌ２よりも大きくな
る）よりも大きな幅のレジストパターンを形成しても、
目的のゲート長Ｌ１を実現することができる。
【００４４】図８はポケットおよびエクステンション形
成工程の説明図である。ノッチ型ゲート電極３ａの形成
後は、まず、半導体基板１に対し、ノッチ型ゲート電極
３ａに対して一定の角度だけ傾斜した方向から、所定の
導電型の不純物をイオン注入し、ポケット８を形成す
る。次いで、このポケット８の不純物の導電型とは異な
る導電型の不純物をイオン注入し、エクステンション９
を形成する。このとき、エクステンション９は、まだノ
ッチ型ゲート電極３ａとオーバーラップしない状態で形
成される。
成工程の説明図である。ノッチ型ゲート電極３ａの形成
後は、まず、半導体基板１に対し、ノッチ型ゲート電極
３ａに対して一定の角度だけ傾斜した方向から、所定の
導電型の不純物をイオン注入し、ポケット８を形成す
る。次いで、このポケット８の不純物の導電型とは異な
る導電型の不純物をイオン注入し、エクステンション９
を形成する。このとき、エクステンション９は、まだノ
ッチ型ゲート電極３ａとオーバーラップしない状態で形
成される。
【００４５】図９はソース／ドレイン形成工程の説明図
である。ポケット８およびエクステンション９の形成
後、従来公知の方法で、ノッチ型ゲート電極３ａの側壁
にサイドウォール１０を形成する。そして、このサイド
ウォール１０をマスクにして、半導体基板１に対し、エ
クステンション９と同じ導電型の不純物をイオン注入す
る。最後に、ＲＴＡ（Rapid Thermal Anneal）を行って
イオン注入した不純物を活性化し、ソース／ドレイン１
１を形成する。
である。ポケット８およびエクステンション９の形成
後、従来公知の方法で、ノッチ型ゲート電極３ａの側壁
にサイドウォール１０を形成する。そして、このサイド
ウォール１０をマスクにして、半導体基板１に対し、エ
クステンション９と同じ導電型の不純物をイオン注入す
る。最後に、ＲＴＡ（Rapid Thermal Anneal）を行って
イオン注入した不純物を活性化し、ソース／ドレイン１
１を形成する。
【００４６】これ以降は、従来公知の製造プロセスに準
じ、シリサイド工程および配線工程を経て、ＭＯＳ型半
導体装置の製造を完了する。このようなＭＯＳ型半導体
装置の製造において、ノッチ型ゲート電極３ａは、ノッ
チ７がばらつきのない状態で形成されているので、斜め
方向からのイオン注入に対しても、不純物分布のばらつ
きを抑え、対称的にポケット８を形成することができ
る。したがって、実効チャネル長および閾値電圧のばら
つき増加が抑制され、ＭＯＳ型半導体装置の電気特性の
ばらつきを抑制することができる。
じ、シリサイド工程および配線工程を経て、ＭＯＳ型半
導体装置の製造を完了する。このようなＭＯＳ型半導体
装置の製造において、ノッチ型ゲート電極３ａは、ノッ
チ７がばらつきのない状態で形成されているので、斜め
方向からのイオン注入に対しても、不純物分布のばらつ
きを抑え、対称的にポケット８を形成することができ
る。したがって、実効チャネル長および閾値電圧のばら
つき増加が抑制され、ＭＯＳ型半導体装置の電気特性の
ばらつきを抑制することができる。
【００４７】また、従来の方法で形成したノッチ型ゲー
ト電極では、ゲート長が５０ｎｍ以下のＭＯＳトランジ
スタを実現するためには、幅４５ｎｍのレジストパター
ンの形成が必要とされていた。しかし、本発明により形
成したノッチ型ゲート電極によれば、７０ｎｍのレジス
トパターンを用いればゲート長５０ｎｍのＭＯＳトラン
ジスタを形成することができるようになる。
ト電極では、ゲート長が５０ｎｍ以下のＭＯＳトランジ
スタを実現するためには、幅４５ｎｍのレジストパター
ンの形成が必要とされていた。しかし、本発明により形
成したノッチ型ゲート電極によれば、７０ｎｍのレジス
トパターンを用いればゲート長５０ｎｍのＭＯＳトラン
ジスタを形成することができるようになる。
【００４８】さらに、シリサイド工程では、歩留まりが
ゲート電極の側縁部間の長さに依存するが、本発明によ
り形成したノッチ型ゲート電極によれば、充分な長さを
確保することができるため、シリサイド工程の歩留まり
を向上させることができる。
ゲート電極の側縁部間の長さに依存するが、本発明によ
り形成したノッチ型ゲート電極によれば、充分な長さを
確保することができるため、シリサイド工程の歩留まり
を向上させることができる。
【００４９】
【発明の効果】以上説明したように本発明では、第１の
シリコン酸化膜およびゲート電極材料の加工後に、第２
のシリコン酸化膜およびシリコン窒化膜を、この順で形
成する。そして、形成したシリコン窒化膜を、ゲート電
極材料の側壁に対応する部分に形成されているシリコン
窒化膜を残して除去し、第２のシリコン酸化膜を除去す
る。これにより、ゲート電極材料の側壁底部を高さにば
らつきを生じさせることなく露出させることができるの
で、ノッチがばらつきのない状態で形成されたノッチ型
ゲート電極を得ることができるようになる。
シリコン酸化膜およびゲート電極材料の加工後に、第２
のシリコン酸化膜およびシリコン窒化膜を、この順で形
成する。そして、形成したシリコン窒化膜を、ゲート電
極材料の側壁に対応する部分に形成されているシリコン
窒化膜を残して除去し、第２のシリコン酸化膜を除去す
る。これにより、ゲート電極材料の側壁底部を高さにば
らつきを生じさせることなく露出させることができるの
で、ノッチがばらつきのない状態で形成されたノッチ型
ゲート電極を得ることができるようになる。
【図１】半導体装置の製造方法のフロー図である。
【図２】絶縁物除去工程の説明図である。
【図３】シリコン酸化膜およびシリコン窒化膜の形成工
程の説明図である。
程の説明図である。
【図４】シリコン窒化膜のエッチング工程の説明図であ
る。
る。
【図５】シリコン酸化膜のフッ酸処理工程の説明図であ
る。
る。
【図６】ポリシリコンへのノッチ形成工程の説明図であ
る。
る。
【図７】シリコン酸化膜およびシリコン窒化膜のウェッ
トエッチング工程の説明図である。
トエッチング工程の説明図である。
【図８】ポケットおよびエクステンション形成工程の説
明図である。
明図である。
【図９】ソース／ドレイン形成工程の説明図である。
【図１０】従来のエクステンション形成工程の説明図で
ある。
ある。
【図１１】ノッチ型ゲート電極形成におけるメインエッ
チング工程の説明図である。
チング工程の説明図である。
【図１２】ノッチ型ゲート電極形成におけるオーバーエ
ッチング工程の説明図である。
ッチング工程の説明図である。
【図１３】ノッチ型ゲート電極を利用したエクステンシ
ョン形成工程の説明図である。
ョン形成工程の説明図である。
【図１４】ポリシリコン側壁の絶縁物の堆積状態を示す
図である。
図である。
【図１５】絶縁物が非対称に堆積された場合の不純物分
布を示す図である。
布を示す図である。
１ 半導体基板
２ ゲート絶縁膜
３ ポリシリコン
３ａ ノッチ型ゲート電極
４ 第１のシリコン酸化膜
５ 第２のシリコン酸化膜
６ シリコン窒化膜
７ ノッチ
８ ポケット
９ エクステンション
１０ サイドウォール
１１ ソース／ドレイン
─────────────────────────────────────────────────────
フロントページの続き
Ｆターム(参考） 4M104 BB01 CC05 DD65 FF07
5F140 AA06 AA39 BD04 BD11 BF04
BF42 BG08 BG27 BG37 BG45
BG54 BH15 BH33 BK02 BK13
BK21 BK34
Claims (5)
- 【請求項１】 半導体基板に形成されたゲート絶縁膜お
よびゲート電極材料の上に、第１のシリコン酸化膜を形
成する工程と、 前記第１のシリコン酸化膜と前記ゲート電極材料とを加
工する工程と、 前記ゲート電極材料の側壁と前記第１のシリコン酸化膜
上と前記ゲート絶縁膜上とに第２のシリコン酸化膜とシ
リコン窒化膜とをこの順で形成する工程と、 形成された前記シリコン窒化膜を前記ゲート電極材料の
側壁に対応する部分に形成されている前記シリコン窒化
膜を残して除去する工程と、 前記シリコン窒化膜が除去されて露出した前記第２のシ
リコン酸化膜を除去して前記ゲート電極材料の側壁底部
を露出する工程と、 露出した前記ゲート電極材料の側壁底部にノッチを形成
する工程と、 残っている前記第１のシリコン酸化膜と前記第２のシリ
コン酸化膜と前記シリコン窒化膜とを除去する工程と、 を有することを特徴とする半導体装置の製造方法。 - 【請求項２】 前記第２のシリコン酸化膜および前記シ
リコン窒化膜は、ＣＶＤ法により形成することを特徴と
する請求項１記載の半導体装置の製造方法。 - 【請求項３】 前記第１のシリコン酸化膜と前記ゲート
電極材料との加工に、ＲＩＥ法を用いることを特徴とす
る請求項１記載の半導体装置の製造方法。 - 【請求項４】 加工された前記ゲート電極材料の側壁に
堆積する絶縁物を除去する工程を有することを特徴とす
る請求項１記載の半導体装置の製造方法。 - 【請求項５】 前記シリコン窒化膜が除去されて露出し
た前記第２のシリコン酸化膜を除去して前記ゲート電極
材料の側壁底部を露出する際には、フッ酸処理により、
前記シリコン窒化膜と前記第２のシリコン酸化膜とのエ
ッチング速度差を利用して前記第２のシリコン酸化膜を
選択的に除去することを特徴とする請求項１記載の半導
体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2002138132A JP2003332567A (ja) | 2002-05-14 | 2002-05-14 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2002138132A JP2003332567A (ja) | 2002-05-14 | 2002-05-14 | 半導体装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2003332567A true JP2003332567A (ja) | 2003-11-21 |
Family
ID=29699653
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2002138132A Withdrawn JP2003332567A (ja) | 2002-05-14 | 2002-05-14 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2003332567A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2007129189A (ja) * | 2005-10-31 | 2007-05-24 | Hynix Semiconductor Inc | 半導体素子の製造方法 |
| US7425478B2 (en) | 2004-09-17 | 2008-09-16 | Kabushiki Kaisha Toshiba | Semiconductor device and method of fabricating the same |
-
2002
- 2002-05-14 JP JP2002138132A patent/JP2003332567A/ja not_active Withdrawn
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7425478B2 (en) | 2004-09-17 | 2008-09-16 | Kabushiki Kaisha Toshiba | Semiconductor device and method of fabricating the same |
| JP2007129189A (ja) * | 2005-10-31 | 2007-05-24 | Hynix Semiconductor Inc | 半導体素子の製造方法 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US6559017B1 (en) | Method of using amorphous carbon as spacer material in a disposable spacer process | |
| CN100477093C (zh) | 形成半导体装置的方法 | |
| US5677217A (en) | Method for fabricating a mosfet device, with local channel doping and a titanium silicide gate | |
| US6362055B2 (en) | Method of gate doping by ion implantation | |
| JP2000196016A (ja) | 半導体装置及びその製造方法 | |
| JPH09260656A (ja) | 半導体装置の製造方法 | |
| JP2003332567A (ja) | 半導体装置の製造方法 | |
| JPH0370139A (ja) | 光学的記録再生方法 | |
| JPH0982949A (ja) | 半導体装置及びその製造方法 | |
| JP3805751B2 (ja) | 半導体装置の製造方法 | |
| JP2001015740A (ja) | 半導体装置及びその製造方法 | |
| KR100628253B1 (ko) | 반도체 소자의 자기 정렬 실리사이드 형성방법 | |
| TWI666691B (zh) | 半導體裝置及其製造方法 | |
| KR100255008B1 (ko) | 반도체장치의 제조방법 | |
| KR20060068102A (ko) | 단채널 트랜지스터의 제조 방법 | |
| JP2003224264A (ja) | 半導体装置及びその製造方法 | |
| KR101004808B1 (ko) | 반도체 소자의 실리사이드 형성 방법 | |
| JPH1050636A (ja) | 半導体装置の製造方法 | |
| KR100298463B1 (ko) | 반도체 소자 및 그의 제조방법 | |
| KR100781453B1 (ko) | 모스 트랜지스터의 게이트 전극 및 그 제조 방법 | |
| KR100861220B1 (ko) | 반도체 소자의 제조 방법 | |
| KR100567047B1 (ko) | 모스 트랜지스터 제조방법 | |
| JP2003100903A (ja) | 半導体装置の製造方法 | |
| JPH0982891A (ja) | 半導体装置及びその製造方法 | |
| JP2006278854A (ja) | 半導体装置の製造方法 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A300 | Withdrawal of application because of no request for examination |
Free format text: JAPANESE INTERMEDIATE CODE: A300 Effective date: 20050802 |