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CN1738027A - 半导体芯片及其制造方法、半导体装置及其制造方法 - Google Patents

半导体芯片及其制造方法、半导体装置及其制造方法 Download PDF

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CN1738027A
CN1738027A CNA200510091409XA CN200510091409A CN1738027A CN 1738027 A CN1738027 A CN 1738027A CN A200510091409X A CNA200510091409X A CN A200510091409XA CN 200510091409 A CN200510091409 A CN 200510091409A CN 1738027 A CN1738027 A CN 1738027A
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CN
China
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semiconductor substrate
illusory
stopper
face side
hole
Prior art date
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CNA200510091409XA
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English (en)
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CN100461371C (zh
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谷田一真
根本义彦
高桥健司
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Rohm Co Ltd
Renesas Electronics Corp
Original Assignee
Renesas Technology Corp
Toshiba Corp
Rohm Co Ltd
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Abstract

本发明提供一种半导体芯片的制造方法，包括：在具有表面及背面并在所述表面上形成了功能元件的半导体基板的所述表面上，形成比所述半导体基板的厚度更小的给定的深度的表面侧凹部的工序；向该表面侧凹部内供给非金属材料，将由该非金属材料制成的虚设塞子嵌入所述表面侧凹部中的虚设塞子形成工序；在该虚设塞子形成工序之后，将所述半导体基板的所述背面侧部分除去，将所述半导体基板薄型化为比所述表面侧凹部的深度更小的厚度，将所述表面侧凹部制成贯穿孔的薄型化工序；将所述贯穿孔内的所述虚设塞子除去的虚设塞子除去工序；在该虚设塞子除去工序之后，向所述贯穿孔供给金属材料，形成贯穿电极的工序。

Description

半导体芯片及其制造方法、半导体装置及其制造方法
技术领域
本发明涉及具有沿厚度方向贯穿的贯穿孔的半导体芯片及其制造方法以及具备了具有沿厚度方向贯穿的贯穿孔的半导体芯片的半导体装置及其制造方法。
背景技术
作为包括多个半导体芯片的半导体装置有多芯片模块(MCM)。多芯片模块中，尝试在半导体装置内将多个半导体芯片层叠在配线基板上，来缩小半导体制造的安装面积。此种半导体装置中，有时在沿厚度方向贯穿半导体芯片的贯穿孔内设置贯穿电极，利用该贯穿电极实现纵向的电连接。
图13A至图13H是用于说明以往的具有贯穿电极的半导体芯片的制造方法的图解性的剖面图。此种制造方法被公布于特表2000-510288号公报中。
在一方表面(以下称作「表面」。)形成了功能元件(设备)101的半导体晶片(以下简称为「晶片」。)W的表面上，形成具有使功能元件101的侧方的区域露出的开口103a的硬掩膜103。
然后，利用将硬掩膜103作为掩膜的反应性的离子蚀刻(RIE)，在功能元件101的侧方的区域上，形成具有比晶片W的厚度更小的深度的表面侧凹部102，另外，在硬掩膜103上，形成使功能元件101的给定的部分露出的接触孔103b。
然后，在开口103a及表面侧凹部102内的露出表面上，形成由氧化硅制成的绝缘膜104。该状态被表示于图13A中。
然后，在经过了以上的工序的晶片W的表面侧的全面上，形成导电性的扩散防止膜105(参照图13B)，继而，在扩散防止膜105上，形成未图示的屏蔽层。此后，利用将该屏蔽层作为屏蔽的电镀，开口103a、接触孔103b及表面侧凹部102的内部被由铜制成的金属膜106嵌埋。金属膜106借助接触孔103b与功能元件101电连接。该状态被表示于图13C中。
然后，将表面侧凹部102、开口103a及接触孔103b外的金属膜106及扩散防止膜105当中的、具有将开口103a内及接触孔103b内连接的图案的给定的区域以外的部分除去。该状态被表示于图13D中。
然后，在表面侧凹部102、开口103a及接触孔103b外的金属膜106之上，形成UBM层107及凸块(bump)108。UBM层107被形成于金属膜106和凸块108之间。该状态被表示于图13E中。
然后，晶片W的表面被贴附在未图示的支撑体上，晶片W的背面Wr被机械地研磨，将晶片W薄型化。这样，表面侧凹部102就成为贯穿孔112，金属膜106被向晶片W的背面Wr露出，表面侧凹部102及开口103a内的金属膜106成为贯穿电极109。与贯穿电极109一体化的金属膜106的剩余部分作为将贯穿电极109和功能元件101电连接的配线构件110发挥作用。该状态被表示于图13F中。
在晶片W的背面Wr上，存在有带有研磨痕迹或研磨时受到的损伤研磨损伤层。为了将该研磨损伤层除去，将晶片W的背面Wr干式蚀刻5μm左右。此时，贯穿电极109、扩散防止膜105及绝缘膜104基本上不被蚀刻，从晶片W的背面Wr突出。该状态被表示于图13G中。
然后，在晶片W的背面Wr全面形成由硅制成的背面侧绝缘膜111，继而，将背面侧绝缘膜111当中的覆盖贯穿电极109、扩散防止膜105及绝缘膜104的部分利用研磨除去而将其露出(参照图13H)。其后，晶片W被切断，被制成具有贯穿电极109的半导体芯片的单片。
将利用如上所述的制造方法得到的半导体芯片沿纵向层叠，通过将相邻的半导体芯片的凸块108和向晶片W的背面Wr露出的贯穿电极109接合，就可以将半导体芯片之间电连接。这样就可以缩短配线长度。此种半导体装置在配线基板等上的安装面积很小。
但是，在具有贯穿电极109的半导体芯片的以往的制造方法中，在背面Wr被研磨时(参照图13F)，金属膜106(贯穿电极109)也与晶片W一起被研磨。这样，构成金属膜106的铜就从晶片W的背面Wr因扩散而到达晶片W的深部，即使将研磨损伤层除去(参照图13G)，也存在于晶片W中。这样，晶片W就被污染，半导体芯片的特性变差。
发明内容
本发明的目的在于，提供可以抑制伴随着贯穿电极的形成产生的半导体基板的金属污染的半导体芯片的制造方法。
本发明的其他的目的在于，提供具备在具有贯穿电极的同时还具有良好的特性的半导体芯片的半导体装置。
本发明的其他的目的在于，提供可以抑制伴随着贯穿电极的形成产生的半导体芯片的金属污染的半导体装置的制造方法。
本发明的其他的目的在于，提供可以借助形成于半导体基板上的贯穿孔将光信号良好地传送的半导体芯片及其制造方法。
本发明的方式1的半导体芯片的制造方法包括：在具有表面及背面并在所述表面上形成了功能元件的半导体基板的所述表面上，形成比所述半导体基板的厚度更小的给定的深度的表面侧凹部的工序、向该表面侧凹部内供给非金属材料，将由该非金属材料制成的虚设塞子嵌入所述表面侧凹部中的虚设塞子形成工序、在该虚设塞子形成工序之后，将所述半导体基板的所述背面侧部分除去，将所述半导体基板薄型化为比所述表面侧凹部的深度更小的厚度，将所述表面侧凹部制成贯穿所述半导体基板的贯穿孔的薄型化工序、将所述贯穿孔内的所述虚设塞子除去的虚设塞子除去工序、在该虚设塞子除去工序之后，向所述贯穿孔供给金属材料，形成将所述半导体基板的表面侧和背面侧电连接，并且被与所述功能元件电连接的贯穿电极的工序。
根据本发明，在实施薄型化工序时，在表面侧凹部(贯穿孔)内设有由非金属材料制成的虚设塞子，不存在金属材料。所以，即使薄型化工序为物理性地研磨半导体基板的背面的工序，在研磨之时，金属原子也不会从半导体基板的背面向半导体基板中扩散。即，可以抑制伴随着贯穿电极的形成而产生的半导体基板的金属污染。所以，利用本发明的制造方法，就可以制造虽然具有贯穿电极但是金属污染少的显示出良好的特性的半导体芯片。
通过向除去虚设塞子后的贯穿孔内供给金属材料，就可以获得具有将半导体基板沿厚度方向贯穿的贯穿电极的半导体芯片。利用该贯穿电极可以将半导体基板的表面侧和背面侧以较短的距离电连接。
构成虚设塞子的非金属材料例如也可以是聚合物。
当薄型化工序为物理性地研磨半导体基板的背面的工序时，该半导体芯片的制造方法也可以在薄型化工序之后，还包括将具有由薄型化工序造成的研磨痕迹或损伤的研磨损伤层除去的工序。
另外，该半导体芯片的制造方法最好在所述虚设塞子除去工序之后，在形成所述贯穿电极的工序之前，包括在所述贯穿孔的内壁上，形成绝缘膜的工序。此时，在所得的半导体芯片中，在贯穿电极和半导体基板之间就夹隔绝缘膜，利用该绝缘膜，贯穿电极和半导体基板之间被电绝缘。
另外，该半导体芯片的制造方法最好在所述虚设塞子除去工序之后，在形成所述贯穿电极的工序之前，包括在所述贯穿孔的内壁上，形成抑制金属原子从所述贯穿孔内向所述半导体基板的扩散的扩散防止膜的工序。此时，在所得的半导体芯片中，在贯穿电极和半导体基板之间就夹隔扩散防止膜，利用该扩散防止膜，就可以抑制金属原子从贯穿电极向半导体基板扩散而使半导体芯片的特性恶化的情况。
形成贯穿电极的工序例如也可以包括利用电镀向贯穿孔内供给金属材料的工序。此时，在供给金属材料之前，只要实施在贯穿孔的内壁之上形成屏蔽层的工序即可。
本发明的半导体芯片的制造方法也可以在所述虚设塞子形成工序之后，在所述虚设塞子除去工序之前，包括形成与所述半导体基板的表面侧的所述虚设塞子的露出面接触，被与所述功能元件电连接的配线构件的工序。
根据该构成，配线构件由于被按照与半导体基板的表面侧的虚设塞子的露出面接触的方式形成，因此当向除去了虚设塞子后的贯穿孔内供给金属材料时，就形成被与配线构件电连接的贯穿电极。配线构件由于被与功能元件电连接，因此利用此种方法，就可以容易地制造被与功能元件电连接的贯穿电极。
所述虚设塞子形成工序也可以包括向所述表面侧凹部内填充作为所述非金属材料的具有绝缘性的感光性树脂，形成由该感光性树脂制成的所述虚设塞子的感光性树脂填充工序、形成使所述虚设塞子当中的沿着所述表面侧凹部的内侧壁的全面设置的给定的外周部分相对于给定的蚀刻介质具有不溶性，使所述外周部分的内方的中央部分相对于该给定的蚀刻介质具有可溶性的状态的曝光工序。此时，所述虚设塞子除去工序也可以包括将所述虚设塞子的所述中央部分利用使用了所述给定的蚀刻介质的蚀刻除去的显影工序。
根据该构成，利用显影工序，不是虚设塞子的全部被除去，而是虚设塞子当中的沿着表面侧凹部的内侧壁的全面设置的外周部分被保留。虚设塞子由于由绝缘材料制成，因此未被除去而残留的虚设塞子的外周部分在所得的半导体芯片中，夹隔在贯穿电极和半导体基板之间，作为将贯穿电极和半导体基板电绝缘的绝缘膜发挥作用。
绝缘膜在曝光工序中，通过控制虚设塞子的曝光区域而可以形成所需的厚度。所以，就可以容易地形成具有足够的绝缘性的厚度的绝缘膜。
感光性树脂既可以是相对于给定的蚀刻介质具有不溶性，曝光部分可以溶化的所谓正型的树脂，也可以是相对于给定的蚀刻介质具有可溶性，曝光部分不溶化的所谓负型的树脂。
为了限制曝光区域，也可以使用给定图案的抗蚀剂。另外，曝光区域也可以由抗蚀剂以外的材料来限制。例如，当将表面侧凹部利用使用了具有开口的硬掩膜的反应性离子蚀刻来形成时，该表面侧凹部就具有比开口的宽度略大的宽度。由此，硬掩膜就成为从表面侧凹部的边缘部向内方略微突出的状态。也可以利用该硬掩膜的突出部，限制对表面侧凹部内的感光性树脂(虚设塞子)的曝光区域。
本发明的方式2的半导体装置的制造方法包括制造多个半导体芯片的工序、将所述多个半导体芯片层叠的工序。制造所述多个半导体芯片的工序包括：在具有表面及背面并在所述表面上形成了功能元件的半导体基板的所述表面上，形成比所述半导体基板的厚度更小的给定的深度的表面侧凹部的工序、向该表面侧凹部内供给非金属材料，将由该非金属材料制成的虚设塞子嵌入所述表面侧凹部中的虚设塞子形成工序、在该虚设塞子形成工序之后，将所述半导体基板的所述背面侧部分除去，将所述半导体基板薄型化为比所述表面侧凹部的深度更小的厚度，将所述表面侧凹部制成贯穿所述半导体基板的贯穿孔的薄型化工序、将所述贯穿孔内的所述虚设塞子除去的虚设塞子除去工序、在该虚设塞子除去工序之后，向所述贯穿孔供给金属材料，形成将所述半导体基板的表面侧和背面侧电连接，并且被与所述功能元件电连接的贯穿电极的工序。
利用制造所述多个半导体芯片的工序，可以抑制伴随着贯穿电极的形成产生的半导体芯片的金属污染。所以，利用该半导体装置的制造方法，就可以获得具备具有贯穿电极而金属污染少的半导体芯片的半导体装置。
利用贯穿电极，在被相邻地层叠的2个半导体芯片中，可以将一方的半导体芯片的功能元件和另一方的半导体芯片的功能元件以较短的距离电连接。
本发明的方式3的半导体装置的制造方法包括：在具有表面及背面并在所述表面上形成了功能元件的第1半导体基板的所述表面上，形成比所述第1半导体基板的厚度更小的给定的深度的表面侧凹部的工序、向该表面侧凹部内供给非金属材料，将由该非金属材料制成的虚设塞子嵌入所述表面侧凹部中的虚设塞子形成工序、使形成了所述虚设塞子的所述第1半导体基板的所述表面与第2半导体基板的一方表面相面对，将所述第1半导体基板层叠在所述第2半导体基板上的层叠工序、将层叠于所述第2半导体基板上的所述第1半导体基板的所述背面侧部分除去，将所述第1半导体基板薄型化为小于所述表面侧凹部的深度的厚度，将所述表面侧凹部制成贯穿所述第1半导体基板的贯穿孔的薄型化工序、在该薄型化工序之后将所述贯穿孔内的所述虚设塞子除去的虚设塞子除去工序、在该虚设塞子除去工序之后，向所述贯穿孔供给金属材料，形成将所述第1半导体基板的表面侧和背面侧电连接，并且被与所述功能元件电连接的贯穿电极的金属材料供给工序。
根据本发明，在实施薄型化工序时，在表面侧凹部(贯穿孔)内设有由非金属材料制成的虚设塞子，不存在金属材料。所以，即使薄型化工序是物理性地研磨第1半导体基板的背面的工序，在研磨之时，金属原子也不会从第1半导体基板的背面向第1半导体基板中扩散。即，可以抑制伴随着贯穿电极的形成产生的第1半导体基板的金属污染。
所以，利用该半导体装置的制造方法，就可以制造具备具有贯穿电极而金属污染少的半导体芯片(第1半导体基板或第2半导体基板被切断而成的半导体基板)的半导体装置。
该半导体装置的制造方法中，第1半导体基板在被层叠于第2半导体基板上的状态下薄型化，形成贯穿电极。所以，不需要将薄型化后的第1半导体基板层叠在第2半导体基板上。
该半导体装置的制造方法也可以在所述叠层工序之前，包括形成从所述第1半导体基板的表面突出并与所述虚设塞子接触的虚设凸块的工序。此时，所述第2半导体基板也可以包括设于所述一方表面上的配线构件，此时，所述叠层工序也可以包括使所述虚设凸块与所述第2半导体基板的所述配线构件接触的虚设凸块接触工序、按照覆盖与所述第2半导体基板的所述配线构件接触的所述虚设凸块的周围的方式配置装模材的工序。此时，所述虚设塞子除去工序也可以还包括将所述虚设凸块除去的工序，此时，所述金属材料供给工序也可以包括向与所述贯穿孔连通并由所述装模材划分出的空间供给金属材料，形成与所述贯穿电极一体化并从所述第1半导体基板的所述表面突出的凸块的工序。
根据该构成，由于利用虚设凸块接触工序，虚设凸块与第2半导体基板的配线构件接触，因此第2半导体基板的配线构件就会在由虚设凸块除去后的装模材所划分出的空间中露出。所以，当利用金属材料供给工序，向由虚设凸块除去后的装模材划分出的空间供给金属材料而形成凸块时，该凸块就被与第2半导体基板的配线构件电连接。即，利用该制造方法，由于可以在贯穿电极的形成时，同时地形成凸块，因此可以在该凸块的形成时，将该凸块与第2半导体基板的配线构件电连接。
装模材例如也可以是用于将第1半导体基板的表面和第2半导体基板的所述一方表面粘接的粘结剂。
第2半导体基板的配线构件也可以包括将所述第2半导体基板沿厚度方向贯穿的贯穿电极，此时所述虚设凸块接触工序也可以包括使所述虚设凸块与贯穿所述第2半导体基板的贯穿电极接触的工序。
这样，就可以获得第1半导体基板的凸块被与第2半导体基板的贯穿电极电连接的半导体装置。
本发明的方式4的半导体装置具备第1半导体芯片及第2半导体芯片。所述第1半导体芯片包括：具有表面及背面的半导体基板、形成于该半导体基板的所述表面上的功能元件、被与该功能元件电连接并配置于在该功能元件的侧方将所述半导体基板沿厚度方向贯穿的贯穿孔内，而将所述半导体基板的所述表面侧和所述背面侧电连接的贯穿电极、与该贯穿电极一体化并从所述半导体基板的所述表面突出的凸块。所述第2半导体芯片包括形成于所述半导体基板的与所述表面相面对的一方表面上，并被与所述第1半导体芯片的所述凸块接合了的配线构件。
本发明的方式5的半导体芯片的制造方法包括：在具有表面及背面并在所述表面上形成了发光元件或受光元件的半导体基板的所述表面上，形成比所述半导体基板的厚度更小的给定的深度的表面侧凹部的工序、向该表面侧凹部内供给透光性材料，将由该透光性材料制成的塞子嵌入所述表面侧凹部中的塞子形成工序、在该塞子形成工序之后，将所述半导体基板的所述背面侧部分除去，将所述半导体基板的厚度薄型化为比所述表面侧凹部的深度更小的厚度，将所述表面侧凹部制成贯穿所述半导体基板的贯穿孔的薄型化工序。
根据本发明，可以利用薄型化工序获得将半导体基板沿厚度方向贯穿的贯穿孔。在贯穿孔内，嵌入由透光性材料制成的塞子。这里，所谓透过性材料是指可以使由发光元件发出的光(除了可见光以外，还包括红外光等不可见光。)透过的材料或可以使受光元件能够接收的波长区域的光(除了可见光以外，还包括红外光等不可见光。)透过的材料。
由此，穿过嵌入了透光性材料的贯穿孔(导波路)，就可以将从形成于半导体基板的表面上的发光元件发出的光导向半导体基板的背面侧，或使从半导体基板的背面侧导出的光由形成于半导体基板的表面的受光元件接收。这样，就可以穿过该贯穿孔传送光信号。
以往有具有在一方表面上具备了LSI模块的插件，在与安装基板之间进行光信号的收发的半导体装置。该半导体装置中，在插件的另一方表面侧(与LSI模块相反一侧)设有形成了发光元件或受光元件的芯片，该芯片和LSI模块被借助设于插件上的贯穿电极及安装于插件的所述一方表面侧的光电信号转换用驱动器IC芯片电连接。
此种半导体装置由于在插件的两面安装有芯片，因此难以小型化。
利用本发明的制造方法制造的半导体芯片由于可以在半导体基板的表面侧和背面侧之间借助贯穿孔进行光信号的收发，因此即使在使半导体基板的背面侧与安装基板相面对的状态下，将该半导体芯片安装在安装基板上，也可以在发光元件或受光元件和安装基板之间进行光信号的收发。
由此，通过将该半导体芯片作为插件使用，在半导体基板的表面侧安装LSI模块，就可以实现在一方表面侧具有发光元件或受光元件及LSI模块的同时，可以在与另一方表面侧的安装基板之间进行光信号的收发的半导体装置。而且，除了发光元件或受光元件以外，光电信号转换用驱动IC也可以不是作为与半导体基板分立的芯片，而是加入半导体基板自身(表面)中。这样，就可以实现半导体装置的小型化。
另外，在具有所述的插件的以往的半导体装置中，形成了发光元件或受光元件的芯片在安装基板上的位置精度除了由形成了发光元件或受光元件的芯片在插件上的安装精度决定以外，还由插件在安装基板上的安装精度决定。由此，无法提高形成了发光元件或受光元件的芯片在安装基板上的位置精度。
同样地，在对光信号进行处理的半导体装置中，形成了发光元件或受光元件的芯片有时被安装于形成了贯穿孔的基板的一方表面，借助该贯穿孔，在发光元件或受光元件和基板的另一方表面侧之间进行光的收发。此时，当形成了发光元件或受光元件的芯片在形成了贯穿孔的基板上的安装精度较差时，光就无法良好地通过贯穿孔，从而无法进行光信号的处理。
根据本发明，由于可以将发光元件或受光元件直接加入半导体基板，因此就可以提高发光元件或受光元件在半导体基板上的安装精度。所以，当将该半导体芯片安装于安装基板上时，就可以提高发光元件或受光元件在安装基板上的位置精度。
同样地，根据本发明，由于可以制造在1个芯片上形成了贯穿孔和发光元件或受光元件的半导体芯片，因此就不会像在设置了贯穿孔的基板上，安装形成了发光元件或受光元件的芯片的情况那样，芯片的安装精度出现问题。即，利用该制造方法，可以制造能够借助形成于半导体基板上的贯穿孔良好地传送光信号的半导体芯片。
另外，当将形成发光元件或受光元件并且不具有贯穿孔的半导体芯片层叠3个以上时，在不相邻的2个半导体芯片之间，无法直接进行光信号的收发。
利用本发明制造的半导体芯片由于可以借助贯穿孔传送光信号，因此将该半导体芯片层叠3个以上，在不相邻的2个半导体芯片之间，可以直接进行光信号的收发。
该半导体芯片的制造方法也可以还包括形成在所述发光元件或受光元件的侧方经过所述贯穿孔，确立所述发光元件或受光元件和所述半导体基板的所述背面侧之间的光路的构件的工序。
这样，即使当由发光元件发出的光不直接穿过贯穿孔而导向半导体基板的背面侧时，利用确立光路的构件，也可以确立经过了贯穿孔的发光元件和半导体基板的背面侧之间的光路。同样地，即使当从半导体基板的背面侧穿过贯穿孔而导来的光不直接被受光元件接受时，也可以利用确立光路的构件，确立经过了贯穿孔的半导体基板的背面侧和受光元件之间的光路。
本发明的方式6的半导体芯片的制造方法包括：在具有表面及背面并在所述表面上形成了发光元件或受光元件的半导体基板的所述表面上，形成比所述半导体基板的厚度更小的给定的深度的表面侧凹部的工序、向该表面侧凹部内供给填充材料，将由该填充材料制成的虚设塞子嵌入所述表面侧凹部中的虚设塞子形成工序、在该虚设塞子形成工序之后，将所述半导体基板的所述背面侧部分除去，将所述半导体基板薄型化为比所述表面侧凹部的深度更小的厚度，将所述表面侧凹部制成贯穿所述半导体基板的贯穿孔的薄型化工序、在该薄型化工序之后，将所述贯穿孔内的所述虚设塞子除去的虚设塞子除去工序。
根据本发明，在实施薄型化工序时，由于虚设塞子被嵌入表面侧凹部(贯穿孔)内，因此即使薄型化工序为物理性地研磨半导体基板的背面的工序，也可以防止研磨碎屑进入贯穿孔内。
另一方面，在利用薄型化工序形成了贯穿孔后，由于贯穿孔内的虚设塞子被除去，因此即使当填充材料不具有透光性时，光也可以穿过该贯穿孔。所以，借助该贯穿孔，就可以在形成于半导体基板的表面的发光元件或受光元件和半导体基板的背面侧之间进行光的收发。
利用该制造方法制造的半导体芯片可以实现将该半导体芯片作为插件使用的半导体装置的小型化。另外，利用穿过了贯穿孔的光信号的收发，可以将该半导体芯片层叠3个以上，在不相邻的2个半导体芯片之间，直接进行光信号的收发。
另外，由于在1个芯片上形成有贯穿孔和发光元件或受光元件，因此就不会像在设置了贯穿孔的基板上，安装形成了发光元件或受光元件的芯片的情况那样，芯片的安装精度出现问题。即，利用该半导体芯片的制造方法，可以制造能够借助形成于半导体基板上的贯穿孔良好地传送光信号的半导体芯片。
本发明的方式7的半导体芯片具备：具有表面及背面的半导体基板、形成于该半导体基板的所述表面的发光元件或受光元件、借助在该发光元件或受光元件的侧方将所述半导体基板沿厚度方向贯穿的贯穿孔，确立所述发光元件或受光元件和所述半导体基板的所述背面侧之间的光路的构件。
该半导体芯片可以通过在所述半导体芯片的制造方法中，还实施形成借助所述贯穿孔确立所述发光元件或受光元件和所述半导体基板的所述背面侧的光路的构件的工序来制造。
确立所述光路的构件例如为将由发光元件发出的光经过贯穿孔向半导体基板的背面侧反射的构件、将从半导体基板的背面侧经过贯穿孔导向半导体基板的表面侧的光向受光元件反射的构件，例如可以采用棱镜或反射镜。
本发明的所述的或其他的目的、特征及效果可以参照附加图面，利用如下所述的实施方式的说明而被清除地阐释。
附图说明
图1是表示利用本发明的实施方式1的制造方法制造的半导体芯片的构造的图解性的剖面图。
图2A至图2I是用于说明图1所示的半导体装置的制造方法的图解性的剖面图。
图3是表示利用本发明的实施方式2的制造方法制造的半导体芯片的构造的图解性的剖面图。
图4是表示利用本发明的实施方式3的制造方法制造的半导体芯片的构造的图解性的剖面图。
图5A至图5J是用于说明图4所示的半导体装置的制造方法的图解性的剖面图。
图6是表示利用本发明的实施方式4的制造方法制造的半导体芯片的构造的图解性的剖面图。
图7是表示包括多个图4所示的半导体芯片的半导体装置的构造的图解性的剖面图。
图8是表示本发明的一个实施方式的半导体装置的构造的图解性的剖面图。
图9A至图9H是用于说明图8所示的半导体装置的制造方法的图解性的剖面图。
图10是表示本发明的一个实施方式的半导体芯片的构造的图解性的剖面图。
图11是表示具有发光部及受光部的半导体芯片被作为插件使用的半导体装置以及安装了该半导体装置的安装基板的构造的图解性的剖面图。
图12A至图12C是用于说明图10所示的半导体芯片的制造方法的图解性的剖面图。
图13A至图13H是用于说明具有贯穿电极的半导体芯片的以往的制造方法的图解性的剖面图。
图14是表示进行光信号的收发的以往的半导体装置及安装了该半导体装置的安装基板的构造的图解性的剖面图。
具体实施方式
图1是表示利用本发明的实施方式1的制造方法制造的半导体芯片的构造的图解性的剖面图。
该半导体芯片1例如包括由硅制成的半导体基板2。在半导体基板2的一方表面(以下称作「表面」。)，形成有具有多个电极的功能元件(晶体管之类的有源元件以及电阻及电容器之类的无源元件)3。在功能元件3的侧方，形成有将半导体基板2沿厚度方向贯穿的贯穿孔4。
在半导体基板2的表面，例如形成有由氧化硅制成的硬掩膜6。在硬掩膜6上，形成有开口6a及接触孔6b。从与半导体基板2的表面垂直的方向看，开口6a形成于与贯穿孔4大致重合的区域上，在接触孔6b内显现出功能元件3的给定的区域(电极之一)。开口6a的宽度比贯穿孔4的宽度略窄，在半导体基板2的表面侧，硬掩膜6从贯穿孔4的边缘部略为向内方突出。
从与半导体基板2的表面垂直的方向看，在包括开口6a及接触孔6b的连续的区域中，形成有配线构件11。配线构件11被按照从硬掩膜6上将开口6a堵塞的方式延伸设置。另外，配线构件11被嵌入接触孔6b而与功能电极3电连接。
在配线构件11或硬掩膜6的表面，形成有由氧化硅或氮化硅(Si3N4)制成的表面保护膜13。在表面保护膜13上，在配线构件11上的给定的区域形成有开口13a。开口13a从与半导体基板2的表面垂直的方向看，被形成于与硬掩膜6的开口6a大致重合的区域中。在配线构件11上，经过开口13a接合有从表面保护膜13的表面突出的凸块(突起电极)12。
在半导体基板2的与表面相反一侧的面(以下称作「背面」。)上，形成有具有开口16a并由氧化硅或氮化硅制成的背面保护膜16。从与半导体基板2的表面垂直的方向看，开口16a被形成于与贯穿孔4大致重合的区域中，贯穿孔4的内壁面和开口16a的内壁面形成连续的面。
在贯穿孔4及开口6a、16a的内壁面上，形成有由氧化硅(SiO2)制成的绝缘膜5。在绝缘膜5上及开口6a内显现的配线构件11的表面上，形成有由导电材料，例如钛钨(TiW)、氮化钽(TaN)、氮化钛(TiN)等制成的连续的扩散防止膜7。
在贯穿孔4及开口6a、16a内，扩散防止膜7的内方的区域例如被由铜制成的贯穿电极10充满。所以，在贯穿电极10和半导体基板2之间，夹隔有绝缘膜5及扩散防止膜7。贯穿电极10被绝缘膜5与半导体基板2电绝缘。扩散防止膜7由可以抑制构成贯穿电极10的金属原子(铜)向半导体基板2扩散的材料制成。
在半导体基板2的背面侧，贯穿电极10、扩散防止膜7及绝缘膜5具有与背面保护膜16的表面大致为相同平面的露出端面。贯穿电极10的该露出端面成为用于与其他的半导体芯片或配线基板电连接的背面侧连接面10a。
功能元件3被借助配线构件11与配置于半导体基板2的表面侧的凸块12电连接，并且被借助配线构件11、扩散防止膜7及贯穿电极10，与配置于半导体基板2的背面侧的背面侧连接面10a电连接。另外，凸块12和背面侧连接面10a被借助配线构件11、扩散防止膜7及贯穿电极10电连接。
这样，就可以借助凸块12从半导体芯片1的表面侧(半导体基板2的表面侧)与功能元件3电连接，并且还可以借助背面侧连接面10a从半导体芯片1的背面侧(半导体基板2的背面侧)电连接。利用贯穿半导体基板2的贯穿电极10，半导体芯片1的表面侧和背面侧之间的配线长度被缩短。
另外，通过在贯穿电极10和半导体基板2之间夹隔扩散防止膜7，就可以抑制构成贯穿电极10的铜原子向半导体基板2中扩散，而防止半导体芯片1的特性变差。
图2A至图2I是用于说明图1所示的半导体芯片1的制造方法图解性的剖面图。多个半导体芯片1虽然由1片半导体晶片(以下简称为「晶片」。)W制作，但是图2A至图2I中，仅表示相当于晶片W的1个半导体芯片1的部分的一部分。图2A至图2I所示的晶片W是将与图1所示的最终形态的半导体芯片1对应的区域沿晶片W的面内方向细密地形成多个的晶片。
在一方表面(以下称作「表面」。)上形成了功能元件(设备)3的半导体晶片(以下简称为「晶片」。)W的表面，例如形成有由氧化硅制成并在给定的部分上具有开口6a的硬掩膜6。开口6a被按照在晶片W中使功能元件3的侧方的区域露出的方式形成。
然后，利用穿过了硬掩膜6的开口的反应性离子蚀刻(RIE)，在功能元件3的侧方的区域上形成表面侧凹部9。表面侧凹部9具有比晶片W的厚度更小(即，不贯穿晶片W)的给定的深度(例如70μm)。当利用反应性离子蚀刻形成表面侧凹部9时，该表面侧凹部9就具有比开口6a的宽度略大的宽度。由此，硬掩膜6就成为从表面侧凹部9的边缘部略向内方突出的状态。
然后，在硬掩膜6上，形成使功能元件3的电极之一露出的接触孔6b。接触孔6b例如可以利用夹隔了在相当于接触孔6b的区域上具有开口的抗蚀剂膜(未图示)的硬掩膜6的蚀刻来形成。
然后，利用CVD(Chemical Vapor Deposition)法，在开口6a及表面侧凹部9内的露出表面上，形成由氧化硅制成的绝缘膜5。绝缘膜5例如可以通过形成抗蚀剂膜(未图示)，其形成了使开口6a及表面侧凹部9露出的开口，在该状态下，在晶片W的表面侧全面上形成了绝缘膜后，将该抗蚀剂膜除去，而形成于开口6a及表面侧凹部内的露出表面上。该状态被表示于图2A中。
然后，在表面侧凹部9及开口6a的内部，填充聚合物等非金属材料，形成虚设塞子(dummy plug)8(参照图2B)。从虚设塞子8的开口6a中的露出面和硬掩膜6的表面被制成近似相同平面。
然后，在从接触孔6b内延至虚设塞子8上的区域上，形成配线构件11。在形成配线构件11时，首先，向经过了以上的工序的晶片W的表面侧的全面，供给金属材料。金属材料嵌入接触孔6b内，与向接触孔6b内露出的功能元件3的电极之一接触。其后，该金属材料当中的从与半导体基板2的表面垂直的方向看，包括开口6a及接触孔6b的连续的区域(相当于配线构件11(参照图1)的区域)以外的区域被利用使用了给定的图案的抗蚀剂膜的蚀刻除去，得到被与功能元件3电连接的配线构件11。
另外，在经过了以上的工序的晶片W的表面侧的全面，即，硬掩膜6上及配线构件11上，形成表面保护膜13。此后，在表面保护膜13中，在开口6a上的区域形成开口13a。此后，形成借助该开口13a与配线构件11接合了的凸块12。该状态被表示于图2C中。
然后，晶片W的表面(形成有功能元件3的面)被贴附在未图示的支撑体上，晶片W的背面(与表面相反一侧的面)Wr被机械地研磨，晶片W被薄型化。这样，虚设塞子8被向晶片W的背面Wr露出，表面侧凹部9成为将晶片W沿厚度方向贯穿的贯穿孔4。该状态被表示于图2D中。
在晶片W的背面Wr上，存在有具有研磨痕迹或研磨时受到的损伤的研磨损伤层。为了除去该研磨损伤层，晶片W的背面Wr被干式蚀刻或湿式蚀刻掉5μm左右。此时，虚设塞子8及绝缘膜5基本上不被蚀刻，从晶片W的背面Wr中突出。该状态被表示于图2E中。
然后，在经过了以上的工序的晶片W的背面Wr侧的全面，形成由氧化硅或氮化硅制成的背面保护膜16。该状态下，从晶片W背面Wr中的虚设塞子8及绝缘膜5的突出部被背面保护膜16覆盖。
然后，晶片W的背面Wr被机械地研磨，从背面保护膜16中露出虚设塞子8及绝缘膜5的突出部的头端面。这样，在背面保护膜16上，就形成具有与贯穿孔4的内壁面连续的内壁面的开口16a。利用研磨，在晶片W的背面Wr侧，背面保护膜16的表面和虚设塞子8及绝缘膜5的露出端面被基本上制成同一平面。该状态被表示于图2F中。
然后，贯穿孔4及开口6a、16a内的虚设塞子8例如被利用使用了适当的蚀刻除去。这样，在开口6a的底部(凸块12侧)，就露出配线构件11(参照图2G)。
然后，在经过了以上的工序的晶片W背面Wr侧的露出表面全面，即，背面保护膜16的表面、贯穿孔4及开口6a、16a的内壁面(绝缘膜5上)以及配线构件11的从开口6a中的露出面上，就形成扩散防止膜7。该状态被表示于图2H中。
此后，在扩散防止膜7上，又在形成了由铜制成的屏蔽层(未图示)后，利用将该屏蔽层作为屏蔽的电镀，形成铜膜14。铜膜14被按照在开口6a、16a及贯穿孔4的内部填满屏蔽层的内方的区域的方式形成。另外，铜膜14也被形成于开口6a、16a及贯穿孔4外的屏蔽层上(扩散防止膜7上)。该状态被表示于图2I中。
其后，铜膜14、屏蔽层及扩散防止膜7当中的存在于开口6a、16a及贯穿孔4的外部的部分例如被利用CMP(Chemical Mechanical Polishing)除去。这样，铜膜14的露出表面(CMP面)就被制成与背面保护膜16的表面近似为同一平面的背面侧连接面10a。铜膜14的剩余部分成为贯穿电极10。其后，晶片W被在给定位置处切断，制成图1所示的半导体芯片1的单片。
在以上的半导体芯片1的制造方法中，在研磨晶片W的背面Wr的工序(参照图2D)或除去研磨损伤层的工序(参照图2E)中，在表面侧凹部9(贯穿孔4)内，配置有由聚合物等非金属材料制成的虚设塞子8，而未配置铜等金属材料。由此，在这些工序中，由于金属原子不会从晶片W的背面Wr向晶片W中扩散，因此就可以获得具备了金属污染少的半导体基板2的半导体芯片1。即，利用该制造方法，可以制造虽然具有贯穿电极10但是金属污染少的显示出良好的特性的半导体芯片1。
另外，由于不用担心金属污染波及功能元件3，因此就可以将晶片W制得极薄(例如厚度在50μm以下)。
另外，配线构件11由于被按照覆盖晶片W的表面侧的虚设塞子8的露出面的方式形成，因此当向除去了虚设塞子后的贯穿孔4内供给金属材料时，就可以形成被与配线构件11电连接了的贯穿电极10。配线构件11由于被与功能元件3电连接，因此利用此种方法，就可以容易地制造与功能元件3电连接了的贯穿电极10。
图3是表示利用本发明的实施方式2的制造方法制造的半导体芯片的构造的图解性的剖面图。图3中，对与图1所示的各部分对应的部分，使用与图1相同的参考符号，将说明省略。
该半导体芯片31在半导体基板2的背面侧，具有设于贯穿孔4周边的区域上的连接用图案32。连接用图案32被与贯穿电极10一体化地形成，由与贯穿电极10相同的材料，即铜制成。在连接用图案32和背面保护膜16之间，夹隔有扩散防止膜7。
连接用图案32的表面形成用于获得与半导体芯片31的外部的电连接的背面侧连接面32a。在背面侧连接面32a的任意的位置上，可以接合其他的半导体芯片的凸块或形成于配线基板上的电极极板等。另外，在具有该半导体芯片31和配线基板的半导体装置中，例如可以将背面侧连接面32a和配线基板的电极极板用接合线连接。
连接用图案32可以如下获得，即，在半导体芯片1的制造方法中，在形成了铜膜14后(参照图2I)，不将铜膜14、屏蔽层及扩散防止膜7当中的存在于开口6a、16a及贯穿孔4的外部的部分完全除去，例如利用夹隔了抗蚀剂膜的蚀刻，剩余贯穿孔4周边的给定部分而除去。
图4是表示利用本发明的实施方式3的制造方法制造的半导体芯片的构造的图解性的剖面图。图4中，对与图1所示的各部分对应的部分，使用与图1相同的参考符号，将说明省略。
在该半导体芯片41的贯穿孔4及开口6a的内部，设有由感光性树脂制成的绝缘膜42、扩散防止膜43及由铜制成的贯穿电极45。绝缘膜42被沿着贯穿孔4及开口6a的内侧壁的全面设置，贯穿电极45在绝缘膜42的内方的区域上被沿着贯穿孔4的中心轴配置。扩散防止膜43夹隔于绝缘膜42及配线构件11和贯穿电极45之间。
绝缘膜42被制得比图1所示的半导体芯片1的绝缘膜5更厚，贯穿电极45和半导体基板2被绝缘膜42良好地绝缘。另外，通过在贯穿电极45和半导体基板2之间夹隔扩散防止膜43，就可以抑制构成贯穿电极45的铜原子向半导体基板2中扩散，使得半导体芯片41的特性变差的情况。
在半导体基板2的背面侧，贯穿电极45、扩散防止膜43及绝缘膜42具有与背面保护膜16的表面近似为相同的平面的露出端面。贯穿电极45的该露出端面成为用于与其他的半导体芯片或配线基板电连接的背面侧连接面45a。
图5A至图5J是用于说明图4所示的半导体芯片41的制造方法的图解性的剖面图。在图5A至图5J中，对与图2A至图2J所示的各部分对应的部分，使用与图2A至图2I相同的参考符号，将说明省略。
在直至利用反应性蚀刻形成表面侧凹部9的工序，被与半导体芯片1的制造方法相同地实施后，不形成绝缘膜5(参照图2A)，表面侧凹部9及开口6a内被感光性树脂填充，形成由该感光性树脂制成的虚设塞子48(参照图5A)。
构成虚设塞子48的感光性树脂具有如下的所谓正型的感光特性，即，相对于给定的溶剂具有不溶性，并且通过照射光，相对于该给定的溶剂可以溶化。虚设塞子48的从开口6a中的露出面与硬掩膜6的表面被制成近似同一平面。
然后，在晶片W的表面侧，形成在给定的位置具有开口46a的抗蚀剂膜46(图5B中以双点划线表示。)。这样就使得在虚设塞子48的露出面中，外周部的区域被抗蚀剂膜46覆盖，内方的区域向开口46内露出。
此后，夹隔抗蚀剂膜46的开口46a，虚设塞子48的沿着贯穿孔4的中心轴的内方的中央部分48a被曝光而具有相对于给定的溶剂的可溶性，未被曝光的外周部分48b维持相对于该溶剂的不溶性(参照图5B)。
然后，形成配线构件11、表面保护膜13及凸块12的工序被与半导体芯片1的制造方法相同地实施。在虚设塞子48的被曝光的中央部分48a处，在硬掩膜6的开口6a中显现出的部分成为与配线构件11接触的状态。该状态被表示于图5C中。
然后，晶片W的表面被贴附在未图示的支撑体上，晶片W的背面Wr被机械地研磨，晶片W被薄型化。这样，虚设塞子48就向晶片W的背面Wr露出，表面侧凹部9成为将晶片W沿厚度方向贯穿的贯穿孔4。该状态被表示于图5D中。
然后，为了除去晶片W背面Wr的研磨损伤层，晶片W的背面Wr被干式蚀刻或湿式蚀刻掉5μm左右。此时，虚设塞子48基本上不被蚀刻，从晶片W的背面Wr中突出。该状态被表示于图5E中。
然后，形成背面保护膜16的工序被与半导体芯片1的制造方法同样地实施。在背面保护膜16上，形成具有与贯穿孔4的内壁面连续的内壁面的开口16a。该状态被表示于图5F中。
然后，贯穿孔4及开口6a、16a内的虚设塞子48当中的被曝光的中央部分48a被利用使用了所述给定的溶剂的蚀刻除去。这样，在开口6a的底部(凸块12侧)，就露出配线构件11。虚设塞子48的剩余部分(外周部分48b)成为绝缘膜42。该状态被表示于图5G中。
然后，在经过了以上的工序的晶片W背面Wr侧的露出表面全面，即在背面保护膜16及绝缘膜42的露出表面上，以及配线构件11的从开口6a中的露出面上，就形成扩散防止膜43。该状态被表示于图5H中。
此后，在扩散防止膜43上，又形成了由铜制成的屏蔽层(未图示)后，利用将该屏蔽层作为屏蔽的电镀，形成铜膜47。铜膜47被按照在开口6a、16a及贯穿孔4的内部填满屏蔽层的内方的区域的方式形成。另外，铜膜47也被形成于开口6a、16a及贯穿孔4外的屏蔽层上(扩散防止膜43)上。该状态被表示于图5I中。
其后，铜膜47、屏蔽层及扩散防止膜43当中的存在于开口6a、16a及贯穿孔4的外部的部分例如被利用深腐蚀(etch back)等除去。这样，铜膜47的露出表面(深腐蚀面)就成为与背面保护膜16的表面近似为同一平面的背面侧连接面45a。铜膜47的剩余部分成为贯穿电极45。其后，晶片W在给定位置处被切断，被制成图4所示的半导体芯片41的单片。
在该半导体芯片41的制造方法中，在研磨晶片W的背面Wr的工序(参照图5D)或除去研磨损伤层的工序(参照图5E)中，在表面侧凹部9(贯穿孔4)内，配置有由感光性树脂制成的虚设塞子48，未配置铜等金属材料。由此，在这些工序中，由于金属原子不会向晶片W中扩散，因此就可以获得具备了金属污染少的半导体基板2的半导体芯片41。
在将虚设塞子48曝光的工序(参照图5B)中，通过加厚未被曝光的外周部分48b，就可以形成较厚的绝缘膜42。未被曝光的外周部分48b的厚度可以利用抗蚀剂膜46的开口46a(参照图5B)的大小容易地控制。当像半导体芯片1的制造方法那样，利用CVD法形成绝缘膜5时，就无法完全覆盖贯穿孔4及开口6a的内壁面地较厚地形成绝缘膜5，从而有产生绝缘不良的情况。与此相反，在该半导体芯片41的制造方法中，由于可以容易地形成比利用CVD法得到的绝缘膜5更厚的绝缘膜42，因此就可以形成能够将贯穿电极45和半导体基板2可靠地电绝缘的绝缘膜42。
将虚设塞子48曝光的工序也可以不像图5B所示，另外设置抗蚀剂膜46而实施，而是如图5J所示，将伴随着利用反应性离子蚀刻的表面侧凹部9的形成而形成的开口6a附近的硬掩膜6的突出部作为掩膜而实施。该情况下，硬掩膜6的具有相当于从表面侧凹部9的边缘部向内方的突出长度的宽度的外周部分48b未被曝光，而维持相对于给定的溶剂的不溶性，并且内方的中央部分48a被曝光而相对于该溶剂可溶化。
图6是表示利用本发明的实施方式4的制造方法制造的半导体芯片的构造的图解性的剖面图。图6中，对与图4所示的各部分对应的部分，使用与图4相同的参考符号，将说明省略。
该半导体芯片51在半导体基板2的背面侧，具有设于贯穿孔4周边的区域的连接用图案52。连接用图案52被与贯穿电极45一体化地形成，由与贯穿电极45同种的材料，即铜制成。在连接用图案52和背面保护膜16之间，夹隔有扩散防止膜43。
连接用图案52的表面形成用于获得与半导体芯片52的外部的电连接的背面侧连接面52a，在背面侧连接面52a的任意的位置上，可以接合其他的半导体芯片的凸块、形成于配线基板上的电极极板、接合线等。
背面侧连接面52a可以如下获得，即，在半导体芯片51的制造方法中，在形成了铜膜47(参照图5I)后，不将铜膜47、屏蔽层及扩散防止膜43当中的存在于开口6a、16a及贯穿孔4的外部的部分完全除去，例如利用夹隔了抗蚀剂膜的蚀刻，剩余贯穿孔4周边的给定部分而除去。
图7是表示具备了多个图4所示的半导体芯片41的半导体装置的构造的图解性的剖面图。图7中，对与图4所示的各部分对应的部分，使用与图4相同的参考符号，将说明省略。
该半导体装置20具有BGA(Ball Grid Array)类型的组件形态及多芯片组构造，具备平板状的配线基板(插件)21。在配线基板21上，层叠有半导体芯片或配线基板等平板状的固体装置19。在固体装置19上，层叠有多个(该实施方式中为3个)图4所示的半导体芯片41，在半导体芯片41上，还层叠有半导体芯片15。半导体芯片15除了不具有贯穿孔4(贯穿电极45)以外，具有与半导体芯片41相同的构造及大小。
配线基板21由绝缘体制成，在其表面或内部设有配线(未图示)。半导体芯片41、14都被以表面(形成了功能元件3的面)朝向固体装置19侧的所谓面朝下方式接合。
在相邻的2个半导体芯片41之间，或半导体芯片41和半导体芯片15之间，一方的半导体芯片41、15的凸块12和另一方的半导体芯片41的背面侧连接面45a(参照图4)被接合。在各半导体芯片41、15之间，及半导体芯片41和固体装置19之间，形成有间隙，该间隙被由树脂制成的层间密封材料24密封。
在配线基板21的另一方表面(与固体装置19侧相反一侧的面)上，接合有金属球(例如焊锡球)22。
从与配线基板21及固体装置10垂直的方向看，固体装置19小于配线基板21，被接合于配线基板21的大致中央部。在垂直地俯视固体装置19及半导体芯片41、15的俯视时，半导体芯片41、15小于固体装置19，被接合于固体装置19的大致中央部。半导体芯片41、15从与它们垂直的方向看，具有大致相同的大小及形状，被大致重合地配置。
在配线基板21的所述一方表面外周部，在不与固体装置19相面对的区域，设有未图示的电极极板，该电极极板在配线基板21的内部或表面被再配线，与设于配线基板21的另一方表面的金属球22电连接。
在固体装置19的一方表面(与配线基板21相反一侧的面)外周部不与半导体芯片41相面对的区域，形成有外部连接用垫片19P。设于配线基板21上的电极极板和固体装置19的外部连接用垫片19P被接合线23电连接。
半导体芯片41、15、固体装置19、接合线23及配线基板21的固体装置19侧的面被密封树脂(模压树脂)25密封。
各半导体芯片41、15的功能元件3被以比贯穿电极45更短的距离连接在固体装置19上。该半导体装置20可以借助金属球22安装在其他的配线基板上。
图8是表示本发明的一个实施方式的半导体装置的构造的图解性的剖面图。图8中，对与图1所示的各部分对应的部分，使用与图1相同的参考符号，将说明省略。
该半导体装置60包括被层叠的多个半导体芯片61，例如具有与图7所示的半导体装置20相同的BGA类型的组件形态。图8中，仅表示相邻的2个半导体芯片61。
半导体芯片61取代图的半导体芯片1的凸块12，具备贯穿表面保护膜13而与贯穿电极10一体化地形成的凸块62。即，凸块62由与贯穿电极10相同的材料(铜)制成。
凸块62的宽度小于硬掩膜6的开口6a的宽度，贯穿电极10的表面侧的端部具有与硬掩膜6的表面大致为同一平面的平坦面。在贯穿电极10的该平坦面上，接合有配线机构11A。配线构件11A穿过硬掩膜6的接触孔6b而被与功能元件3电连接。
对于在贯穿电极10的端部未设有此种平坦面，凸块62具有与开口6a大致相同的宽度的情况，配线构件11A就会与凸块62的侧面接触，配线构件11A和凸块62的接触面积变小，连接可靠性降低。另一方面，如图8中所示的半导体装置60那样，通过在贯穿电极10端部的平坦面上接合配线构件11A，贯穿电极10和配线构件11A的接触面积变大，电连接可靠性提高。
扩散防止膜7被形成于贯穿电极10(除去背面侧连接面10a。)及凸块62的表面(周围)，未夹隔于贯穿电极10和凸块62之间。
凸块62从表面保护膜13的表面突出。一方的半导体芯片61的背面侧连接面10a和另一方的半导体芯片61的凸块61被接合在一起。在一方的半导体芯片61的表面、另一方的半导体芯片61的背面之间，形成有与凸块62的从表面保护膜13中的突出高度大致相当的大小的间隙，该间隙被由树脂制成的粘接层63充满。利用粘接层63，将2个半导体芯片61粘接。粘接层63例如由环氧树脂、丙烯酸树脂等制成。
图9A至图9H是用于说明图8所示的半导体装置60的制造方法的图解性的剖面图。图9A至图9H中，对与图2A至图2I所示的各部分对应的部分，使用与图2A至图2I相同的参考符号，将说明省略。
该半导体装置60的制造方法中，使用分别具有与半导体芯片61对应的多个区域的多个晶片W1、W2。
首先，对晶片W1，直至形成虚设塞子8的工序，被与图1所示的半导体芯片1的制造方法相同地实施(参照图2B)。然后，与在半导体芯片1的制造方法中形成配线构件11的情况相同，形成与功能元件3电连接的配线构件11A。但是，配线构件11A被按照覆盖从硬掩膜6的开口6a中的虚设塞子8的露出面的一部分(例如三分之一左右的部分)的方式形成。
然后，在经过了以上的工序的晶片W1的表面侧的全面上，形成表面保护膜13，在表面保护膜13的给定的区域形成开口13a。在开口13a中，使得在虚设塞子8中不与配线构件11接触的区域露出。该状态被表示于图9A中。
然后，形成贯穿开口13a而与虚设塞子8接触的虚设凸块65(参照图9B)。虚设凸块65具有与半导体芯片61的凸块62(参照图8)大致相同的大小及形状，从表面保护膜13的表面中突出。另外，虚设凸块(dummybump)65由可以利用使用了适当的溶剂的蚀刻容易地除去的材料制成，例如由与虚设塞子8相同的材料制成。构成虚设凸块65的材料也可以与构成虚设塞子8的材料不同。
然后，准备细密地形成了与被完成的半导体芯片61(参照图8)相当的区域的晶片W2。此后，晶片W2的背面W2r和晶片W1的表面被相面对，晶片W1的虚设凸块65被与晶片W2的背面侧连接面10a接触。晶片W1与晶片W2的位置对齐例如可以通过从晶片W1的背面W1r侧用红外光透过晶片W1，监测被晶片W2反射的红外光，确认晶片W2上的位置对齐标记而进行。
该工序也可以在晶片W2的表面侧被贴附在支撑体上的状态下实施。在晶片W1和晶片W2之间，形成有与虚设凸块65的从表面保护膜13表面的突出高度大致相当的大小的间隙。
然后，将粘结剂填充于晶片W1和晶片W2的间隙，形成粘接层63。当粘接层63由环氧树脂或丙烯酸制成时，例如在使未硬化的液状的环氧树脂或丙烯酸树脂流入晶片W1和晶片W2的间隙后，就可以使该环氧树脂或丙烯酸树脂硬化而获得粘接层63。粘接层63被按照包围虚设凸块65的周围而将虚设凸块65装模的方式配置。该状态被表示于图9C中。
然后，晶片W1的背面Wr被机械地研磨，虚设塞子8向晶片W1的背面W1r露出，表面侧凹部9成为贯穿孔4。该状态被表示于图9D中。
然后，形成背面保护膜16的工序被与半导体芯片1、41的制造方法相同地实施。在背面保护膜16上，形成具有与贯穿孔4的内壁面连续的内壁面的开口16a。该状态被表示于图9E中。
然后，虚设塞子8及虚设凸块65被利用使用了适当的溶剂的蚀刻除去。这样，就形成开口16a、贯穿孔4及开口6a的内部空间以及由粘接层63划分出的空间连通而成的空孔66。通过将配线构件11A按照与虚设塞子8接触的方式形成，以及使虚设凸块65与晶片W2的背面侧连接面10a接触，在虚设塞子8及虚设凸块65除去后的空孔66内，就露出配线构件11A及晶片W2的背面侧连接面10a。该状态被表示于图9F中。
然后，在经过了以上的工序的晶片W1背面W1r侧的露出表面全面，即，背面保护膜16的表面、空孔66的内壁面(包括晶片W2的背面侧连接面10a及配线构件11A的露出面。)，形成扩散防止膜7。该状态被表示于图9G中。
此后，在扩散防止膜7上，又形成了由铜制成的屏蔽层(未图示)后，利用将该屏蔽层作为屏蔽的电镀，形成铜膜14。铜膜14被按照在空孔66的内部充满屏蔽层的内方的区域的方式形成。另外，铜膜14也被形成于空孔66外的屏蔽层上(扩散防止膜7上)。该状态被表示于图9H中。
其后，铜膜14、屏蔽层及扩散防止膜7当中的存在于空孔66的外部的部分例如被利用深腐蚀除去。这样，铜膜14的露出表面(深腐蚀面)就成为与背面保护膜16的表面近似为同一平面的背面侧连接面10a。在铜膜14的剩余部分上，开口16a、贯穿孔4及开口6a内的部分成为贯穿电极10，由开口13a及粘接层63所划分出的空间内的部分成为与贯穿电极10一体化的凸块62。
其后，晶片W1、W2被在给定位置处切断，得到层叠了图8所示的半导体芯片61的单片的半导体装置60。
在以上的半导体装置60的制造方法中，通过向贯穿层叠于晶片W2上的晶片W1的空孔66供给金属材料，就可以同时地实现凸块62及贯穿电极10的形成、凸块62和晶片W2的背面侧连接面10a的接合以及贯穿电极10和配线构件11A的接合。
另外，由于晶片W1在被层叠于晶片W2上的状态下被薄型化，因此就不需要将被薄型化了的晶片W1(半导体基板2)层叠在晶片W2(其他的半导体基板2)上。
也可以在形成了晶片W1的贯穿电极10后，在切断晶片W1、W2之前，在晶片W1的背面W1r上，再层叠与图9B所示状态的晶片W1相同的其他的晶片，与晶片W1的情况相同地，在该其他的晶片上形成贯穿电极10或凸块62。其后，通过将晶片W1、W2及该其他的晶片切断，就可以获得3个半导体芯片61被层叠并被电连接的半导体装置。
图10是表示本发明的一个实施方式的半导体芯片的构造的图解性的剖面图。图10中，对与图1所示的各部分对应的部分，使用与图1相同的参考符号，将说明省略。
该半导体芯片71具备在一方表面(以下称作「表面」。)上形成了功能元件73的半导体基板72，功能元件73具有发光部73L。在半导体基板72的表面，覆盖功能元件73地形成有由氧化硅制成的硬掩膜6。
在功能元件73的侧方，形成有将半导体基板72沿厚度方向贯穿的贯穿孔4。在硬掩膜6上，从与半导体基板72的表面垂直的方向看，在与贯穿孔4大致重合的区域上，形成有开口6a。在贯穿孔4及开口6a的内壁上，形成有由氧化硅制成的绝缘膜5。贯穿孔4及开口6a的内部被透光性材料(例如透光性树脂)嵌埋而形成贯穿导波路74。透光性材料可以透过由发光部73L中发出的光(除了可见光以外，还包括红外光等不可见光。)。
在硬掩膜6上，从发光部73L的上方延至贯穿导波路74上，设有由透光性材料(例如透光性树脂)制成的表面导波路75。表面导波路75在图10所示的剖面中具有梯形的形状，在发光部73L之上及贯穿孔4之上，具有与半导体基板72形成45°的角度的斜面。在这些斜面上，蒸镀铝(Al)而形成反射镜M1、M2。
反射镜M1被以可以将由发光部73L发出的光反射而导向反射镜M2的姿势设置。反射镜M2被以可以使从反射镜M1射入的光穿过贯穿孔4，导向半导体基板72的背面(与形成有功能元件73的面相反一侧的面)侧的姿势设置。
从功能元件73的发光部73L中发出的光(光信号)透过硬掩膜6，向表面导波路75中前进，被反射镜M1反射，进而被反射镜M2反射，从表面导波路75向贯穿孔4内的贯穿导波路74前进，到达半导体基板72的背面侧(图10中以箭头L表示光路。)。
该半导体芯片71由于在1个芯片上形成有贯穿孔4和发光部73L，因此就不会像在设置了贯穿孔的基板上安装形成了发光元件的芯片的情况那样，安装精度出现问题。即，该半导体芯片71中，在贯穿孔4中光信号被良好地传送。
另外，当将形成有发光部73L或受光部并且不具有贯穿孔4的半导体芯片层叠3个以上时，在不相邻的2个半导体芯片之间，就无法直接进行光信号的收发。与之相反，该半导体芯片71由于可以穿过贯穿孔4传送光信号，因此可以将该半导体芯片71层叠3个以上，在不相邻的2个半导体芯片71之间，直接进行光信号的收发。
图11是表示具有发光部73L及受光部的半导体芯片被作为插件使用的半导体装置及安装了该半导体装置的安装基板的构造的图解性的剖面图。图11中，对与图10所示的各部分对应的部分，使用与图10相同的参考符号，将说明省略。
该半导体装置80的半导体芯片71A具备半导体基板72，在半导体基板72的一方表面(表面)上，形成有功能元件73。在功能元件73的周缘部形成有发光部73L和受光部73D。在功能元件73的内方的未形成有发光部73L及受光部73D的区域上，接合有层叠多个LSI芯片81而成的LSI模块82。
在半导体基板72中与功能元件73相反一侧的面(背面)上，设有作为外部连接材料的金属球83。
半导体装置80被借助金属球83，安装于在一方表面上形成了光导波路85的安装基板86的该一方表面上。半导体装置80被按照使半导体芯片71A的贯穿导波路74(贯穿孔)位于光导波路85的给定部分之上的方式，与安装基板86对齐位置。这样，设于半导体装置80上的半导体芯片71A的发光部73L及受光部73D就会与安装基板86进行光信号的收发。
通过半导体芯片71A具有贯穿导波路74(贯穿孔)，就能够实现在半导体芯片71A的一方表面侧具有发光部73L、受光部73D及LSI模块82的同时，可以在与另一方表面侧的安装基板86之间进行光信号的收发的半导体装置80。
图14是表示进行光信号的收发的以往的半导体装置以及安装了该半导体装置的安装基板的构造的图解性的剖面图。图14中，对与图11中所示的各部分对应的部分，使用与图11相同的参考符号，将说明省略。
该半导体装置121作为插件具备在一方表面(表面)上形成了配线123的半导体芯片122。在半导体芯片122的表面，LSI模块82及多个光电转换用驱动器IC芯片124被沿与半导体芯片122平行的横向并列地接合。LSI模块82和光电转换用驱动器IC芯片124被借助配线123电连接。
在半导体芯片122中，在与配线123相反一侧的面(背面)上，接合有形成了发光元件125L的发光芯片126及形成了受光元件125D的受光芯片127。发光芯片126及受光芯片127被借助将半导体芯片122沿厚度方向贯穿的贯穿电极128及配线123，与LSI模块82或光电转换用驱动器IC芯片124电连接。
另外，在半导体芯片122的背面，设有作为外部连接材料的金属球129。金属球129的从半导体芯片122背面的突出高度大于发光芯片126及受光芯片127的从半导体芯片122背面的突出高度。
像这样，在不具有贯穿导波路74(参照图11)的半导体装置121中，就需要在半导体芯片122的背面侧(与LSI模块82相反一侧的面)上配置发光芯片126及受光芯片127，从而难以小型化。
另外，当将半导体装置121安装在安装基板86上时，发光芯片126及受光芯片127在安装基板86上的位置精度除了由发光芯片126及受光芯片127在半导体芯片122(插件)上的安装精度决定以外，还由半导体芯片122在安装基板86上的安装精度决定。由此，就无法提高发光芯片126及受光芯片127在安装基板86上的位置精度。
与之相反，如图11所示，在半导体装置80中，不仅发光部73L及受光部73D，光电信号转换用驱动器IC也不是作为与半导体基板72分立的芯片，而可以装入半导体基板72自身中。由于能够借助贯穿导波路73(贯穿孔)实现半导体芯片71A的表面侧和背面侧之间的光信号的收发，因此就可以在半导体芯片71A(半导体基板72)的表面侧形成发光部73L及受光部73D。这样，与在半导体芯片122(插件)的两面安装芯片而与安装基板86之间进行光信号的收发的半导体装置121(参照图14)相比，就可以实现小型化。
另外，在图11所示的设于半导体装置80上的半导体芯片71A中，由于可以将发光部73L及受光部73D直接装入半导体基板72，因此就可以提高发光部73L及受光部73D在半导体基板72上的位置精度。即，当将该半导体装置80安装在安装基板86上时，发光部73L及受光部73D在安装基板86上的位置精度由于实际上仅由半导体装置80(半导体芯片71A)在安装基板86上的安装精度决定，因此较高。这样，就可以在发光部73L及受光部73D和安装基板76之间，良好地进行光信号的收发。
图12A至图12C是用于说明图10所示的半导体芯片71的制造方法的图解性的剖面图。在图12A至图12C中，对与图2A至图2I所示各部分对应的部分，使用与图2A至图2I相同的参考符号，将说明省略。
多个半导体芯片71虽然由1片晶片W制作，但是在图12A至图12C中，仅表示晶片W中的与1个半导体芯片71相当的部分的一部分。图12A至图12C所示的晶片W是将与图10所示的最终形态的半导体芯片71对应的区域沿晶片W的面内方向细密地形成多个的晶片。
在一方表面(以下称作「表面」。)上形成了功能元件73的晶片W的表面，形成有由氧化硅制成并在给定的部分具有开口6a的硬掩膜6。开口6a被按照在晶片W中使功能元件3的侧方的区域露出的方式形成。
然后，与半导体芯片1的制造方法相同，利用穿过了硬掩膜6的开口6a的反应性离子蚀刻，在功能元件73的侧方的区域上形成表面侧凹部9。表面侧凹部9具有小于晶片W的厚度的给定的深度。然后，利用CVD法，在开口6a及表面侧凹部9内的露出表面上，形成由氧化硅制成的绝缘膜5。该状态被表示于图12A中。
然后，在表面侧凹部9及开口6a的内部，填充透光性材料(例如透光性的聚酰亚胺等透光性树脂、玻璃等)，形成塞子78(参照图12B)。塞子78的从开口6a中的露出面与硬掩膜6的表面被设为大致同一平面。
然后，在硬掩膜6及塞子78之上，贴附另外形成的表面导波路75。此时，就使得反射镜M1位于发光部73L之上，反射镜M2位于表面侧凹部9之上(参照图12C)。
然后，晶片W的表面被贴附在未图示的支撑体上，晶片W的背面(与功能元件73相反一侧的面)Wr被机械地研磨，晶片W被薄型化。这样，塞子78就向晶片W的背面Wr露出，表面侧凹部9成为将晶片W沿厚度方向贯穿的贯穿孔4。
其后，晶片W被在给定位置处切断，制成图10所示的半导体芯片71的单片。
在以上的制造方法中，也可以取代透光性材料，将不具有透光性的非金属的填充材料填充于表面侧凹部9及开口6a的内部而形成虚设塞子。此时，在利用研磨使虚设塞子向晶片W的背面Wr露出后，就可以将该虚设塞子除去。此时，就可以获得贯穿孔4内未被填充材料充满的半导体芯片。该情况下，也可以借助贯穿孔4进行光信号的收发。
另外，在研磨晶片W的背面Wr时，由于填充材料被嵌埋在表面侧凹部9(贯穿孔4)内，因此研磨碎屑就不会进入贯穿孔4内。
本发明的实施方式的说明虽然如上所述，暗示本发明也可以用其他的方式实施。例如，向开口6a及贯穿孔4的内部供给的金属材料除了铜以外，例如也可以是由铝(Al)、钨(W)、铬、钛、金(Au)、铟(In)、锡(Sn)类的焊料等制成的材料。即，贯穿电极10、连接用图案32也可以是由铝、钨、铬、钛、金、铟、锡类的焊料等制成的材料。
在开口6a及贯穿孔4的内部嵌入金属材料的工序(参照图2I)也可以利用CVD法、溅射法、熔融材料的浸渍等方法来实施。此时，可以将形成屏蔽层的工序省略。
层叠了多个半导体芯片1、31、41、51、61的半导体装置并不限定于BGA类型的组件形态，例如可以采用具有SOP(Small Outline Package)、QFP(Quad Flat Package)、QFN(Quad Flat Non-leaded Package)等类型的组件形态的半导体装置。
对于本发明的实施方式虽然进行了详细的说明，但是它们只不过是为了阐明本发明的技术内容而使用的具体例，本发明不应当解释为限定于这些具体例，本发明的主旨及范围仅由附加的技术方案所限定。

Claims (11)

1.一种半导体芯片的制造方法，其特征是，包括：
在具有表面及背面并在所述表面上形成了功能元件的半导体基板的所述表面上，形成比所述半导体基板的厚度更小的给定的深度的表面侧凹部的工序、
向该表面侧凹部内供给非金属材料，将由该非金属材料制成的虚设塞子嵌入所述表面侧凹部中的虚设塞子形成工序、
在该虚设塞子形成工序之后，将所述半导体基板的所述背面侧部分除去，将所述半导体基板薄型化为比所述表面侧凹部的深度更小的厚度，将所述表面侧凹部制成贯穿所述半导体基板的贯穿孔的薄型化工序、
将所述贯穿孔内的所述虚设塞子除去的虚设塞子除去工序、
在该虚设塞子除去工序之后，向所述贯穿孔供给金属材料，形成将所述半导体基板的表面侧和背面侧电连接，并且与所述功能元件电连接的贯穿电极的工序。
2.根据权利要求1所述的半导体芯片的制造方法，其特征是，
在所述虚设塞子形成工序之后，在所述虚设塞子除去工序之前，还包括：形成与所述半导体基板的表面侧的所述虚设塞子的露出面接触，与所述功能元件电连接的配线构件的工序。
3.根据权利要求1或2所述的半导体芯片的制造方法，其特征是，所述虚设塞子形成工序包括：
感光性树脂填充工序，向所述表面侧凹部内填充作为所述非金属材料的具有绝缘性的感光性树脂，形成由该感光性树脂制成的所述虚设塞子；
曝光工序，利用曝光，形成使所述虚设塞子当中的、沿着所述表面侧凹部的内侧壁的全面设置的给定的外周部分相对于给定的蚀刻介质具有不溶性、使所述外周部分的内方的中央部分相对于该给定的蚀刻介质具有可溶性的状态。
4.一种半导体装置的制造方法，其特征是，包括：
制造多个半导体芯片的工序、
将所述多个半导体芯片层叠的工序，
制造所述多个半导体芯片的工序包括：
在具有表面及背面并在所述表面上形成了功能元件的半导体基板的所述表面上，形成比所述半导体基板的厚度更小的给定的深度的表面侧凹部的工序、
向该表面侧凹部内供给非金属材料，将由该非金属材料制成的虚设塞子嵌入所述表面侧凹部中的虚设塞子形成工序、
在该虚设塞子形成工序之后，将所述半导体基板的所述背面侧部分除去，将所述半导体基板薄型化为比所述表面侧凹部的深度更小的厚度，将所述表面侧凹部制成贯穿所述半导体基板的贯穿孔的薄型化工序、
将所述贯穿孔内的所述虚设塞子除去的虚设塞子除去工序、
在该虚设塞子除去工序之后，向所述贯穿孔供给金属材料，形成将所述半导体基板的表面侧和背面侧电连接、并且与所述功能元件电连接的贯穿电极的工序。
5.一种半导体装置的制造方法，其特征是，包括：
在具有表面及背面并在所述表面上形成了功能元件的第1半导体基板的所述表面上，形成比所述第1半导体基板的厚度更小的给定的深度的表面侧凹部的工序、
向该表面侧凹部内供给非金属材料，将由该非金属材料制成的虚设塞子嵌入所述表面侧凹部中的虚设塞子形成工序、
使形成了所述虚设塞子的所述第1半导体基板的所述表面与第2半导体基板的一方表面相面对，将所述第1半导体基板层叠在所述第2半导体基板上的层叠工序、
将层叠于所述第2半导体基板上的所述第1半导体基板的所述背面侧部分除去，将所述第1半导体基板薄型化为小于所述表面侧凹部的深度的厚度，将所述表面侧凹部制成贯穿所述第1半导体基板的贯穿孔的薄型化工序、
在该薄型化工序之后，将所述贯穿孔内的所述虚设塞子除去的虚设塞子除去工序、
在该虚设塞子除去工序之后，向所述贯穿孔供给金属材料，形成将所述第1半导体基板的表面侧和背面侧电连接，并且与所述功能元件电连接的贯穿电极的金属材料供给工序。
6.根据权利要求5所述的半导体装置的制造方法，其特征是，
在所述叠层工序之前，还包括形成从所述第1半导体基板的表面突出并与所述虚设塞子接触的虚设凸块的工序，
所述第2半导体基板包括设于所述一方表面上的配线构件，
所述叠层工序包括：使所述虚设凸块、与所述第2半导体基板的所述配线构件接触的虚设凸块接触工序；按照覆盖与所述第2半导体基板的所述配线构件接触的所述虚设凸块的周围的方式配置装模材的工序，
所述虚设塞子除去工序还包括：将所述虚设凸块除去的工序，
所述金属材料供给工序包括：向与所述贯穿孔连通并由所述装模材划分出的空间供给金属材料，形成与所述贯穿电极一体化并从所述第1半导体基板的所述表面突出的凸块的工序。
7.根据权利要求6所述的半导体装置的制造方法，其特征是，
所述配线构件包括将所述第2半导体基板沿厚度方向贯穿的贯穿电极，
所述虚设凸块接触工序包括使所述虚设凸块与贯穿所述第2半导体基板的贯穿电极接触的工序。
8.一种半导体装置，其特征是，
具备第1半导体芯片及第2半导体芯片，
所述第1半导体芯片包括：
具有表面及背面的半导体基板、
形成于该半导体基板的所述表面上的功能元件、
被与该功能元件电连接并配置于在该功能元件的侧方将所述半导体基板沿厚度方向贯穿的贯穿孔内，而将所述半导体基板的所述表面侧和所述背面侧电连接的贯穿电极、
与该贯穿电极一体化并从所述半导体基板的所述表面突出的凸块，
所述第2半导体芯片包括：形成于与所述半导体基板的所述表面相面对的一方表面上，并与所述第1半导体芯片的所述凸块接合了的配线构件。
9.一种半导体芯片的制造方法，其特征是，包括：
在具有表面及背面并在所述表面上形成了发光元件或受光元件的半导体基板的所述表面上，形成比所述半导体基板的厚度更小的给定的深度的表面侧凹部的工序、
向该表面侧凹部内供给透光性材料，将由该透光性材料制成的塞子嵌入所述表面侧凹部中的塞子形成工序、
在该塞子形成工序之后，将所述半导体基板的所述背面侧部分除去，将所述半导体基板的厚度薄型化为比所述表面侧凹部的深度更小的厚度，将所述表面侧凹部制成贯穿所述半导体基板的贯穿孔的薄型化工序。
10.一种半导体芯片的制造方法，其特征是，包括：
在具有表面及背面并在所述表面上形成了发光元件或受光元件的半导体基板的所述表面上，形成比所述半导体基板的厚度更小的给定的深度的表面侧凹部的工序、
向该表面侧凹部内供给填充材料，将由该填充材料制成的虚设塞子嵌入所述表面侧凹部中的虚设塞子形成工序、
在该虚设塞子形成工序之后，将所述半导体基板的所述背面侧部分除去，将所述半导体基板薄型化为比所述表面侧凹部的深度更小的厚度，将所述表面侧凹部制成贯穿所述半导体基板的贯穿孔的薄型化工序、
在该薄型化工序之后，将所述贯穿孔内的所述虚设塞子除去的虚设塞子除去工序。
11.一种半导体芯片，其特征是，具备：
具有表面及背面的半导体基板、
形成于该半导体基板的所述表面上的发光元件或受光元件、
经由在该发光元件或受光元件的侧方将所述半导体基板沿厚度方向贯穿的贯穿孔，确立所述发光元件或受光元件和所述半导体基板的所述背面侧之间的光路的构件。
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Cited By (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN102057481A (zh) * 2008-09-09 2011-05-11 Lsi股份有限公司 具有电源和接地通孔的封装
CN103377995A (zh) * 2012-04-27 2013-10-30 南亚科技股份有限公司 半导体芯片、半导体封装结构以及其形成方法
TWI422001B (zh) * 2010-11-05 2014-01-01 Unimicron Technology Corp 半導體裝置及其製法
CN104051422A (zh) * 2013-03-14 2014-09-17 台湾积体电路制造股份有限公司 互连结构及其形成方法
CN107689337A (zh) * 2016-08-05 2018-02-13 东京毅力科创株式会社 基板处理装置、基板处理方法及存储有实行基板处理方法的程序的存储介质

Families Citing this family (71)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP4340517B2 (ja) 2003-10-30 2009-10-07 Ｏｋｉセミコンダクタ株式会社 半導体装置及びその製造方法
TWI313914B (en) * 2005-01-31 2009-08-21 Sanyo Electric Co Semiconductor device and a method for manufacturing thereof
US8278738B2 (en) * 2005-02-17 2012-10-02 Sharp Kabushiki Kaisha Method of producing semiconductor device and semiconductor device
JP5048230B2 (ja) * 2005-03-30 2012-10-17 オンセミコンダクター・トレーディング・リミテッド 半導体装置およびその製造方法
TWI397972B (zh) * 2005-08-26 2013-06-01 Hitachi Ltd Semiconductor device manufacturing method
JP2007234881A (ja) * 2006-03-01 2007-09-13 Oki Electric Ind Co Ltd 半導体チップを積層した半導体装置及びその製造方法
BRPI0708574A2 (pt) 2006-03-06 2011-05-31 Honda Motor Co Ltd motor
KR100743648B1 (ko) * 2006-03-17 2007-07-27 주식회사 하이닉스반도체 웨이퍼 레벨 시스템 인 패키지의 제조방법
KR100884238B1 (ko) * 2006-05-22 2009-02-17 삼성전자주식회사 앵커형 결합 구조를 갖는 반도체 패키지 및 그 제조 방법
US7473577B2 (en) * 2006-08-11 2009-01-06 International Business Machines Corporation Integrated chip carrier with compliant interconnect
US8021981B2 (en) 2006-08-30 2011-09-20 Micron Technology, Inc. Redistribution layers for microfeature workpieces, and associated systems and methods
TWI414580B (zh) 2006-10-31 2013-11-11 Sumitomo Bakelite Co 黏著帶及使用該黏著帶而成之半導體裝置
JP4897451B2 (ja) * 2006-12-04 2012-03-14 ルネサスエレクトロニクス株式会社 半導体装置
KR100875955B1 (ko) * 2007-01-25 2008-12-26 삼성전자주식회사 스택 패키지 및 그의 제조 방법
JP5355863B2 (ja) * 2007-04-17 2013-11-27 アプライド マテリアルズ インコーポレイテッド 三次元半導体デバイスの製造方法、基板生産物の製造方法、基板生産物、及び三次元半導体デバイス
JP4937842B2 (ja) * 2007-06-06 2012-05-23 ルネサスエレクトロニクス株式会社 半導体装置およびその製造方法
DE102007039754A1 (de) * 2007-06-22 2008-12-24 Fraunhofer-Gesellschaft zur Förderung der angewandten Forschung e.V. Verfahren zur Herstellung von Substraten
JP2009010178A (ja) * 2007-06-28 2009-01-15 Disco Abrasive Syst Ltd ウェーハの加工方法
JP5302522B2 (ja) * 2007-07-02 2013-10-02 スパンション エルエルシー 半導体装置及びその製造方法
KR100906065B1 (ko) 2007-07-12 2009-07-03 주식회사 동부하이텍 반도체칩, 이의 제조 방법 및 이를 가지는 적층 패키지
TWI353667B (en) * 2007-07-13 2011-12-01 Xintec Inc Image sensor package and fabrication method thereo
WO2009023462A1 (en) * 2007-08-10 2009-02-19 Spansion Llc Semiconductor device and method for manufacturing thereof
US8205182B1 (en) * 2007-08-22 2012-06-19 Cadence Design Systems, Inc. Automatic synthesis of clock distribution networks
JP2009224492A (ja) * 2008-03-14 2009-10-01 Oki Semiconductor Co Ltd 半導体装置及びその製造方法
JP2009295676A (ja) * 2008-06-03 2009-12-17 Oki Semiconductor Co Ltd 半導体装置及びその製造方法
US8005326B2 (en) * 2008-07-10 2011-08-23 Taiwan Semiconductor Manufacturing Company, Ltd. Optical clock signal distribution using through-silicon vias
US8138036B2 (en) * 2008-08-08 2012-03-20 International Business Machines Corporation Through silicon via and method of fabricating same
US8299566B2 (en) * 2008-08-08 2012-10-30 International Business Machines Corporation Through wafer vias and method of making same
US8035198B2 (en) * 2008-08-08 2011-10-11 International Business Machines Corporation Through wafer via and method of making same
US7678696B2 (en) * 2008-08-08 2010-03-16 International Business Machines Corporation Method of making through wafer vias
US8384224B2 (en) * 2008-08-08 2013-02-26 International Business Machines Corporation Through wafer vias and method of making same
KR101615990B1 (ko) * 2008-09-18 2016-04-28 고쿠리츠다이가쿠호우진 도쿄다이가쿠 반도체장치의 제조방법
JP2010080897A (ja) * 2008-09-29 2010-04-08 Panasonic Corp 半導体装置及びその製造方法
US7935571B2 (en) * 2008-11-25 2011-05-03 Freescale Semiconductor, Inc. Through substrate vias for back-side interconnections on very thin semiconductor wafers
US7816945B2 (en) * 2009-01-22 2010-10-19 International Business Machines Corporation 3D chip-stack with fuse-type through silicon via
JP5330863B2 (ja) * 2009-03-04 2013-10-30 パナソニック株式会社 半導体装置の製造方法
JP5412506B2 (ja) * 2009-03-27 2014-02-12 パナソニック株式会社 半導体装置
JP2010251558A (ja) * 2009-04-16 2010-11-04 Toshiba Corp 固体撮像装置
BR112012002138B1 (pt) * 2009-07-30 2022-02-01 Qualcomm Incorporated Sistema em pacote
US20110046559A1 (en) * 2009-08-21 2011-02-24 Becton Dickinson France S.A.S. Syringe Assembly Having a Flexible or Slidable Flange
JP2011187771A (ja) * 2010-03-10 2011-09-22 Omron Corp 電極部の構造
FR2957717B1 (fr) * 2010-03-22 2012-05-04 St Microelectronics Sa Procede de formation d'une structure de type metal-isolant-metal tridimensionnelle
FR2958076B1 (fr) * 2010-03-24 2012-08-17 St Microelectronics Sa Procede de formation de vias electriques
KR101097628B1 (ko) * 2010-06-21 2011-12-22 삼성전기주식회사 인쇄회로기판 및 이의 제조방법
TWI422009B (zh) * 2010-07-08 2014-01-01 Nat Univ Tsing Hua 多晶片堆疊結構
KR101697573B1 (ko) * 2010-11-29 2017-01-19 삼성전자 주식회사 반도체 장치, 그 제조 방법, 및 상기 반도체 장치를 포함하는 반도체 패키지
KR101732975B1 (ko) * 2010-12-03 2017-05-08 삼성전자주식회사 반도체 장치의 제조 방법
WO2012120659A1 (ja) 2011-03-09 2012-09-13 国立大学法人東京大学 半導体装置の製造方法
CN102856246B (zh) * 2011-06-27 2014-10-29 中芯国际集成电路制造(北京)有限公司 制造半导体器件的方法和半导体器件
EP2733114A4 (en) * 2011-07-15 2015-02-25 Murata Manufacturing Co THIN FILM DEVICE AND METHOD FOR MANUFACTURING THE SAME
KR101828490B1 (ko) 2011-08-30 2018-02-12 삼성전자주식회사 관통전극을 갖는 반도체 소자 및 그 제조방법
US9117941B2 (en) * 2011-09-02 2015-08-25 King Dragon International Inc. LED package and method of the same
US20150001570A1 (en) * 2011-09-02 2015-01-01 King Dragon International Inc. LED Package and Method of the Same
US9075105B2 (en) 2011-09-29 2015-07-07 Broadcom Corporation Passive probing of various locations in a wireless enabled integrated circuit (IC)
US8508029B2 (en) * 2011-09-29 2013-08-13 Broadcom Corporation Semiconductor package including an integrated waveguide
US8670638B2 (en) 2011-09-29 2014-03-11 Broadcom Corporation Signal distribution and radiation in a wireless enabled integrated circuit (IC) using a leaky waveguide
US9570420B2 (en) 2011-09-29 2017-02-14 Broadcom Corporation Wireless communicating among vertically arranged integrated circuits (ICs) in a semiconductor package
US9318785B2 (en) 2011-09-29 2016-04-19 Broadcom Corporation Apparatus for reconfiguring an integrated waveguide
US20130119543A1 (en) * 2011-11-16 2013-05-16 Globalfoundries Singapore Pte. Ltd. Through silicon via for stacked wafer connections
US8522186B2 (en) 2011-12-16 2013-08-27 Industrial Technology Research Institute Method and apparatus of an integrated circuit
KR101918608B1 (ko) * 2012-02-28 2018-11-14 삼성전자 주식회사 반도체 패키지
TWI505421B (zh) * 2012-06-29 2015-10-21 Univ Nat Sun Yat Sen Quadrilateral planar pinless package structure and its circuit device
KR102021884B1 (ko) 2012-09-25 2019-09-18 삼성전자주식회사 후면 본딩 구조체를 갖는 반도체 소자
US8859425B2 (en) 2012-10-15 2014-10-14 Micron Technology, Inc. Devices, systems, and methods related to forming through-substrate vias with sacrificial plugs
KR101936405B1 (ko) * 2013-06-11 2019-04-03 에스케이하이닉스 주식회사 적층 반도체 패키지 및 이의 제조방법
JP5876893B2 (ja) * 2014-04-02 2016-03-02 ラピスセミコンダクタ株式会社 半導体装置及びその製造方法
JP6499400B2 (ja) * 2014-04-04 2019-04-10 キヤノン株式会社 半導体装置の製造方法
KR102479946B1 (ko) * 2016-04-06 2022-12-22 해성디에스 주식회사 반도체 패키지 기판 및 그 제조방법
EP3761357A1 (en) * 2019-07-04 2021-01-06 Infineon Technologies Austria AG Semiconductor device
US11830865B2 (en) * 2021-10-26 2023-11-28 Nanya Technology Corporation Semiconductor device with redistribution structure and method for fabricating the same
US20230343839A1 (en) * 2022-04-26 2023-10-26 Samsung Electronics Co., Ltd. Via structure connecting front side structure of semiconductor device to bspdn, and method of manufacturing the same using sacrificial via structure

Family Cites Families (11)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5200631A (en) * 1991-08-06 1993-04-06 International Business Machines Corporation High speed optical interconnect
EP2270846A3 (en) 1996-10-29 2011-12-21 ALLVIA, Inc. Integrated circuits and methods for their fabrication
JP4011695B2 (ja) * 1996-12-02 2007-11-21 株式会社東芝 マルチチップ半導体装置用チップおよびその形成方法
JP4364358B2 (ja) * 1999-10-12 2009-11-18 Ｏｋｉセミコンダクタ株式会社 半導体装置の製造方法
JP2002009223A (ja) 2000-06-21 2002-01-11 Sony Corp 半導体チップ実装用配線基板、その製造方法及び半導体装置
US6696765B2 (en) 2001-11-19 2004-02-24 Hitachi, Ltd. Multi-chip module
JP2002118224A (ja) 2000-10-05 2002-04-19 Hitachi Ltd マルチチップモジュール
JP3649111B2 (ja) * 2000-10-24 2005-05-18 株式会社村田製作所 高周波回路基板およびそれを用いた高周波モジュールおよびそれを用いた電子装置
JP2002270721A (ja) 2001-03-12 2002-09-20 Fujitsu Ltd 半導体装置及びその製造方法
US6642081B1 (en) * 2002-04-11 2003-11-04 Robert Patti Interlocking conductor method for bonding wafers to produce stacked integrated circuits
US7199050B2 (en) * 2004-08-24 2007-04-03 Micron Technology, Inc. Pass through via technology for use during the manufacture of a semiconductor device

Cited By (11)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN102057481A (zh) * 2008-09-09 2011-05-11 Lsi股份有限公司 具有电源和接地通孔的封装
CN102057481B (zh) * 2008-09-09 2015-04-08 Lsi公司 具有电源和接地通孔的封装
TWI422001B (zh) * 2010-11-05 2014-01-01 Unimicron Technology Corp 半導體裝置及其製法
CN103377995A (zh) * 2012-04-27 2013-10-30 南亚科技股份有限公司 半导体芯片、半导体封装结构以及其形成方法
CN104051422A (zh) * 2013-03-14 2014-09-17 台湾积体电路制造股份有限公司 互连结构及其形成方法
US9764153B2 (en) 2013-03-14 2017-09-19 Taiwan Semiconductor Manufacturing Company, Ltd. Interconnect structure and method of forming same
US10092768B2 (en) 2013-03-14 2018-10-09 Taiwan Semiconductor Manufacturing Company, Ltd. Interconnect structure and method of forming same
US10682523B2 (en) 2013-03-14 2020-06-16 Taiwan Semiconductor Manufacturing Company, Ltd. Interconnect structure and method of forming same
US11596800B2 (en) 2013-03-14 2023-03-07 Taiwan Semiconductor Manufacturing Company, Ltd. Interconnect structure and method of forming same
CN107689337A (zh) * 2016-08-05 2018-02-13 东京毅力科创株式会社 基板处理装置、基板处理方法及存储有实行基板处理方法的程序的存储介质
CN107689337B (zh) * 2016-08-05 2023-07-28 东京毅力科创株式会社 基板处理装置、基板处理方法及存储有实行基板处理方法的程序的存储介质

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