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CN1578150B - 相位同步电路 - Google Patents

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CN1578150B
CN1578150B CN200410054517.5A CN200410054517A CN1578150B CN 1578150 B CN1578150 B CN 1578150B CN 200410054517 A CN200410054517 A CN 200410054517A CN 1578150 B CN1578150 B CN 1578150B
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Abstract

提供一种可降低锁定状态的相位噪音的相位同步电路。相位同步电路10包含相位比较器11、电荷抽运电路12、环路滤波器13、电压控制振荡器(VCO)14、1/N分频器15。相位比较器11和电荷抽运电路12构成为在
Figure 200410054517.5_AB_0
特性中满足Kp2＞Kp1。这里的Kp1表示时的斜率Kp，Kp2表示时的斜率Kp，斜率Kp由
Figure 200410054517.5_AB_3
定义，
Figure 200410054517.5_AB_4
是表示规定的相位误差的常数。

Description

相位同步电路
技术领域
本发明涉及相位同步电路。本发明尤其涉及作为通信设备中的频率合成器而适宜使用的相位同步电路。
背景技术
以往，相位同步电路(Phase Locked Loop：PLL)作为使2个时钟信号同步的电路被广泛了解。
非专利文献1描述了适用于通信设备的有代表性的相位同步电路。
专利文献2描述了实现非线性的
Figure G2004100545175D00011
特性的相位同步电路。
专利文献3描述了实现线性的特性的相位同步电路。
专利文献4描述了可控制UP信号的脉冲幅度和DN信号的脉冲幅度的相位同步电路。
[非专利文献1]S.Lo et al.，“A 1.8V/3.5mA 1.1GHz/300MHz CMOSDual PLL Frequency Systhesizer IC for RF Communications”，Proc.I EEE 1998 Custom Integrated Circuits Conference
[专利文献1]特开平8-307258号公报
[专利文献2]特开平6-85664号公报
[专利文献3]特开2000-349626号公报
发明内容
然而，不论在哪个现有技术中，均未考虑降低锁定状态的相位噪音。
本发明是为了解决上述问题而进行，目的是提供一种可降低锁定状态的相位噪音的相位同步电路。
本发明的相位同步电路包括：相位比较器，其接收基准时钟信号REF和时钟信号CLK，并比较基准时钟信号REF的相位与时钟信号CLK的相位，由此来输出基准时钟信号REF与时钟信号CLK的相位差对应的相位差信号；电荷泵浦电路，其产生所述相位差信号对应的输出电流Io；环路滤波器，其把输出电流Io转换成输出电压；电压控制振荡器，其把具有所述输出电压对应的频率fo的信号作为时钟信号CLK′来生成；1/N分频器，其把具有通过用N(N为任意自然数)来除时钟信号CLK′的频率fo所得到的频率fo/N的信号作为时钟信号CLK来提供给所述相位比较器，其中，所述相位比较器和所述电荷泵浦电路构成为在特性中满足Kp2＞Kp1，这里的Kp1表示 时的斜率Kp，Kp2表示时的斜率Kp，斜率Kp由
Figure G2004100545175D00026
定义，是表示规定的相位误差的常数，由此来达成上述目的。
所述相位比较器把UP信号和DN信号作为所述相位差信号向所述电荷泵浦电路输出，所述相位比较器也可以包含：决定可变的延迟时间Td的单元，即为使随着相当于相位差的延迟时间Tp变小而可变的延迟时间Td变大或相等来决定可变的延迟时间Td的单元；当时钟信号CLK的相位比基准时钟信号REF的相位迟后时，生成具有与相当于相位差的延迟时间Tp与可变的延迟时间Td之和相等的脉冲幅度的UP信号的单元；当时钟信号CLK的相位比基准时钟信号REF的相位超前时，生成具有与相当于相位差
Figure G2004100545175D000210
的延迟时间Tp与可变的延迟时间Td之和相等的脉冲幅度的DN信号的单元。
生成所述UP信号的单元包含第1触发器，其接收基准时钟信号REF，并响应基准时钟信号REF的上升沿开始UP信号，响应复位信号R结束UP信号，生成所述DN信号的单元包含第2触发器，其接收时钟信号CLK，并响应时钟信号CLK的上升沿开始DN信号，响应复位信号R结束DN信号，决定所述可变的延迟时间的单元也可以包含可变延迟电路，其能够可变调整输入到所述第1触发器和所述第2触发器的复位信号R的延迟时间。
所述可变延迟电路也可以包含：可变电阻，其为使所述复位信号延迟而动作；可变电阻控制部，其根据UP信号的脉冲幅度和DN信号的脉冲幅度来控制所述可变电阻的值。
所述可变电阻包含MOS晶体管，所述可变电阻控制部也可以通过控制所述MOS晶体管的沟道电阻值来控制所述可变电阻的值。
所述MOS晶体管的相应栅极由电压VX控制，电压VX也可以由
[数式1]
V X = V X 0 , for ( UP + DN ) ≤ V X 0 V X 0 + NOT ( UP + DN ) ‾ , for ( UP + DN ) > V X 0
表示。
依据本发明，可提供一种可降低锁定状态的相位噪音的相位同步电路。
附图说明
图1是表示本发明实施方式的相位同步电路10的结构一例的图。
图2是表示本发明相位同步电路10的相位比较器-电荷泵浦电路特性(特性)一例的图。
图3是表示由相位比较器11生成的UP信号、DN信号的波形一例的图。
图4是表示相位比较器11、电荷泵浦电路12的具体电路结构例的图。
图5是表示相位同步电路10的主要信号波形例的图。
图6是表示相位同步电路10的模型的图。
图7是表示基于相位同步电路10的相位噪音的降低效果的图。
符号说明
10相位同步电路，11相位比较器，12电荷泵浦电路，13环路滤波器，14 VCO，15 1/N分频器
具体实施方式
以下参照附图来说明本发明实施方式。
图1表示本发明实施方式的相位同步电路10的结构一例。
相位同步电路10为使基准时钟信号REF的相位与时钟信号CLK的相位一致而动作。一旦基准时钟信号REF的相位与时钟信号CLK的相位一致则同步确定。一般把同步确定了的状态称为相位同步电路10锁定了的状态。
相位同步电路10包含相位比较器11、电荷泵浦电路12、环路滤波器13、电压控制振荡器(Voltage Controlled Oscilator：以下称为VCO)14、1/N分频器15。
相位比较器11接收基准时钟信号REF和时钟信号CLK，并比较基准时钟信号REF的相位与时钟信号CLK的相位，由此来向电荷泵浦电路12输出基准时钟信号REF与时钟信号CLK的相位差对应的相位差信号。
相位比较器11，当时钟信号CLK的相位比基准时钟信号REF的相位迟后时，作为相位差信号输出UP信号，当时钟信号CLK的相位比基准时钟信号REF的相位超前时，作为相位差信号输出DN信号。UP信号的脉冲幅度和DN信号的脉冲幅度根据相位差决定。
电荷泵浦电路向环路滤波器13输出相位差信号(UP信号、DN信号)对应的输出电流Io。
环路滤波器13把从电荷泵浦电路12输出的输出电流Io转换成输出电压。这样的转换例如通过把输出电流Io积分，用低通滤波器除去不需要的高频分量和噪音来进行。
VCO14把具有从环路滤波器13输出的输出电压对应的频率fo的信号作为时钟信号CLK′来输出。
1/N分频器15把具有通过用N(N为任意自然数)来除时钟信号CLK′的频率fo所得到的频率fo/N的信号作为时钟信号CLK来提供给相位比较器11。
图2表示本发明相位同步电路10的相位比较器-电荷泵浦电路特性(特性)的一例。图2中，特性用实线表示。纵轴Io表示从电荷泵浦电路12输出的输出电流。横轴
Figure G2004100545175D00045
表示由相位比较器11检测出的相位差。
图2所示的
Figure G2004100545175D00046
特性，其特征为
Figure G2004100545175D00047
时的斜率Kp大于时的斜率Kp。这里，斜率Kp由定义，
Figure G2004100545175D000410
是表示规定的相位误差的常数。
换言之，当把
Figure G2004100545175D000411
时的斜率Kp设为Kp1，把时的斜率Kp设为Kp2时，有Kp2＞Kp1。
斜率Kp1、Kp2的值和斜率成为Kp2的的范围(也就是
Figure G2004100545175D000415
)被适当设计以使不会发生由于同步不稳定或寄生振动而锁定错误地消除。
当相位同步电路10处于锁定状态时(也就是
Figure G2004100545175D000416
时)，因为斜率Kp大和环路增益高等效，所以对应于带幅宽。因此，如果
Figure G2004100545175D00052
时的斜率Kp大，则锁定状态的噪音传输系数被降低。其结果，锁定状态的相位噪音被降低。关于相位同步电路10的相位噪音的降低效果后述。
另外，在图2所示的例子中，Kp1、Kp2是常数。然而本发明并非局限于此。Kp1、Kp2的至少一方也可以是变量(例如的函数)。不论Kp1、Kp2是常数还是变量，只要对任意的Kp2＞Kp1的关系成立，具有所述那样的特性的任意的相位同步电路就应该包含在本发明的范围中。
图2所示的特性比如可以通过相位比较器11生成具有图3所示的脉冲幅度的UP信号、DN信号，并把所生成的UP信号、DN信号向电荷泵浦电路12输出来实现。
图3表示由相位比较器11生成的UP信号、DN信号的波形一例。
当时钟信号CLK的相位比基准时钟信号REF的相位迟后时，相位比较器11生成具有等于相当于相位差的延迟时间Tp与可变的延迟时间Td之和的脉冲幅度的UP信号(图3(a))。当时钟信号CLK的相位比基准时钟信号REF的相位超前时，相位比较器11生成具有等于相当于相位差的延迟时间Tp与可变的延迟时间Td之和的脉冲幅度的DN信号(图3(b))。在这里，相位比较器11为使随着相当于相位差
Figure G2004100545175D00059
的延迟时间Tp变小而可变的延迟时间Td变大或相等来决定可变的延迟时间Td。可变的延迟时间Td比如被定为与相当于相位差的延迟时间Tp成反比例。
通过如此决定可变的延迟时间Td，随着相位差
Figure G2004100545175D000511
接近于0(也就是相位同步电路10接近于锁定状态)，可变的延迟时间Td变大或变为相同。由此，可以使的近旁区域的斜率Kp大于其近旁区域以外的区域的斜率Kp。这是因为在的近旁区域，输出电流Io将增加相当于可变的延迟时间Td的量。
图3所示的UP信号，比如可以通过响应基准时钟信号REF的上升沿开始UP信号，在经过了相当于相位差
Figure G2004100545175D000514
的延迟时间Tp后，使UP信号的结束定时延迟相当于可变的延迟时间Td的量来生成。
图3所示的DN信号，比如可以通过响应时钟信号CLK的上升沿开始DN信号，在经过了相当于相位差的延迟时间Tp后，使DN信号的结束定时延迟相当于可变的延迟时间Td的量来生成。
另外，在图3所示的例子中，说明了通过调整由相位比较器11生成的UP信号、DN信号的脉冲幅度来满足Kp2＞Kp1的关系。然而，本发明并非局限于此。只要包含为满足Kp2＞Kp1的关系而构成的相位比较器11和电荷泵浦电路12，任意的相位同步电路10就应该包含在本发明的范围中。
以下，作为本发明的相位同步电路的实现例，说明采用CMOS技术来实现的相位同步电路的构成。然而，本发明并非局限于此。本发明的相位同步电路可以采用半导体集成电路有关的任意的工艺来实现。
图4表示图3所示的相位比较器11、电荷泵浦电路12的具体电路结构例。图4所示的电路结构实现图2所示的相位比较器-电荷泵浦电路特性(特性)。
相位比较器11包含触发器41、触发器42、可变延迟电路43。触发器41、42比如是D型触发器。
触发器41接收基准时钟信号REF，并响应基准时钟信号REF的上升沿开始UP信号，响应复位信号R结束UP信号。
触发器42接收时钟信号CLK，并响应时钟信号CLK的上升沿开始DN信号，响应复位信号R结束DN信号。
可变延迟电路43能够可变调整复位信号R的延迟时间(复位传送延迟)。复位信号R被输入到触发器41、42的复位端子。
可变延迟电路43包含：为使复位信号R延迟而动作的可变电阻45；根据UP信号的脉冲幅度和DN信号的脉冲幅度来控制可变电阻45的值的可变电阻控制部46。
复位信号R的延迟比如可由RC电路来实现。在图4所示的例子中，RC电路由NMOS晶体管Mn(45a、45b)和电容C(45c、45d)来实现。可变电阻控制部46通过控制NMOS晶体管Mn(45a、45b)的栅电压，来可变控制NMOS晶体管Mn(45a、45b)的沟道电阻的值。这种情况下，NMOS晶体管Mn(45a、45b)的沟道电阻作为可变电阻45起作用。
在图4所示的例子中，可变电阻控制部46包含逻辑门47、48，反相器49。
UP信号和DN信号采用逻辑门47、48读出。逻辑门48的输出连接在节点X。由节点X的电压VX来控制NMOS晶体管Mn(45a、45b)的栅。节点X的平均电压随着UP信号的脉冲幅度或DN信号的脉冲幅度变大而增加。
节点X的电压VX比如由(数式2)表示。
[数式2]
V X = V X 0 , for ( UP + DN ) ≤ V X 0 V X 0 + NOT ( UP + DN ) ‾ , for ( UP + DN ) > V X 0
在(数式2)中，UP表示UP信号的电压值，DN表示DN信号的电压值。被与VX0比较的(UP+DN)表示把UP信号的电压值(数字值)与DN信号的电压值(数字值)作为模拟值相加(由于VX、VX0表示模拟信号)。
Figure G2004100545175D00072
(＝“(UP+DN)”)表示逻辑运算，在相加到VX时进行通常的加法运算。
反相器49用于为不使VX变成0而设定节点X上的基准电压VX0。通过使用反相器49，可以有VX0＜VX＜Vdd。这里的VX0表示反相器49的逻辑断路电压，Vdd表示从偏置电路44提供的电源电压。
图5表示相位同步电路10的主要信号波形例。在图5中，REF表示基准时钟信号的波形，CLK表示时钟信号的波形，UP表示UP信号的波形，DN表示DN信号的波形，X表示节点X上的电压VX的波形。
图5表示时钟信号CLK的相位比基准时钟信号REF的相位迟后相当于延迟时间Tp的相位差
Figure G2004100545175D00073
的情况。这种情况下，相位比较器11响应基准时钟信号REF的上升沿，UP信号从低电平变化到高电平，并且，响应复位信号R，UP信号从高电平变化到低电平，如此来生成UP信号，响应时钟信号CLK的上升沿，DN信号从低电平变化到高电平，并且，响应复位信号R，DN信号从高电平变化到低电平，如此来生成DN信号。
在图5所示的例子中，UP信号的脉冲幅度Tw(UP)以延迟时间Tp与DN信号的脉冲幅度Tw(DN)之和来决定(也就是Tw(UP)＝Tp+Tw(DN))。
如果基准时钟信号REF的相位和时钟信号CLK的相位一致，则相位同步电路10变成锁定状态。在锁定状态中，UP信号和DN信号一致，UP信号的脉冲幅度Tw(UP)和DN信号的脉冲幅度Tw(DN)变成与最小的脉冲幅度δw相等(也就是Tw(UP)＝Tw(DN)＝δw)。
在图5所示的例子中，DN信号的脉冲幅度Tw(DN)以最小的脉冲幅度δw与可变的脉冲幅度δdn之和来决定(也就是Tw(DN)＝δw+δdn)。这里的δdn依据UP信号的脉冲幅度Tw(UP)可变。
可变的脉冲幅度δdn由(数式3)表示。
[数式3]
δdn＝k×C×RMOS， R MOS ≡ 1 β MOS × ( V X - V th )
在此，
k：比例常数
C：电容器45c、45d的电容
RMOS：可变电阻45的电阻值
βMOS：MOS晶体管45a、45b的电导系数(常数)
VX：节电X的电压
Vth：MOS晶体管45a、45b的阈值电压
另外，在时钟信号CLK的相位比基准时钟信号REF的相位超前相当于延迟时间Tp的相位差
Figure G2004100545175D00082
的情况下，与时钟信号CLK的相位比基准时钟信号REF的相位迟后相当于延迟时间Tp的相位差的情况相同，相位比较器11也生成UP信号和DN信号。也就是相位比较器11响应基准时钟信号REF的上升沿，UP信号从低电平变化到高电平，并且，响应复位信号R，UP信号从高电平变化到低电平，如此来生成UP信号，响应时钟信号CLK的上升沿，DN信号从低电平变化到高电平，并且，响应复位信号R，DN信号从高电平变化到低电平，如此来生成DN信号。
这种情况下，DN信号的脉冲幅度Tw(DN)以延迟时间Tp与UP信号的脉冲幅度Tw(UP)之和来决定(也就是Tw(DN)＝Tp+Tw(UP))。UP信号的脉冲幅度Tw(UP)以最小的脉冲幅度δw与可变的脉冲幅度δdn之和来决定(也就是Tw(UP)＝δw+δdn)。
这样，在本实施方式中，通过调整从相位比较器11输出的相位差信号(UP信号、DN信号)的定时，来实现情况下的大的斜率Kp。依据此方法，由于不需要增加锁定状态的电荷泵浦电流而不增加电耗。因此，相位同步电路10可以适用于要求低电耗的系统(比如利用便携电池工作的系统)。
图6表示相位同步电路10的模型。利用此模型，说明相位噪音被降低。
在图6所示的模型中，相位比较器11和电荷泵浦电路12的所有噪音假设由在电荷泵浦电路12的输出的电流噪音生成器ln表示。相位比较器11和电荷泵浦电路12的组合的增益设为Kp(也就是)。
从电流噪音生成器ln到VCO14的输出的传输函数由(数式4)表示。
[数式4]
Φ on I n = F ( s ) · K v s 1 + K p F ( s ) K v N · s
在此，
φon：VCO14的输出上的噪音
In：输入噪音
F(s)/s：环路滤波器13的传输函数
Kv：VCO14的增益
N＝分频比
在(数式4)中，如果设ω→0(s＝jω)，则(数式4)变形成如(数式5)所示。
[数式5]
Φ on I n ≡ N K p
从(数式5)可以看出
Figure G2004100545175D00101
情况下的斜率Kp大是表示对锁定状态的相位噪音的降低有效。
图7表示基于相位同步电路10的相位噪音的降低效果。图7中示出Kp2＝3×Kp1的情况。从图7可以看出环路带的边沿的相位噪音被降低。

Claims (5)

1.一种相位同步电路，
包括：
相位比较器，其接收基准时钟信号REF和时钟信号CLK，并比较基准时钟信号REF的相位与时钟信号CLK的相位，由此来输出基准时钟信号REF与时钟信号CLK的相位差
Figure F2004100545175C00011
对应的相位差信号；
电荷泵浦电路，其产生所述相位差信号对应的输出电流Io；
环路滤波器，其把输出电流Io转换成输出电压；
电压控制振荡器，其把具有所述输出电压对应的频率fo的信号作为时钟信号CLK′来生成；
1/N分频器，其把具有通过用任意自然数N来除时钟信号CLK′的频率fo所得到的频率fo/N的信号作为时钟信号CLK来提供给所述相位比较器，
其中，
所述相位比较器和所述电荷泵浦电路构成为在特性中满足Kp2＞Kp1，
这里的Kp1表示时的斜率Kp，Kp2表示
Figure F2004100545175C00014
时的斜率Kp，斜率Kp由
Figure F2004100545175C00015
定义，
Figure F2004100545175C00016
是表示规定的相位误差的常数。
2.权利要求1中记载的相位同步电路，其中，
所述相位比较器把UP信号和DN信号作为所述相位差信号向所述电荷泵浦电路输出，
所述相位比较器包含：
可变延迟电路，决定可变的延迟时间Td从而随着相当于相位差
Figure F2004100545175C00017
的延迟时间Tp变小，可变的延迟时间Td变大或相等；
第1触发器，当时钟信号CLK的相位比基准时钟信号REF的相位迟后时，生成具有与相当于相位差的延迟时间Tp与可变的延迟时间Td之和相等的脉冲幅度的UP信号；和
第2触发器，当时钟信号CLK的相位比基准时钟信号REF的相位超前时，生成具有与相当于相位差的延迟时间Tp与可变的延迟时间Td之和相等的脉冲幅度的DN信号，
所述第1触发器接收基准时钟信号R EF，并响应基准时钟信号REF的上升沿开始UP信号，响应复位信号R结束UP信号，
所述第2触发器接收时钟信号CLK，并响应时钟信号CLK的上升沿开始DN信号，响应复位信号R结束DN信号，
所述可变延迟电路能够可变调整输入到所述第1触发器和所述第2触发器的复位信号R的延迟时间。
3.权利要求2中记载的相位同步电路，其中，
所述可变延迟电路包含：
可变电阻，其为使所述复位信号延迟而动作；
可变电阻控制部，其根据UP信号的脉冲幅度和DN信号的脉冲幅度来控制所述可变电阻的值。
4.权利要求3中记载的相位同步电路，其中，
所述可变电阻包含MOS晶体管，
所述可变电阻控制部通过控制所述MOS晶体管的沟道电阻值来控制所述可变电阻的值。
5.权利要求4中记载的相位同步电路，其中，
所述MOS晶体管的栅极由电压VX控制，电压VX由
[数式1]
V X = V X 0 , for ( UP + DN ) ≤ V X 0 V X 0 + ( UP + DN ) for ( UP + DN ) > V X 0
表示，其中VX表示节点X处的电压，UP表示UP信号的电压值，DN表示DN信号的电压值。
CN200410054517.5A 2003-07-22 2004-07-22 相位同步电路 Expired - Fee Related CN1578150B (zh)

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JP277931/2003 2003-07-22

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