CN1542857A - 非易失性半导体存储器件 - Google Patents

Abstract

提供了写操作选择电路以用于选择具有存储单元晶体管元件的规定记录时间的临时写操作和用于存储单元晶体管元件的附加写操作。提供了记录时间控制电路以用于通过写操作选择电路的输出信号控制附加写操作时间。

Description

非易失性半导体存储器件

本申请基于第2003-044706号日本专利申请，将该篇申请在此引入，以供参考。

技术领域

本发明涉及一种非易失性半导体存储器件，其中数据可以被电擦除或者电写入。

背景技术

在常见的非易失性半导体存储器件中，将通过参照附图以EEPROM为例在下文中进行描述。

图23示出了一种常见的EEPROM(非易失性半导体存储器件)的框图，所述EEPROM减少了用于从主机设备写数据所需要的时间。图24示出了处于常见的EEPROM(非易失性半导体存储器件)的擦除状态以及写入状态的阈值电压分配图。

如图23中所示，采用这样一种结构作为用于缩短从主机设备写数据所需时间的结构的例子，其中所述结构包括EEPROM的接口电路101、EEPREOM 1400、SRAM的接口电路1301以及SRAM 1300。

在图23中，所述EEPROM 1400包括存储单元晶体管阵列110、读出放大电路120、写数据锁存电路130、地址译码器电路140、高压控制电路150和控制电路160。所述SRAM 1300包括存储单元晶体管阵列1310、读出放大电路1320、地址译码器电路1340和控制电路1360。

现在，以下将描述EEPROM 1400中的写操作。

对于来自于所述主机设备的写指令来说，在SRAM 1300中通过SRAM的接口电路1301以高速临时写入数据。在完成来自于主机设备的写指令以后，通过SRAM的接口电路1301和EEPROM的接口电路101、将存储在SRAM 1300中的数据写入所述EEPROM 1400。所述SRAM 1300和所述EEPROM具有常见的普通结构。

对于来自于所述主机设备的读指令来说，为了读取SRAM 1300的数据，将所述数据经由SRAM的接口电路1301读出。同样地，为了读出EEPROM1400的数据，经由EEPROM的接口电路101读出数据。

依照此操作，当写数据时，在将数据以高速临时写入SRAM 1300以后，将所述数据写入EEPROM 1400，以便实现所存储的数据的非易失性特性，  (例如，参见专利文献)。

[专利文献1]

公开号为平-4-291644的未决日本专利。

[专利文献2]

公开号为平-4-337666的未决日本专利。

上述的常见的非易失性半导体存储器件必须包括辅助存储器(SRAM等等)，所述辅助存储器能够以高速写入数据，以便缩短从主机设备写数据所需要的时间。

如上所述，当将所述辅助存储器(SRAM等等)作为非易失性半导体存储器件设置在LSI中时，无法避免的要增加LSI的面积。由此，不方便地极大提高了非易失性半导体存储器件的成本。

发明内容

本发明是将上述问题纳入需要考虑的事项而提出的，从而本发明的一个目的在于提供一种非易失性半导体存储器件，该器件能够极大地缩短从主机设备写数据所需要的时间，而不会非常大地增加成本，这是由于其中无需包括辅助存储器(SRAM等等)。

为了解决上述问题，依照本发明的非易失性半导体存储器件包括：写操作选择电路，用于选择具有存储单元晶体管元件的规定记录时间的临时写操作、以及选择用于存储单元晶体管元件的附加写操作；以及记录时间控制电路，用于依照写操作选择电路的输出信号控制附加写操作的时间。

可以鉴别由临时写操作写入存储单元晶体管元件中的数据，并且可以将鉴别出的数据传送到用于附加写操作的写数据保持电路。

依照上述结构，对于来自于主机设备的写指令来说，只临时执行用于初始读数的正常操作在最小限度上所需的临时写操作，以便缩短记录时间。在那之后，将临时写入非易失性半导体存储器件中的写数据、利用读出放大电路传送到写数据锁存电路，然后，根据写数据锁存电路的数据来执行为确保可靠性所必需的附加写操作。由此，可以确保可靠性。

优选的是，所述非易失性半导体存储器件包括验证操作控制电路，该电路用于控制验证操作，所述验证操作用于鉴别所述数据是否通过临时写操作正常写入存储单元晶体管元件；以及包括验证电路，用于依照验证操作控制电路的输出信号执行验证操作。

依照此结构，可以降低因存储单元晶体管或电路的制造特性方面的不规则而导致的在写特性方面的不规则性。此外，可以将临时写操作中的记录时间尽可能地限制在最小限度。

优选的是，所述非易失性半导体存储器件包括写电压置位电路，用于依照写操作选择电路输出信号控制写电压的设定值。

依照上述结构，可以将临时写操作中的写电压设定的比附加写操作中的电压高，以便可以缩短临时写操作中的记录时间。

在执行附加写操作以前，可以执行擦除操作。

依照上述结构，当希望将数据保持在擦除状态的存储单元晶体管的阈值电压、通过临时写操作带进低的擦除状态时，执行临时写操作，以便鉴别写入存储单元晶体管元件中的数据，并且将鉴别出的数据传送到用于附加写操作的写数据保持电路。在为用于执行附加写操作的存储单元晶体管阵列中的写单元执行通常的擦除操作以后，执行附加写操作。由此，可以确保擦除数据和写数据的可靠性。

优选的是，所述非易失性半导体存储器件包括擦除操作选择电路，用于选择具有存储单元晶体管元件的规定擦除时间的原始擦除操作，以及具有长于原始擦除操作的擦除时间的辅助擦除操作，并且还包括擦除时间控制电路，用于依照擦除操作选择电路的输出信号控制擦除时间。

依照上述结构，对于来自于主机设备的写指令来说，仅仅临时执行正常操作在最小限度上所需要的原始擦除操作和临时写操作，以便缩短擦除时间和记录时间。在那之后，将临时写入非易失性半导体存储器件中的写数据、利用读出放大电路传送到写数据锁存电路，然后，根据写数据锁存电路的数据来执行为确保可靠性所必需的辅助擦除操作和附加写操作。由此，可以确保可靠性。

优选的是，所述非易失性半导体存储器件包括读操作选择电路，该电路能够选择临时写操作之后的临时读操作，并且提供了附加写操作之后的读操作。

此外，优选的是，所述非易失性半导体存储器件包括读电压置位电路，该电路被提供了与读操作选择电路的输出信号相连，并且其中当所述输出信号表示临时读操作时，将字线电压的设定值设定为临时读电压。

依照上述结构，当写操作之后的存储单元晶体管的阈值电压高于擦除操作之后的存储单元晶体管的阈值电压时，将临时写数据的读电压设定为低于读电压的电压。即使当写操作之后存储单元晶体管的阈值电压较低时，也能够准确地鉴别数据，并且可以缩短记录时间。

优选的是，所述非易失性半导体存储器件包括参考电流置位电路，该电路被提供以用于当判定读数据时、允许作为电流判定参考的参考电流流向存储单元晶体管元件，并且用于依照读操作选择电路的输出信号控制参考电流的设定值。

依照上述结构，当写操作之后的存储单元晶体管的阈值电压低于擦除操作之后的存储单元晶体管的阈值电压时，将读取临时写数据时的参考电流设定为低于读取附加写数据时的参考电流。由此，即使当写操作之后的存储单元晶体管的阈值电压较低时，也能正确地鉴别数据，记录时间也可能得以缩短，并且在具有低阈电压的晶体管中还可以获得更多的效用。

所述写数据保持电路可以包括按每条位线一个的比例提供的锁存器以及用于使所述锁存器电气上独立于所述位线的传输门，并且还包括用于检测位线电压的位线电势检测电路，以及用于依照位线电势检测电路的输出反相锁存数据的锁存器反相电路。

依照上述结构，对于选定的存储单元可以同时执行程序验证操作以及数据传送操作，并且可以以高速执行所述程序验证操作和数据传送操作。

优选的是，所述非易失性半导体存储器件包括中断输入电路，当为存储单元晶体管阵列中的每个写单元写入数据时，并且当执行附加写操作期间输入写指令时，提供所述中断输入电路，其中在完成附加写操作以后、在不执行其他写单元的附加写操作时，允许输入写指令。

此外，优选的是，所述非易失性半导体存储器件包括为执行附加写操作时、通知有关禁止输入写数据的信息而设的就绪/繁忙输出电路。

依照上述结构，可以识别这样一个状态，其中在执行附加写操作期间因来自于主机设备的就绪/繁忙信号而无法输入写指令。此外，从主机设备输入中断信号以便停止对下一个写单元的附加写操作。由此，可以缩短主机设备临时写指令的输入等待时间。

可以提供一写标志，用于存储与所述存储单元晶体管阵列中每个写单元相关的数据写状态是与每个写单元相关的临时写操作(临时写状态)之后的状态、还是所述附加写操作(附加写状态)之后的状态。此外，可以控制附加写操作以便根据写标志信息对临时写操作之后的写单元执行该操作。

依照上述结构，即使当同时存在临时写状态和附加写状态时，其也能鉴别出哪个写单元处于临时写数据的状态。由此，可以仅仅对其中临时写数据的写单元执行附加写操作，以便可以执行高效的写操作。

优选的是，所述非易失性半导体存储器件包括字线电压开关电路，该电路为根据写标志信息、改变读操作时施加到字线上的读电压而设。

依照上述结构，当读操作时预先读取写标志中的数据，并且当所述数据处于临时写数据的状态的存储单元中时，通过所述字线电压开关电路改变施加到所述字线的读电压。由此可以加速读取速度。

因此，在读数据的过程中，在不考虑存储单元读取速度方面差异的情况下，可以按与通常读取速度相同的读取速度来读取临时写数据，这是通过执行临时写操作而发生的。

优选的是，所述非易失性半导体存储器件包括为选择多个非易失性半导体存储器件中的任意一个并且控制操作而设的选择器。

优选的是，所述非易失性半导体存储器件包括为执行附加写操作时、输出用于禁止向选择器输入写数据的指令而设的就绪/繁忙输出电路。

依照上述结构，在多个非易失性半导体存储器件中的一个里执行临时写操作之后，可执行附加写操作。然后，在附加写操作期间，同时在其他非易失性半导体存储器件中执行临时写操作。由此，主机设备的等待时间相对于数据记录时间得以缩短。

优选的是，所述非易失性半导体存储器件包括ECC电路。

依照上述结构，即使当存在其中阈值电压在临时写操作之后较低的存储单元晶体管时，并且当读出放大电路鉴别出所述数据是擦除数据时，如果可以在ECC电路中纠正数据的位数，那么可以将已纠正的数据由数据传送电路传送到写数据保持电路。由此，可以另外地写入正确数据。

如上所述，依照本发明，可以将包括临时写操作和附加写操作的两种写操作作为同一非易失性存储器单元晶体管阵列的写入系统来执行。由此，对于来自于主机设备的写指令来说，临时写操作可以缩短记录时间。所述数据的可靠性可以通过随后的附加写操作得以确实地保持。

另外，根据本发明控制向非易失性半导体存储器件写入的方法包括如下步骤：选择用于存储单元晶体管元件的具有规定写时间的一个临时写操作，和

根据所述临时写操作的选择控制所述附加写操作的时间。

附图简述

图1是依照第一实施例的非易失性半导体存储器件的框图；

图2A是浮动栅型存储单元晶体管的剖面图，而图2B是存储单元晶体管阵列的框图；

图3A是示出了写状态阈值电压按时间的关系曲线的视图，图3B示出了阈值电压分布而图3C是示出了第一实施例中存储单元电流按字线电压的关系曲线的视图；

图4是依照第二实施例的非易失性半导体存储器件的框图；

图5A示出了阈值电压分布而图5B示出了第二实施例中的阈值电压分布；

图6是依照第三实施例的非易失性半导体存储器件的框图；

图7A是示出了写状态阈值电压按记录时间以及按写电压的关系曲线的视图，图7B示出了阈值电压分布而图7C是示出了第三实施例中的存储单元电流按字线电压的关系曲线的视图；

图8是依照第四实施例的非易失性半导体存储器件的框图；

图9示出了依照第四实施例的阈值电压分布；

图10是依照第五实施例的非易失性半导体存储器件的框图；

图11A是示出了写状态阈值电压按记录时间的关系曲线的视图，而图11B示出了第五实施例中的阈值电压分布；

图12是依照第六实施例的非易失性半导体存储器件的框图；

图13A示出了阈值电压分布，而图13B是示出了在第六实施例中写状态阈值电压按记录时间以及按写电压的关系曲线的视图；

图14A是示出了存储单元电流按字线电压的关系曲线的视图，图14B是示出了在第六实施例中存储单元电流按字线电压的关系曲线的视图；

图15是依照第七实施例的非易失性半导体存储器件的框图；

图16是示出了依照第七实施例的非易失性半导体存储器件的写数据锁存电路、位线电势检测电路以及锁存器反相电路的结构的电路图；

图17示出了依照第七实施例的阈值电压分布；

图18是依照一个第八实施例的非易失性半导体存储器件的框图；

图19是依照第九实施例的非易失性半导体存储器件的框图；

图20是依照第十实施例的非易失性半导体存储器件的框图；

图21是依照第十一实施例的非易失性半导体存储器件的框图；

图22是依照第十二实施例的非易失性半导体存储器件的框图；

图23是常见的非易失性半导体存储器件的框图；以及

图24示出了常见的非易失性半导体存储器件中的阈值电压分布。

具体实施方式

在本发明的每个实施例中，即使当不提供用于缩短从主机设备写数据所需时间的辅助存储器(SRAM等等)时，也能够极大地降低从主机设备将数据写入非易失性半导体存储器件所需的时间。现在，将EEPROM作为非易失性半导体存储器件的一个例子来详细说明。

将参照图1、2和3来说明本发明的第一实施例。

图1是示出了依照第一实施例的EEPROM的结构的图表。

图2A是浮动栅型存储单元晶体管的剖面图，而图2B示出了依照第一实施例的EEPROM中的存储单元晶体管阵列的结构。

图3A示出了写状态中的阈值电压按时间的关系曲线的视图，图3B示出了阈值电压分布而图3C示出了依照第一实施例的EEPROM中存储单元电流按字线电压的关系曲线的视图。

在图1中，与图23中所示的上述EEPROM的那些部件具有相同功能的部件、用相同的参考标记来表示，并且省略了对这些部件的详细说明。这里，仅对具有与上述EEPROM不同结构的那些部件进行说明。

如图1中所示，除类似于图23中所示的上述结构(110到150)之外，EEPROM 100还具有控制电路160。所述控制电路160包括写操作选择电路161和记录时间控制电路162。

此外，还提供了输出数据开关电路170和输入数据开关电路180。输出数据开关电路170的输出经由写数据传送总线DB 106输入所述输入数据开关电路180。

在存储单元晶体管的结构中，如图2A中所示，在基板6中形成源极4和漏极5。然后，在隧道氧化层3上形成浮动栅2。此外，经由ONO(氧化物-氮化物-氧化物)层1a形成控制栅1，并且将字线8与其相连。将高电场施加到隧道氧化层3以生成隧道电流，以便在浮动栅2上积累的电子被吸引并且注满。由此，存储单元的阈值电压得以控制以便写以及擦除数据。

此外，在存储单元晶体管阵列中，以矩阵的形式、在多条字线8和多条位线10的交叉部分上设置存储单元晶体管元件7。将存储单元晶体管元件7的源极分别与源线9相连。

现在，将在下面描述EEPROM 100中的临时写操作。

将对组件110到150执行如在相关技术中的EEPROM中的写操作那样的临时写操作。

这时，在此实施例的临时写操作中，所述写操作选择电路161为来自于主机设备的写指令的输入信号S100选择临时写操作。由此，记录时间控制电路162设定最小限度所需的记录时间，以便正常地执行初始读取操作。

例如，如图3A、3B和3C中所示，所述记录时间(tp)是1ms，这是与谋取认为能够保证可靠性的通常记录时间(例如tp＝10ms)一样短的时间。

写数据所必需的高压通过接收写操作的控制信号S101的高压控制电路150控制，并且被提供给写数据锁存电路130和地址译码器电路140。来自于数据总线DB100和DB101的写数据经由输入数据开关电路180和写数据总线DB102保持在写数据锁存电路130中。

为了编址存储单元晶体管阵列110中的写数据，将必要的高压在由记录时间控制电路162设定的时间内、由写数据锁存电路130和所述地址译码器电路140提供，以便执行临时写操作。

现在，下面将描述此实施例中的附加写操作。

将对组件110到150执行如在相关技术的EEPROM中的读和写操作那样的附加写操作。

这时，在依照此实施例的附加写操作中，对于来自于主机设备的数据鉴别指令、数据传送指令和写指令的输入信号S100来说，控制电路160向每个组件输出控制信号S101。由此，执行由三个操作阶段组成的附加写操作，这三个操作阶段包括用于由读出放大电路120鉴别存储单元晶体管阵列110中的临时写数据的鉴别操作，用于由输出数据开关电路170和输入数据开关电路180向写数据锁存电路130传送数据的数据传送操作，以及写操作。

现在，将说明上述数据鉴别操作。当由读出放大电路120鉴别存储单元晶体管阵列110的数据时，依照临时写数据以及由读出放大电路120中的参考电流控制电路121生成的规定参考电流(Iref)改变的存储单元晶体管的当前值之间的差异被采用。

例如，经由地址总线AB102向所述地址译码器电路140选择的存储单元晶体管的字线施加2V。将1V施加到位线DB103。

这时，将所选择的存储单元晶体管的位线10和源线9之间提供的漏极电流、经由位线DB104输入到读出放大电路120。

上述漏极电流由所选择的存储单元晶体管的字线电压、位线电压和阈值电压等等确定。来自于读出放大电路120的输出数据将由读出放大电路120中的参考电流控制电路121生成的规定参考电流(例如，Iref＝20μA)与漏极电流相比较。当漏极电流量大于参考电流时，所述数据变为“1”。当漏极电流量小于参考电流时，所述数据变为“0”。

现在，将在下文描述数据传送操作。

将通过数据鉴别操作从读出放大电路120输出的数据、经由读数据传送总线DB105、输出数据开关电路170、写数据传送总线DB106、输入数据开关电路180和写数据总线DB102输入到并保持在写数据锁存电路130中。

为了读出临时写数据并且将所述数据输出到EEPROM 100的外部，相对于来自于主机设备的读指令输入信号S100、从控制电路160输出控制信号S101。用和上面描述的一样的方法来执行数据鉴别操作。读出放大电路120的输出经由读数据传送总线DB105、输出数据开关电路170和数据总线DB107来读取。

现在，将在下面描述所述写操作。

除了根据通过数据传送操作保持在写数据锁存电路130中的数据来执行写操作、并且将由记录时间控制电路162设定的记录时间设定为长于临时写操作中的记录时间并认为能够保证通常的可靠性之外，执行与在临时写操作中说明的相同的操作。

上述数据鉴别操作、数据传送操作以及写操作可以依照来自于主机设备的指令的输入信号S100来执行，以便可以另外写入临时写入存储单元晶体管阵列110中的数据。

依照上述操作，在相对于来自于主机设备的对EEPROM 100的写指令，于正常执行初始读取操作的最小限度所需的记录时间之内执行临时写操作。然后，将临时写入EEPROM 100中的数据另外地写入。据此，可以获得：非易失性半导体存储器件能够极大地降低从主机设备将数据写入EEPROM 100所必需的时间，而不会很大地增加成本。

现在，将通过参考图4和5在下面描述本发明的第二实施例。

图4是依照第二实施例的EEPROM的框图。

图5A是示出了阈值电压分布的视图，并且图5B是示出了依照第二实施例的阈值电压分布(当执行验证操作时)视图。

如图4中所示，EEPROM 200包括字线电压调节电路241、验证操作控制电路262、验证电路290、字线电压调节信号S200、验证判定结果输出信号S201以及验证数据总线DB200和DB201，这些仅仅是与第一实施例不同的，除上述组件之外，所述EEPROM 200具有与由相同参考标记表示并且依照本发明第一实施例说明的相同的结构。

存储单元晶体管在临时写操作之后的阈值电压取决于因存储单元晶体管或电路的制造特性方面的不规则而导致的在写入特性方面的不规则性。当临时写操作中的记录时间(例如，tp＝1ms)被固定时，记录时间需要通过考虑这样的情况而确定，在所述情况中，写操作之后的阈值电压深度相对于在将制造方面出现的不规则性考虑在内的如图5A中所示tp＝1ms的情况下的读电压是不够的。

由此，在所有产品中将临时记录时间设定为较长。由此，在本发明中，在临时写操作中执行验证操作，以便为每个产品确保临时写操作之后的阈值电压达最小限度所需的时间之久。

据此，为控制验证操作提供了验证操作控制电路，用于鉴别所述数据是否通过临时写操作正常地写入存储单元晶体管元件中。所述验证电路被提供以便依照验证操作控制电路的输出信号执行验证操作。由此，可以减少因在存储单元晶体管或电路的制造特性方面的不规则而导致的在写特性方面的不规则性，并且将临时写操作中的记录时间尽可能地限制为最小。

现在，将通过参考图6和7在下面描述依照本发明的第三实施例。

图6是依照所述第三实施例的EEPROM的框图。

图7A是示出了写状态阈值电压按记录时间以及按写电压的关系曲线的视图，图7B示出了阈值电压分布而图7C是示出了第三实施例中的存储单元电流按字线电压的关系曲线的视图。

如图6中所示，EEPROM 300包括写电压置位电路362、字线电压调节信号S300和位线电压调节信号S301，这些仅仅是与本发明第一实施例不同的。除上述组件之外，所述EEPROM具有与由相同参考标记表示的并且本发明第一实施例说明的相同的结构。

用于通过写操作选择电路161的输出信号控制写电压的设定值的写电压置位电路362被提供。据此，可以将临时写操作中的写电压设定为高于附加写操作中的电压。由此，可以缩短临时写操作中的记录时间。例如，假定附加写操作时用于写数据的高压是VPP[V]，并且临时写操作时用于写数据的高压是VPP+1[V]，当写数据之后的阈值电压的目标值是4[V]时，这与图7A中所示相同，VPP+1[V]的临时写操作在比附加写操作的写时间少一个形态的情况下达到4[V]。

临时写操作的高压被提高。在该情况下，当希望将数据保持在擦除状态的存储单元晶体管的阈值电压、通过临时写操作带进低的写状态时，执行临时写操作以便鉴别写入存储单元晶体管元件中的数据，并且将鉴别出的数据传送到用于附加写操作的写数据保持电路。在为用于执行附加写操作的存储单元晶体管阵列中的写单元执行擦除操作以后，执行附加写操作。由此，可以确保擦除数据和写数据的可靠性。

现在，将通过参考图8和9在下面描述依照本发明的第四实施例。

图8是依照所述第四实施例的EEPROM的框图。

图9是示出了依照第四实施例的阈值电压分布的视图。

如图8中所示，EEPROM 400包括擦除操作选择电路461、擦除时间控制电路462和擦除操作选择信号S400，这些仅仅是和本发明第一实施例不同的。所述EEPROM具有与由相同参考标记表示的以及在本发明第一实施例中描述的其他组件相同的结构。

所述擦除操作选择电路461被提供以用于选择具有存储单元晶体管元件的规定擦除时间的原始擦除操作，以及选择具有长于原始擦除操作的擦除时间的辅助擦除操作。所述擦除时间控制电路462被提供以用于依照擦除操作选择电路的输出信号控制擦除时间。由此，对于来自于主机设备的写指令来说，仅仅临时执行正常操作在最小限度上需要的原始擦除操作和临时写操作，以便缩短擦除时间和记录时间。在那之后，将临时写入EEPROM 400中的写数据、利用读出放大电路传送到写数据锁存电路，然后，根据写数据锁存电路的数据来执行为确保可靠性所必需的辅助擦除操作和附加写操作。由此，可以确保可靠性。

现在，将通过参考图10和11在下面描述依照本发明的第五实施例。

图10是依照所述第五实施例的EEPROM的框图。

图11A是示出了写状态阈值电压按记录时间的关系曲线的视图，而图11B示出了第五实施例中的阈值电压分布。

如图10中所示，EEPROM 500包括读操作选择电路561、读电压置位电路562以及字线电压调节信号S500，这些仅仅是和本发明第一实施例不同的。所述EEPROM具有与由相同参考标记表示的以及在本发明第一实施例中描述的其他组件相同的结构。

所述读操作选择电路561被提供以便可以选择临时写数据的读操作以及附加写数据的读操作。此外，所述读电压置位电路562被提供，其中将读数据时字线电压的设定值依照读操作选择电路的输出信号设定为临时写数据读电压(Vrtmp)，当所述输出信号表示临时读操作时，并且，当所述输出信号表示附加读操作时，将字线电压的设定值设定为读电压(Vr)。由此，当数据写操作之后的存储单元晶体管的阈值电压高于数据擦除操作之后的存储单元晶体管的阈值电压时，将临时写数据的读电压(例如，Vrtmp＝3[V])设定为低于读电压(Vr＝4[V])的电压。即使当数据写操作之后存储单元晶体管的阈值电压较低时，也能够准确地鉴别数据，并且可以缩短记录时间。

Vrtmp低于Vr。由此，当通过利用临时写数据的读电压Vrtmp读取临时写数据时，可以将低于附加写数据在读操作时的字线电压的电压、从字线电压调节电路141提供给字线AB102。所述临时写数据的读操作可以利用低于附加写数据的读操作的功率消耗来执行临时写数据的读操作。

现在，将参考图12、13和14来说明依照本发明的第六实施例。

图12是依照所述第六实施例的EEPROM的框图。

图13A示出了阈值电压分布，而图13B是示出了在第六实施例中写状态阈值电压按记录时间以及按写电压的关系曲线的视图。

图14A是示出了存储单元电流按字线电压的关系曲线的视图，图14B是示出了在第六实施例中存储单元电流按字线电压的关系曲线的视图。

如图12中所示，EEPROM 600包括参考电流置位电路662和参考电流设定信号S600，这些仅仅是与本发明的第一实施例或者第五实施例不同的。所述EEPROM具有与由相同参考标记表示或者以及在本发明第一实施例或者第五实施例中描述或者其他组件相同或者结构。

写数据之后的存储单元晶体管的阈值电压低于擦除数据之后的存储单元晶体管的阈值电压。在该情况下，如果允许Vrtmp高于对应于如第五实施例的情况那样、在轻轻地写入数据之后的低阈值电压Vr，那么当利用用于临时写数据的读电压Vrtmp来读取临时写数据时，需要将高于附加写数据的读操作时的字线电压的电压、从字线电压调节电路141提供给字线AB102。由此，临时写数据的读操作需要消耗比附加写数据的读操作更多的功率。

据此，提供了参考电流置位电路662，以用于当判定读数据时、允许作为电流判定参考的参考电流流向存储单元晶体管，并且用于依照读操作选择电路561的输出信号控制读数据时的参考电流的设定值。由此，当写数据之后的存储单元晶体管的阈值电压低于擦除数据之后的存储单元晶体管的阈值电压时，将读取临时写数据时的参考电流设定为低于读取附加写数据时的参考电流。由此，即使当写数据之后的存储单元晶体管的阈值电压较低时，如图14B中所示，也能正确地鉴别数据，以便缩短记录时间。

现在，将参考图15、16和17说明本发明的第七实施例。

图15是依照所述第七实施例的EEPROM的框图。

如图15中所示，EEPROM 700包括写数据锁存电路730、位线电势检测电路740、锁存器反相电路750和锁存器反相信号S702。

图16是示出了EEPROM 700的写数据锁存电路730、位线电势检测电路740和锁存器反相电路750的结构的电路图。

如图16中所示，EEPROM 700的写数据锁存电路730包括锁存器731，用于使位线BL0电气独立于锁存器731的传输门732，以及用于驱动形成传输门732的P沟道晶体管MPTO的反相INVT。

位线电势检测电路740具有NOR逻辑、其中一个输入端与位线BL0相连并且另一个输入端与控制信号S742相连。当将控制信号S742设定为“L”并且位线BL0的电势低于位线电势检测电路的反相点时，将“H”输出到锁存器反相信号S702。

所述锁存器反相电路750包括用于将锁存器731的波节NODE0接地的晶体管MNR0，用于将波节NODE1接地的晶体管MNR1以及用于通过数据传送信号S751和锁存器反相信号S702控制这些晶体管的反相INVR、或非门NORR以及与门ANDR。

现在，将说明上述EEPROM 700的操作。除编程和程序验证操作以及数据传送操作之外，由于EEPROM 700的操作与第一实施例的EEPROM 100的操作相同，因此以下将说明程序验证操作和数据传送操作。

首先，将通过参考图16说明编程操作以及程序验证操作。在编程操作中，首先在锁存器731中设定编程数据。

与用于执行所述编程的存储单元相连的锁存器的NODE0保持“H”级别状态。与没有编程的存储单元相连的锁存器的NODE0保持“L”级别状态。为编程所述存储单元，首先将VPP电压设置为编程电压。然后，将传输门的控制信号TFG激活，以便将位线BL0电气连接到锁存器731。作为此操作同时选择的存储单元的字线被选择。

这里，当锁存器731的数据处于状态“H”中时，将编程电压提供给与其相连的位线BL0，并且相对于所选择的存储单元执行所述编程。当锁存器731的数据处于状态“L”时，位线BL0的电势变为0V。据此，不在所选择的存储单元中执行所述编程。

现在，将在下文描述程序验证操作。

这里，将这样一种情况作为例子来说明，其中处于擦除状态中的存储单元在阈值电压方面较高，而处于写状态中的存储单元在阈值电压方面较低。

在程序验证操作中，将数据传送信号S751固定为“L”，并且将VPP的电压电平作为验证电压设定为VDD。然后，使传输门732被激活，以便仅仅对由在锁存器731中保持的“H”位组成的位线预充电到VDD。

当完成预充电操作时，使传输门被去激活，并且将程序验证电压施加到所选择的存储单元的字线。这时，当正确地执行存储单元的程序时，将允许存储单元电流轻徽地流动以便使预充电位线的电荷放电。

当允许存储单元电流流动规定周期之久后、将位线电势检测电路的控制信号S742设定为“L”时，位线BL0的电势超过位线电势检测电路740的反相点。由此，将锁存器反相信号S702带进状态“H”。由于所述数据传送信号S751处于状态“L”，所以晶体管MNR0被打开，将NODE0接地，并且将保持在“H”状态的锁存器731重写为“L”。

当没有正确地执行编程时，不将电流提供给位线并且不重写锁存器的数据。当重写锁存器的数据时，保持状态“L”并且随后不将编程电压以及程序验证电压施加到位线。

这时，当将所选择的字线的电压设定为两种电压，这两种电压包括临时写验证字线电压以及附加写验证字线电压。由此，可以以相同的电路实现临时写验证操作以及附加写验证操作。

例如，如果将临时写验证字线电压设定为3.0V，并且将附加写验证字线电压设定为1.5v，那么获得如图17中所示的存储单元的阈值电压分布。

现在，将在下文描述数据传送操作。当传送所述数据时，将数据传送信号S751设定为“H”。最初，将所有的锁存器(NODE0)设定为“L”。

然后，将所选择的字线电压设定为临时写验证字线电压，以便将所有的位线预充电到VDD。然后，执行与程序验证操作相同的操作。

当所述存储单元处于临时写状态时，将位线电势检测电路740的输出的锁存器反相信号S702带进状态“H”，晶体管MNR1被打开，将NODE1设定为“L”并且将NODE0设定为“H”。当所述存储单元处于擦除状态时，将锁存器反相信号S702带进状态“L”并且在NODE0中保持L。如此，完成数据传送操作。

如上所述，依照此实施例，为每个位线提供位线电势检测电路740和锁存器反相电路750。据此，可以相对于字线所选择的所有存储单元同时执行程序验证操作和数据传送操作。因此，可以以高速执行程序验证操作和数据传送操作。

例如，在数据总线DB107的总线宽度是32位的结构的情况下，读出放大电路120的数目是32，位线的数目是1024，并且每隔16位线提供一个读出放大器，数据传送操作需要的时间被缩短到1/32，与利用读出放大器传送数据需要的时间一样。

此外，由于设置了读出放大器，以便使高负荷的数据总线DB107得以以高速驱动，因此提高了操作时所消耗的电流。位线电势检测电路740仅仅驱动锁存器反相电路750，以便可以极大地降低传送数据时所消耗的电流。

现在，将参考图18说明本发明的第八实施例。

图18是依照所述第八实施例的EEPROM的框图。

如图18中所示，EEPROM 800包括就绪及繁忙输出/中断输入电路863、就绪及繁忙输出/中断输入控制信号S800、就绪及繁忙输出信号S801和记录时间控制信号S802，这些仅仅是与本发明第一实施例不同的。所述EEPROM具有与由相同参考标记表示的以及在本发明第一实施例中描述的其他组件相同的结构。

在附加写操作期间，输入数据开关电路180取出写数据传送总线DB106的输入，并输出到写数据锁存电路130。由此，新的写数据无法从写数据总线DB101处取出。因此，提供了就绪及繁忙输出电路，以用于在附加写操作期间向主机设备输出禁止输入写指令。

此外，还提供了中断输入电路。在此中断输入电路中，当执行附加写操作的同时来输入写指令时，在完成对执行附加写操作的写单元的附加写操作之后，允许写指令的输入，而不会执行其他写单元的附加写操作。

由此，在执行附加写操作期间，能够依照就绪和繁忙信号识别出所述主机设备无法输入写指令。此外，从主机设备输入中断信号以便可以停止对下一个写单元的附加写操作。在停止附加写操作之后，可以从主机设备输入写指令，以便可以缩短等待主机设备的临时写指令的输入的时间。

现在，将参考图19说明本发明的第九实施例。

图19是依照所述第九实施例的EEPROM的框图。

如图19中所示，EEPROM 900包括写标志990和写标志读数据总线DB 909，这些仅仅是与本发明的第一实施例不同的。所述EEPROM具有与由相同参考标记表示的以及在本发明第一实施例中描述的其他组件相同的结构。

所述EEPROM 900由外部信号控制以便存储和读取数据。参考标记160表示用于控制EEPROM 900的读操作或者写操作的控制电路。参考标记863表示就绪及繁忙输出/中断输入电路，用于通知外部部件EEPROM是否操作。当从外部部件输入中断过程信号时，就绪及繁忙输出/中断输入电路控制以便当完成当前执行的操作时、接收来自于外部部件的操作指令。

参考标记161表示写操作选择电路，用于当向EEPROM 900中写数据时选择通常的写操作或者选择比通常写操作的时间短的写操作，并且控制所述操作。参考标记162表示记录时间控制电路，用于接收写操作选择电路161的操作的选择，并且控制通常的写操作时间、或者控制比通常的写操作时间短的写操作时间。

参考标记110是能够电写数据或者电擦除数据的存储单元晶体管阵列。990表示通过通常的写操作或者通过比由写操作选择电路161选择的通常写操作时间短的写操作存储的写标志，为每个写单元部件写入数据。

参考标记150表示高压控制电路，用于接收从控制电路160输入的控制信号，并且擦除存储单元晶体管阵列110的数据或者控制写高压。140表示地址译码器电路，用于选择存储单元晶体管阵列110、擦除数据，或者当写操作时、将从高压控制电路150输入的高压施加到存储单元晶体管阵列110。

参考标记120表示读出放大电路，用于读取存储单元晶体管阵列110和写标志990的数据。130表示写数据锁存电路，以便临时保存待写入存储单元晶体管阵列110中的数据以及待写入写标志990中的数据。

180表示输入数据开关电路，用于控制以便将来自于读出放大电路120的输出数据、或者将来自于控制电路160的写数据输入到写数据锁存电路130。170表示输出数据开关电路，用于转换从读出放大电路120输出的数据是输出到外部部件还是输出到输入数据开关电路180。

据此，无论将数据写入存储单元晶体管阵列110的状态是通常的写状态还是临时写状态，都可以通过写标志990对每个写单元部件进行管理，其中所述临时写状态比通常的写状态的时间短。读出写标志990的状态，以便鉴别所述附加写操作是否是某一写单元部件的存储单元晶体管阵列110所必需的。

因此，可以仅仅为存储单元晶体管阵列110的写单元执行附加写数据操作，在所述存储单元晶体管阵列110中，执行比通常的写操作时间短的临时写操作。

下面将描述上述操作步骤。当从主机设备在存储单元晶体管阵列110的所有写单元中执行临时写操作时，EEPROM 900同时将临时写操作的信息写入所述写标志990。

然后，当所述主机设备执行其他操作时，所述控制电路160检测它，并且EEPROM 900在后台执行附加写操作。当EEPROM读取某一地址的写标志990的数据并且所述控制电路160鉴别出该数据是临时写数据时，所述控制电路经由输出数据开关电路170和输入数据开关电路180向所述写数据锁存电路130发送此地址的数据，以便执行所述附加写操作。所述附加写操作被执行以便将所述数据更确实地写入所述存储单元晶体管阵列110。

当执行所述附加写操作时，将示出通常的写操作的信息同时写入所述写标志990。这里，当所述主机设备从输入信号S100发送读指令到EEPROM 900时，所述EEPROM 900结束到当前执行的附加写操作为止的一个操作，即使当存在其中只有所述临时写操作已经完成的存储单元晶体管阵列110时。

这时，将示出繁忙状态的信号从所述就绪及繁忙输出/中断输入电路输出，直到完成当前执行的附加写操作。在完成所述附加写操作之后，输出一个就绪信号以便通知所述主机设备为接收另一个指令做准备。所述EEPROM 900从所述主机设备接收新的指令，以便读取数据。

在那之后，当所述主机设备不访问EEPROM 900时，所述EEPROM 900再次执行附加写操作。这时，所述EEPROM读取所述写标志以便鉴别其中还在执行的临时写操作的地址，并且仅仅在需要所述附加写操作的写单元中执行所述附加写操作。

因此，可以消除这样一种错误操作，其中将数据进一步另外写入已经完成附加写操作的写单元中。由此，可以有效地另外写入数据。

此外，由于可以不必将多余的电压施加到所述存储单元晶体管阵列110，所以还可以改善所述存储单元的可靠性。

此外，当写数据时，所述主机设备只需要等待临时写操作所需要的时间，并且甚至在所述附加写操作期间，可以中断所述操作以执行诸如读数据的其他操作。

(第十实施例)

现在，将参考图20说明本发明的第十实施例。

图20是依照所述第十实施例的EEPROM的框图。

如图20中所示，所述EEPROM 1000包括字线电压开关电路1041，这是仅仅与所述第一实施例或者第九实施例不同的。所述EEPROM具有与由相同参考标记表示以及在本发明第一实施例或者第九实施例中描述或者其他组件相同的结构。

所述EEPROM 1000由外部信号控制以便存储以及读取数据。

参考标记160表示用于控制EEPROM 1000的读操作或者写操作的控制电路。参考标记161表示写操作执行选择电路，用于当向EEPROM 1000中写数据时选择通常的写操作或者选择比通常的写操作执行的时间短的临时写操作，并且控制所述操作。

参考标记162表示记录时间控制电路，用于接收写操作选择电路161的操作的选择，并且控制通常的写操作时间或者临时写操作时间。参考标记110是能够电写数据或者擦除数据的晶体管阵列。

990表示通过通常的写操作或者比由写操作选择电路161选择的通常的临时写操作时间短的临时写操作存储的写标志，为每个写单元部件写入数据。

参考标记150表示高压控制电路，用于接收从控制电路160输入的控制信号，并且控制施加到所述存储单元晶体管阵列110的高压。140表示地址译码器电路，用于选择所述存储单元晶体管阵列110，并且当操作时、将从所述高压控制电路150输入的高压施加到存储单元晶体管阵列110。

参考标记1041表示所述字线电压开关电路，用于将从所述高压控制电路150输入的高压的规定电压施加到由所述地址译码器电路140表示的存储单元晶体管阵列110中的字线上。参考标记120表示读出放大电路，用于读取存储单元晶体管阵列110和写标志990的数据。

参考标记130表示写数据锁存电路，用于临时保存待写入存储单元晶体管阵列110中的数据以及待写入写标志990中的数据。180表示输入数据开关电路，用于控制以便将来自于读出放大电路120的输出数据、或者将来自于控制电路160的写数据输入到写数据锁存电路130。

参考标记170表示输出数据开关电路，用于转换从读出放大电路120输出的数据是输出到外部部件还是输出到输入数据开关电路180。

据此，无论将数据写入所述存储单元晶体管阵列110的状态是通常的写状态还是临时写状态，都可以由写标志990对每个写单元部件进行管理。

这里，在所述临时写状态下的存储单元中，可以立刻将所述数据方便地写入存储单元。然而，由于所述数据被轻轻地写入，所以读出放大电路120很慢才能判定所述数据。结果，读取速度被不利的延迟了。

据此，当临时写状态下的存储单元中的字线电压开关电路改变读取数据和读取施加到字线上的电压时，预先读取写标志990中的数据。由此，可以加速所述读取速度。因此，在不考虑因所述临时写操作产生的存储单元读取速度恶化的情况下，用户可以按与通常的读取速度相同的读取速度使用EEPROM 1000。

(第十一实施例)

现在，将参考图21说明本发明的第十一实施例。

图21是依照第十一实施例的EEPROM的框图。

如图21中所示，EEPROM 1100包括EEPROM-A1101、EEPROM-B1102、选择器1112、控制信号S1100、S1110和S1120、数据总线DB1100、DB1110和DB1120，以及地址总线AB1100、AB1110和AB1120，这些仅仅是与本发明第一实施例不同的。所述EEPROM具有与由相同参考标记表示的以及在本发明第一实施例中描述的其他组件相同的结构。

所述EEPROM 1100由外部控制信号控制，以便存储和读取数据。参考标记1112表示选择器。参考标记1101和1102分别表示EEPROM-A和EEPROM-B，所述选择器1112接收输入到EEPROM 1100的外部信号，以便独立地控制EEPROM-A 1101和EEPROM-B 1102。

依照常见的电路结构，当将数据写入EEPROM-A 1101和EEPROM-B1102的所有存储单元晶体管时，需要在所有的存储单元晶体管阵列中执行通常的写操作。由此，用户必须等到所有的数据都被完全写入为止。

据此，如在本结构中那样，首先执行临时写操作以便将数据写入所有的存储单元晶体管阵列。

然后，当EEPROM-A 1101操作时，EEPROM-B 1102在后台并在存储单元晶体管阵列中另外地写数据。当所述EEPROM-B 1102操作时，所述EEPROM-A 1101在后台中并在存储单元晶体管阵列中另外写数据。因此，用户只需要临时写操作的记录时间来将数据写入EEPROM 1100的所有空间。

据此，用户的等待时间可以相对于数据的记录时间被减少，并且所述EEPROM 1100可以更有效地使用。

(第十二实施例)

现在，将参考图22说明本发明的第十二实施例。

图22是依照第十二实施例的EEPROM的框图。

如图22中所示，EEPROM 1200包括ECC电路10100以及ECC输出信号S1202，这是仅仅与本发明第一实施例不同的。所述EEPROM具有与由相同参考标记表示的以及在本发明第一实施例中描述的其他组件相同的结构。

所述EEPROM 1200由外部信号控制以便存储以及读取数据。参考标记160表示用于控制EEPROM 1200的读操作或者写操作的控制电路。参考标记161表示写操作选择电路，用于当将数据写入EEPROM 1200中时，选择通常的写操作或者临时写操作，并且控制所述操作。

参考标记162表示记录时间控制电路，用于接收写操作选择电路161的操作选择，并且控制通常的写操作时间或者比所述通常的写操作时间短的临时写操作时间。参考标记110是能够电写数据或者电擦除数据的存储单元晶体管阵列。

参考标记150表示高压控制电路，用于接收从控制电路160输入的控制信号，并且擦除存储单元晶体管阵列110的数据或者控制写高压。

参考标记140表示地址译码器电路，用于当选择存储单元晶体管阵列110来擦除数据或者写数据时，将从高压控制电路150输入的高压施加到存储单元晶体管阵列110。参考标记120表示读出放大电路，用于读取存储单元晶体管阵列110的数据。

参考标记130表示写数据锁存电路，用于临时保存待写入存储单元晶体管阵列110的数据。

参考标记180表示输入数据开关电路，用于控制以便将来自于读出放大电路120的输出数据、或者将来自于控制电路160的写数据输入到写数据锁存电路130。

参考标记170表示输出数据开关电路，用于转换从读出放大电路120输出的数据是输出到外部部件还是输出到输入数据开关电路180。

参考标记10100表示ECC电路，用于当将所述数据和写入错误纠正数据连同实际数据写入存储单元晶体管阵列110时，根据实际上待写入的数据来生成错误纠正位。

当读取所述数据时，同时读取实际数据和错误纠正数据。当错误地读取所述数据时，所述数据进行计算过程，以便将错误的数据纠正为标准数据并向外部部件输出所述数据。

据此，即使在比通常的写操作时间短的时间内执行所述写操作，以至于不充分地写数据并且由读出放大电路120作为错误的数据输出读取数据，那么可以由ECC电路10100将所述数据纠正为标准数据，并且向外部部件输出。

此外，当所述ECC电路10100检测出所述读取数据被纠正时，将标准数据另外写入所述地址的数据。由此，还可以改善用于临时写操作的EEPROPM 1200的数据的可靠性。

如上面具体描述的，依照本发明的非易失性半导体存储器件，可以将包括临时写操作和附加写操作的两种操作作为相同的非易失性存储器单元晶体管阵列的写入系统来执行。由此，对于来自于所述主机设备的写指令来说，通过所述临时写操作有效地缩短了记录时间，并且通过随后的附加写操作将有效地确保数据的可靠性。

应该理解的是，可以将多个实施例结合在一起以便进一步有效地缩短相对于所述主机设备的记录时间。

尽管已经以其优选的形式并依照一定的详细程度说明了本发明，但是应该理解的是，在不脱离以此后的权利要求限定的本发明的精神和范围的情况下，所述优选形式的本公开内容可以在结构细节、组合方式以及部件设置方面进行变化。

Claims (19)

1.一种非易失性半导体存储器件，包括：

写操作选择电路，用于选择具有存储单元晶体管元件的规定记录时间的临时写操作以及存储单元晶体管元件的附加写操作；以及

记录时间控制电路，用于依照写操作选择电路的输出信号控制附加写操作的时间。

2.如权利要求1所述的非易失性半导体存储器件，其中鉴别通过所述临时写操作写入存储单元晶体管元件中的数据，并且将已鉴别的数据传送到用于附加写操作的写数据保持电路。

3.如权利要求2所述的非易失性半导体存储器件，还包括：

验证操作控制电路，用于控制验证操作以便鉴别所述数据是否通过临时写操作被正常地写入所述存储单元晶体管元件；以及

验证电路，用于依照验证操作控制电路的输出信号执行验证操作。

4.如权利要求2所述的非易失性半导体存储器件，还包括写电压置位电路，用于依照写操作选择电路的输出信号控制写电压的设定值。

5.如权利要求2所述的非易失性半导体存储器件，其中在执行附加写操作以前执行擦除操作。

6.如权利要求2所述的非易失性半导体存储器件，还包括：

擦除操作选择电路，用于选择原始擦除操作以及具有用于存储单元晶体管元件的规定擦除时间的辅助擦除操作；以及

擦除时间控制电路，用于依照擦除操作选择电路的输出信号控制擦除时间。

7.如权利要求2所述的非易失性半导体存储器件，还包括读操作选择电路，该电路能够在临时写操作之后选择临时读操作并且在附加写操作之后选择读操作。

8.如权利要求7所述的非易失性半导体存储器件，还包括读电压置位电路，与读操作选择电路的输出信号相连，并且其中当所述输出信号表示临时读操作时，将字线电压的设定值设定为临时读电压。

9.如权利要求7所述的非易失性半导体存储器件，还包括参考电流置位电路，用于当判定读取数据时、允许参考电流作为电流的判定参考流动到存储单元晶体管元件，并且依照读操作选择电路的输出信号控制参考电流的设定值。

10.如权利要求2所述的非易失性半导体存储器件，其中所述写数据保持电路包括按每条位线或者多条位线一个的比例提供的锁存器，以及用于使所述锁存器电气上独立于所述位线的传输门，并且还包括用于检测位线电压的位线电势检测电路，以及用于依照位线电势检测电路的输出反相锁存数据的锁存器反相电路。

11.如权利要求2所述的非易失性半导体存储器件，还包括中断输入电路，其中为存储单元晶体管阵列中的每个写单元写数据，并且当执行所述附加写操作期间输入写指令时，在完成所述附加写操作之后允许输入写指令、而不会在其他写单元中执行附加写操作。

12.如权利要求11所述的非易失性半导体存储器件，还包括就绪/繁忙输出电路，用于当执行附加写操作时，通知有关禁止输入写数据的信息。

13.如权利要求2所述的非易失性半导体存储器件，还包括写标志，用于存储与存储单元晶体管阵列中每个写单元相关的数据的写状态是与每个写单元相关的临时写状态之后的状态、还是附加写状态之后的状态。

14.如权利要求13所述的非易失性半导体存储器件，其中根据写标志的信息来控制临时写操作之后、将为所述写单元执行的附加写操作。

15.如权利要求13所述的非易失性半导体存储器件，还包括字线电压开关电路，用于根据写标志的信息来改变读操作时施加到字线上的读电压。

16.如权利要求2所述的非易失性半导体存储器件，还包括选择器，用于选择多个非易失性半导体存储器件中的任何一个，并且控制操作。

17.如权利要求16所述的非易失性半导体存储器件，其中就绪/繁忙输出电路被提供以用于输出指令，所述指令用于当执行附加写操作时抑制向所述选择器输入写数据。

18.如权利要求2所述的非易失性半导体存储器件，其中还提供了ECC电路。

19.一种控制向非易失性半导体存储器件写入的方法，包括如下步骤：

选择用于存储单元晶体管元件的具有规定写入时间的一个临时写操作；和

根据所述临时写操作的选择控制一个附加写操作的时间。

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