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CN1591690A - 半导体集成电路装置和ic卡 - Google Patents

半导体集成电路装置和ic卡 Download PDF

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CN1591690A CNA2004100855078A CN200410085507A CN1591690A CN 1591690 A CN1591690 A CN 1591690A CN A2004100855078 A CNA2004100855078 A CN A2004100855078A CN 200410085507 A CN200410085507 A CN 200410085507A CN 1591690 A CN1591690 A CN 1591690A
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Abstract

本发明提供一种包含既可以抑制芯片面积增大又能使写入速度高速化的非易失性半导体存储装置的半导体集成电路装置和IC卡。该半导体集成电路装置包括：全局位线(GBL)、第1、第2区段位线(SBL[A]、SBL[B])、在SBL[A]处连接GBL的第1区段选择晶体管(SST[A])、在SBL[B]处连接GBL的第2区段选择晶体管(SST[B])、任意选择SST[A]和SST[B]的区段选择电路(111)、接受GBL电位的同时向GBL赋予电位的数据锁存电路(DL)。数据锁存电路(DL)包括将从SBL[A]和SBL[B]读出的数据进行放大的数据放大电路(SLC)、保存向SBL[A]写入的数据和读出的数据的第1数据存储电路(LC[A])、保存向SBL[B]写入的数据和读出的数据的第2数据存储电路(LC[B])。

Description

半导体集成电路装置和IC卡
技术领域
本发明涉及一种半导体集成电路装置，特别涉及一种能进行数据改写的非易失性半导体存储装置。
背景技术
近来，能进行数据改写的非易失性半导体存储装置作为便携式电子设备的记录媒体，正在快速普及。
在这种非易失性半导体存储装置中，对于高速写入速度的要求，例如，在数字照相机等的市场中就变得很高。这是由于近来存储在这种记录媒体中的照片等的媒体容量急速增加。
为了满足这种要求，在非易失性半导体存储装置中，增长写入页面长、同时通过增加写入存储单元的个数，使写入速度高速化。例如，NAND型非易失性半导体存储装置的页面长通常为512字节。例如，将此页面长扩大为4倍的2k字节。由此，与页面长512字节的装置比较，就能将写入速度提高大约4倍。
图31示出了这种NAND型非易失性半导体存储装置的典型的实例。
如图31所示，以存储单元阵列和512字节大小的数据锁存电路作为1个块，在1个芯片中设置4组这样的块。在不改变存储容量的情况下，在1个存储单元阵列中包含的存储单元的个数就可以为1/4。但是，512字节(＝4k比特)的数据锁存电路占据芯片整体面积的比例就会很大。若设置4组(2k字节(＝16k比特))这样的数据锁存电路，或为了使写入速度更高速化而设置8组(4k字节(＝32k比特))就会增大芯片面积。
因此，非专利文件1中就记载了一种在抑制数据锁存电路增加的同时能够高速化写入速度的写入方法。
在典型的NAND型非易失性半导体存储装置中，1个位线连接约1000个NAND串(NAND string)。在写入时，在约1000个NAND串中，选择出包含进行写入的单元晶体管的1个NAND串。此理由是为了从数据锁存电路向单元晶体管的沟道通常持续地供给0V，例如，向单元晶体管的浮栅供给足够的电荷(例如电子)。但是，在单元晶体管微细化的同时，就可以减少向浮栅注入的电荷量。因此，提出了一种如非专利文件1中所述，将累积在位线中的电荷注入到单元晶体管的浮栅的NAND型非易失性半导体存储装置。
在非专利文献1中，在芯片的中心设置数据锁存电路(Page Buffer页面缓冲器)，在数据锁存电路的上下设置存储单元阵列。使用分别在上侧(Upperbank)存储单元阵列的位线和下侧(Lower bank)存储单元阵列的位线上所累积的电荷在上侧存储单元阵列和下侧存储单元阵列中同时进行数据的写入。由此，在抑制数据锁存电路增加的同时，使写入速度高速化。
非专利文献1
Ken Takeuchi et al.(A Dual Page Programming Scheme for High-SpeedMulti-Gb-Scale NAND Flash Memories)，2000 Symposium on VLSI CircuitsDigest of Technical Papers pp.156-pp.157。
发明内容
近来，随着记录媒体存储的媒体容量急剧增大，在非易失性半导体存储装置中的写入速度高速化的要求也在不断提高。但是，由于高速化写入速度，在所谓典型的“加长写入页面长，同时增加写入存储单元的个数”的方法中，就存在增加数据锁存电路、使芯片面积增大这样的情况。
相反，在非专利文献1中记载的写入方法中，能够抑制数据锁存电路的增加。但是，芯片面积增大的因素，并不仅限于数据锁存电路。
鉴于上述情况，本发明的目的是提供一种包括在抑制芯片面积增大的同时可使写入速度高速化的非易失性半导体存储装置的半导体集成电路装置和内置有该半导体集成电路装置的IC卡。
为了实现上述目的，根据本发明第1实施例的半导体集成电路装置具有：全局位线，第1区段位线，将上述全局位线连接到第1区段位线的第1区段选择晶体管，连接上述第1区段位线并能进行数据改写的第1存储单元，第2区段位线，将上述全局位线连接到第2区段位线的第2区段选择晶体管，连接上述第2区段位线并能进行数据改写的第2存储单元，对上述第1区段选择晶体管和上述第2区段选择晶体管任一选择的区段选择电路和在接受上述全局位线的电位的同时，赋予上述全局位线电位的数据锁存电路。并且，上述数据锁存电路的特征在于，包括对从上述第1存储单元读出的第1读出数据和从上述第2存储单元读出的第2读出数据加以放大的数据放大电路、对写入上述第1存储单元的第1写入数据和对上述第1读出数据加以保存的第1数据存储电路和对写入上述第2存储单元的第2写入数据和对上述第2读出数据加以保存的第2数据存储电路。
为了实现上述目的，根据本发明第2实施例的IC卡的特征在于，内置有上述第1实施例的半导体集成电路装置。
附图说明
图1是示出了本发明第1实施方式的非易失性半导体存储装置的一种结构实例的方框图。
图2是示出了存储单元阵列的一个等效电路实例的等效电路图。
图3是示出了存储单元阵列的一个平面图形实例的平面图。
图4A是沿图3中的4A-4A线的剖面图，图4B是沿图3中的4B-4B线的剖面图。
图5A示出了区段选择电路的一个电路实例的电路图，图5B示出了NAND串中的一个等效电路实例的电路图。
图6示出了数据锁存电路的一个电路实例的电路图。
图7示出了本发明第1实施方式的非易失性半导体存储装置的一个写入操作实例的操作波形图。
图8A示出了本发明第1实施方式的非易失性半导体存储装置的第1变形例的结构图，图8B示出了本发明第2实施方式的非易失性半导体存储装置的第2变形例的结构图。
图9A示出了第1实施方式的第1变形例的非易失性半导体存储装置的平面图形的平面图，图9B是沿图9A中的9A-9A线的剖面图。
图10A示出了第1实施方式的第2变形例的非易失性半导体存储装置的一个平面图形实例的平面图，图10B是沿图10A中的10A-10A线的剖面图。
图11是示出了本发明第2实施方式的非易失性半导体存储装置的一种结构实例的方框图。
图12是示出了本发明第2实施方式的装置的存储单元阵列的一个平面图形实例的等效平面图。
图13A是沿图12中的13A-13A线的剖面图，图13B是沿图12中的13B-13B线的剖面图，图13C是沿图12中的13C-13C线的剖面图，图13D是沿图12中的13D-13D线的剖面图，图13E是沿图12中的13E-13E线的剖面图。
图14A示出了区段选择电路的一个电路实例的电路图，图14B示出了NAND串中的一个等效电路实例的电路图。
图15示出了本发明第1实施方式的非易失性半导体存储装置的一个写入操作实例的操作波形图。
图16示出了寄生在区段位线的寄生容量的图。
图17示出了第2实施方式的变形例的非易失性半导体存储装置的存储单元阵列的一个平面图形实例的平面图。
图18A是沿图17中的18A-18A线的剖面图，图18B是沿图17中的18B-18B线的剖面图，图18C是沿图17中的18C-18C线的剖面图，图18D是沿图17中的18D-18D线的剖面图，图18E是沿图17中的18E-18E线的剖面图。
图19示出了由第2实施方式的变形例的非易失性半导体存储装置获得的优点的一个实例的平面图。
图20示出了典型的系统写入操作时的外部数据总线操作的操作波形图。
图21示出了本发明第3实施方式的非易失性半导体存储装置的写入操作时的外部数据总线操作的操作波形图。
图22示出了本发明第3实施方式的非易失性半导体存储装置的写入操作中插入读出操作时的内部操作时序的操作波形图。
图23示出了本发明第3实施方式的非易失性半导体存储装置的校验读出操作中插入读出操作时的内部操作时序的操作波形图。
图24示出了本发明第4实施方式的非易失性半导体存储装置的一个操作实例的操作波形图。
图25示出了存储卡的一种结构实例的方框图。
图26示出了存储器控制器的一种结构实例的方框图。
图27示出了系统的一种控制实例的流程图。
图28示出了利用本发明第6实施方式的IC卡的电子设备的一个实例的侧视图。
图29示出了数字照相机的基本系统的方框图。
图30A～30L示出了利用本发明第6实施方式的IC卡存储卡的电子设备的其它实例图。
图31示出了非易失性半导体存储装置的典型实例的平面图。
具体实施方式
下面，参照附图说明本发明的实施方式。在说明过程中，涉及的所有附图，相同的部分使用相同的参考符号。
(第1实施方式)
根据本发明第1实施方式的非易失性半导体存储装置，将位线分为全局位线和区段位线，在写入时使用在区段位线中累积的电荷。由此，就能够在连接到相同的全局位线的多个区段中同时进行写入，并且能够在多个区段中共有数据锁存电路。由此，在抑制数据锁存电路的电路规模增大的同时，实现写入速度的高速化。
图1是示出了根据本发明第1实施方式的非易失性半导体存储装置的一种结构实例的方框图，图2是示出了存储单元阵列的一个等效电路例的等效电路图。再有，在第1实施方式中，虽然将在8个区段[A]～区段[H]中的任意存储单元上同时写入数据的情况作为实例进行说明，但并不限定8个同时写入数据的区段数且划分区段的数目是任意的。
如图1和图2中所示，例如，在P型半导体基板100内，形成单元N型阱区101，在单元N型阱区101内，形成单元P型阱区102。存储单元阵列103形成在单元P型阱区102内。本实施例的存储单元阵列103分为8个区段[A]～区段[H]。区段[A]～区段[H]沿位线延伸方向(本说明书中定义为列方向)排列。在存储单元阵列103的上方，设置m条全局位线GBL1～GBLm。GBL1～GBLm与列方向交叉，沿字线延伸方向(本说明书中定义为行方向)排列。在区段[A]～区段[H]内分别设置m条区段位线SBL1～SBLm。SBL1～SBLm沿行方向排列。用SBL1～SBLm分别连接多个能进行数据改写的存储单元。存储单元的一个实例是NAND型存储单元。如图2所示，NAND型存储单元包括漏极侧块选晶体管STD、源极侧块选晶体管STS和在STD与STS之间连接的至少1个单元晶体管CT。本说明书中将含有STD、CT、STS的晶体管单元称为NAND串。图3、图4A和图4B示出了NAND串的一种结构实例。
图3示出了根据第1实施方式的装置的存储单元阵列103的一个平面图形实例的平面图，图4A是沿图3中的4A-4A线的剖面图，图4B是沿图3中的4B-4B线的剖面图。
如图3、图4A和图4B中所示，例如，在由P型硅构成的P型半导体基板100内形成单元N型阱101，在单元N型阱101内形成单元P型阱102。在单元P型阱102的表面上例如形成由氧化硅膜构成的隧道绝缘膜104。在隧道绝缘膜104上形成浮栅FG，在浮栅FG上形成例如氧化硅膜-氮化硅膜-氧化硅膜的三层构造的绝缘膜作为层间膜105。在层间膜105上形成控制栅CG。控制栅CG是字线WL。例如，单元晶体管CT由具有叠层栅极结构的阈值可变型晶体管构成，该叠层栅极结构由隧道绝缘膜104、浮栅FG、层间膜105和控制栅极CG构成。例如，单元晶体管CT由具有叠层栅极结构的阈值可变型晶体管构成，但作为单元晶体管的结构并不仅限于此。
单元晶体管CT的源/漏扩散层106通过与相邻单元晶体管CT所共有而串联连接。串联连接的单元晶体管CT夹在漏极侧块选晶体管STD和源极侧块选晶体管STS之间。
STS的源/漏扩散层106中的一个与单元晶体管CT的源/漏扩散层106共有。STS的源/漏扩散层106中的另一个(106S)与邻接的NAND串中的STS的源/漏扩散层106(106S)共有。例如，源/漏扩散层106S通过导电型栓塞107连接单元源线SL。本实施例的SL由第1层金属层形成。例如，SL沿行方向延伸并连接于设置在单元阱区101、102之外区域中的单元源线偏压电路108。
STD源/漏扩散层106中的一个与单元晶体管CT的源/漏扩散层106共有。例如，源/漏扩散层106D通过导电型栓塞109连接区段位线SBL。例如，SBL由位于第1层金属层的上层的第2层金属层形成。SBL沿列方向延伸，分别设置在区段[A]～区段[H]内，通过漏极侧块选晶体管STD分别连接1列的NAND串。
在本实例中，虽然夹在STS和STD之间的单元晶体管CT的串联数量为8个，但串联的数量并不仅限于8个。也可以是8个以上，此外，也可以是低于8个。当然，也可能在STS和STD之间夹持1个单元晶体管CT，形成所谓的3晶体管型存储单元，也可以在STS和STD之间并联连接多个单元晶体管CT。
在区段位线SBL1～SBLm中，设置在区段[A]内的SBL1[A]～SBLm[A]通过区段选择晶体管SST1[A]～SSTm[A]连接至GBL1～GBLm。同样地，设置在区段[B]内的SBL1[B]～SBLm[B]通过区段选择晶体管SST1[B]～SSTm[B]连接至GBL1～GBLm、...，设置在区段[H]内的SBL1[H]～SBLm[H]通过区段选择晶体管SST1[H]～SSTm[H]连接至GBL1～GBLm。
当选择区段[A]时，SST1[A]～SSTm[A]将GBL1～GBLm连接到SBL1[A]～SBLm[A]。同样地，当选择区段[B]时，SST1[B]～SSTm[B]将GBL1～GBLm连接到SBL1[B]～SBLm[B]、...，当选择区段[H]时，SST1[H]～SSTm[H]将GBL1～GBLm连接到SBL1[H]～SBLm[H]。本实施例的SST1[A]～SSTm[A]和SST1[B]～SSTm[B]设置在区段[A]和区段[B]之间，共有与GBL1～GBLm的接触点。同样地，SST1[C]～SSTm[C]和SST1[D]～SSTm[D]设置在区段[C]和区段[D]之间，共有与GBL1～GBLm的接触点、...，SST1[G]～SSTm[G]和SST1[H]～SSTm[H]设置在区段[G]和区段[H]之间，共有与GBL1～GBLm的接触点。与单元晶体管CT相同，在单元P型阱区102上形成这些区段选择晶体管SST。例如，在这些SST的栅绝缘膜中，使用与单元晶体管CT的隧道绝缘膜104相同的膜，使SST的栅绝缘膜的厚度与单元晶体管CT的隧道绝缘膜104的厚度相同。
在区段之间的边界部分，漏极侧块选晶体管STD的源/漏扩散层106D与区段选择晶体管SST[A]的源/漏扩散层106中的一个共有。SST[A]的源/漏扩散层106中的另一个(106DD)与邻接区段中的区段选择晶体管SST[B]的源/漏扩散层106(106DD)共有。例如，源/漏扩散层106DD通过导电型栓塞110连接全局位线GBL。例如，GBL由位于第2层金属层的上层上的第3层金属层形成。GBL沿列方向延伸，分别设置在区段[A]～区段[H]内，通过区段选择晶体管SST分别连接至1列的区段位线SBL。区段[A]～区段[H]通过区段选择电路111来进行选择。
例如，区段选择电路111设置在单元阱区101、102以外的区域内，例如，设置在选择存储单元阵列的“行”的行解码器R.DEC.内。本实施例的区段选择电路111分为4个区段选择电路111[A/B]、111[C/D]、111[E/F]和111[G/H]。区段选择电路111[A/B]将选择区段[A]的信号通过区段选择线SS[A]供给SST1[A]～SSTm[A]栅极的同时，将选择区段[B]的信号通过区段选择线SS[B]供给SST1[B]～SSTm[B]的栅极。之后，同样地，区段选择电路111[C/D]将选择区段[C]的信号通过区段选择线SS[C]供给SST1[C]～SSTm[C]栅极的同时，将选择区段[D]的信号通过区段选择线SS[D]供给SST1[D]～SSTm[D]的栅极，...，区段选择电路111[G/H]将选择区段[G]的信号通过区段选择线SS[G]供给SST1[G]～SSTm[G]栅极的同时，将选择区段[H]的信号通过区段选择线SS[H]供给SST1[H]～SSTm[H]的栅极。在本实例中，在对应于区段[A]的R.DEC.[A]和对应于区段[B]的R.DEC.[B]之间设置区段选择电路111[A/B]。之后同样地，在R.DEC.[C]和R.DEC.[D]之间设置区段选择电路111[C/D]，...，在R.DEC.[G]和R.DEC.[H]之间设置区段选择电路111[G/H]。
图5A示出了区段选择电路的一个电路实例的电路图。在图5A中，示出了区段选择电路111[A/B]，但其它区段选择电路111[C/D]～111[G/H]是与之相同的电路。此外，用1个四角框来标记NAND串。通过图5B示出了此框内的等效电路。
如图5A中所示，区段[A]和区段[B]之间共有漏极端子，此漏极端子连接共同连接GBL的区段选择晶体管SST[A]和SST[B]。SST[A]和SST[B]的栅电极连接从区段选择电路111[A/B]延伸出来的2条区段选择线SS[A]和SS[B]。在区段选择电路111内，在进行擦除操作时，设置有使区段选择线SS[A]和SS[B]处于电浮置状态的高电压类N沟道型晶体管112[A]和112[B]。向高耐压类晶体管112[A]和112[B]的栅电极供给擦除(ERASF-OFF)信号。信号ERASE-OFF，在写入操作时和读出操作时为“高(HIGH)”电平，使高耐压类晶体管112[A]和112[B]导通，在擦除操作时为“低(LOW)”电平，例如为0V，高耐压类晶体管112[A]和112[B]就不导通。例如，信号ERASE-OFF的电位由升压电路供给，其“高”电平的电位的一个实例为比电源电压VCC还要高出N沟道型晶体管的阈值的电位。
高耐压类晶体管112[A]和112[B]电流通路的一端连接区段选择线SS[A]和SS[B]，另一端通过缓冲器用反相器电路113[A]和113[B]连接全局区段选择信号线GS[A]和GS[B]。当选择区段[A]时，本实施例的信号线GS[A]的电位为“低”电平，通过反相器电路113[A]、高耐压类晶体管112[A]使SST[A]导通。当选择区段[B]时，信号线GS[B]的电位为“低”电平，通过反相器电路113[B]、高耐压类晶体管112[A]使SST[B]导通。
全局位线GBL1～GBLm连接到数据锁存电路DL1～DLm。例如，在单元阱区101、102以外的区域内设置数据锁存电路DL1～DLm。
图6是示出了数据锁存电路的一个电路实例的电路图。在图6中，示出了数据锁存电路DL1～DLm中的一个数据锁存电路。
如图6中所示，在数据锁存电路DL中，对应于高耐压系N沟道型晶体管114、读出电路SLC和区段[A]～区段[H]分别设置数据锁存器LC[A]～数据锁存器LC[H]。
全局位线GBL连接到高耐压类晶体管114的电流通路的一端。高耐压类晶体管114的电流通路的另一端连接到VCC类N沟道型晶体管115的电流通路的一端。高耐压类晶体管115设置在单元阱区101、102以外的区域，例如，设置在P型半导体基板100内。晶体管115其间插入高耐压类晶体管114地相对于存储单元阵列103设置。
在读出操作和写入操作时，为了使高耐压类晶体管114导通，高耐压类晶体管114的栅电极的电位变为高电平，在擦除操作时，为了使高耐压类晶体管114不导通，高耐压类晶体管114的栅电极的电位就控制为例如0V。在擦除操作时，由于通过单元P型阱区102和单元N型阱区101向全局位线GBL供给的例如20V左右的高电压没有传送到数据锁存电路DL内部，因此高耐压类晶体管114就是所谓隔离晶体管。由此，例如，高耐压类晶体管114的尺寸就会比数据锁存电路DL内的其它晶体管例如VCC类晶体管的尺寸还要大。高耐压类晶体管114大小的一个实例、例如高耐压类晶体管114的沟道长度的一个实例是为VCC类晶体管的沟道长度的6倍以上。
当进行读出操作时，为了控制全局位线GBL的充电电压，就将电源电压VCC和0V之间的规定电压供给到晶体管115的栅电极，当写入操作时，在规定时间内供给电源电压Vcc。
晶体管115的电流通路的另一端通过Vcc系N沟道型晶体管116[A]～116[H]连接到写入数据锁存器LC[A]～LC[H]。LC[A]～LC[H]由时钟反相器CLK11和CLK12构成。当写入数据的输入操作时，例如，从芯片外部输入的写入数据就通过I/O数据总线(I/O Bus)和N沟道型晶体管117[A]～117[H]输入到LC[A]～LC[H]。LC[A]～LC[H]保存输入的写入数据。
而且，晶体管115的电流通路的另一端通过Vcc系N沟道型晶体管118连接到读出检测电路SLC。SLC由时钟反相器CLK21和CLK22构成。在读出操作时、写入操作时的校验读出操作时、和擦除操作时的校验读出操作时，SLC就检测全局位线GBL的电位，保存检测出的读出数据。保存的数据通过晶体管118、116[A]～116[H]、LC[A]～LC[H]内的时钟反相器CLK11、晶体管117[A]～117[H]传送到I/O总线，输出到存储器芯片外部。
而且，例如，晶体管115的电流通路的另一端通过VCC系N沟道型晶体管119、VCC系P沟道型晶体管120连接到供给电位VCC的端子121。
接下来，就第1实施方式的非易失性半导体存储装置的一个操作实例进行说明。
(读出操作)
在读出操作时，P沟道型晶体管120为导通状态，并通过N沟道型晶体管119、115、114将全局位线GBL预充电为规定的电压。此外，通过区段选择电路111选择区段[A]～区段[H]中任意一个，并对选择的区段内的区段位线SBL进行预充电。此后，在选择的区段内，通过利用行解码器选择的存储单元的导通、截止来改变SBL、GBL的电位。具体的一个实例是将晶体管115的栅极电位例如控制在1.6V，将GBL、SBL例如充电为1V。此后，存储单元导通，当流过规定电流(例如100mV)的电流时，GBL、SBL的电位就例如下降到0.9V。在GBL/SBL预充电工作后，晶体管115和晶体管119的节点122的电位就是比晶体管119的栅极电位(例如VCC)还要低晶体管119的阈值的值(例如，2.4V)。当GBL的电位低于0.9V时，节点122的电位就下降到与GBL的电位相同的电位0.9V。此外，在存储单元截止，并且没有规定电流流时的情况下，GBL、SBL的电位就保持1V的预充电电位。由此，晶体管115就保持截止状态，节点122的电位也保持原有的2.4V。
读出检测电路SLC内的时钟反相器CLK22通过使晶体管118导通，检测GBL的电位状态，此后，通过使时钟反相器CLK21导通，在SLC内将读出的数据作为“1”或“0”数据进行保存。此后，通过晶体管116[A]～116[H]中的任意一个，将数据传送到数据锁存电路LC[A]～LC[H]中、对应于所选择的区段的数据锁存电路。
(写入操作)
通过如通常所知的隧道绝缘膜将沟道中的电子注入到浮栅FG来执行NAND型非易失性半导体存储装置的写入方式。
在本实例中，写入“0”数据情况下，例如，将0V从全局位线GBL传送到区段位线SBL，并且，将传送的0V从SBL一直传送到选择的单元晶体管CT的沟道为止。例如，在选择的NAND串中的块选择晶体管STD、STS的栅极施加VCC电压，将10V左右的电压施加到选择的NAND串内的非选择单元晶体管CT的控制栅极CG，将20V左右的电压施加到选择的NAND串内的选择单元晶体管CT的控制栅极CG，将0V供给选择单元晶体管CT的沟道。由此，将电子注入到选择晶体管CT的浮栅FG，写入“0”数据。
此外，写入“1”数据情况下，例如，将VCC从全局位线GBL传送到区段位线SBL。将VCC电压施加到选择的NAND串内的块选择晶体管STD、STS的栅极。由此，在块选择晶体管STD的栅极和STD的源极(区段位线SBL)的电位差不足阈值Vth或小于等于Vth时，块选择晶体管STD就为非导通。其结果，选择的NAND串内的单元晶体管CT的沟道就成为电浮置状态，根据此NAND串内的控制栅极CG的电位和电容耦合，选择的NAND串内的沟道电位就会上升。沟道电位上升的结果，选择的单元晶体管CT的沟道和控制栅极CG的电位差与“0”数据写入时相比就会变得平缓，电子就不能注入到选择单元晶体管CT的浮栅FG。于是，选择单元晶体管的数据保持作为擦除状态的“1”数据。
在写入操作时，首先，将写入数据例如从芯片外部经过I/O总线、晶体管117存储在数据锁存器LC中。在8个区段中的8个页面中同时写入数据的情况下，进行8次写入数据的输入。在各个输入操作中，按顺序使晶体管117[A]～117[H]导通，在对应的数据锁存器LC[A]～LC[H]中，存储写入数据。写入“0”数据时，节点123设定为“高”电平，节点124设定为“低”电平。写入操作一旦开始，晶体管116[A]～116[H]中的1个晶体管、晶体管115和114就处于导通状态，并将保存在节点124的写入数据通过GBL、SBL传送到选择单元晶体管的沟道。
通过使晶体管116[A]～116[H]以脉冲方式顺序导通，将此写入数据以脉冲方式输送到全局位线GBL。在各个脉冲输出期间，使区段选择晶体管SST[A]～SST[H]导通，将写入数据从全局位线GBL传送到区段位线SBL[A]～SBL[H]。
写入完成后，进行用于检测单元晶体管的阈值是否上升到规定值的校验读出。
在校验读出操作时，晶体管116[A]～116[H]不导通，晶体管118导通，通过读出检测电路SL进行与上述读出操作相同的操作。其结果，在选择晶体管的阈值没有上升到规定的电压，SBL、GBL流过电流的情况下，在节点125处存储“低”电平。其次，根据此校验结果，在芯片内自动地进行是否进行再次以下的写入操作的判定操作。此时，时钟反相器CLK21为不导通状态，时钟反相器CLK22为导通状态。于是，例如，对区段[A]进行校验读出。并且，在此情况下，晶体管127[A]～127[H]之中的晶体管127[A]导通。但是，由于节点125为“低”电平，晶体管126[A]～126[H]就不会导通，根据在电容C中存储的电荷，数据锁存器LC[A]的节点123就维持上一电位。即，作为原有的“高”电位，节点124为“低”电平。此后，时钟反相器CLK11为导通状态，将节点124的“低”电平存储在数据锁存器LC[A]中。此状态下，进行追加写入。再有，在追加写入时，与前一次的写入相比，将字线WL的电位仅提高了规定的电位，就能采用所谓的逐级升高写入。
此外，在选择单元晶体管的阈值上升到规定电压并且选择晶体管无电流流动的情况下，在节点125中存储“高”电平。然后，与上述校验读出操作相同，CLK21为非导通状态，CLK22为导通状态。此时，节点125为“高”电平。例如，对应于区段[A]进行校验读出的情况下，晶体管127[A]、126[A]～126[H]导通，数据锁存器LC[A]的节点123就反转为“低”电平，节点124就反转为“高”电平。此后，时钟反相器CLK成为导通状态，将节点124的“高”电平存储到数据锁存器LC[A]。在这种状态中，即使进行追加写入操作，由于向GBL、SBL供给VCC，所以就不能进行写入。
图7示出了将写入数据传送到区段位线SBL的一个操作实例。在此，为了简化说明，说明在两个区段中的2页面同时写入数据的情况。在一个操作实例中，通过列n地址的区段[A]中的NADN串的任意字线将“0”数据写入到选择的单元晶体管CT，此外，相同的列n地址的区段[B]中的NAND串的任意字线将“1”数据写入到选择的单元晶体管CT。
如图7中所示，设定全局位线GBL为“低”电平(例如0V)，设定区段选择线SS[A]、SS[B]为“高”电平(例如VCC)，使所有的区段位线SBL[A]、SBL[B]放电，例如，进行0V初始化(SBL放电期间)。
接下来，设定SS[A]为“高”电平、设定SS[B]为“低”电平。与此同时，或在此前后，将写入SBL[A]的写入数据从数据锁存器LC[A]传送到GBL。由此，为了在SBL[A]中写入“0”数据，将写入电位设定为例如0V(SBL[A]数据设定期间)。
接下来，设定SS[A]为“低”电平、SS[B]为“高”电平，将SBL[A]与GBL进行隔离的同时，将SBL[B]连接到GBL。与此同时，或在此后，写入SBL[B]的写入数据就从数据锁存器LC[B]传送到GBL。由此，为了在SBL[B]中写入“1”数据，将写入电位设定为例如VCC-VthV(SBL[B]数据设定期间)。在此之间，在区段[A]中，通过NAND串任意的字线将“0”数据写入到选择出的单元晶体管CT。
在写入操作后的校验读出操作中，利用读出检测电路SLC来进行写入是否成功的判定。
顺序选择进行写入操作的页面，每次都根据读出检测电路SLC中锁存的校验结果，重新确认存储写入数据的数据锁存器LC[A]、LC[B]的数据。在完全写入的情况下(写入成功)，对应于此页面，就将在数据锁存器LC存储的写入数据改变为“1”数据。相反，在不完全写入的情况下，将最初的写入数据保存到对应的数据锁存电路LC，下2次也按照最初的写入数据进行写入。
(擦除操作)
当擦除操作时，设定单元P型阱区102为例如20V，设定选择的块的全体字线WL为0V。由此，从单元晶体管CT的浮栅FG释放出的电子的阈值就变为负，成为“1”数据状态。在此，未选择块的字线WL、全局位线GBL、区段选择线SS就处于电浮置状态。由此，在擦除操作时，未选择块的字线WL、全局位线GBL、区段选择线SS就通过与单元P型阱102电容耦合，变为接近20V。如上所述，通过将高耐压类晶体管114设定为非导通状态、本实施例的全局位线GBL就处于电浮置状态，而且通过将高耐压类晶体管112设定为非导通状态、区段选择线SS就处于电浮置状态。
相据第1实施方式的非易失性半导体存储装置，将位线分隔为全局位线SBL和区段位线SBL，在数据写入时使用在区段位线SBL中累积的电荷。由此，就能够同时在连接到相同位线的多个区段中写入数据。并且，数据锁存电路DL每次没有分割为多数区段，能被多个区段共有。由此，就能使数据锁存电路DL的规模变小。由此，在抑制数据锁存电路DL的电路规模的增大的同时，还能够实现写入速度的高速化。
例如，虽然在根据第1实施方式的非易失性半导体存储装置的数据锁存电路DL中，锁存写入数据的数据锁存器LC每次设置为多个区段，但多个区段能共有读出检测电路SLC、高耐压类晶体管114。并且，例如，根据第1实施方式的非易失性半导体存储装置的存储单元阵列的数目可以为1个。
以下是图31示出的对应于非易失性半导体存储装置的数据锁存电路DL的削减数目、电路DL内的读出检测电路SLC的削减数目、电路DL内的高耐压类晶体管的削减数目和存储单元阵列的削减数目的一个具体实例。
·页面长512字节×8(4k字节＝(32k比特))的情况下，
(图31示出的非易失性半导体存储装置)
数据锁存电路DL的数量：8个
读出检测电路的数量：512字节×8个
高耐压类晶体管的数量：512字节×8个
存储单元阵列的数量：8个
(第1实施方式的非易失性半导体存储装置(区段的数量8))
数据锁存电路DL的数量：1个
读出检测电路的数量：512字节×1个
高耐压类晶体管的数量：512字节×1个
存储单元阵列的数量：1个
如上所述，分别削减了数据锁存电路DL的数量、检测电路的数量、高耐压类晶体管的数量和存储单元阵列的数量。
此外，以下是对应于非专利文献1的数据锁存电路DL的削减数目、电路DL内的读出检测电路SLC的削减数目、电路DL内的高耐压类晶体管的削减数目和存储单元阵列的削减数目的一个具体实例。
·页面长512字节×8(4k字节＝(32k比特))的情况下，
(非专利文献1中示出的非易失性半导体存储装置)
数据锁存电路DL的数量：4个
读出检测电路的数量：512字节×4个
(但是，在上侧单元(bank)和下侧单元共有读出检测电路的情况下)
高耐压类晶体管的数量：512字节×8个
存储单元阵列的数量：8个
(第1实施方式的非易失性半导体存储装置(区段的数量8))
数据锁存电路DL的数量：1个
检测电路的数量：512字节×1个
高耐压类晶体管的数量：512字节×1个
存储单元阵列的数量：1个
总之，根据第1实施方式的非易失性半导体存储装置，就分别削减了数据锁存电路DL的数量、检测电路的数量、高耐压类晶体管的数量和存储单元阵列的数量。
此外，如非专利文献1所述，将数据锁存电路设置在上侧单元和下侧单元之间结构中，当进行擦除操作时，就必须将分隔数据锁存电路和位线的高耐压类晶体管设置在数据锁存电路和上侧单元之间并设置在数据锁存电路和下侧单元之间。高耐压类晶体管尺寸大。这是因为即使施加高电压也不会发生穿通现象，因此，例如高耐压类晶体管的沟道长度是VCC类晶体管的沟道长度的6倍。这样，就很难削减大尺寸高耐压类晶体管。
相反，根据第1实施方式的非易失半导体存储装置，由于在多个区段可共有高耐压类晶体管，所以就能够削减高耐压类晶体管。
此外，必须在单元N型阱之外、例如P型半导体基板内形成高耐压类晶体管。由于单元N型阱位于将单元P型阱与P型半导体基板分离的区域，所以单元N型阱不仅宽而且深。由此，易于增大横向扩散，也容易在芯片平面内增加未利用的空间。
相反，根据第1实施方式的非易失性半导体存储装置，就能够使存储单元阵列变成1个。在存储单元阵列设定为1个的情况下，与在数据锁存电路的上侧和下侧只设置1个存储单元阵列的结构相比，就能削减因单元N型阱的横向扩散产生的未利用空间。
下面，说明根据第1实施方式的非易失性半导体存储装置的一种实施方法以及第1实施方式的变形例。此方法涉及一种抑制存储单元阵列的面积增加的方法。
在第1实施方式中，共有区段选择电路111的区段之间，例如，在区段[A]和区段[B]中，将区段选择晶体管SST[A]的源/漏扩散层106DD与SST[B]的源/漏扩散层106DD共有，在共有的扩散层106DD上连接GBL。由此，就能削减GBL的接点数量，就能缩短区段间的距离，并能抑制存储单元阵列的面积增加。
而且，在第1实施方式中，即使在未共有区段选择电路111的区段中，例如，在区段[B]和区段[C]之间，也采用一种方法。即，在区段[B]和区段[C]的边界处共有源线SL。
图8A示出了区段[B]和区段[C]的隔离状态的一个实例，图8B示出了区段[B]和区段[C]的隔离状态的另一个实例。
如图8A所示的一个实例中，使用元件隔离区域ISO.来隔离区段[B]和区段[C]。图9A、图9B中示出了这种情况下的结构的一个实例。
图9A为平面图，图9B为沿图9A中的9B-9B线的剖面图。
如图9A和图9B中所示，在利用元件隔离区域ISO.来隔离区段[B]和区段[C]的情况下，例如，在漏极侧块选晶体管STD[B]的源/漏扩散层106D和STD[C]的源/漏扩散层106D之间形成由绝缘物质构成的元件隔离区域ISO.。
在图8B表示的另一个实例中，区段[B]和区段[C]共有源线SL。图10A、图10B示出了这种情况下的结构的一个实例。
图10A为平面图，图10B为沿图10A中的10B-10B线的剖面图。
如图10A和图10B所示，在区段[B]和区段[C]共有源线SL的情况下，例如，可以共有源极侧块选晶体管STS[B]的源/漏扩散层106S和STS[C]的源/漏扩散层106S。由此，就不用在源/漏扩散层106S之间形成元件隔离区域，与图8A、图9A和图9B表示的一个实例相比，就能够缩短区段[B]和区段[C]之间的距离。
这样，在期望缩短未共有区段选择电路111的区段之间的距离、希望抑制存储单元阵列面积增加或希望提高存储单元阵列集成密度的情况下，就可以优选采用图8B、图10A、图10B表示的另一个实例。
当然，采用上述实例和另一个实例中哪一个实例是任意的，可以适当地进行选择。例如，相对于上述实例中，末端的NAND串以STD为终端；在上述另一个实例中，NAND串以STS为终端。由此，例如利用1个区段，就能够改变每1列的NAND串的数量。例如，NAND串是为偶数个还是为奇数个。例如，由于存在涉及这种集成电路的设计的不同点，因此根据情况来采用上述实例和另一个实例中的任一个实例，可以适当地进行选择。
再有，图8、图9、图10示出的变形例也适用于后述的其它实施方式。
(第2实施方式)
图11示出了根据本发明第2实施方式的非易失性半导体存储装置结构的一个实例的方框图。
如图11中所示，根据第2实施方式的非易失性半导体存储装置与第1实施方式的不同之处在于：在区段之间、例如在区段[A]和区段[B]之间设置4个区段选择晶体管SST[A1]、SST[A2]、SST[B1]、SST[B2]。并且，1条GBL通过SST1[A1]、SST3[A1]、...连接到区段[A]的例如奇地址SBL1[A1]、SBL3[A1]、...；通过SST2[A2]、SST4[A2]、...连接到偶地址SBL2[A2]、SBL4[A2]、...。此外，同一GBL通过SST1[B1]、SST3[B1]、...连接到区段[B]的例如奇地址SBL1[B1]、SBL3[B1]、...；通过SST2[B2]、SST4[B2]、...连接到偶地址SBL2[B2]、SBL4[B2]、...。
区段选择电路111与第1实施方式相同、分为4个区段选择电路111[A/B]、111[C/D]、111[E/F]、111[G/H]。但是，本实施例的区段选择电路111[A/B]通过区段选择线SS[A1]将选择区段[A]的奇地址SBL的信号供给SST1[A1]、SST3[A1]、...的栅极；通过区段选择线SS[A2]将选择偶地址SBL的信号供给SST2[A2]、SST4[A2]、...的栅极。此外，通过区段选择线SS[B1]将选择区段[B]的奇地址SBL的信号供给SST1[B1]、SST3[B1]、...的栅极；通过区段选择线SS[B2]将选择偶地址SBL的信号供给SST2[B2]、SST4[B2]、...的栅极。区段选择电路111[C/D]、111[E/F]、111[G/H]也是同样。
图12示出了根据第2实施方式的装置的存储单元阵列的一个平面图形实例的平面图，图13A是沿图12中的13A-13A线的剖面图，图13B是沿图12中的13B-13B线的剖面图，图13C是沿图12中的13C-13C线的剖面图，图13D是沿图12中的13D-13D线的剖面图，图13E是沿图12中的13E-13E线的剖面图。
如图12、图13A～图13E中所示，NAND串的结构与第1实施方式基本相同。不同之处在于：相对于2列SBL对应地构成1列GBL。在本实例中，在使用第3层金属层形成的GBL的下面，形成了使用第2层金属层形成的SBL，在2列SBL之间的上方，设置有1列GBL。
相对于2列SBL对应地构成1列GBL的优点在于：与SBL的间距和单元晶体管CT的例如字线的间距相比，能够进一步减少GBL的间距，在第3层金属层的加工工序例如光刻和蚀刻工序中，就存在处理的余量。
在区段的边界部分中，在奇地址的下方，区段[A]的漏极侧块选晶体管STD的源/漏扩散层106D与将区段选择线SS[A2]作为栅极的晶体管PSST[A1]的源/漏扩散层中的一个共有。PSST[A1]的源/漏扩散层中的另一个106与将区段选择线SS[A1]作为栅极的区段选择晶体管SST[A1]的源/漏扩散层中的一个106共有。SST[A1]的源/漏扩散层中的另一个106DD与将区段选择线SS[B1]作为栅极的区段选择晶体管SST[B1]的源/漏扩散层中的一个共有。SST[B1]的源/漏扩散层中的另一个106与将区段选择线SS[B2]作为栅极的晶体管PSST[B1]的源/漏扩散层中的一个共有。PSST[B1]的源/漏扩散层中的另一个106DD与将区段[B]的漏极侧块选晶体管STD的源/漏扩散层共有。
此外，在偶地址的下方，区段[A]的漏极侧块选晶体管STD的源/漏扩散层106D与将区段选择线SS[A2]作为栅极的区段选择晶体管SST[A2]的源/漏扩散层中的一个共有。SST[A2]的源/漏扩散层中的另一个106DD与将区段选择线SS[A1]作为栅极的晶体管PSST[A2]的源/漏扩散层中的一个共有。PSST[A2]的源/漏扩散层中的另一个106与将区段选择线SS[B1]作为栅极的晶体管PSST[B2]的源/漏扩散层中的一个共有。PSST[B2]的源/漏扩散层中的另一个106DD与将区段选择线SS[B2]作为栅极的区段选择晶体管SST[B2]的源/漏扩散层中的一个共有。SST[B2]的源/漏扩散层中的另一个106D与将区段[B]的漏极侧块选晶体管STD的源/漏扩散层共有。
再有，虽然由奇地址形成的晶体管PSST[A1]、PSST[B1]、由偶地址形成的晶体管PSST[A2]、PSST[B2]是将任意的区段选择线SS作为栅极的晶体管，但不用于区段选择。因此，PSST[A1]、PSST[B1]、PSST[A2]、PSST[B2]分别在源/漏之间进行短路，成为常导通状态。因此，在图11所示的方框图中，省略了PSST[A1]、PSST[B1]、PSST[A2]、PSST[B2]的图示。
在本实例中，PSST[A1]使用区段[A]内的奇地址SBL1[A1]，从而短路PSST[A1]的扩散层106D、106。同样地，使用区段[B]内的奇地址SBL1[B1]来短路PSST[B1]的扩散层106D、106。
此外，在SBL中使用PSST[A2]，例如，使用第2层金属层，从而在SBL[A2]和SBL[B2]之间形成局部布线130，使用局部布线130来短路PSST[A2]的扩散层106、106DD。同样地，使用局部布线130来短路PSST[B2]的扩散层106、106DD。在本实例中，由于在PSST[A2]的扩散层106与PSST[B2]共有扩散层106，因此共有相对于局部布线130的扩散层106的触点。
此外，局部布线130连接到SST[A2]的扩散层106DD和SST[B2]的扩散层106DD。应当考虑，通过将局部布线130连接到SST[A1]的扩散层106DD和SST[B1]的扩散层106DD，还可以使局部布线130具有作为用于将GBL连接到SBL[A1]、SBL[A2]、SBL[B1]、SBL[B2]的布线的功能。在本实例中，将局部布线130连接到SST[A1]、SST[A2]、SST[B1]和SST[B2]的扩散层106DD，通过将GBL连接到局部布线130从而将1条GBL连接到4条SBL。
图14A是示出了根据第2实施方式的装置的区段选择电路111的一个电路实例的电路图。在图14中，虽然示出了区段选择电路111[A/B]，但其它区段选择电路111[C/D]～111[G/H]是相同的电路。此外，以一个四角框来标识NAND串。此框内的等效电路如图14B所示那样。
如图14A所示，当进行擦除操作时，根据第2实施方式的装置的区段选择电路111设置有高电压系N沟道型晶体管112[A1]、112[A2]、112[B1]和112[B2]，使区段选择线SS[A1]、SS[A2]、SS[B1]和SS[B2]成为电浮置状态。与实施方式1相同，将信号ERASE-OFF供给这些高耐压类晶体管112[A1]、112[A2]、112[B1]和112[B2]的栅电极。高耐压类晶体管112[A1]、112[A2]、112[B1]和112[B2]在写入操作和读出操作时导通，在擦除操作时不导通。
高耐压类晶体管112[A1]、112[A2]、112[B1]和112[B2]的电流通路的一端连接到区段选择线SS[A1]、SS[A2]、SS[B1]、SS[B2]，其另一端通过缓冲器用反相器电路113[A1]、113[A2]、113[B1]和113[B2]连接到全局区段选择信号线GS[A1]、GS[A2]、GS[B1]和GS[B2]。当选择区段[A]中的奇地址时，本实例的信号线GS[A1]的电位为“低”电平，通过反相器电路113[A1]、高耐压类晶体管112[A1]使SST[A1]导通。同样地，当选择区段[A]中的偶地址时，信号线GS[A2]的电位为“低”电平，通过反相器电路113[A2]、高耐压类晶体管112[A2]使SST[A2]导通；当选择区段[B]的奇地址时，信号线GS[B1]的电位为“低”电平，通过反相器电路113[B1]、高耐压类晶体管112[B1]使SST[B1]导通；当选择区段[B]的偶地址时，信号线GS[B2]的电位为“低”电平，通过反相器电路113[B2]、高耐压类晶体管112[B2]使SST[B2]导通。
接下来，说明根据第2实施方式的非易失性半导体存储装置的一个操作实例。
(读出操作)
在第1实施方式中，与SBL的地址无关地一起读出偶数/奇数的所有数据。相反，例如，在第2实施方式中，除了在通过将对应于两个页面的存储单元连接到1条字线WL时，无论读出SBL的地址是偶数(1页面)还是奇数(剩余的1页面)都不相同外，基本上与第1实施方式相同。
再有，按以偶数、奇数进行数据读出的优点是在数据读出时，两个相邻区段位线SBL可以为例如0V。因此，就能提高对区段位线SBL的数据的读出精度。
(写入操作)
在第2实施方式中，例如，对应于两个页面的存储单元连接到1条字线WL。因此，为了写入对应于一个页面的数据，就使两个相邻区段位线SBL(下一页面地址)的存储单元成为写入非选择状态。因此，例如，在列地址n的两个相邻列地址n-1、n+1的存储单元中，通过GBL、SBL写入“1”数据。例如，在图14A所示的列地址n+1的NAND串[A2]、[B2]中，作为写入非选择的电位例如电位VCC就通过GBL、SBL供给与写入选择字线WL连接的单元晶体管CT的沟道。电位VCC由数据锁存电路DL供给。当将电位VCC供给列地址n+1的SBL时，就向GBL供给电位VCC。当将电位VCC供给GBL时，就向图6中所示的数据锁存电路DL的VCC系P沟道型晶体管120的栅电极供给0V的电位，并向VCC系N沟道型晶体管119的栅电极供给比电位VCC高晶体管119的阈值电压Vth的电位(VCC+Vth)。并且，优选节点122为电位VCC，并通过晶体管115、114传送到GBL。图15示出了一个操作实例。在此，为了简化说明，说明在2区段中的2页面中同时写入数据的情况。
如图15所示，设定区段选择线SS[A1]、SS[A2]、SS[B]为“高”电平(例如，VCC)，设定全局位线GBL为“低”电平(例如，0V)，将所有的区段位线SBL[A1]、SBL[B1]、SBL[A2]、SBL[B2]放电，例如，进行0V初始化(SBL放电期间)。
接下来，对应于写入页面，为了使与SBL[A1]、SBL[B1]邻接的SBL[A2]、SBL[B2]的区段选择晶体管SST[A2]、SST[B2]成为导通状态，将“高”电平供给区段选择线SS[A2]、SS[B2](SBL[A2、B2]数据设定期间)。
此时，通过晶体管120、119将对应于“1”数据的电位VCC供给GBL。其结果，就将VCC-Vth电位供给了SBL[A2]和SBL[B2]。此外，由于SBL[A1]、SBL[B1]为浮置状态，受到图16所示的寄生电容C32-1、C22-1、C22-2的影响，因此SBL[A1]、SBL[B1]的电位就上升了几百mV(数100mV)(图15中的耦合噪音[1])。
接下来，为了向区段[A]的SBL[A1]供给来自GBL的“0”数据，就向SS[A1]供给“高”电平。(SBL[A1]数据设一期间)。此时，就从数据锁存电路DL向GBL供给对应于“0”数据的0V电位。其结果，将0V供给SBL[A1]。
此外，由于SBL[A2]、SBL[B1]、SBL[B2]为浮置状态，所以会受到电容耦合的影响。虽然SBL[B1]和SBL[B2]很难受到与SBL[A1]的电容耦合的影响，由于主要受到GBL之间的寄生电容C32-1和C32-2的影响，因此SBL[B1]和SBL[B2]的电位就会下降几百mV(图15中的耦合噪音[2])。此外，在与GBL的电容耦合的其它地方，SBL[A2]受到与两个相邻SBL的电容耦合的影响。两个相邻SBL为“0”数据写入的情况下，受到了图16所示的寄生电容C32-1和C22-2、C22-3的影响，SBL[A2]的电位就下降超过数几百mV(图15中的耦合噪音[3])。
接下来，为了从GBL向区段[B]的SBL[B1]供给“0”数据，就将“高”电平供给SS[B1]。(SBL[B1]数据设定期间)。此时，从数据锁存电路DL向GBL供给对应于“1”数据的电位VCC。其结果，将电位VCC-Vth供给SBL[B1]。
此外，由于SBL[A1]、SBL[A2]、SBL[B2]为浮置状态，所以就受到了电容耦合的影响。SBL[A1]和SBL[A2]由于主要受到GBL之间的寄生电容C32-1和C32-2的影响，因此SBL[A1]和SBL[A2]的电位就上升几百mV(图15中的耦合噪音[4])。此外，SBL[B2]，在与GBL的电容耦合的其它地方，受到与两个相邻SBL的电容耦合的影响。两个相邻SBL为“1”数据写入的情况下，受到如图16所示的寄生电容C32-1和C22-2、C22-3的影响，因此SBL[A2]的电位就上升超过几百mV(图15中的耦合噪音[5])。
根据这样的操作实例，最初，向非选择页面的SBL[A2]、SBL[B2]传送用于写入非选择的电位，此后，通过将写入数据传送到选择页面的SBL[A1]、SBL[B1]，就能抑制由耦合噪音而引起的SBL的写入数据的变动。
此外，因耦合噪音使写入非选择电位VCC-Vth下降超过几百mV，因此，通过使区段选择线SS和块选择线SGD、SGS的“高”电平电位为比VCC更高的电压，就能够改善发生的存储单元误写入。
在写入操作之后的校验读出操作中，通过读出检测电路SLC进行写入成功与否的判定。
顺序选择进行写入操作的页面，每次根据读出检测电路SLC中锁定的校验结果，重新确认存储写入数据的数据锁存器LC[A]、LC[B]的数据。完全写入的情况(写入成功)下，对应于此页面，将在数据锁存器LC中存储的写入数据变更为“1”数据。相反，在不完全写入的情况下，将最初的写入数据保存到对应的数据锁存电路LC，第2次也按照最初的写入数据进行写入。
(擦除操作)
根据第2实施方式的装置的擦除操作与第1实施方式的擦除操作基本相同。
根据第2实施方式的非易失性半导体存储装置与第1实施方式相同，将位线分隔为GBL和SBL，使用在SBL中累积的电荷进行数据写入。因此，即使在第2实施方式中，也能得到与第1实施方式相同的优点。
并且，在第2实施方式中，由于相对于2列SBL对应地形成1列的GBL的结构，因此与第1实施方式相比，就具有减少GBL间距的优点。由于能够减少GBL的间距，例如，当使用第3层金属层形成GBL的情况时，在第3层金属层的加工工序例如光刻和蚀刻工序中，就能增加处理的余量。
并且，在第2实施方式中，当进行读出操作时，例如，对每一条SBL进行读出操作。当进行此读出操作时，将进行数据读出的SBL的两个相邻SBL设定为例如0V。这样，在SBL中读出的数据就很难受到来自两个相邻SBL的电位的影响，与第1实施方式相比，就能提高向SBL的数据读出精度。
并且，当进行写入操作时，例如，对每一个区段SBL进行写入操作。当进行此写入操作时，最初将进行数据写入的SBL的两个相邻SBL设定为写入非选择的电位，例如电位VCC-Vth或大于、等于VCC的电位。这样，相对于第2实施方式的装置，就能够进行数据的写入。此外，就两个相邻SBL而言，由于没有数据写入，利用耦合噪音来消除变动，因此电位基本上不变化。为此，传送到SBL的对应于“0”数据的电位0V、对应于“1”数据的电位VCC-Vth很难变化，与第1实施方式相比，就能提高向SBL的写入数据的传送精度。
接下来，说明根据第2实施方式的变形例的非易失性半导体存储装置。
图17是示出了根据第2实施方式的变形例的装置的存储单元阵列的平面图形例子的平面图，图18A是沿图17中的18A-18A线的剖面图，图18B是沿图17中的18B-18B线的剖面图，图18C是沿图17中的18C-18C线的剖面图，图18D是沿图17中的18D-18D线的剖面图，图18E是沿图17中的18E-18E线的剖面图。再有，此变形例涉及晶体管PSST[A2]、PSST[B2]、PSST[B1]、PSST[B2]的其它结构的实例。
如图17、图18A～18E所示，在根据变形例的装置中，晶体管PSST[A1]、PSST[B1]、PSST[A2]、PSST[B2]为耗尽型晶体管，例如，在PSST[A1]、PSST[B1]、PSST[A2]、PSST[B2]为N沟道型的情况下，区段选择线SS[A1]、SS[A2]、SS[B1]、SS[B2]的电位即使为例如0V，PSST[A1]、PSST[B1]、PSST[A2]、PSST[B2]也可以导通。
在本变形例中，作为耗尽化的一个实例，在PSST[A1]、PSST[B1]、PSST[A2]、PSST[B2]的栅电极之下的沟道中引入与源/漏扩散层相同的导电类型的杂质、例如作为N型杂质的砷元素，以形成扩散层131。利用此扩散层131，使PSST[A1]、PSST[B1]、PSST[A2]、PSST[B2]的源/漏扩散层短路。
即使这样，也不能使PSST[A1]、PSST[B1]、PSST[A2]、PSST[B2]具有区段选择晶体管的功能。
再有，变形例的优点在于：可以在区段选择线SS[A1]和SS[A2]之间以及SS[B1]和SS[B2]之间不形成触点。
因此，例如图19中所示，就能够缩短区段选择线SS[A1]和SS[A2]之间的距离以及SS[B1]和SS[B2]之间的距离(设这些距离为PlSST-SST)，并能够提高存储单元阵列103的集成度。
(第3实施方式)
近来，非易失性存储装置不仅只作为文件存储使用，而且其一部分也能用作保存程序。例如，在非易失性半导体存储装置的几十M(数10M)字节的地址空间中存储携带电话的通信程序。
例如，在非易失性半导体存储装置中存储通信程序的情况下，即使在文件存储器的写入操作中也会非同期地发生涉及通信的工作。外部读出通信程序的操作就必须优先于写入操作。因此，过去，准备了高速存取的DRAM等易失性存储器、采用当电源接通时将存储在非易失性半导体存储装置中的程序数据传送到易失性存储器的结构。但是，由于外部利用具有数10M字节容量的易失性存储器，因此就存在提高系统成本的问题。
因此，在进行写入操作中，将进行读出操作的实例作为本发明的第3实施方式加以说明。
图20是示出根据典型的系统写入操作时的外部数据总线操作的操作波形图。
在典型的非易失性半导体存储装置中，输入写入命令80H之后，分多次从I/O输入地址，此后，将512字节的连续写入数据输入到数据锁存器。此后，通过输入命令10H，开始内部定序器的写入操作，装置就从就绪状态过度为忙状态。如上所述，通过反复进行写入操作和校验读出操作来执行写入操作。
图21是示出了根据本发明第3实施方式的非易失性半导体存储装置的写入操作时的外部数据总线操作的操作波形图。
如图21所示，在第3实施方式中，在写入操作中，即使非易失性半导体存储装置处于忙状态，也可以从外部输入读出命令00H，并立即读出由与命令00H相接的地址指定的页面的存储单元数据。
图22是示出了根据本发明第3实施方式的非易失性半导体存储装置的写入操作中插入读出操作的情况的内部操作顺序。
例如，若在区段[A]中，开始在选择的页面中进行写入，则反复进行如上所述的写入操作(程序)和校验读出操作(校验)。如图22所示，在第2次写入操作(程序)中，输入读出命令00H，在区段[C]的页面中就产生读出请求。此时，选择区段[C]中的SBL[C]的区段选择晶体管SST[C]就变为导通状态，GBL就连接到SBL[C]。并且，在规定的读出时间之间，SBL[A]、SBL[B]、SBL[D]、...处于浮置状态。在此状态下，通过SBL[C]、GBL，在数据锁存电路DL中读出来自区段[C]选择的页面的数据，相据GBL的电位是否降到规定电位来判断读出数据的理论值。在此读出操作期间，写入数据存储到区段[A]中的SBL[A]。此外，由于SST[A]为非导通状态，即使是从区段[C]读出数据，也不会破坏在SBL[A]存储的写入数据，因此就能够正常地将数据写入区段[A]选择的存储单元。
待区段[C]的读出操作结束之后，再次开始区段[A]的写入操作中的页面校验读出操作。
图23示出了根据本发明第3实施方式的非易失性半导体存储装置的读出操作中插入读出操作时的内部操作顺序。
如图23所示，在校验读出操作(校验1)中，输入读出命令00H，在区段[C]中的页面产生读出请求。此时，一旦输入读出命令00H，校验读出操作(校验1)就进入暂停状态。例如，定序器就中断校验读出操作(校验1)，从校验读出操作(校验1)断开GBL。此后，通过SBL[C]、GBL，在数据锁存电路DL中读出来自选择区段[C]的选择页面的数据。
待区段[C]的读出操作结束之后，相对于作为定序器进行存储区段[A]的写入的存储单元，再次开始校验读出操作(校验1)。在本实例中，在第1次校验读出操作中，展示了从外部输入读出命令00H的实例，在再次开始校验读出操作的情况下，就再次开始第1次的校验。
根据第3实施方式的非易失性半导体存储装置，即使在写入操作中，也能立即开始读出。因此，例如，就能减小系统具有的高速缓冲存储器的电容，就能够抑制并降低系统成本。
(第4实施方式)
第4实施方式涉及高速化读出操作的一个实例。在第4实施方式中，例如，对相同存储单元阵列中的多个区段同时进行读出操作，使读出操作高速化。
图24是示出了第4实施方式的非易失性半导体存储装置的一个操作实例的操作波形图。
首先，在读出操作开始时，将执行多个读出的区段的区段选择线SS设定为比1.2V高出区段选择晶体管SST的阈值电压的电压。由此，就成为了同时选择多个SST的状态。而且，将图6所示的晶体管119的栅电极设定在电位VCC，将晶体管115的栅电极设定在比1.3V高出晶体管115的阈值电压的电压。其结果，GBL就预充电到1.3V，通过SST选择的SBL就预充电到1.2V。此时，数据锁存电路DL的节点122的电位就预充电到比电位VCC低晶体管119的阈值电压的电压(选择SBL预充电期间)。
在选择SBL预充电期间的最后，区段选择线SS的电位就接地到VSS，SST成为非导通状态。在SBL预充电期间，连续的、多个区段的选择块内的2个块选择线SGS、SGD就变成电位VCC，同时，选择块内的非选择控制栅极就上升到4V左右的规定电位。
此时，选择控制栅极的电位保持为VSS。其结果，选择的单元晶体管一旦存储“1”数据，其SBL就放电，电位就从1.2V开始下降。此外，选择的单元晶体管一旦存储“0”数据，其SBL就不放电、并保持1.2V(SBL自激期间)。
当SBL自激期间结束之后，然后，在数据锁存电路LC内对应于这些SBL的电位进行锁定读出数据的操作。
图24示出了在数据锁定期间，在图6所示的数据锁存器LC内，顺序锁定读出数据的操作。
首先，将晶体管119的栅电极设定为电位VCC，进行节点122和GBL的预充电，此后，将区段选择线SS[A]设定为比1.2V高出SST[A]的阈值电压的电压。其结果，当SBL[A]的电位比1.2V还要低时，SST[A]就变为导通状态，GBL的电位就降低。为了使GBL的反应速度高速化，优选减小GBL的寄生电容。因此，例如，优选沿GBL的行方向尽可能减少宽度，使GBL的寄生电容减少。
在图24中，记载了SBL[A]放电时的情况，其结果是GBL的电位下降，由于数据锁存电路LC内的晶体管115处于导通状态，因此数据锁存电路LC内的节点122也就下降到与GBL相同的电位。接下来，在图24所示的时序图中，因晶体管116[A]处于导通状态，所以在数据锁存电路LC[A]中就将节点122锁定为“低”电平状态。由此，将区段[A]的选择的单元晶体管的数据存储到数据锁存器LC[A]。
接下来，再次将晶体管119的栅电极变为电位VCC，对节点122和GBL进行预充电。此后，将区段选择线SS[B]设定为与SS[A]相同的规定电位。当区段[B]内的SBL[B]保持1.2V时，由于SST[B]处于非导通状态，因此GBL保持1.3V。并且，数据锁存电路DL内的晶体管115处于非导通状态，节点122维持“高”电平。接下来，在图24所示的反相器中，由于晶体管116[B]处于导通状态，在数据锁存电路LC[B]就将节点122锁定为“高”电平状态。由此，就将区段[B]的选择的单元晶体管的数据存储到数据锁存电路LC[B]。
以下同样地，将对应于多个区段状况的SBL的电位的数据存储到数据锁存电路DL内的多个数据锁存器LC。
在实施方式4中，说明同时读出多个区段的多个页面的方法，也能可以适用于有关校验读出操作时的情况。
例如，在写入操作时的校验读出操作中，在选择SBL预充电期间以及SBL自激期间的操作与上述读出操作相同。代替用数据锁存器LC在数据锁定期间中直接进行锁定，利用读出检测电路SLC一次进行锁定，也可以将其锁定的结果通过节点125反馈给数据锁存器LC。
此外，非易失性半导体存储装置为NAND型的情况下，由于串联连接单元晶体管，因此只有1μA左右的单元电流流动，在SBL自激期间，需要大约10微秒(μsec)的时间。因此，连续读出8个页面时，在自激期间就需要大约10微秒的时间。
相反，适用第4实施方式，由于能使自激期间为大约10微秒的时间，因此就能提高每1页面读出性能。
(第5实施方式)
接下来，将使用上述实施方式的非易失性半导体存储装置的卡系统作为第5实施方式加以说明。
图25示出了存储卡的一种结构实例的方框图，图26示出了存储器控制器的一种结构实例的方框图，图27示出了系统的一种控制实例的流程图。在第5实施方式中，对主机系统的总线连接存储卡的情况加以说明。
如图25所示，存储卡由存储器控制器芯片和例如2个NAND型非易失性半导体存储装置构成。当然，也可由2个以上NAND型非易失性半导体存储装置构成，1个也可以。
存储器控制器和存储器芯片之间的内部总线由I/O总线；CE、ALE、CLC、RE、WE、WP的控制信号线和R/B信号线构成。相对于存储器芯片，存储器控制器通过I/O总线进行地址、命令、写入数据、读出数据的交换。存储器芯片内部，存储单元阵列分割为4个平面(Plane)，对应于各平面的页面长度，通过位线在各平面端部设置数据锁存电路。此外，在各存储器芯片内，与存储单元阵列相邻地设置行解码器电路，并且，在各芯片的外围电路内设置对应于区段数量的多个地址锁存电路。此外，在行解码器电路内，设置锁存电路，以便能多重选择可接受此地址锁存电路的输出信号的每个区段内的规定块。在此行解码器内设置锁定器，由于同时选择多个块的电路技术作为多个块擦除技术而使用在众所周知的电路中，因此省略其详细描述。
图25的2个芯片的地址空间为串联连接，所以在第1芯片的上方排列有第2芯片的存储器地址。每个芯片具有被扩张为对应于多个芯片的地址锁存电路时，各芯片对从外部输入的地址进行解码并仅有与自己所有的地址空间区域相一致的芯片进行操作。
如图26所示，在存储器控制器内，由用于变换逻辑地址(主地址)和物理地址(非易失性半导体存储装置管理地址)的处理电路(逻辑物理变换处理)、此逻辑物理变换处理所必要的逻辑物理变换表存储RAM电路、用于在页面单位数据中进行ECC处理的ECC处理电路、在非易失性半导体存储装置用于实行写入、擦除、读出命令的非易失性半导体存储装置协议变换处理电路(NAND协议变换电路)以及用于控制这些电路的时序控制处理器构成。
存储器控制器接受来自主机的写入命令时，按图27所示的顺序，对非易失性半导体存储装置芯片进行写入处理。首先，判断来自主机的写入命令是否为多个页面，若为多个页面，在多个区段内检索存在只能同时写入多个扇区的可写入块的平面地址。若找到此平面地址，存储器控制器向主机的多个区段地址分配此平面的多个区段内的各块地址和该块内的页面地址。然后，在该平面的多个页面缓冲器内加载所分配的多个页面数据。然后，发出在图7或图15所示的时序内进行写入的命令。
此外，来自主机的写入命令为对应于一个页面的情况下，采用常规方法来检索空块，将找到的块内页面地址分配给主机的扇区地址，在对应此空块的平面地址的地址内加载对应于页面的数据。此后，发出现有的写入命令、并写入对应于一个页面的数据。
此外，多个扇区写入的情况下，在多个区段中不存在只能同时写入多个扇区的可写入块的情况下，就必须在芯片内的其它平面的空块内排列各扇区。因此，对全部的写入请求扇区，进行现有的逐页面写入处理。
上面的写入处理一旦结束，就确认写入的各页面的状态，如有异常，就结束写入。在异常发生的情况下，再次以其它地址替换有异常的页面地址后进行写入。
这样，在使用第6实施方式的存储卡中，判断是否存在来自主机的多个页面的写入处理，由于对应于非易失性半导体存储装置芯片进行不同的写入处理，因此就能提高多个页面写入的情况下的写入性能。
(第6实施方式)
在第6实施方式中，说明使用上述实施方式的非易失性半导体存储装置的IC卡和利用此卡的电子设备的实例。
图28是示出了利用本发明第6实施方式的IC卡的电子设备的一个实例的侧视图。在图28中，作为电子设备的一个实例，示出了一种便携式电子设备例如数字照相机。第6实施方式的IC卡为例如存储卡，例如作为数字照相机的记录媒体使用。
如图28所示，在数字照相机71的外壳(盒)中容纳有卡插槽72和连接此卡插槽72的电路基板。图28中省略了电路基板的示意图。存储卡70以可拆卸状态方式装配到数字照相机71的卡插槽72。通过将存储卡70装配到卡插槽72，就电连接到电路基板上的电子电路。
图29示出了数字照相机的基本系统的方框图。
来自被摄体的光通过镜头73聚光并输入到拍摄装置74。拍摄装置74光电变换输入的光，例如，使之变为模拟信号。拍摄装置74的一个实例为CMOS图象传感器。模拟信号经模拟放大器(AMP.)放大后，通过A/D转换器(A/D)变换为数字信号。将数字化的信号输入到图像信号处理电路75，例如，进行自动曝光控制(AE)、自动白平衡控制(AWB)和颜色分离处理后，变换为辉度信号和色差信号。
当显示图像时，将从图像信号处理电路75输出的信号输入到视频信号处理电路76，并变换为视频信号。作为视频信号的格式，例如，可以例举出NTSC(国家电视系统委员会)格式。视频信号通过显示信号处理电路77，输出到设置在数字照相机71的显示部78。显示部78的一个实例为液晶显示器。此外，视频信号通过视频驱动器79输出到视频输出端子80。由数字照相机71拍摄的图像通过视频输出端子80就能输出到图像设备、例如个人计算机的显示器和电视机，即使在显示部78以外也能欣赏到拍摄的图像。拍摄装置74、模拟放大器(AMP.)、A/D转换器(A/D)、图像信号处理电路75由微型计算机81控制。
捕捉图像时，按下操作按钮、例如快门按钮。由此，微型计算机81控制存储器控制器83，从图像信号处理电路75输出的信号作为帧图像写入视频存储器84。写入视频存储器84的帧图像，通过压缩/扩展处理电路85，按照规定的压缩格式进行压缩，通过卡接口86，保存在装置在卡插槽72的存储卡70内。
再现所记录的图像时，通过卡接口86读出记录在存储卡70中的图像，经压编/扩展处理电路85扩展后，写入视频存储器84。将写入的图像输入到视频信号处理电路76，与显示图像的情况相同，从表示部78和画像设备放映出来。
再有，在本基本系统例中，示出了在电路基板100上安装有卡插槽102、拍摄装置104、模拟放大器(AMP.)、A/D转换器(A/D)、照相机信号处理电路105、视频信号处理电路106、显示装置107、视频驱动器109、微型计算机111、存储器控制器113、视频存储器114、压缩/扩展处理电路115和卡接口116的实例。再有，就卡插槽72而言，没必要安装在电路基板89上，也可通过连接电缆等连接到电路基板89。此外，在本实例中，可以在电路基板89上再安装电源电路87。电源电路87接受来自外部电源或电池的电源供给，产生在数字照相机71的内部使用的内部电源。电源电路87的一个实例为DC-DC转换器。除了作为上述各电路中的操作电源进行供给外，内部电源还作为闪光灯(stroboscope)88的电源和显示部78的电源进行供电。
这样，使用上述实施方式的非易失性半导体存储装置的存储卡就能利用在携带电子设备例如数字照相机中。
此外，使用上述实施方式的非易失性半导体存储装置的存储卡，不仅只使用在数字照相机上，也可利用在如图30A～图30L所示的、例如摄像机(图30A)、电视机(图30B)、音频/视频设备(图30C)、音频设备(图30D)、游戏机(图30E)、电子乐器(图30F)、携带电话(图30G)、个人计算机(图30H)、个人数字助理(PDA、图30I)、语音录音器(图30J)、PC卡(图30K)、电子字典终端(图30L)等上。
此外，使用上述实施方式的非易失性半导体存储装置的存储卡也能利用在这些电子设备之外的电子设备上。
以上，虽然已经利用第1～第6实施方式说明了本发明，但本发明并不仅限于这些实施方式，对于这些实施方式，只要不脱离发明宗旨范围，都可以进行各种各样的变形。
此外，上述实施方式可以分别、单独地实施，当然也可适宜地组合加以实施。
此外，在上述各实施方式中，包含各个阶段的发明，通过在各实施方式中公开的多个组成部分的适宜组合，是可以提取出各个阶段的发明。
此外，在上述各实施方式中，根据适用于非易失性半导体存储装置的实例来说明了本发明，内置有如上所述的非易失性半导体存储装置的半导体集成电路装置例如处理器、系统LSI等也属于本发明的范畴。
发明效果
如上述说明，根据此发明，能够提供一种具备既抑制芯片面积增大、又能使写入速度高速化的非易失性半导体存储装置的半导体集成电路装置和内置有此半导体集成电路装置的IC卡。

Claims (16)

1、一种半导体集成电路装置，其特征在于，包括：
全局位线，
第1区段位线，
将上述全局位线连接到所述第1区段位线的第1区段选择晶体管，
与上述第1区段位线连接、能进行数据改写的第1存储单元，
第2区段位线，
将上述全局位线连接到所述第2区段位线的第2区段选择晶体管，
与上述第2区段位线连接、能进行数据改写的第2存储单元，
选择上述第1区段选择晶体管和上述第2区段选择晶体管中任一晶体管的区段选择电路，
在接受上述全局位线的电位的同时，向上述全局位线提供电位的数据锁存电路；
其中上述数据锁存电路包含：
将从上述第1存储单元读出的第1读出数据和从上述第2存储单元读出的第2读出数据进行放大的数据放大电路，
保存写入上述第1存储单元的第1写入数据和上述第1读出数据的第1数据存储电路，
保存写入上述第2存储单元的第2写入数据和上述第2读出数据的第2数据存储电路。
2、根据权利要求1中所述的半导体集成电路装置，其特征在于，
上述第1区段位线、上述第1区段选择晶体管和上述第1存储单元构成第1区段，
上述第2区段位线、上述第2区段选择晶体管和上述第2存储单元构成第2区段，
沿上述数据锁存电路设置上述第1区段、
在上述数据锁存电路和上述第1区段之间设置所述第2区段。
3、根据权利要求1中所述的半导体集成电路装置，其特征在于，
在相同的单元阱区内分别设置上述第1存储单元、上述第2存储单元、上述第1区段选择晶体管和上述第2区段选择晶体管，
在上述单元阱区之外设置上述数据锁存电路。
4、根据权利要求3中所述的半导体集成电路装置，其特征在于，上述数据锁存电路包含在数据擦除时将上述数据放大电路、上述第1数据存储电路以及上述第2数据存储电路与上述全局位线电隔离开的隔离晶体管。
5、根据权利要求4中所述的半导体集成电路装置，其特征在于，在上述单元阱区和上述数据锁存电路之间的半导体基板上形成上述隔离晶体管。
6、根据权利要求4中所述的半导体集成电路装置，其特征在于，上述隔离晶体管的沟道长度比包含在上述数据存储电路、上述第1数据存储电路和上述第2数据存储电路中的晶体管的沟道长度还要长。
7、根据权利要求1中所述的半导体集成电路装置，其特征在于，上述区段选择电路具有在数据擦除时将上述第1区段选择晶体管的栅极和上述第2区段选择晶体管的栅极控制为电浮置状态的控制电路。
8、根据权利要求1中所述的半导体集成电路装置，其特征在于，上述第1存储单元包含第1漏极侧块选晶体管、第1源极侧块选晶体管以及在上述第1漏极侧块选晶体管和第1源极侧块选晶体管之间连接的至少一个第1单元晶体管，
上述第2存储单元包含第2漏极侧块选晶体管、第2源极侧块选晶体管以及在上述第2漏极侧块选晶体管和第2源极侧块选晶体管之间连接的至少一个第2单元晶体管。
9、根据权利要求8中所述的半导体集成电路装置，其特征在于，上述第1、第2漏极侧块选晶体管、上述第1、第2源极侧块选晶体管、上述第1、第2单元晶体管和上述第1、第2区段选择晶体管分别形成在相同的活性区域内。
10、根据权利要求9中所述的半导体集成电路装置，其特征在于，
上述第1区段选择晶体管的源/漏扩散层中的一个与上述第1单元晶体管的源/漏扩散层中的一个共有，该共有的源/漏扩散层与上述第1区段位线连接，
上述第2区段选择晶体管的源/漏扩散层中的一个与上述第2单元晶体管的源/漏扩散层中的一个共有，该共有的源/漏扩散层与上述第2区段位线连接，
上述第1区段选择晶体管的源/漏扩散层中的另一个与上述第2区段选择晶体管的源/漏扩散层中的另一个共有，该共有的源/漏扩散层与上述全局位线连接。
11、根据权利要求10中所述的半导体集成电路装置，其特征在于，上述第1、第2区段位线由相同的导电层构成，上述全局位线由不同于上述第1、第2区段位线的导电层构成。
12、根据权利要求1中所述的半导体集成电路装置，其特征在于，通过上述全局位线和上述第1区段选择晶体管，保存在上述第1数据存储电路中的第1写入数据被输送到上述第1区段位线，将上述第1写入数据作为上述第1区段位线的电位存储到上述第1区段位线，根据存储的第1写入数据，将上述第1写入数据写入上述第1存储单元，
在将上述第1写入数据存储在上述第1区段位线中之后，通过上述全局位线和上述第2区段选择晶体管，将保存在上述第2数据存储电路中的第2写入数据输送到上述第2区段位线，将上述第2写入数据作为上述第2区段位线的电位存储到上述第2区段位线，根据存储的第2写入数据，将第2写入数据写入上述第2存储单元。
13、根据权利要求12中所述的半导体集成电路装置，其特征在于，
在通过导通上述第1区段选择晶体管、阻断上述第2区段选择晶体管以将上述全局位线中的电荷输送到上述第1区段位线之后，通过阻断上述第1区段选择晶体管，将上述第1写入数据存储到上述第1区段位线，
在通过阻断上述第1区段选择晶体管、导通上述第2区段选择晶体管以将上述全局位线中的电荷输送到上述第2区段位线之后，通过阻断上述第2区段选择晶体管，将上述第2写入数据存储到上述第2区段位线。
14、根据权利要求1中所述的半导体集成电路装置，其特征在于，通过上述全局位线和上述第1区段选择晶体管，将保存在上述第1数据存储电路中的第1写入数据输送到上述第1区段位线，将上述第1写入数据作为上述第1区段位线的电位存储到上述第1区段位线，根据存储的第1写入数据，将上述第1写入数据写入到上述第1存储单元，
在上述第1写入数据的写入中，通过上述第2区段选择晶体管和上述全局位线，从上述第2存储单元中读出数据。
15、根据权利要求14中所述的半导体集成电路装置，其特征在于，
在通过导通上述第1区段选择晶体管、阻断上述第2区段选择晶体管以将上述全局位线中的电荷输送到上述第1区段位线之后，通过阻断上述第1区段选择晶体管，将上述第1写入数据存储到上述第1区段位线，
将上述第1写入数据存储到上述第1区段位线后，在上述第1、第2区段选择晶体管分别阻断的状态下，对上述全局位线进行预充电，阻断上述第1区段选择晶体管，导通上述第2区段选择晶体管，以从上述第2存储单元读出数据。
16、内置了如权利要求1至15中任一项所述的半导体集成电路装置的IC卡。
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