JP4248269B2 - 半導体不揮発性記憶装置 - Google Patents

Description

【０００１】
【発明の属する技術分野】
本発明は、電気的に消去または書き込みが可能な半導体不揮発性記憶装置に関する。
【０００２】
【従来の技術】
従来の半導体不揮発性記憶装置について、ＥＥＰＲＯＭを一例に挙げ、図面を参照して以下説明する。
図２３に、上位装置からの書き込みに要する時間を短縮する従来のＥＥＰＲＯＭ（半導体不揮発性記憶装置）の構成図を示す。図２４に、従来のＥＥＰＲＯＭ（半導体不揮発性記憶装置）の消去状態、書き込み状態におけるしきい値電圧分布図を示す。
【０００３】
図２３に示すように、上位装置からの書き込みに要する時間を短縮する構成の一例として、ＥＥＰＲＯＭ用インタフェース回路１０１とＥＥＰＲＯＭ１４００とＳＲＡＭ用インタフェース回路１３０１とＳＲＡＭ１３００とを備えた構成が用いられる。
【０００４】
図２３において、ＥＥＰＲＯＭ１４００は、メモリセルトランジスタアレイ１１０とセンスアンプ回路１２０と書き込みデータラッチ回路１３０とアドレスデコーダ回路１４０と高電圧制御回路１５０と制御回路１６０とを備え、ＳＲＡＭ１３００には、メモリセルトランジスタアレイ１３１０とセンスアンプ回路１３２０とアドレスデコーダ回路１３４０と制御回路１３６０とを備えた構成となっている。
【０００５】
次に、上記ＥＥＰＲＯＭ１４００における書き込み動作について説明する。
上位装置からの書き込み命令に対しては、ＳＲＡＭ用インタフェース回路１３０１を介して一旦ＳＲＡＭ１３００に対して高速に書き込み、上位装置からの書き込み命令終了後に、ＳＲＡＭ１３００に記憶したデータをＳＲＡＭ用インタフェース回路１３０１、及び、ＥＥＰＲＯＭ用インタフェース回路１０１を介してＥＥＰＲＯＭ１４００に書き込みを実行する。ＳＲＡＭ１３００、及び、ＥＥＰＲＯＭ１４００は従来の一般的な構成から成る。
【０００６】
また、上位装置からの読み出し命令に対して、ＳＲＡＭ１３００のデータを読み出すには、ＳＲＡＭ用インタフェース回路１３０１を介してデータの読み出しを行う。同様にして、ＥＥＰＲＯＭ１４００のデータを読み出すには、ＥＥＰＲＯＭ用インタフェース回路１０１を介してデータの読み出しを行う。
【０００７】
以上の動作により、書き込み時には、一旦ＳＲＡＭ１３００に高速に書き込みを行った後に、ＥＥＰＲＯＭ１４００にデータを書き込むことによって記憶データの不揮発性を実現していた。（例えば、特許文献１参照。）。
【０００８】
【特許文献１】
特開平４−２９１６４４号公報（第２−３頁、第一図）
【特許文献２】
特開平４−３３７６６６号公報（第４頁、第一図）
【０００９】
【発明が解決しようとする課題】
上記従来の半導体不揮発性記憶装置は、上位装置からの書き込みに要する時間を短縮するために、高速書き込みが可能な補助メモリ（ＳＲＡＭ等）を合わせ持つ必要があった。
このように、補助メモリ（ＳＲＡＭ等）を半導体不揮発性記憶装置であるＬＳＩ内部に設置した場合、ＬＳＩの面積増加が避けられないため、半導体不揮発性記憶装置の大幅なコスト増加を伴なうという問題が生じていた。
【００１０】
本発明は、前述した問題に鑑みてなされたものであり、その目的は、補助メモリ（ＳＲＡＭ等）を合わせ持つ必要が無いので大幅なコスト増加を伴うこと無く、上位装置からの書き込みに要する時間を大幅に短縮することができる半導体不揮発性記憶装置を提供することである。
【００１１】
【課題を解決するための手段】
上記課題を解決するために、本発明の請求項１に係る半導体不揮発性記憶装置は、メモリセルトランジスタ素子に対して一定の書き込み時間を有する一時書き込み動作と、前記メモリセルトランジスタ素子に対する追加書き込み動作と、を選択する書き込み動作選択回路を備え、前記書き込み動作選択回路の出力信号によって、前記追加書き込み動作時間を制御する書き込み時間制御回路を備えたことを特徴とする。
また、本発明の請求項２に係る半導体不揮発性記憶装置は、前記一時書き込み動作により、前記メモリセルトランジスタ素子に書き込まれたデータを判別し、この判別したデータを前記追加書き込み動作に対する書き込みデータ保持回路に転送することを特徴とする。
上記構成により、上位装置からの書き込み命令に対して、一旦は、初期の読み出しが正常に動作するために最低限必要な一時書き込み動作のみを行うことで書き込み時間を短縮し、その後、半導体不揮発性記憶装置に書き込まれた一時書き込みデータをセンスアンプ回路を使用して書き込みデータラッチ回路に転送してから、この書き込みデータラッチ回路のデータを元に信頼性保証上必要な追加書き込み動作を行うことで信頼性を確保することが可能となる。
【００１２】
本発明の請求項３に係る半導体不揮発性記憶装置は、前記一時書き込み動作により前記メモリセルトランジスタ素子に、データが正常に書き込まれたことを判別するためのベリファイ動作を制御するベリファイ動作制御回路と、該ベリファイ動作制御回路の出力信号によって前記ベリファイ動作を実行するベリファイ回路と、を備えたことを特徴とする。
上記構成により、メモリセルトランジスタや回路特性の製造ばらつきによる書き込み特性のばらつきを低減することが可能となり、一時書き込み動作において書き込み時間を必要最低限に抑えることが可能となる。
【００１３】
本発明の請求項４に係る半導体不揮発性記憶装置は、前記書き込み動作選択回路の出力信号によって、書き込み電圧の設定値を制御する書き込み電圧設定回路を備えたことを特徴とする。
上記構成により、一時書き込み動作における書き込み電圧を追加書き込み動作における電圧に対して高く設定することが可能となり、一時書き込み動作における書き込み時間を短縮することが可能となる。
【００１４】
本発明の請求項５に係る半導体不揮発性記憶装置は、前記追加書き込み動作を実行する前に消去動作を行うことを特徴とする。
上記構成により、一時書き込み動作により、消去状態のデータを保持したいメモリセルトランジスタのしきい値電圧が浅い消去状態になる場合には、前記一時書き込み動作を実行し、メモリセルトランジスタ素子に書き込まれたデータを判別し、この判別したデータを前記追加書き込み動作に対する書き込みデータ保持回路に転送し、追加書き込みを実行するメモリセルトランジスタアレイ内の書き込みブロックに対して通常消去動作を実行した後に追加書き込み動作を実行することで、消去データ、及び、書き込みデータの信頼性を確保することが可能となる。
【００１５】
本発明の請求項６に係る半導体不揮発性記憶装置は、前記メモリセルトランジスタ素子に対して一定の消去時間を有する一次消去動作と、該一次消去動作よりも長い消去時間を有する二次消去動作を選択する消去動作選択回路と、該消去動作選択回路の出力信号によって消去時間を制御する消去時間制御回路と、を備えたことを特徴とする。
上記構成により、上位装置からの書き込み命令に対して、一旦は、初期の読み出しが正常に動作するために最低限必要な一次消去動作、及び、一時書き込み動作のみを行うことで消去時間、及び、書き込み時間を短縮し、その後、半導体不揮発性記憶装置に書き込まれた一時書き込みデータをセンスアンプ回路を使用して書き込みデータラッチ回路に転送してから、この書き込みデータラッチ回路のデータを元に信頼性保証上必要な二次消去動作、及び、追加書き込み動作を行うことで信頼性を確保することが可能となる。
【００１６】
本発明の請求項７に係る半導体不揮発性記憶装置は、前記一時書き込み後の一時読み出し動作と、前記追加書き込み後の読み出し動作と、を選択可能な読み出し動作選択回路を備えたことを特徴とする。
また、本発明の請求項８に係る半導体不揮発性記憶装置は、前記読み出し動作選択回路の出力信号が接続され、該出力信号が一時読み出し動作を示す場合には、ワード線電圧の設定値を一時読み出し電圧に設定する読み出し電圧設定回路を備えたことを特徴とする。
上記構成により、書き込み後のメモリセルトランジスタのしきい値電圧が消去後のメモリセルトランジスタのしきい値電圧よりも高い場合に、一時書き込みデータ読み出し電圧を、読み出し電圧に対して低い電圧に設定し、書き込み後のメモリセルトランジスタしきい値電圧が浅い状態であっても正しくデータを判別でき、さらに書き込み時間を短縮することが可能となる。
【００１７】
本発明の請求項９に係る半導体不揮発性記憶装置は、読み出しデータ判定時に前記メモリセルトランジスタ素子に流れる電流の判定基準となるリファレンス電流を流し、前記読み出し動作選択回路の出力信号によって、前記リファレンス電流の設定値を制御するリファレンス電流設定回路を備えたことを特徴とする。
上記構成により、書き込み後のメモリセルトランジスタのしきい値電圧が消去後のメモリセルトランジスタのしきい値電圧よりも低い場合に、一時書き込みデータ読み出し時のリファレンス電流を追加書き込みデータの読み出し時のリファレンス電流よりも低く設定し、書き込み後のメモリセルトランジスタしきい値電圧が浅い状態であっても正しくデータを判別でき、書き込み時間を短縮することが可能となり、閾値電圧が低いトランジスタでより効果が得られる。
【００１８】
本発明の請求項１０に係る半導体不揮発性記憶装置は、前記書き込みデータ保持回路が、ビット線毎あるいは数本のビット線に１つの割合で設けられたラッチと、前記ラッチと前記ビット線とを電気的に分離するトランスファーゲートと、を備え、前記ビット線の電圧を検知するビット線電位検知回路と、該ビット線電位検知回路の出力によって、前記ラッチのデータを反転させるラッチ反転回路と、を備えたことを特徴とする。
上記構成により、選択されたメモリセルに対して、プログラムベリファイ動作、データ転送動作を一括して実行することが可能となり、プログラムベリファイ動作、データ転送動作を高速化することが可能となる。
【００１９】
本発明の請求項１１に係る半導体不揮発性記憶装置は、メモリセルトランジスタアレイ内の書き込みブロック毎にデータの書き込みが行われ、前記追加書き込み動作の実行中に、書き込み命令が入力された場合には、前記追加書き込み動作の終了後、他の書き込みブロックに対する追加書き込み動作を実行せずに、前記書き込み命令の入力を許可する割り込み入力回路を備えたことを特徴とする。
また、本発明の請求項１２に係る半導体不揮発性記憶装置は、前記追加書き込み動作の実行中に、書き込みデータの入力禁止を通知するレディー・ビジー出力回路を備えたことを特徴とする。
上記構成により、追加書き込み実行中には上位装置からはレディー・ビジー信号により書き込み命令を入力できない状態であることを認識することが可能で、また、上位装置から割り込み信号を入力することで次の書き込みブロックに対する追加書き込み動作を停止することで、上位装置の一時書き込み命令入力に対する待ち時間を短縮することが可能となる。
【００２０】
本発明の請求項１３に係る半導体不揮発性記憶装置は、メモリセルトランジスタアレイ内の書き込みブロック毎に対するデータの書き込みが、前記一時書き込み動作後、または、前記追加書き込み動作後のいずれであるかを書き込みブロック毎に記憶する書き込みフラグを備えたことを特徴とする。
また、請求項１４に係る半導体不揮発性記憶装置は、前記書き込みフラグの情報によって、前記一時書き込み動作後の書き込みブロックに対して追加書き込みを行うように制御することを特徴とする。
上記構成により、一時書き込み動作と追加書き込み動作を併用したときでも、どの書き込みブロックが一時書き込み状態であるかを判別することができるため、追加書き込みは、一時書き込み状態の書き込みブロックのみに行うだけでよく、効率的な書き込み動作を行うことが可能となる。
【００２１】
請求項１５に係る半導体不揮発性記憶装置は、前記書き込みフラグの情報によって、読み出し動作時にワード線に印加する読み出し電圧を変更するワード線電圧切り替え回路を備えたことを特徴とする。
上記構成により、書き込みフラグ内のデータを読み出し時に事前に読み出し、一時書き込み状態のメモリセルであれば、前記ワード線電圧切り替え回路によりワード線に印加する読み出し電圧を変更することで、読み出し速度を速くすることができる。
このため、読み出しデータは、一時書き込みを行うことによって生じる、メモリセルの読み出し速度の差異を考慮することなく、通常と同じ読み出し速度で一時書き込みデータの読み出しを実行することができる。
【００２２】
請求項１６に係る半導体不揮発性記憶装置は、複数の半導体不揮発性記憶装置のいずれかを選択し、かつ動作を制御するセレクタを備えたことを特徴とする。請求項１７に係る半導体不揮発性記憶装置は、前記追加書き込み動作の実行中に、書き込みデータの入力を禁止する命令を、前記セレクタに対して出力するレディー・ビジー出力回路を備えたことを特徴とする。
上記構成により、複数備えた内の一つの半導体不揮発性記憶装置に対する一時書き込みを実行後、追加書き込みを実行すると同時に、追加書き込み期間に他の半導体不揮発性記憶装置に対する一時書き込みを実行することで、データの書き込み時間に対する上位装置の待ち時間を短縮することが可能となる。
【００２３】
請求項１８に係る半導体不揮発性記憶装置は、さらにＥＣＣ回路を備えたことを特徴とする。
上記構成により、一時書き込み後のしきい値電圧が浅く、消去データとしてセンスアンプ回路に判別されてしまうメモリセルトランジスタが有る場合にも、ＥＣＣ回路で訂正可能なビット数であれば、訂正後のデータをデータ転送回路により書き込みデータ保持回路に転送し、正しいデータを追加書き込みすることが可能となる。
【００２４】
上述のように本発明は、同一の不揮発性メモリセルトランジスタアレイに対する書き込み方式として、一時書き込み動作と追加書き込み動作の２種類を行うことが可能とすることで、上位装置からの書き込み命令に対しては一時書き込み動作により書き込み時間を短縮し、かつ、その後の追加書き込みによりデータの信頼性も確保することができるものである。
【００２５】
【発明の実施の形態】
本発明に係る各実施形態は、上位装置からの書き込みに要する時間を短縮するための補助メモリ（ＳＲＡＭ等）を備えなくても、上位装置から不揮発性半導体記憶装置への書き込みに要する時間を大幅に短縮することができるものであり、以下、不揮発性半導体記憶装置であるＥＥＰＲＯＭを例に挙げ詳細に説明する。
【００２６】
（第１の実施形態）
本発明に係る第１の実施形態について図１、図２、図３に基づいて説明する。
図１は、第１の実施形態に係るＥＥＰＲＯＭの構成を示した図である。
図２は、第１の実施形態に係るＥＥＰＲＯＭにおける、（ａ）フローティングゲート型メモリセルトランジスタの断面図、（ｂ）メモリセルトランジスタアレイの構成を示した図である。
図３は、第１の実施形態に係るＥＥＰＲＯＭにおける、（ａ）書き込み状態しきい値電圧の書き込み時間依存性、（ｂ）しきい値電圧分布を示した図、（ｃ）メモリセル電流のワード線電圧依存性を示した図である。
【００２７】
図１において、前述した図２３に示すＥＥＰＲＯＭと同一機能の構成要素には同一の符号を付けて、その詳細な説明は省略する。ここでは構成が異なる部分のみを説明する。
【００２８】
図１に示すように、ＥＥＰＲＯＭ１００は、前述の図２３で示した構成と同様の構成（１１０〜１５０）に加えて、制御回路１６０を有し、この制御回路１６０には、書き込み動作選択回路１６１と書き込み時間制御回路１６２が設けられている。
さらに、出力データ切り替え回路１７０と入力データ切り替え回路１８０が設けられており、この出力データ切り替え回路１７０の出力が書き込みデータ転送バスＤＢ１０６を介して入力データ切り替え回路１８０に入力されている。
【００２９】
メモリセルトランジスタの構造は、図２（ａ）に示すように、基板６内にソース４とドレイン５とが形成されている。そして、トンネル酸化膜３上にはフローティングゲート２が形成されており、さらに、ＯＮＯ(Oxide-Nitride-Oxide)膜１ａを介してコントロールゲート１が形成され、ワード線８が接続されている。上記トンネル酸化膜３に高電界を加えてトンネル電流を発生させてフローティングゲート２に蓄積される電子の引き抜き・注入を行うことでメモリセルのしきい値電圧を制御し、データの書き込み、消去動作を行う。
また、メモリセルトランジスタアレイは、図２（ｂ）に示すように、複数のワード線８と複数のビット線１０の交点にメモリセルトランジスタ素子７がマトリクス状に配置されている。メモリセルトランジスタ素子７のソースは、それぞれソース線９に接続されている。
【００３０】
次に、ＥＥＰＲＯＭ１００における一時書き込み動作について説明する。
従来の技術におけるＥＥＰＲＯＭへの書き込み動作と同様に、１１０〜１５０に対して一時書き込み動作を行う。
このとき、本実施形態における一時書き込み動作では、上位装置からの書き込み命令の入力信号Ｓ１００に対して、書き込み動作選択回路１６１が一時書き込み動作を選択することで、書き込み時間制御回路１６２が初期の読み出しが正常に動作するための必要最低限の書き込み時間を設定する。
【００３１】
例えば、この書き込み時間（ｔｐ）は、図３（ａ）、図３（ｂ）、図３（ｃ）に示すようにｔｐ＝１ｍｓであり、信頼性保証を考慮した通常の書き込み時間（例えば、ｔｐ＝１０ｍｓ）に対して一桁程度の短い時間となる。
【００３２】
書き込みに必要な高電圧は、書き込み動作の制御信号Ｓ１０１を受けた高電圧制御回路１５０により制御し、書き込みデータラッチ回路１３０とアドレスデコーダ回路１４０に供給する。書き込みデータはデータバスＤＢ１００、ＤＢ１０１から入力データ切り替え回路１８０と書き込みデータバスＤＢ１０２を介して書き込みデータラッチ回路１３０に保持する。
【００３３】
メモリセルトランジスタアレイ１１０内の書き込みを実行するアドレスに対して書き込みデータラッチ回路１３０とアドレスデコーダ回路１４０とから必要な高電圧を書き込み時間制御回路１６２が設定した時間だけ供給することによって、一時書き込み動作を行う。
【００３４】
次に、本実施形態における追加書き込み動作について説明する。
従来の技術におけるＥＥＰＲＯＭへの読み出し、及び、書き込み動作と同様に、１１０〜１５０に対して追加書き込み動作を行う。
【００３５】
このとき、本実施形態における追加書き込み動作は、上位装置からのデータ判別命令、データ転送命令、書き込み命令の入力信号Ｓ１００に対して、制御回路１６０が各々に対して制御信号Ｓ１０１を出力し、メモリセルトランジスタアレイ１１０に一時書き込みされたデータをセンスアンプ回路１２０によって判別するデータ判別動作と、出力データ切り替え回路１７０、入力データ切り替え回路１８０とによって書き込みデータラッチ回路１３０に転送するデータ転送動作と、書き込み動作との３段階の動作によって構成される。
【００３６】
次に、上記データ判別動作について説明する。センスアンプ回路１２０によるメモリセルトランジスタアレイ１１０のデータの判別には、一時書き込みされたデータによって変わるメモリセルトランジスタの電流値とセンスアンプ回路１２０内のリファレンス電流制御回路１２１が発生する一定のリファレンス電流（Ｉｒｅｆ）との差を用いる。
【００３７】
例えば、アドレスデコーダ回路１４０によって選択されたメモリセルトランジスタのワード線にはアドレスバスＡＢ１０２を介して２Ｖを印加し、ビット線ＤＢ１０３には１Ｖを印加する。
【００３８】
このとき、選択されたメモリセルトランジスタのビット線１０−ソース線９間に流れるドレイン電流は、ビット線ＤＢ１０４を介して、センスアンプ回路１２０に入力される。
【００３９】
前記のドレイン電流は、選択されたメモリセルトランジスタのワード線電圧、ビット線電圧としきい値電圧等によって決定されるものである。センスアンプ回路１２０からの出力データは、センスアンプ回路１２０内のリファレンス電流制御回路１２１が発生する一定のリファレンス電流（例えば、Ｉｒｅｆ＝２０μＡ）とドレイン電流とを比較し、リファレンス電流に比べてドレイン電流の方が多い場合はデータ“１”、ドレイン電流の方が少ない場合はデータ“０”となる。
【００４０】
次に、データ転送動作について説明する。
データ判別動作によってセンスアンプ回路１２０から出力されたデータは読み出しデータ転送バスＤＢ１０５、出力データ切り替え回路１７０、書き込みデータ転送バスＤＢ１０６、入力データ切り替え回路１８０、書き込みデータバスＤＢ１０２を介して、書き込みデータラッチ回路１３０に入力され保持される。
【００４１】
なお、一時書き込みされたデータを読み出し、ＥＥＰＲＯＭ１００の外部に対して出力するには、上位装置からの読み出し命令の入力信号Ｓ１００に対して制御回路１６０から制御信号Ｓ１０１を出力し、データ判別動作は前記と同様に行い、センスアンプ回路１２０の出力を読み出しデータ転送バスＤＢ１０５、出力データ切り替え回路１７０、データバスＤＢ１０７を介して出力する。
【００４２】
次に、書き込み動作について説明する。
データ転送動作によって書き込みデータラッチ回路１３０に保持されたデータを元に書き込み動作を行うことと、書き込み時間制御回路１６２が設定する書き込み時間が、前記の一時書き込み動作における書き込み時間より長く、通常の信頼性保証を考慮した書き込み時間に設定されていること以外は、前記の一時書き込み動作において説明したものと同様の動作を有する。
【００４３】
以上のデータ判別動作、データ転送動作、書き込み動作を上位装置からの命令の入力信号Ｓ１００に対して実行することにより、メモリセルトランジスタアレイ１１０に一時書き込みされているデータの追加書き込みを実行する。
【００４４】
以上の動作により、上位装置からＥＥＰＲＯＭ１００への書き込み命令に対して、初期の読み出しが正常に動作するための必要最低限の書き込み時間で一時書き込みを実行後、ＥＥＰＲＯＭ１００への一時書き込みデータの追加書き込み動作を行うことで、大幅なコスト増加をすることなく、上位装置からＥＥＰＲＯＭ１００への書き込みに要する時間を大幅に短縮することができる半導体不揮発性記憶装置を得ることを特徴としている。
【００４５】
（第２の実施形態）
以下、本発明に係る第２の実施形態について図４、図５に基づいて説明する。
図４は、第２の実施形態によるＥＥＰＲＯＭの構成図である。
図５は、第２の実施形態による、（ａ）しきい値電圧分布を示した図、（ｂ）しきい値電圧分布を示した図（ベリファイ動作実行時）である。
【００４６】
図４に示すように、ＥＥＰＲＯＭ２００は、ワード線電圧制御回路２４１、ベリファイ動作制御回路２６２、ベリファイ回路２９０、ワード線電圧制御信号Ｓ２００、ベリファイ判定結果出力信号Ｓ２０１、ベリファイ用データバスＤＢ２００、ＤＢ２０１のみが第１の実施形態と異なり、それ以外は、本発明に係る第１の実施形態において説明した同符号のものと同様の構成を有する。
【００４７】
前記一時書き込み後のメモリセルトランジスタのしきい値電圧は、メモリセルトランジスタや回路特性の製造ばらつきによる書き込み特性のばらつきにより影響される。一時書き込み動作における書き込み時間（例えば、ｔｐ＝１ｍｓ）を固定にする場合、製造ばらつきを考慮して図５（ａ）のようなｔｐ＝１ｍｓでは読み出し電圧に対して書き込み後のしきい値電圧の深さが不十分な場合を考慮して書き込み時間を決定する必要がある。
【００４８】
すると、全ての製品において一時書き込み時間を長く設定することになる。そこで、本発明においては、一時書き込みにおいて、ベリファイ動作を実行することによって、製品毎に必用最小限の書き込み時間で一時書き込み動作後のしきい値電圧を確保する。
【００４９】
したがって、前記一時書き込み動作によりメモリセルトランジスタ素子にデータが正常に書き込まれたことを判別するためのベリファイ動作を制御するベリファイ動作制御回路を備え、前記ベリファイ動作制御回路の出力信号によって前記ベリファイ動作を実行するベリファイ回路を備えることで、メモリセルトランジスタや回路特性の製造ばらつきによる書き込み特性のばらつきを低減することが可能となり、一時書き込み動作において書き込み時間を必要最低限に抑えることが可能となる。
【００５０】
（第３の実施形態）
以下、本発明に係る第３の実施形態について図６、図７に基づいて説明する。
図６は、第３の実施形態によるＥＥＰＲＯＭの構成図である。
図７は、第３の実施形態による、（ａ）書き込み状態しきい値電圧の書き込み時間依存性と書き込み電圧依存性を示した図、（ｂ）しきい値電圧分布図を示した図、（ｃ）メモリセル電流のワード線電圧依存性を示した図である。
【００５１】
図６に示すように、ＥＥＰＲＯＭ３００は、書き込み電圧設定回路３６２、ワード線電圧制御信号Ｓ３００、ビット線電圧制御信号Ｓ３０１のみが本発明の第１の実施形態と異なり、それ以外は、本発明の第１の実施形態において説明した同符号のものと同様の構成を有する。
【００５２】
前記書き込み動作選択回路１６１の出力信号によって書き込み電圧の設定値を制御する書き込み電圧設定回路３６２を備えることで、一時書き込み動作における書き込み電圧を追加書き込み動作における電圧に対して高く設定することが可能となり、一時書き込み動作における書き込み時間を短縮することが可能となる。
【００５３】
例えば、追加書き込み動作時の書き込み用高電圧をＶＰＰ［Ｖ］とし、一時書き込み動作時の書き込み用高電圧をＶＰＰ＋１［Ｖ］とすると、図７（ａ）のように書き込み後のしきい値電圧の目標値が４［Ｖ］で同じ場合、ＶＰＰ＋１［Ｖ］の一時書き込みの方が一桁短い書き込み時間で４［Ｖ］に到達できる。
【００５４】
なお、一時書き込み用高電圧を上げた場合、一時書き込み動作により、消去状態のデータを保持したいメモリセルトランジスタのしきい値電圧が浅い書き込み状態になる場合には、前記一時書き込み動作を実行し、メモリセルトランジスタ素子に書き込まれたデータを判別し、この判別したデータを前記追加書き込み動作に対する書き込みデータ保持回路に転送し、追加書き込みを実行するメモリセルトランジスタアレイ内の書き込みブロックに対して消去動作を実行した後に追加書き込み動作を実行することで、消去データ、及び、書き込みデータの信頼性を確保することが可能となる。
【００５５】
（第４の実施形態）
以下、本発明に係る第４の実施形態について図８、図９に基づいて説明する。
図８は、第４の実施形態によるＥＥＰＲＯＭの構成図である。
図９は、第４の実施形態によるしきい値電圧分布図を示した図である。
【００５６】
図８に示すように、ＥＥＰＲＯＭ４００は、消去動作選択回路４６１、消去時間制御回路４６２、消去動作選択信号Ｓ４００のみが本発明の第１の実施形態と異なり、それ以外は、本発明の第１の実施形態において説明した同符号のものと同様の構成を有する。
【００５７】
メモリセルトランジスタ素子に対して一定の消去時間を有する一次消去動作と、前記消去動作よりも長い消去時間を有する二次消去動作を選択する消去動作選択回路４６１を備え、前記消去動作選択回路の出力信号によって消去時間を制御する消去時間制御回路４６２を備えることで、上位装置からの書き込み命令に対して、一旦は、初期の読み出しが正常に動作するために最低限必要な一次消去動作、及び、一時書き込み動作のみを行うことで消去時間、及び、書き込み時間を短縮し、その後、ＥＥＰＲＯＭ４００に書き込まれた一時書き込みデータをセンスアンプ回路を使用して書き込みデータラッチ回路に転送してから、この書き込みデータラッチ回路のデータを元に信頼性保証上必要な二次消去動作、及び、追加書き込み動作を行うことで信頼性を確保することが可能となる。
【００５８】
（第５の実施形態）
以下、本発明に係る第５の実施形態について図１０、図１１に基づいて説明する。
図１０は、第５の実施形態によるＥＥＰＲＯＭの構成図である。
図１１は、第５の実施形態による、（ａ）書き込み状態しきい値電圧の書き込み時間依存性を示した図、（ｂ）しきい値電圧分布を示した図である。
【００５９】
図１０に示すように、ＥＥＰＲＯＭ５００は、読み出し動作選択回路５６１、読み出し電圧設定回路５６２、ワード線電圧制御信号Ｓ５００のみが本発明の第１の実施形態と異なり、それ以外は、本発明の第１の実施形態において説明した同符号のものと同様の構成を有する。
【００６０】
前記一時書き込み後のデータの読み出し動作と前記追加書き込み後のデータの読み出し動作を選択可能な読み出し動作選択回路５６１を備え、前記読み出し動作選択回路の出力信号によって、読み出し時のワード線電圧の設定値を前記出力信号が一時読み出し動作の場合には一時書き込みデータ読み出し電圧（Ｖｒｔｍｐ）とし、前記出力信号が読み出し動作の場合には読み出し電圧（Ｖｒ）とする読み出し電圧設定回路５６２を備えることで、書き込み後のメモリセルトランジスタのしきい値電圧が消去後のメモリセルトランジスタのしきい値電圧よりも高い場合に、一時書き込みデータ読み出し電圧（例えばＶｒｔｍｐ＝３［Ｖ］）を読み出し電圧（Ｖｒ＝４［Ｖ］）に対して低い電圧に設定し、書き込み後のメモリセルトランジスタしきい値電圧が浅い状態であっても正しくデータを判別でき、書き込み時間を短縮することが可能となる。
【００６１】
なお、Ｖｒｔｍｐ＜Ｖｒとすることにより、一時書き込みデータ読み出し電圧Ｖｒｔｍｐを使用する一時書き込みデータの読み出し動作時には、読み出し動作時のワード線電圧よりも低い電圧をワード線電圧制御回路１４１からワード線ＡＢ１０２に供給すればよいため、読み出し動作よりも低消費での動作が可能となる。
【００６２】
以下、本発明に係る第６の実施形態について図１２、図１３、図１４に基づいて説明する。
図１２は、第６の実施形態によるＥＥＰＲＯＭの構成図である。
図１３は、第６の実施形態による、（ａ）しきい値電圧分布図、（ｂ）書き込み状態しきい値電圧の書き込み時間依存性と書き込み電圧依存性を示した図である。
図１４は、第６の実施形態による、（ａ）メモリセル電流のワード線電圧依存性を示した図、（ｂ）メモリセル電流のワード線電圧依存性を示した図である。
【００６３】
図１２に示すように、ＥＥＰＲＯＭ６００は、リファレンス電流設定回路６６２、リファレンス電流設定信号Ｓ６００のみが本発明の第１の実施形態、または、第５の実施形態と異なり、それ以外は、本発明の第１の実施形態、または、第５の実施形態において説明した同符号のものと同様の構成を有する。
【００６４】
書き込み後のメモリセルトランジスタのしきい値電圧が消去後のメモリセルトランジスタのしきい値電圧よりも低い場合に、第５の実施形態のように、Ｖｒｔｍｐを浅い書き込み後のしきい値電圧に対応させてＶｒｔｍｐ＞Ｖｒとしてしまうと、一時書き込みデータ読み出し電圧Ｖｒｔｍｐを使用する一時書き込みデータの読み出し動作時には、読み出し動作時のワード線電圧よりも高い電圧をワード線電圧制御回路１４１からワード線ＡＢ１０２に供給する必要が有り、読み出し動作よりも消費電力が多くかかってしまう。
【００６５】
このため、読み出しデータ判定時にメモリセルトランジスタに流れる電流の判定基準となるリファレンス電流を備え、前記読み出し動作選択回路５６１の出力信号によって、読み出し時のリファレンス電流の設定値を制御するリファレンス電流設定回路６６２を備えることで、書き込み後のメモリセルトランジスタのしきい値電圧が消去後のメモリセルトランジスタのしきい値電圧よりも低い場合には、一時書き込みデータ読み出し時のリファレンス電流を追加書き込みデータの読み出し時のリファレンス電流よりも低く設定し、図１４（ｂ）のように書き込み後のメモリセルトランジスタしきい値電圧が浅い状態であっても正しくデータを判別できることで、書き込み時間を短縮することが可能となる。
【００６６】
（第７の実施形態）
以下、本発明の第７の実施形態について図１５、図１６、図１７に基づいて説明する。
図１５は、第７の実施形態によるＥＥＰＲＯＭの構成図である。
図１５に示すように、ＥＥＰＲＯＭ７００は、書込みデータラッチ回路７３０、ビット線電位検知回路７４０、ラッチ反転回路７５０、ラッチ反転信号７０２を有している。
【００６７】
図１６は、ＥＥＰＲＯＭ７００の書込みデータラッチ回路７３０、ビット線電位検知回路７４０およびラッチ反転回路７５０の構成を示す回路図である。
図１６に示すように、ＥＥＰＲＯＭ７００の書込みデータラッチ回路７３０は、ラッチ７３１と、ビット線ＢＬ０とラッチ７３１を電気的に分離するトランスファーゲート７３２と、トランスファーゲート７３２を構成するＰｃｈトランジスタＭＰＴ０を駆動するインバータＩＮＶＴで構成される。
【００６８】
ビット線電位検知回路７４０は、ＮＯＲの論理を持ち、一方の入力はビット線ＢＬ０に、もう一方の入力は制御信号７４２に接続され、制御信号７４２が“Ｌ”かつビット線ＢＬ０の電位がビット線電位検出回路の反転点よりも下がったときにラッチ反転信号７０２に“Ｈ”を出力する。
【００６９】
ラッチ反転回路７５０は、ラッチ７３１のノードＮＯＤＥ０をグランドに接続するトランジスタＭＮＲ０、ノードＮＯＤＥ１をグランドに接続するトランジスタＭＮＲ１、これらのトランジスタをデータ転送信号７５１とラッチ反転信号７０２で制御するためのインバータＩＮＶＲ、ＮＯＲゲートＮＯＲＲ、ＡＮＤゲートＡＮＤＲで構成される。
【００７０】
上述のＥＥＰＲＯＭ７００の動作を説明する。プログラム・プログラムベリファイ動作、データ転送動作以外は、第１の実施形態のＥＥＰＲＯＭ１００と同様であるので、ここではプログラムベリファイ動作、データ転送動作について説明する。
【００７１】
まず、プログラム動作およびプログラムベリファイ動作を図１６を用いて説明する。プログラム動作では、まず、プログラムデータが、ラッチ７３１にセットされる。
プログラムを行うメモリセルに接続されたラッチのＮＯＤＥ０は“Ｈ”レベルの状態を、プログラムされないメモリセルに接続されたラッチのＮＯＤＥ０は“Ｌ”レベルを保持している。メモリセルへプログラムを行うために、まずＶＰＰの電圧をプログラム電圧に設定する。次にトランスファーゲートの制御信号ＴＦＧを活性化しビット線ＢＬ０とラッチ７３１を電気的に接続する。この動作と同じタイミングで選択されたメモリセルのワード線を選択する。
【００７２】
ここで、ラッチ７３１のデータが“Ｈ”であれば接続されたビット線ＢＬ０にはプログラム電圧が供給され、選択されたメモリセルに対してプログラムが行われる。ラッチ７３１のデータが“Ｌ”であればビット線ＢＬ０の電位は０Ｖとなるため、選択されたメモリセルにはプログラムが行われない。
【００７３】
次に、プログラムベリファイ動作について説明する。
ただし、ここでは消去状態のメモリセルはしきい値電圧が高く、書き込み状態のメモリセルはしきい値電圧が低い場合を例に説明する。
プログラムベリファイ動作では、データ転送信号７５１は“Ｌ”に固定し、ＶＰＰの電圧レベルはベリファイ電圧であるＶＤＤに設定する。次にトランスファーゲート７３２をアクティブにし、ラッチ７３１に“Ｈ”が保持されているビットのみビット線をＶＤＤにプリチャージする。
【００７４】
プリチャージが完了した時点で、トランスファーゲートを非アクティブにするとともに、選択メモリセルのワード線にプログラムベリファイ電圧を印加する。このとき、メモリセルのプログラムが適正に行われていれば僅かにメモリセル電流が流れ、プリチャージされたビット線の電荷をディスチャージする。
【００７５】
一定期間メモリセル電流を流した後、ビット線電位検知回路の制御信号７４２を“Ｌ”とすると、ビット線ＢＬ０の電位は、ビット線電位検知回路７４０の反転点を越え、ラッチ反転信号７０２が“Ｈ”になる。データ転送信号７５１は“Ｌ”であるのでトランジスタＭＮＲ０がオンし、ＮＯＤＥ０はグランドに接続され、“Ｈ”に保持されていたラッチ７３１は“Ｌ”に書き換えられる。
【００７６】
適正にプログラムが行われていなければビット線に電流は流れず、ラッチのデータは書き換えられない。ラッチのデータが書き換えられれば“Ｌ”を保持し、それ以降ビット線にプログラム電圧、およびプログラムベリファイ電圧は印加されない。
【００７７】
このとき、選択ワード線の電圧を一時書き込みベリファイワード線電圧と追加書き込みベリファイワード線電圧の２種類の設定を行うことにより、一時書き込みベリファイと追加書き込みベリファイを同一回路で実現できる。
【００７８】
例えば、一時書き込みベリファイワード線電圧を３．０Ｖ、追加書き込みベリファイワード線電圧を１．５Ｖとするとメモリセルのしきい値分布は図１７のようになる。
【００７９】
次に、データ転送動作について説明する。データ転送動作時は、データ転送信号７５１が“Ｈ”に固定される。まず、全てのラッチ（ＮＯＤＥ０）に“Ｌ”をセットする。
【００８０】
次に、選択ワード線電圧を一時書き込みベリファイワード線電圧に設定し、すべてのビット線をＶＤＤにプリチャージした後、プログラムベリファイ動作と同じ動作を実行する。
【００８１】
メモリセルが一時書き込み状態の場合、ビット線電位検知回路７４０の出力のラッチ反転信号７０２は“Ｈ”になり、トランジスタＭＮＲ１がオンし、ＮＯＤＥ１が“Ｌ”に、ＮＯＤＥ０が“Ｈ”にセットされる。メモリセルが消去状態の場合、ラッチ反転信号７０２は“Ｌ”になり、ＮＯＤＥ０には“Ｌ”が保持される。これにより、データ転送動作が完了する。
【００８２】
以上のように本実施形態によれば、ビット線毎にビット線電位検知回路７３０とラッチ反転回路７５０を設け、ワード線によって選択される全てのメモリセルに対してプログラムベリファイ動作、データ転送動作を一括して行うことが可能になり、プログラムベリファイ動作、データ転送の高速化が可能となる。
【００８３】
例えば、データバスＤＢ１０７のバス幅が３２ビットでセンスアンプ回路１２０の数が３２個設けられており、ビット線数が１０２４本でビット線１６本に１つのセンスアンプが設けられている構成の場合、センスアンプを用いてデータ転送を行うよりもデータ転送動作にかかる時間は３２分の１に短縮される。
【００８４】
また、センスアンプは、負荷の大きいデータバスＤＢ１０７を高速で駆動できるように設計されるため、動作時の消費電流が大きくなる。ビット線電位検知回路７４０はラッチ反転回路７５０を駆動するのみであるので、データ転送動作時の消費電流を大幅に低減することが可能となる。
【００８５】
（第８の実施形態）
以下、本発明に係る第８の実施形態について図１８に基づいて説明する。
図１８は、第８の実施形態によるＥＥＰＲＯＭの構成図である。
【００８６】
図１８に示すように、ＥＥＰＲＯＭ８００は、レディー・ビジー出力／割り込み入力回路８６３、レディー・ビジー出力／割り込み入力制御信号Ｓ８００、レディー・ビジー出力信号Ｓ８０１、書き込み時間制御信号Ｓ８０２のみが本発明の第１の実施形態と異なり、それ以外は、本発明の第１の実施形態において説明した同符号のものと同様の構成を有する。
【００８７】
前記追加書き込み動作中は、入力データ切り替え回路１８０は書き込みデータ転送バスＤＢ１０６の入力を取り込んで書き込みデータラッチ回路１３０に出力するため、新たな書き込みデータを書き込みデータバスＤＢ１０１から取り込むことができない。このため、追加書き込み動作中は、書き込み命令の入力を禁止していることを上位装置に対して出力するレディー・ビジー出力回路を備える。
【００８８】
また、前記追加書き込み動作の実行中に、書き込み命令が入力された場合には、前記追加書き込み動作実行中の書き込みブロックに対する前記追加書き込み動作が終了後、他の書き込みブロックに対する追加書き込み動作を実行せずに書き込み命令の入力を許可する割り込み入力回路を備える。
【００８９】
これにより、追加書き込み実行中には上位装置からはレディー・ビジー信号により書き込み命令を入力できない状態であることを認識することが可能で、また、上位装置から割り込み信号を入力することで次の書き込みブロックに対する追加書き込み動作を停止し、追加書き込み停止後には上位装置からの書き込み命令を入力可能とすることで上位装置の一時書き込み命令入力に対する待ち時間を短縮することが可能となる。
【００９０】
（第９の実施形態）
以下、本発明の第９の実施形態について図１９に基づいて説明する。
図１９は、第９の実施形態によるＥＥＰＲＯＭの構成図である。
【００９１】
図１９に示すように、ＥＥＰＲＯＭ９００は、書き込みフラグ９９０、書き込みフラグ読み出しデータバスＤＢ９０９のみが本発明の第１の実施形態と異なり、それ以外は、本発明の第１の実施形態において説明した同符号のものと同様の構成を有する。
【００９２】
ＥＥＰＲＯＭ９００は、外部からの信号により制御され、データの記憶・読み出しを行う。１６０は制御回路であり、ＥＥＰＲＯＭ９００の読み出しや書き込み動作を制御する。８６３はレディー・ビジー出力／割り込み入力回路であり、前記ＥＥＰＲＯＭが動作を行っているかどうかを外部に知らせ、外部から割り込み信号処理が入った場合は、現在行っている動作が終了した時点で外部からの動作命令を受け付けるように制御する。
【００９３】
１６１は書き込み動作選択回路であり、前記ＥＥＰＲＯＭ９００への書き込み時に、通常の書き込み動作、または、前記通常の書き込み動作に対してより短い時間での書き込み動作のどちらかの動作を選択し、動作を制御する。１６２は書き込み時間制御回路であり、書き込み動作選択回路１６１の動作選択を受けて、前記通常の書き込み動作時間、または前記通常の書き込み動作に対してより短い時間での書き込み動作時間を制御する。
【００９４】
１１０はメモリセルトランジスタアレイであり、電気的に消去又は書き込みが可能である。９９０は書き込みフラグであり、書き込み動作選択回路１６１により選択された、通常の書き込み動作、または、前記通常の書き込み動作に対してより短い時間での書き込み動作のどちらで書き込みを行ったかを書き込みブロック単位ごとに記憶する。
【００９５】
１５０は高電圧制御回路であり、前記制御回路１６０から入力される制御信号を受けて前記メモリセルトランジスタアレイ１１０の消去又は書き込み用高電圧を制御する。１４０はアドレスデコーダ回路であり、前記メモリセルトランジスタアレイ１１０を選択して消去又は書き込み動作時に前記高電圧制御回路１５０から入力される高電圧を前記メモリセルトランジスタアレイ１１０に印加する。
【００９６】
１２０はセンスアンプ回路であり、前記メモリセルトランジスタアレイ１１０のデータおよび書き込みフラグ９９０の読み出しを行う。１３０はデータラッチ回路であり、前記メモリセルトランジスタアレイ１１０に書き込むデータおよび、前記書き込みフラグ９９０に書き込むデータを一時保持する。
【００９７】
１８０は入力データ切り替え回路であり、前記センスアンプ回路１２０からの出力データと前記制御回路１６０からの書き込みデータのどちらかを書き込みデータラッチ回路１３０に入力するための制御を行う。１７０は出力データ切り替え回路であり、前記センスアンプ回路１２０から出力されたデータを外部へ出力させるか、または前記入力データ切り替え回路１８０に出力させるかを切り替える。
【００９８】
したがって、書き込みフラグ９９０によって前記メモリセルトランジスタアレイ１１０に書き込まれた状態が通常の書き込み状態か、通常の書き込み動作に対して短い時間での一時書き込み動作のどちらかであるかを書き込みブロック単位ごとに管理することができ、書き込みフラグ９９０の状態を読み出すことにより、ある書き込みブロック単位のメモリセルトランジスタアレイ１１０に対して、追加書き込みが必要か不要かを判別することができる。
【００９９】
このため、通常の書き込み動作に対して短い時間での一時書き込み動作を行った、メモリセルトランジスタアレイ１１０の書き込みブロックのみに対して、追加でデータを書き込む動作を行うことができる。
【０１００】
以下に、この動作シーケンスを説明する。上位装置から一時書き込み動作をメモリセルトランジスタアレイ１１０の全書き込みブロックに対して行う時、同時にＥＥＰＲＯＭ９００は、書き込みフラグ９９０に対しても、一時書き込みであるという情報を書き込む。
【０１０１】
次に、上位装置が他の動作を行っている間、制御回路１６０がそれを検知して、ＥＥＰＲＯＭ９００は追加の書き込み動作をバックグラウンドで行う。これは、あるアドレスの書き込みフラグ９９０のデータを読み出し、制御回路１６０が一時書き込みのデータであるということを判別すると、このアドレスのデータを出力データ切り替え回路１７０および入力データ切り替え回路１８０を通して、書き込みデータラッチ回路１３０にデータを送り、追加書き込み動作を行う。この追加書き込み動作を行うことで、メモリセルトランジスタアレイ１１０には、より確実にデータが書き込まれることになる。
【０１０２】
また、追加書き込みを行うと同時に、書き込みフラグ９９０には、通常の書き込みであるという情報が書き込まれる。ここで、上位装置がＥＥＰＲＯＭ９００に対して読み出し命令を入力信号Ｓ１００から送ると、ＥＥＰＲＯＭ９００は、まだ一時書き込みしかできていないメモリセルトランジスタアレイ１１０があったとしても、現在行っている追加書き込み動作までで動作を終了させる。
【０１０３】
このとき現在行っている追加書き込み動作が終わるまで、レディー・ビジー出力／割り込み入力回路からビジー状態であることを示す信号を出力し、終了した後レディー信号を出力することで、別の命令を受け付ける準備ができていることを上位装置に知らせる。上位装置からの新たな命令を受け、ＥＥＰＲＯＭ９００はデータの読み出し動作を行う。
【０１０４】
その後、上位装置がＥＥＰＲＯＭ９００にアクセスしなくなると、ＥＥＰＲＯＭ９００は、再び追加書き込み動作を行う。このとき書き込みフラグを読み出すことで、どのアドレスがまだ一時書き込みしかできていないかを判別し、追加書き込みを行う必要のある書き込みブロックのみに追加書き込み動作を行う。
【０１０５】
このため、既に追加書き込みを行った書き込みブロックに対して、更に追加で書き込んでしまうという誤った動作を無くすことができ、効率的にデータの追加書き込み動作を行うことができる。
【０１０６】
また同時にメモリセルトランジスタアレイ１１０に不必要な電圧を印加せずにすむので、メモリセルの信頼性を向上させることもできる。
【０１０７】
更に、上位装置からは、書き込み時に一時書き込みに必要な時間しか待つ必要がなく、追加書き込み途中でも作業を中断して、データの読み出し等、他の動作を行うことができる。
【０１０８】
（第１０の実施形態）
以下、本発明に係る第１０の実施形態について図２０に基づいて説明する。
図２０は、第１１の実施形態によるＥＥＰＲＯＭの構成図である。
図２０に示すように、ＥＥＰＲＯＭ１０００は、ワード線電圧切り替え回路１０４１のみが本発明の第１の実施形態、または、第９の実施形態と異なり、それ以外は、本発明の第１の実施形態、または、第９の実施形態において説明した同符号のものと同様の構成を有する。
【０１０９】
また、ＥＥＰＲＯＭ１０００は、外部からの信号により制御され、データの記憶・読み出しを行う。
１６０は制御回路であり、ＥＥＰＲＯＭ１０００の読み出しや書き込み動作を制御する。１６１は書き込み動作選択回路であり、ＥＥＰＲＯＭ１０００への書き込み時に、通常の書き込み動作、または、通常の書き込み動作より短い時間で行われる一時書き込み動作、のどちらかの動作を選択して制御する。
【０１１０】
１６２は書き込み時間制御回路であり、書き込み動作選択回路１６１の動作選択を受けて、通常の書き込み動作時間、または、一時書き込み動作時間を制御する。１１０はトランジスタアレイであり、電気的に消去又は書き込みが可能である。
【０１１１】
９９０は書き込みフラグであり、書き込み動作選択回路１６１により選択された、通常の書き込み動作、または、通常の書き込み動作より短い時間で行われる一時書き込み動作、のどちらで書き込みを行ったかを書き込みブロック単位ごとに記憶する。
１５０は高電圧制御回路であり、制御回路１６０から入力される制御信号を受けてメモリセルトランジスタアレイ１１０に印加する高電圧を制御する。１４０はアドレスデコーダ回路であり、メモリセルトランジスタアレイ１１０を選択して動作時に高電圧制御回路１５０から入力される高電圧をメモリセルトランジスタアレイ１１０に印加する。
【０１１２】
１４１はワード線電圧切り替え回路であり、高電圧制御回路１５０から入力された高電圧を前記アドレスデコーダ回路１４０で指定されたメモリセルトランジスタアレイ１１０内のあるワード線に対して所定の電圧を印加する。１２０はセンスアンプ回路であり、メモリセルトランジスタアレイ１１０のデータおよび書き込みフラグ９９０の読み出しを行う。
【０１１３】
１３０はデータラッチ回路であり、メモリセルトランジスタアレイ１１０に書き込むデータおよび、書き込みフラグ９９０に書き込むデータを一時保持する。１８０は入力データ切り替え回路であり、センスアンプ回路１２０からの出力データと制御回路１６０からの書き込みデータのどちらかを書き込みデータラッチ回路１３０に入力するための制御を行う。
【０１１４】
１７０は出力データ切り替え回路であり、センスアンプ回路１２０から出力されたデータを外部へ出力させるか、または入力データ切り替え回路１８０に出力させるかを切り替える。
【０１１５】
したがって、書き込みフラグ９９０によってメモリセルトランジスタアレイ１１０に書き込まれた状態が、通常の書き込み状態か、または、一時書き込み状態か、のどちらであるかを書き込みブロック単位ごとに管理することができる。
【０１１６】
ここで、一時書き込み状態のメモリセルは、メモリセルへの書き込みは短時間で済むという利点はあるが、書き込みが浅いために、センスアンプ回路１２０がデータを判定するのが遅くなり、結果的に読み出し速度が遅くなるという欠点がある。
【０１１７】
このため、書き込みフラグ９９０内のデータを読み出し時に事前に読み出し、一時書き込み状態のメモリセルであれば、ワード線電圧切り替え回路によりワード線に印加する読み出し電圧を変更することで、読み出し速度を速くすることができる。このため使用者は、一時書き込みを行うことによって生じる、メモリセルの読み出し速度の劣化を考慮することなく、通常と同じ読み出し速度でＥＥＰＲＯＭ１００を使用することができる。
【０１１８】
（第１１の実施形態）
以下、本発明に係る第１１の実施形態について図２１に基づいて説明する。
図２１は、第１１の実施形態によるＥＥＰＲＯＭの構成図である。
【０１１９】
図２１に示すように、ＥＥＰＲＯＭ１１００は、ＥＥＰＲＯＭ_Ａ１１０１、ＥＥＰＲＯＭ_Ｂ１１０２、セレクタ１１１２、制御信号Ｓ１１００、Ｓ１１１０、Ｓ１１２０、データバスＤＢ１１００、ＤＢ１１１０、ＤＢ１１２０、アドレスバスＡＢ１１００，ＡＢ１１１０，ＡＢ１１２０のみが本発明の第１の実施形態と異なり、それ以外は、本発明の第１の実施形態において説明した同符号のものと同様の構成を有する。
【０１２０】
ＥＥＰＲＯＭ１１００は、外部からの信号により制御され、データの記憶・読み出しを行う。１１１２はセレクタであり、１１０１、１１０２はそれぞれＥＥＰＲＯＭ_Ａ ,ＥＥＰＲＯＭ_Ｂである。前記ＥＥＰＲＯＭ１１００に入力された外部からの信号を受けてセレクタ１１１２は、ＥＥＰＲＯＭ_Ａ１１０１、ＥＥＰＲＯＭ_Ｂ１１０２の制御を独立して行う。
【０１２１】
従来の回路構成であれば、ＥＥＰＲＯＭ_Ａ１１０１、ＥＥＰＲＯＭ_Ｂ１１０２の全メモリセルトランジスタアレイにデータの書き込みを行う場合、通常の書き込み動作を全メモリセルトランジスタアレイに対して行う必要があるため、使用者は全データが書き込まれるまで待つ必要があった。
【０１２２】
このため、本構成のように、まず一時書き込み動作を行い、全メモリセルトランジスタアレイにデータを書き込む。
その後、ＥＥＰＲＯＭ_Ａ１１０１が動作している場合は、ＥＥＰＲＯＭ_Ｂ１１０２が、またＥＥＰＲＯＭ_Ｂ１１０２が動作している場合は、ＥＥＰＲＯＭ_Ａ１１０１がバックグラウンドでメモリセルトランジスタアレイにデータの追加書き込みを行うため、使用者がＥＥＰＲＯＭ１１００の全空間にデータを書くのに要する時間は、一時書き込み動作による書き込み時間だけとなる。
したがって、データの書き込み時間に対する使用者の待ち時間を少なくすることができ、より効率的にＥＥＰＲＯＭ１１００を使用することができる。
【０１２３】
（第１２の実施形態）
以下、本発明に係る第１２の実施形態について図２２に基づいて説明する。
図２２は、第１２の実施形態によるＥＥＰＲＯＭの構成図である。
【０１２４】
図２２に示すように、ＥＥＰＲＯＭ１２００は、ＥＣＣ回路１０１００、ＥＣＣ出力信号Ｓ１２０２のみが本発明の第１の実施形態と異なり、それ以外は、本発明の第１の実施形態において説明した同符号のものと同様の構成を有する。
【０１２５】
ＥＥＰＲＯＭ１２００は、外部からの信号により制御され、データの記憶・読み出しを行う。１６０は制御回路であり、ＥＥＰＲＯＭ１２００の読み出しや書き込み動作を制御する。
１６１は書き込み動作選択回路であり、ＥＥＰＲＯＭ１２００への書き込み時に、通常の書き込み動作、または、一時書き込み動作、のどちらかの動作を選択して制御する。
１６２は書き込み時間制御回路であり、書き込み動作選択回路１６１の動作選択を受けて、通常の書き込み動作時間、または通常の書き込み動作時間より短い書き込み動作時間を制御する。１１０はトランジスタアレイであり、電気的に消去又は書き込みが可能である。
１５０は高電圧制御回路であり、制御回路１６０から入力される制御信号を受けてメモリセルトランジスタアレイ１１０の消去又は書き込み用高電圧を制御する。
【０１２６】
１４０はアドレスデコーダ回路であり、メモリセルトランジスタアレイ１１０を選択して消去又は書き込み動作時に、高電圧制御回路１５０から入力される高電圧をメモリセルトランジスタアレイ１１０に印加する。１２０はセンスアンプ回路であり、メモリセルトランジスタアレイ１１０のデータの読み出しを行う。
【０１２７】
１３０はデータラッチ回路であり、メモリセルトランジスタアレイ１１０に書き込むデータを一時保持する。
１８０は入力データ切り替え回路であり、センスアンプ回路１２０からの出力データと制御回路１６０からの書き込みデータとのうち、どちらかのデータを書き込みデータラッチ回路１３０に入力するための制御を行う。
１７０は出力データ切り替え回路であり、センスアンプ回路１２０から出力されたデータを外部へ出力させるか、またはデータ切り替え回路１８０に出力させるかを切り替える。
【０１２８】
１０１００はＥＣＣ回路であり、データ書き込み時に実際に書き込むデータからエラー訂正用ビットを発生させ、メモリセルトランジスタアレイ１１０に実際のデータと共にエラー訂正用データの書き込みを行う。
読み出し時には、実際のデータとエラー訂正用データを同時に読み出し、データが誤って読み出された場合にデータの演算処理を行うことで、その誤ったデータを正常なデータに訂正して、外部に出力する。
【０１２９】
したがって、もし、通常の書き込み動作より短い時間の書き込み動作を行うことで、十分なデータの書き込みが行われずに、読み出したデータがセンスアンプ回路１２０により、誤ったデータを出力したとしても、ＥＣＣ回路１０１００により正常なデータに訂正して、外部に出力することができる。
また、ＥＣＣ回路１０１００により、読み出したデータを訂正したことが検出された場合には、そのアドレスのデータに対して、正常なデータを追加書き込むような処理を行うことで、一時書込みに対してＥＥＰＲＯＭ１２００のデータの信頼性も向上させることができる。
【０１３０】
【発明の効果】
以上詳述したように、本発明に係る半導体不揮発性記憶装置によれば、同一の不揮発性メモリセルトランジスタアレイに対する書き込み方式として、一時書き込み動作と追加書き込み動作の２種類を行うことが可能とすることで、上位装置からの書き込み命令に対しては一時書き込み動作により書き込み時間を短縮し、かつ、その後の追加書き込みによりデータの信頼性も確保する効果がある。
なお、複数の実施形態の組み合わせによって、上位装置に対する更なる書き込み時間の短縮の効果があることは云うまでもない。
【図面の簡単な説明】
【図１】第１の実施形態による半導体不揮発性記憶装置の構成図である。
【図２】（ａ）フローティングゲート型メモリセルトランジスタの断面図、（ｂ）メモリセルトランジスタアレイの構成図である。
【図３】第１の実施形態による、（ａ）書き込み状態しきい値電圧の書き込み時間依存性を示す図、（ｂ）しきい値電圧分布図、（ｃ）メモリセル電流のワード線電圧依存性を示す図である。
【図４】 第２の実施形態による半導体不揮発性記憶装置の構成図である。
【図５】第２の実施形態による、（ａ）しきい値電圧分布図、（ｂ）しきい値電圧分布図である。
【図６】第３の実施形態による半導体不揮発性記憶装置の構成図である。
【図７】第３の実施形態による、（ａ）書き込み状態しきい値電圧の書き込み時間依存性と書き込み電圧依存性を示す図、（ｂ）しきい値電圧分布図、（ｃ）メモリセル電流のワード線電圧依存性を示す図である。
【図８】第４の実施形態による半導体不揮発性記憶装置の構成図である。
【図９】第４の実施形態によるしきい値電圧分布図である。
【図１０】第５の実施形態による半導体不揮発性記憶装置の構成図である。
【図１１】第５の実施形態による、（ａ）書き込み状態しきい値電圧の書き込み時間依存性、（ｂ）しきい値電圧分布図である。
【図１２】第６の実施形態による半導体不揮発性記憶装置の構成図である。
【図１３】第６の実施形態による、（ａ）しきい値電圧分布図、（ｂ）書き込み状態しきい値電圧の書き込み時間依存性と書き込み電圧依存性である。
【図１４】第６の実施形態による、（ａ）メモリセル電流のワード線電圧依存性、（ｂ）メモリセル電流のワード線電圧依存性である。
【図１５】第７の実施形態による半導体不揮発性記憶装置の構成図である。
【図１６】第７の実施形態による半導体不揮発性記憶装置の書込みデータラッチ回路、ビット線電位検知回路およびラッチ反転回路の構成を示す回路図である。
【図１７】第７の実施形態によるしきい値電圧分布図である。
【図１８】第８の実施形態による半導体不揮発性記憶装置の構成図である。
【図１９】第９の実施形態による半導体不揮発性記憶装置の構成図である。
【図２０】第１０の実施形態による半導体不揮発性記憶装置の構成図である。
【図２１】第１１の実施形態による半導体不揮発性記憶装置の構成図である。
【図２２】第１２の実施形態による半導体不揮発性記憶装置の構成図である。
【図２３】従来の半導体不揮発性記憶装置の構成図である。
【図２４】従来の半導体不揮発性記憶装置におけるしきい値電圧分布図である。
【符号の説明】
１ コントロールゲート
２ フローティングゲート
３ トンネル酸化膜
４ ソース
５ ドレイン
６ 基板
７ メモリセルトランジスタ素子
８ ワード線
９ ソース線
１０ ビット線
１００，２００，３００，４００ ＥＥＰＲＯＭ（半導体不揮発性記憶装置）
５００，６００，７００，８００ ＥＥＰＲＯＭ（半導体不揮発性記憶装置）
９００，１０００，１１００，１２００ ＥＥＰＲＯＭ（半導体不揮発性記憶装置）
１０１ ＥＥＰＲＯＭ用インタフェース回路
１１０ メモリセルトランジスタアレイ
１２０ センスアンプ回路
１３０ 書き込みデータラッチ回路
１４０ アドレスデコーダ回路
１５０ 高電圧制御回路
１６０ 制御回路
１６１ 書き込み動作選択回路
１６２ 書き込み時間制御回路
１７０ 出力データ切り替え回路
１８０ 入力データ切り替え回路
Ｓ１０２ 書き込み動作選択信号
ＤＢ１０１、ＤＢ１０２ 書き込みデータバス
ＤＢ１０３、ＤＢ１０４ ビット線
ＤＢ１０５、ＤＢ１０７ 読み出しデータ転送バス
ＤＢ１０６ 書き込みデータ転送バス
ＡＢ１０２ ワード線
２４１ ワード線電圧制御回路
２６２ ベリファイ動作制御回路
２９０ ベリファイ回路
Ｓ２００ ワード線電圧制御信号
Ｓ２０１ ベリファイ判定結果出力信号
ＤＢ２００，ＤＢ２０１ ベリファイ用データバス
３６２ 書き込み電圧設定回路
Ｓ３００ ワード線電圧制御信号
Ｓ３０１ ビット線電圧制御信号
４６１ 消去動作選択回路
４６２ 消去時間制御回路
Ｓ４００ 消去動作選択信号
５６１ 読み出し動作選択回路
５６２ 読み出し電圧設定回路
Ｓ５００ ワード線電圧制御信号
６６２ リファレンス電流設定回路
Ｓ６００ リファレンス電流設定信号
７３０ 書き込みデータラッチ回路
７３１ ラッチ
７３２ トランスファーゲート
７４０ ビット線電位検知回路
Ｓ７０２ ラッチ反転信号
Ｓ７４２ 制御信号
Ｓ７５１ データ反転信号
８６３ レディー・ビジー出力／割り込み入力回路
Ｓ８００ レディー・ビジー出力／割り込み入力制御信号
Ｓ８０１ レディー・ビジー出力信号
Ｓ８０２ 書き込み時間制御信号
９９０ 書き込みフラグ
ＤＢ９０９ 書き込みフラグ読み出しデータバス
１０４１ ワード線電圧切り替え回路
１１０１ ＥＥＰＲＯＭ_Ａ
１１０２ ＥＥＰＲＯＭ_Ｂ
１１１２ セレクタ
Ｓ１１００，Ｓ１１１０，Ｓ１１２０ 制御信号
ＤＢ１１００，ＤＢ１１１０，ＤＢ１１２０ データバス
ＡＢ１１００，ＡＢ１１１０，ＡＢ１１２０ アドレスバス
１０１００ ＥＣＣ回路
Ｓ１２０２ ＥＣＣ出力信号
１３００ ＳＲＡＭ
１３０１ ＳＲＡＭ用インタフェース回路
１３１０ メモリセルトランジスタアレイ
１３２０ センスアンプ回路
１３３０ 書き込みデータラッチ回路
１３４０ アドレスデコーダ回路
１３５０ 高電圧制御回路
１３６０ 制御回路

Claims (13)

1. メモリセルトランジスタ素子に対して書き込みのパルス幅が相対的に短くされる一時書き込み動作と、前記メモリセルトランジスタ素子に対して書き込みのパルス幅が相対的に長くされる追加書き込み動作と、を選択する書き込み動作選択回路を備え、
   前記書き込み動作選択回路の出力信号によって、書き込み動作時間を制御する書き込み時間制御回路を備えたことを特徴とする半導体不揮発性記憶装置。
2. 前記一時書き込み動作により、前記メモリセルトランジスタ素子に書き込まれたデータを判別し、この判別したデータを前記追加書き込み動作に対する書き込みデータ保持回路に転送することを特徴とする請求項１に記載の半導体不揮発性記憶装置。
3. 前記一時書き込み動作により前記メモリセルトランジスタ素子に、データが正常に書き込まれたことを判別するためのベリファイ動作を制御するベリファイ動作制御回路と、該ベリファイ動作制御回路の出力信号によって前記ベリファイ動作を実行するベリファイ回路と、を備えたことを特徴とする請求項２に記載の半導体不揮発性記憶装置。
4. 前記書き込み動作選択回路の出力信号によって、書き込み電圧の設定値を制御する書き込み電圧設定回路を備えたことを特徴とする請求項２に記載の半導体不揮発性記憶装置。
5. 前記追加書き込み動作を実行する前に消去動作を行うことを特徴とする請求項２に記載の半導体不揮発性記憶装置。
6. 前記書き込みデータ保持回路が、ビット線毎に設けられたラッチと、前記ラッチと前記ビット線とを電気的に分離するトランスファーゲートと、を備え、
   前記ビット線の電圧を検知するビット線電位検知回路と、該ビット線電位検知回路の出力によって、前記ラッチのデータを反転させるラッチ反転回路と、を備えたことを特徴とする請求項２記載の半導体不揮発性記憶装置。
7. メモリセルトランジスタアレイ内の書き込みブロック毎にデータの書き込みが行われ、前記追加書き込み動作の実行中に、書き込み命令が入力された場合には、前記追加書き込み動作の終了後、他の書き込みブロックに対する追加書き込み動作を実行せずに、前記書き込み命令の入力を許可する割り込み入力回路を備えたことを特徴とする請求項２に記載の半導体不揮発性記憶装置。
8. 前記追加書き込み動作の実行中に、書き込みデータの入力禁止を通知するレディー・ビジー出力回路を備えたことを特徴とする請求項７に記載の半導体不揮発性記憶装置。
9. メモリセルトランジスタアレイ内の書き込みブロック毎に対するデータの書き込みが、前記一時書き込み動作後、または、前記追加書き込み動作後のいずれであるかを書き込みブロック毎に記憶する書き込みフラグを備えたことを特徴とする請求項２に記載の半導体不揮発性記憶装置。
10. 前記書き込みフラグの情報によって、前記一時書き込み動作後の書き込みブロックに対して追加書き込みを行うように制御することを特徴とする請求項９に記載の半導体不揮発性記憶装置。
11. 複数の半導体不揮発性記憶装置のいずれかを選択し、かつ動作を制御するセレクタを備えたことを特徴とする請求項２に記載の半導体不揮発性記憶装置。
12. 前記追加書き込み動作の実行中に、書き込みデータの入力を禁止する命令を、前記セレクタに対して出力するレディー・ビジー出力回路を備えたことを特徴とする請求項１１に記載の半導体不揮発性記憶装置。
13. さらにＥＣＣ回路を備えたことを特徴とする請求項２に記載の半導体不揮発性記憶装置。

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