CN1478303A - 自对准非易失性存储单元 - Google Patents
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Abstract
揭示了一种自对准非易失性存储单元(200)，它包括电连接于并位于主浮栅区域(212)的旁边的一小侧壁隔离层(239)。该小侧壁隔离层(239)及主浮栅区域(212)形成在一衬底(204)上，两者形成非易失性存储单元的浮栅，且两者均由一氧化物层(232)与衬底电绝缘，此氧化物层是在小侧壁绝缘层(239)及衬底(204)之间的一较薄层(260)并且是主浮栅区域(212)和衬底(204)之间的一较厚层(263)。该小侧壁隔离层(239)可以做得很小，所以该薄氧化物层的面积也可以做得很小以形成一供电子隧穿入浮栅的小通道。
Description
技术领域
本发明涉及自对准非易失性存储单元，更具体地说，涉及一种自对准非易失性存储单元，此存储单元具有高的电容耦合比并且具有一薄而小的隧道氧化物区域。
背景技术
图1示出了一EEPROM(电可擦可编程只读存储器)100的截面图，它是在美国专利NO.4,833,096的图18中所揭示的截面图，该专利转让给了本发明的同一受让人。参照本申请的图1，一深的N阱23形成在P型衬底40的内部并且形成了N沟道和存储单元器件。N沟道级和场氧化物形成在器件区域的周围。沟道保护区及场氧化物是通过热生长一薄的氧化物层，淀积厚度为1000～2500的氮化物层及从非器件区域去除氮化物，在N阱及N沟道器件区域注入硼离子，然后驱入硼，在未被氮化物覆盖的非器件区域中热生长氧化物而形成的。
此工艺过程接着再在存储单元器件区域的一部分中注入第一种N型杂质，热生长一第一氧化物层59，在其中，在杂质注入部的上面，形成一窗口，在窗口孔中注入第二种N型杂质，再在窗口中生长一层厚的氧化物层。接着，沉积一层厚度为2500～3400的多晶硅层，并且去除第一氧化物层以形成浮栅71。在1000～1050℃温度下，热生长一第二层氧化物层，生长时，确保此第二氧化物层在多晶硅浮栅及衬底上基本上有均匀的厚度。在调节任何增强型器件的阀值以后，淀积一层可以是多晶硅或多晶硅/硅化物夹层结构的一第二栅层，并有选择地去除第二氧化物层以形成周边器件的栅95及97以及一第二多晶硅栅99，它与浮栅71一起，形成一存储单元30。然后用该器件的多晶硅栅作为自对准掩模形成源105和漏107。
最后，以如下方式形成一双层导电线而结束此工艺：首先，加上硼/磷掺杂的二氧化硅玻璃121覆盖物，蚀刻出接触孔123，加热玻璃至其流动温度，使接触孔的角成圆形。然后形成第一层导电线131。淀积一层绝缘金属间化合物层133，蚀刻并再淀积以形成一基本上是平面的表面，湿/干蚀刻通道孔135，形成第二层导线137。在第二金属层137上可以淀积钝化层139，或者，对于单金属层器件，淀积在第一金属层131上。
EEPROM100，如果它的耦合比可以做得较高，则编程/擦除都可以较快些。存储单元30(以及EEPROM100)的耦合比是形成在存储单元30的控制栅99及浮栅71之间的第一电容(图中未示出)与形成在存储单元30的浮栅71及P型衬底40之间的第二电容(图中未示出)之比。第一电容和第二电容是串联的，所以当存储单元30的耦合比增加时，如果其他因素不变，在存储单元30的浮栅71和P型衬底40之间的电压降也增加。结果，电子比较容易隧穿过薄的隧道氧化物层59而进入浮栅71。换句话说，单元30编程揪比较快。
至少有两种方法可以用来增加存储单元30的耦合比。第一种方法是增加形成在单元30的控制栅99和浮栅71之间的第一电容。为了达到这种目的，一种方法是增加单元30的控制栅99和浮栅71之间的搭接面积。
第二种方法是减少形成在单元30的浮栅71和P型衬底40之间的第二电容。这可以通过减少单元30的浮栅71及P型衬底40之间的搭接面积来做到。应该指出的是，虽然增加单元30的浮栅71和P型衬底40之间的该隧道氧化物区域59的厚度将能降低第二电容从而增加耦合比，但此举也会导致电子隧穿隧道氧化物区域59要难得多。所以，作为一种折衷办法，该隧道氧化物层59只能在隧道氧化物区域130的一小部分做得较薄以用作电子从P型衬底40隧穿入浮栅71的通道，而在隧道氧化物区域59的其余部分，则应该做得厚些。
然而，仍有对上述第二方法作改进的余地。本发明的目的就是要改进已有技术的降低形成在浮栅及P-阱或P型衬底之间的第二电容的方法，改进的办法是提供一种方法形成一存储单元，在此存储单元中，隧道氧化物区域在一较小部分做得较薄以形成一个让电子隧穿入浮栅的通道，而让隧道氧化物区域的其他部分保持较厚。
发明概要
本发明的非易失性存储单元有一个小的侧壁隔离层，此隔离层位于主浮栅区域的旁边并与之电耦合。小侧壁隔离层种和主浮栅区域形成在一衬底上，两者形成非易失性存储单元的浮栅。且两者都由一氧化物层与衬底电绝缘，此氧化物层在小侧壁隔离层和衬底之间之是比较薄的，而在主浮栅区域及衬底之间则较厚。小侧壁隔离层可以做得很狭，所以氧化物层的薄的部分也可以做得较小以形成一小的通道供电子隧穿入浮栅。
附图简述
图1是已有技术的典型的EEPROM(电可擦可编程只读存储器)的一个截面图。
图2A-图2H是制造本发明自对准非易失性存储单元的各个步骤。
图3是本发明的非易失性存储单元的另一个实施例。
实施本发明的较佳方式
如图2H所示的本发明的一非易失性存储单元200的最终结构及其工作情况，只要通过阅读它的制造步骤就可以很好地得到理解。请参阅2A，本发明的非易失性存储单元的制造从P型半导体衬底204开始。一约300(1＝10-10m)厚的氧化硅层(SiO2)208形成在衬底204上。下一步，一第一多晶硅(图中的Poly-1)层212淀积在氧化硅层208上，然后，将多余的Poly-1层212蚀刻掉，只留下如图2A所示的Poly-1区域212。此区域212在以后将用作图2H的存储单元200的浮栅212，239，251。在下一步骤中，n+区域216及220用Poly-1区域212作为掩模，通过离子轰击被注入。换句话说，n+区域216及220与Poly-1区域212的两相对边是自动对准的。
请参阅图2B。光致抗蚀刻掩模224用于湿蚀刻掉氧化硅层208的一部分，以暴露n+区域216的表面228。然后去除掩模224。
现请参阅图2C。在结构上形成一薄的氧化硅层232，层厚约70，并完全覆盖结构，包括表面228。
请参阅图2D。淀积一第二多晶硅(Poly-2)层236以覆盖薄的氧化硅层232。然后对Poly-2层236进行干蚀刻，只留下Poly-2侧壁隔离层239及242在Poly-1区域212的左右侧，如图2E所示。此蚀刻可以用各向异性蚀刻方法进行。Poly-1区域212的右侧的Poly-2侧壁隔离层242对本发明不是关键的，因此在下面不进行深入的讨论。至此，Poly-2侧壁隔离层239和Poly-1区域212由薄的氧化硅层232所隔开。
现请参阅图2F。光致抗蚀刻掩模245被用于湿蚀刻掉薄的氧化硅层232的一部分232以在Poly-1区域212的顶部露出表面248，然后，去除掩模245。
现请参阅图2G。淀积一第三多晶硅(Poly-3)层251以覆盖整个结构。此薄的Poly-3层251通过表面248与Poly-1区域212相电接触。Poly-3层251也和Poly-2侧壁隔离层239有直接的接触。多余的Poly-3层251然后被干蚀刻掉而只留下必要的部分251如图2G所示。
现请参阅图2H。其中，淀积一层ONO(氧化物/氮化物/氧化物)层254以覆盖整个结构。然后用掩模以去除绝缘层0NO254的多余部分。在下一步骤中，淀积一第四多晶硅(Poly-4)层257以覆盖整个结构。然后用掩模去除Poly-4层257两边的多余部分如图2H所示。ONO绝缘层254及Poly-4层257以及制造这两层的方法是众所周知的，因此不再赘述。
最后的结构是一非易失性存储单元200。Poly-1区域212、Poly-2侧壁隔离层239以及Poly-3层251形成存储单元200的浮栅212、239、251。Poly-4层257形成存储单元200的一控制栅257。浮栅212、239、251及控制栅257彼此之间被绝缘ONO层254隔开而形成一第一平行板电容器(图中未示出)。浮栅212、239、251和衬底204形成一第二平行板电容器(图中未示出)。第一和第二平行板电容器是串联的。在第二平行板电容器的两平行板之间的绝缘层有两个绝缘部分。第一绝缘部分260是薄的并且是薄的氧化硅层232的一部分。第一绝缘部分260从Poly-3层251的最左的边缘延伸至Poly-2侧壁隔离层239的最右的边缘。一第二绝缘部分263较厚并且是位于Poly-1区域212下面的氧化硅层208的一部分。
初看起来，绝缘部分260及263都应该是厚的，以使第二平行板电容器保持较低的电容，从而使单元200的耦合比保持较高。然而，这种较高的耦合比并不能使单元的编程比较容易，因为虽然控制栅257及漏216之间的大部分电压差由于高的耦合比而将出现在浮栅212、239、251及漏216之间，但仍将难以使电子隧穿过厚的绝缘部分260及263。本发明的存储单元200解决了这个问题，解决的方法是使绝缘部分260薄而小。结果，绝缘部分260成为一个通道(或隧道氧化物区域)，让电子从漏216隧穿进入Poly-2侧壁隔离层239(后者是浮栅212、239、251的一部分)以对存储单元200进行编程。把绝缘部分260做薄增加了第二平行板电容器的电容，但是，由于绝缘部分260的面积和绝缘部分263的面积相比很小，第二平行板电容器电容的增加要比将两个绝缘部分260及263都做薄以让电子隧穿入浮栅212、239、251要小很多。结果这使得电子较易从漏216隧穿过薄的绝缘层260而进入Poly-2侧壁隔离层239(它是浮栅212，239，251的一部分)从而可以对存储单元200进行编程。
存储单元200的编程可以通过施加一个高电压(例如，12～15伏)到控制栅257上，而把地电位施加到漏216及源220上而做到。电子将在Fowler-Mordheim隧穿效应下隧穿过薄的绝缘部分260而进入Poly-2侧壁隔离层239，后者是浮栅212、239、251的一部分。在浮栅212、239、251中俘获的电子增加了存储单元200的阀值电压，从而在读模式下，在漏216及源200之间没有导通的沟道。换句话说，被编程的单元是一个逻辑0。
在其浮栅212、239、251中没有被俘获的电子的未被编程的单元200具有正常的阀值电压。在读模式下，对于一个未被编程的单元200，在漏216及源220之间的绝缘部分下面形成一导电沟道，换句话说，一未被编程的单元200代表逻辑1。在读模式期间，施加在存储单元200的控制栅257上的电压相对于源220来说必须大于未被编程的单元的正常的阀值电压，但必须小于一被编程的单元的增加的阀值电压。结果，在读模式下，被选择的被编程的单元200不导通，而被选择的未被编程的单元200导通。
当擦除被编程的存储单元200时，可以施加一高电压(例如，12伏)在漏216上，施加一地电位在控制栅257及源220上。被俘获在浮栅212、239、251上的电子隧穿薄绝缘部分260而到漏216，从而使单元变成未被编程的单元。
现请参阅图3。图中示出了本发明的另一个实施例。其中的存储单元300是与图2H中的存储单元200一样的，只是薄的氧化硅层232用化学一机械抛光方法(CMP)被从Poly-1区域212的顶部完全去除以露出Poly-1区域212的表面248。之后，Poly-3层251、绝缘ONO层254以及Poly-4层257和图2H中的情况一样一次形成在结构上。
本发明的非易失性存储单元还包括一选择晶体管，后者是本技术领域所熟知的，因而在此不再赘述。
Claims (20)
1.一种非易失性存储单元，它包括：
一半导体衬底，在衬底中有漏极和源极；
一浮栅，形成在所述衬底上，所述浮栅包括一主浮栅区域和一电耦合在一起的小的侧壁隔离层；
一第一绝缘层，它使所述浮栅与衬底隔开，所述第一绝缘层包括一第一绝缘部分和一第二绝缘部分，所述第一绝缘部分使所述小侧壁隔离层与所述衬底隔开，所述第二部分使所述主浮栅区域与所述衬底隔开，其中，所述第一绝缘部分比所述第二绝缘部分薄；
一控制栅，它形成在所述浮栅上；
一第二绝缘层，它使所述控制栅和所述浮栅隔开。
2.如权利要求1所述的非易失性存储单元，其特征在于，所述浮栅还包括一连接层，用于电连接所述小侧壁隔离层及所述主浮栅区域，所述连接层形成在所述小侧壁隔离层及所述主浮栅区域上并与两者相接触。
3.如权利要求2所述的非易失性存储单元，其特征在于，所述小侧壁隔离层位于所述主浮栅区域一侧并在它的顶上。
4.如权利要求3所述的非易失性存储单元，其特征在于，所述第一绝缘部分是在所述漏极之上。
5.如权利要求4所述的非易失性存储单元，其特征在于，所述漏极和源极与主浮栅区域的两相对侧是自对准的。
6.如权利要求1所述的非易失性存储单元，其特征在于，所述小侧壁隔离层在所述主浮栅区域的一侧并在它的顶上。
7.如权利要求1所述的非易失性存储单元，其特征在于，所述第一绝缘部分是在所述漏极之上。
8.如权利要求1所述的非易失性存储单元，其特征在于，所述漏极和源极与主浮栅区域的相对侧是自对齐的。
9.一种在一半导体衬底上制作一非易失性存储单元的方法，所述方法包括以下步骤：
在衬底上形成一第一绝缘层；
在所述第一绝缘层上形成一主浮栅区域；
改变所述在主浮栅区域旁的一侧的第一绝缘层的第一部分以形成一薄的绝缘区域，所述薄的绝缘区域要比在所述主浮栅区域下的所述第一绝缘层的第二部分薄；
在所述薄的绝缘层上形成一小的侧壁隔离层，并且将所述小侧壁隔离层与所述主浮栅区域电气相连，从而所述主浮栅区域与所述小侧壁隔离层形成所述非易失性存储单元的一浮栅；
至少在所述浮栅上形成一第二绝缘层；以及
在所述第二绝缘层上以及至少在所述浮栅上形成一控制栅。
10.如权利要求9所述的方法，其中，改变一第一绝缘层的一第一部分包括以下步骤：
去除所述第一绝缘层的所述第一部分；以及
在原来是所述第一绝缘层的第一部分处形成所述薄的绝缘区域。
11.如权利要求10所述的方法，其特征在于：
(a)所述形成所述薄绝缘区域包括这样的步骤：至少在原来是所述第一绝缘层的所述第一部分处以及在所述主浮栅区域的上面形成一薄的绝缘层；
(b)所述电连接所述小侧壁隔离层至所述主浮栅区域的过程包括以下步骤：
在所述主浮栅区域上去除所述薄绝缘层的一第三部分以在主浮栅区域的顶部暴露出一表面；
在所述小侧壁隔离层及所述主浮栅区域上形成一薄的连接层并与两者相接触，所述薄连接层通过所述表面与主浮栅区域相接触；
从而所述主浮栅区域，所述小侧壁隔离层与所述薄连接层形成所述非易失性存储单元的所述浮栅。
12.如权利要求11所述的方法，其特征在于，在所述主浮栅上去除所述薄绝缘层的一第三部分包括用光致抗蚀剂掩模及湿蚀刻方法以帮助去除所述薄绝缘层的所述第三部分。
13.如权利要求11所述的方法，其特征在于，在所述主浮栅区域上去除所述薄绝缘层的一第三部分包括使用化学一机械抛光方法以去除所述薄绝缘层的所述第三部分。
14.如权利要求11所述的方法，其特征在于，所述形成一小侧壁隔离层的方法包括以下步骤：
至少在所述薄绝缘区域上形成一导电层；以及
蚀刻所述导电层以形成所述小侧壁隔离层。
15.如权利要求14所述的方法，其特征在于，所述蚀刻所述导电层包括各向异性蚀刻。
16.如权利要求15所述的方法，其特征在于，所述形成一第二绝缘层包括形成一氧化物—氮化物—氧化物(ONO)层。
17.如权利要求10所述的方法，其特征在于，形成一小侧壁隔离层包括以下步骤：
至少在所述薄绝缘区域上形成一导电层；以及
蚀刻所述导电层以形成所述小侧壁隔离层。
18.如权利要求17所述的方法，其特征在于，所述蚀刻导电层包括各向异性蚀刻。
19.如权利要求9所述的方法，其特征在于，形成一小侧壁隔离层包括以下步骤：
至少在所述薄绝缘区域上形成一导电层；以及蚀刻所述导电层以形成所述侧壁隔离层。
20.如权利要求19所述的方法，其中，所述蚀刻导电层包括各向异性蚀刻。
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